JP2002368219A - 1チップデュアル型絶縁ゲート型半導体装置 - Google Patents
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-
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- Computer Hardware Design (AREA)
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Abstract
ント基板に実装する場合には、パッケージ品を実装した
り、ベアチップをボンディングワイヤで配線して実装し
ており、市場要求である小型化・薄型化にも限界があっ
た。 【解決手段】本発明は、半導体チップ表面に半田バンプ
によるゲートおよびソースバンプ電極を設け、フェイス
ダウンでプリント基板への実装を実現するものである。
これにより、実装面積はチップサイズを確保すれば良
く、樹脂層厚みやボンディングワイヤの高さが省略でき
るので、小型化・薄型化に大きく寄与できる。更に半田
バンプの直径を同一とし、2つのMOSFETの電極位
置をチップ中心線に対して線対称に配置することによ
り、半導体チップをプリント基板に水平に実装でき、実
装時のチップ認識を容易にするものである。
Description
り、特に二次電池に内蔵できるバッテリーマネジメント
を行うMOSFET関する。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路基板は携帯端末の軽量化のニーズ
により、より小型で負荷ショートにも十分に耐えうるも
のでなくてはならない。かかる保護回路装置はリチュウ
ムイオン電池の容器内に内蔵されるために小型化が求め
られ、チップ部品を多用したCOB(Chip on
Board)技術が駆使され、小型化の要求に応えてき
た。しかし一方ではリチュウムイオン電池に直列にスイ
ッチング素子を接続するのでこのスイッチング素子のオ
ン抵抗も極めて小さくするニーズがあり、これが携帯電
話では通話時間や待機時間を長くするために不可欠の要
素である。
る場合にその実装面積を低減したり、生産コストを低減
するためパワーMOSFETの用途を汎用的にする等、
さまざまな技術課題がある。
を行う保護回路を示す。リチュウムイオン電池LiBに
直列に2個のパワーMOSFETQ1、Q2を接続し、
リチュウムイオン電池LiBの電圧をコントロールIC
で検知しながら2個のパワーMOSFETQ1、Q2
のオンオフ制御を行って過充電、過放電あるいは負荷シ
ョートからリチュウムイオン電池LiBを保護してい
る。2個のパワーMOSFETQ1、Q2はドレイン電
極Dを共通接続し、両端にそれぞれのソース電極Sが配
置され、各々のゲート電極GはコントロールICに接続
されている。
ゲート酸化膜を静電破壊から保護するためにゲート電極
とソース電極間に保護用の双方向ツェナーダイオードが
接続されている。
ウムイオン電池LiBに充電電流が矢印の方向に供給さ
れ充電を行う。リチュウムイオン電池LiBが過充電に
なるとコントロールICで電圧の検出をして、パワーM
OSFETQ2のゲート電圧がH(ハイレベル)からL
(ローレベル)になり、パワーMOSFETQ2がオフ
して回路を遮断してリチュウムイオン電池LiBの保護
をする。
電圧までは携帯端末の動作を行う。しかしリチュウムイ
オン電池LiBが過放電となるとコントロールICで電
圧を検知して、パワーMOSFETQ1のゲート電圧を
HからLにしてパワーMOSFETQ1をオフして回路
を遮断してリチュウムイオン電池LiBの保護を行う。
た時はパワーMOSFETQ1、Q2に大電流が流れ、
パワーMOSFETQ1、Q2の両端電圧が急激に上昇
するので、この電圧をコントロールICで検出して放電
時と同様にパワーMOSFETQ1をオフして回路を遮
断してリチュウムイオン電池LiBの保護を行う。しか
し保護回路が動作するまでの短期間に大電流が流れるた
め、パワーMOSFETQ1、Q2に対してせん頭ドレ
イン電流の大電流化が要求される。
てドレイン共通の1チップデュアル型MOSFETは需
要が高まっている。
ETの一例を示す。1チップデュアル型MOSFETは
2個のパワーMOSFETを1チップに集積化して表面
にソース電極11とゲートパッド電極12を有し、裏面
全面には金属が蒸着されており、2個のパワーMOSF
ETに共通でドレイン電極(図示せず)を設けている。
各パワーMOSFETはチップの中心線Y−Yに対して
線対称に配置され、それぞれのゲートパッド電極12は
独立してチップのコーナー部分に配置される。ゲートパ
ッド電極12およびソース電極11には、丸印で示すボ
ンディングワイヤが熱圧着される。
構造を示す。ゲートパッド電極12の下に保護用のツェ
ナーダイオード13(同心円の点線)が形成され、点線
の丸印で示すようにボンディングワイヤーで電極の取り
出しが行われる。実動作領域16の中にパワーMOSF
ETを構成する多数のMOSトランジスタのセル7が配
列されている。ソース電極11は、実動作領域16上の
各セル7のソース領域と接続して設けられる。ゲート連
結電極17は各セル7のゲート電極と接続され且つ実動
作領域16の周囲に配置されている。なお、ソース電極
11には点線の丸印で示すようにボンディングワイヤが
熱厚着され、電極の取り出しを行う。
構成するトレンチ型のMOSトランジスタのセル7が多
数個配列されている。NチャンネルのパワーMOSFE
Tにおいては、N+型の半導体基板1の上にN-型のエピ
タキシャル層からなるドレイン領域2を設け、その上に
P型のチャネル層3を設ける。チャネル層3からドレイ
ン領域2まで到達するトレンチ4を作り、トレンチ4の
内壁をゲート酸化膜5で被膜し、トレンチ4に充填され
たポリシリコンよりなるゲート電極6を設けて各セル7
を形成する。トレンチ4に隣接したチャネル層3表面に
はN+型のソース領域8が形成され、隣り合う2つのセ
ルのソース領域8間のチャネル層3表面にはP+型のボ
ディコンタクト領域9が形成される。さらにチャネル層
3にはソース領域8からトレンチ4に沿ってチャネル領
域(図示せず)が形成される。トレンチ4上は層間絶縁
膜10で覆われている。
実動作領域16上に設けられ、MOSトランジスタのソ
ース領域8にコンタクトされている。ソース電極11に
はボンディングワイヤ17が熱圧着され、電極の取り出
しを行う。
に金等の裏張金属を設け、裏面電極とする。
の外側に配置される。ゲートパッド電極12は、ソース
電極11と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極1
2直下には保護用のツェナーダイオード13が設けら
れ、ツェナーダイオード13の中心はゲートパッド電極
12とコンタクトし、最外周は各セル7のソース電極1
1と連結される。ゲートパッド電極12には、ボンディ
ングワイヤ18が熱圧着され、電極の取り出しを行う。
には、高濃度領域であるアニュラー14が幅約0.16
mmに設けられ、信頼性試験におけるリークを防いでい
る。
ウェハからダイシングして分離した半導体素子をリード
フレームに固着し、金型と樹脂注入によるトランスファ
ーモールドによって半導体素子を封止し、リードフレー
ムを切断して個々の半導体装置毎に分離する、という工
程が行われている。
MOSFETを示す。図9(A)は上面図であり、C−
C線の断面図を図9(B)に示す。
きフレームであり、このフレームのヘッダー31上に半
田あるいはAgペーストよりなるプリフォーム材32で
パワーMOSFETのベアチップ33が固着される。パ
ワーMOSFETのベアチップ33の下面は金の裏張り
電極(図示せず)によりドレイン電極が形成され、上面
にはアルミニウム合金のスパッタによりゲート電極とソ
ース電極が形成される。更に、半田および導電材料との
抵抗を下げるためAu等の金属多層膜をその上部に蒸着
する。フレームのドレイン端子35はヘッダー31と連
結されているので、ドレイン電極と直結され、ゲート電
極およびソース電極はボンディングワイヤ34によりゲ
ート端子36およびソース端子37と電気的に接続され
る。
びトランスファーモールドで樹脂封止され、樹脂層38
はパッケージ外形を構成する。フレームは、半田等によ
りプリント基板39に実装される。
ュウムイオン電池の充放電のバッテリーマネージメント
を行う保護回路基板は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路装置はリチュウムイ
オン電池の容器内に内蔵されるために小型化が求めら
れ、チップ部品を多用したCOB(Chip on B
oard)技術が駆使され、小型化の要求に応えてき
た。
基板に実装する場合、図9に示す如く、トランスファモ
ールド等でパッケージして実装するか、ベアチップを基
板に実装し、ソースおよびゲート電極をボンディングワ
イヤにより接続している。ベアチップやパッケージ品
は、実装面積がチップサイズよりも大きくなり、樹脂層
の厚みやボンディングワイヤの高さを必要とするため、
市場要求である小型化・薄型化には限界があった。
みてなされ、表面に2組のソース電極及びゲートパッド
電極を有し、裏面に共通のドレイン電極を有する1チッ
プデュアル型MOSFETにおいて、前記ソース電極上
に設けられる複数のソースバンプ電極および前記ゲート
パッド電極上に設けられるゲートバンプ電極をチップの
中心線に対して線対称の位置に配置することを特徴とす
るものであり、1チップデュアル型MOSFETをチッ
プサイズで実装できるため小型化・薄型化が実現するも
のである。
4を参照して詳細に説明する。本発明の1チップデュア
ル型MOSFETは、2組のソース電極とゲートパッド
電極と、ドレイン電極と、ソースバンプ電極と、ゲート
バンプ電極とから構成される。
MOSFETの平面図を示す。尚、この図は電極層の平
面図である。
パワーMOSFETを1チップに集積化して表面にソー
ス電極11とゲートパッド電極12を有し、裏面全面に
は金属が蒸着されており、2個のパワーMOSFETに
共通でドレイン電極(図示せず)を設けている。各パワ
ーMOSFETはチップの中心線X−Xに対して線対称
に配置され、それぞれのゲートパッド電極12は独立し
てチップのコーナー部分に配置される。Lib用途では
通常充放電の制御をICから2つのゲート電極に送られ
る信号で制御している。そのため、ゲートパッド電極1
2をICのある側に配置すれば配線等の無駄がなくなる
ので、ゲートパッド電極12は半導体チップの同一辺に
沿って配置される。
1上に複数個設けられた半田バンプである。その数はチ
ップサイズにも依るが、例えば6〜8個程度である。隣
接するソースバンプ電極110との間隔は0.2mm程度
以上とし、なるべく多くのソースバンプ電極110が取
れるように配置する。また、各バンプ電極によるショー
トを防ぐため、ソースバンプ電極110及びゲートバン
プ電極120の間隔はショート防止のため0.5mm程度
とする。
電極12上に1個設ける。ゲートパッド電極12はIC
との配線等の無駄をなくすために、チップ上でICが実
装される側(図1a側)の同一辺に沿って設けられてい
るため、ゲートバンプ電極120もチップの同一辺に沿
って設けられる。ここで本発明の実施の形態ではチップ
のコーナーに配置されているが、ICが実装される側
(図1a側)の同一辺に沿っていれば、この配置に限ら
ない。
ント基板に実装する。つまり、1チップデュアル型MO
SFETをチップサイズで実装できるわけである。ここ
で、重要なことは、第1に、各バンプ電極110、12
0はチップ中心線X−Xに対して線対称に配置され、ゲ
ートバンプ電極120が設けられたチップの同一辺と相
対向する他の同一辺側(図1b側)では、ソースバンプ
電極110は、ゲートバンプ電極120側のゲートおよ
びソースバンプ電極120、110の配置と異なるよう
に配置されることである。つまり、ゲートバンプ電極1
20が設けられる側(a側)と、ゲートバンプ電極12
0が設けられない側(b側)の、各バンプ電極の配置を
変えることで、ゲートバンプ電極120の位置(向き)
を認識するものであり、これにより実装時のチップ認識
が容易となる。
田バンプを同一径とすることである。具体的には、本発
明の実施の形態では、直径0.19mmであり、このサイ
ズはコスト面で安価なスクリーンプリンティングにより
半田バンプを形成する最小の限界値である。各バンプ電
極を同一径にすることにより、半導体チップをフェイス
ダウンでプリント基板に実装した場合にプリント基板と
半導体チップが傾かず、水平に実装できる。
パワーMOSFETの詳細な構造をトレンチ型MOSF
ETを例に示す。
FETを構成する多数のMOSトランジスタのセル7が
多数配列されている。
り実動作領域16上に設けられ且つ各セル7のソース領
域と接続して設けられる。
と同一工程にて形成された電極であり、ゲート電極を延
在してコンタクトさせる。ゲートパッド電極12の下に
は保護用のツェナーダイオードが設けられる。
ン領域に設けられた高濃度領域で、半導体チップの信頼
性試験におけるリークを防いでいる。
す。NチャンネルのパワーMOSFETにおいては、N
+型の半導体基板1の上にN-型のエピタキシャル層から
なるドレイン領域2を設け、その上にP型のチャネル層
3を設ける。チャネル層3からドレイン領域2まで到達
するトレンチ4を作り、トレンチ4の内壁をゲート酸化
膜5被膜し、トレンチ4に充填されたポリシリコンより
なるゲート電極6を設けて各セル7を形成する。トレン
チ4に隣接したチャネル層3表面にはN+型のソース領
域8が形成され、隣り合う2つのセルのソース領域8間
のチャネル層3表面にはP+型のボディコンタクト領域
9が形成される。さらにチャネル層3にはソース領域8
からトレンチ4に沿ってチャネル領域(図示せず)が形
成される。トレンチ4上は層間絶縁膜10で覆われてい
る。
実動作領域16上に設けられ、MOSトランジスタのソ
ース領域8にコンタクトされている。ソース電極11に
は半田バンプが設けられ、ソースバンプ電極110とし
て電極の取り出しを行う。
の外側に配置される。ゲートパッド電極12は、ソース
電極11と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極1
2直下には保護用のツェナーダイオード13が設けら
れ、ツェナーダイオード13の中心はゲートパッド電極
12とコンタクトし、最外周は各セル7のソース電極1
1と連結される。ゲートパッド電極12には、半田バン
プが設けられ、ゲートバンプ電極120として電極の取
り出しを行う。
金等の裏張電極を設けて裏面電極とする。
には、高濃度領域であるアニュラー14が幅約0.16
mmに設けられ、信頼性試験におけるリークを防いでい
る。
1とコンタクトする半田バンプである。ソース電極11
上で酸化膜(図示せず)を介して設けた窒化膜15にコ
ンタクト孔を設け、Ti/Ni/Au等により半田の下地
となる下地電極100を設ける。半田を供給し、加熱し
て球状のソースバンプ電極110とする。
電極110と同様に設けた半田バンプであり、下地電極
100を介してゲートパッド電極12とコンタクトさせ
る。
ップサイズよりも小さい金属片をウエファ上のチップ配
置の座標に合わせて半導体チップ裏面のドレイン電極1
9上に貼り付ける。この金属板130により、ドレイン
抵抗を低減できる。
に実装した側面図を示す。
0上に、半導体チップ33をフェイスダウンで配置し、
各バンプ電極110、120とボンディングパッド40
の位置あわせを行い、熱による半田リフローや、加圧状
態での超音波振動を用いて接着・接続する。これによ
り、半導体チップサイズ実装できるので、従来と比較し
て大幅にその実装面積を低減できる。具体的には本発明
の実施の形態では、従来品と比較して30〜40%の低
減となる。また、ボンディングワイヤの高さや樹脂層の
厚みが省けるので、薄型化も実現できる。
を説明する回路図は、図5と同様であるので、説明は省
略する。
径のソースバンプ電極110およびゲートバンプ電極1
20を設けることである。また、各バンプ電極は半導体
チップの中心線に対して線対称に配置され、チップ上で
ゲートバンプ電極120が設けられる側と、ゲートバン
プ電極120が設けられない側の、各バンプ電極の配置
を変えることである。
でプリント基板へ実装が可能となる。パッケージ品にし
たり、ボンディングワイヤによる接続が不要となるの
で、プリント基板への実装面積がチップサイズで実現で
き、具体的にはパッケージ品と比較して実装面積が30
〜40%と大幅に低減できる。また、実装面積だけでな
く、樹脂層の厚みやボンディングワイヤの高さが省ける
ので、市場要求である小型化、薄型化が可能となる。
プ電極がチップの同一辺に沿って配置されるのでICと
の配線が容易となる。また、チップの同一辺およびその
辺と相対向する辺に沿って配置された各バンプ電極の位
置の違いによりゲートバンプ電極側が認識できるので、
これにより実装時のチップ認識が容易となる。
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗も無くなるので、オン抵
抗の上昇の抑制に寄与できる。
あるので、フェイスダウンで実装した場合、プリント基
板に対して半導体チップが傾かず、水平に実装できる。
e、Al等の金属板をチップサイズより小さく貼り付け
ることにより、ダイシング時の半導体チップおよびブレ
ードに与える悪影響を低減できる。
アル型MOSFETをフェイスダウンでプリント基板に
実装できることにある。パッケージやボンディングワイ
ヤを使用しないでプリント基板に実装できるため、市場
要求である小型化、薄型化が可能となる。具体的には、
パッケージ品と比較して実装面積が30〜40%低減で
きる。
辺上に設けることでICとの配線が容易となる。また、
各バンプ電極をチップ中心線に対して線対称に設け、各
バンプ電極の配置を相対向する2辺において異なる配置
とすることによりゲートバンプ電極側が認識できるので
プリント基板実装時にチップ認識が容易となる。
あるので、実装時にプリント基板に対して半導体チップ
が傾かず、水平に実装できる。
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗が無くなるため、オン抵
抗上昇の抑制に寄与できる。
属板はチップサイズより小さく設けられるため、ダイシ
ング時にチップおよびブレードに与える悪影響を抑制で
きる。
る。
る。
る。
る。
路を説明する回路図である。
(B)断面図である。
Claims (7)
- 【請求項1】表面に2組のソース電極及びゲートパッド
電極を有し、裏面に共通のドレイン電極を有する1チッ
プデュアル型MOSFETにおいて、 前記ソース電極上に設けられる複数のソースバンプ電極
および前記ゲートパッド電極上に設けられるゲートバン
プ電極をチップの中心線に対して線対称の位置に配置す
ることを特徴とする1チップデュアル型絶縁ゲート型半
導体装置。 - 【請求項2】前記2組のゲートバンプ電極はチップの同
一辺に沿って設けることを特徴とする請求項1に記載の
1チップデュアル型絶縁ゲート型半導体装置。 - 【請求項3】前記チップの同一辺と相対向する他の同一
辺側の前記ソースバンプ電極の配置は前記同一辺側のゲ
ートおよびソースバンプ電極の配置と異なることを特徴
とする請求項1に記載の1チップデュアル型絶縁ゲート
型半導体装置。 - 【請求項4】前記ドレイン電極には、チップサイズより
も小さい金属板を設けることを特徴とする請求項1に記
載の1チップデュアル型絶縁ゲート型半導体装置。 - 【請求項5】前記バンプ電極はすべて同一径であること
を特徴とする請求項1に記載の1チップデュアル型絶縁
ゲート型半導体装置。 - 【請求項6】前記チップは、プリント基板にフェイスダ
ウンで実装されることを特徴とする請求項1に記載の1
チップデュアル型絶縁ゲート型半導体装置。 - 【請求項7】前記ソースバンプ電極は前記ゲートバンプ
電極より多く設けることを特徴とする請求項1に記載の
1チップデュアル型絶縁ゲート型半導体装置。
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