JP4270772B2 - 1チップデュアル型絶縁ゲート型半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はMOSFETに係り、特に二次電池に内蔵できるバッテリーマネジメントを行うMOSFET関する。
【0002】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したCOB(Chip on Board)技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にスイッチング素子を接続するのでこのスイッチング素子のオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【0003】
また、パワーMOSFETを基板に実装する場合にその実装面積を低減したり、生産コストを低減するためパワーMOSFETの用途を汎用的にする等、さまざまな技術課題がある。
【0004】
図5に具体的なバッテリーマネージメントを行う保護回路を示す。リチュウムイオン電池LiBに直列に2個のパワーMOSFETQ1、Q2を接続し、リチュウムイオン電池LiBの電圧をコントロールICで検知しながら2個のパワーMOSFETQ1、Q2 のオンオフ制御を行って過充電、過放電あるいは負荷ショートからリチュウムイオン電池LiBを保護している。2個のパワーMOSFETQ1、Q2はドレイン電極Dを共通接続し、両端にそれぞれのソース電極Sが配置され、各々のゲート電極GはコントロールICに接続されている。
【0005】
このパワーMOSFETQ1、Q2は薄いゲート酸化膜を静電破壊から保護するためにゲート電極とソース電極間に保護用の双方向ツェナーダイオードが接続されている。
【0006】
充電時には両端に電源が接続され、リチュウムイオン電池LiBに充電電流が矢印の方向に供給され充電を行う。リチュウムイオン電池LiBが過充電になるとコントロールICで電圧の検出をして、パワーMOSFETQ2のゲート電圧がH(ハイレベル)からL(ローレベル)になり、パワーMOSFETQ2がオフして回路を遮断してリチュウムイオン電池LiBの保護をする。
【0007】
放電時には両端は負荷に接続され、所定の電圧までは携帯端末の動作を行う。しかしリチュウムイオン電池LiBが過放電となるとコントロールICで電圧を検知して、パワーMOSFETQ1のゲート電圧をHからLにしてパワーMOSFETQ1をオフして回路を遮断してリチュウムイオン電池LiBの保護を行う。
【0008】
更に負荷ショート時あるいは過電流が流れた時はパワーMOSFETQ1、Q2に大電流が流れ、パワーMOSFETQ1、Q2の両端電圧が急激に上昇するので、この電圧をコントロールICで検出して放電時と同様にパワーMOSFETQ1をオフして回路を遮断してリチュウムイオン電池LiBの保護を行う。しかし保護回路が動作するまでの短期間に大電流が流れるため、パワーMOSFETQ1、Q2に対してせん頭ドレイン電流の大電流化が要求される。
【0009】
上記の如く、バッテリマネジメント用としてドレイン共通の1チップデュアル型MOSFETは需要が高まっている。
【0010】
図6に従来の1チップデュアル型MOSFETの一例を示す。1チップデュアル型MOSFETは2個のパワーMOSFETを1チップに集積化して表面にソース電極11とゲートパッド電極12を有し、裏面全面には金属が蒸着されており、2個のパワーMOSFETに共通でドレイン電極(図示せず)を設けている。各パワーMOSFETはチップの中心線Y−Yに対して線対称に配置され、それぞれのゲートパッド電極12は独立してチップのコーナー部分に配置される。ゲートパッド電極12およびソース電極11には、丸印で示すボンディングワイヤが熱圧着される。
【0011】
図7に1個のパワーMOSFETの詳細な構造を示す。ゲートパッド電極12の下に保護用のツェナーダイオード13(同心円の点線)が形成され、点線の丸印で示すようにボンディングワイヤーで電極の取り出しが行われる。実動作領域16の中にパワーMOSFETを構成する多数のMOSトランジスタのセル7が配列されている。ソース電極11は、実動作領域16上の各セル7のソース領域と接続して設けられる。ゲート連結電極17は各セル7のゲート電極と接続され且つ実動作領域16の周囲に配置されている。なお、ソース電極11には点線の丸印で示すようにボンディングワイヤが熱厚着され、電極の取り出しを行う。
【0012】
図8に図6のB−B線の断面図を示す。
【0013】
実動作領域16はその中にMOSFETを構成するトレンチ型のMOSトランジスタのセル7が多数個配列されている。NチャンネルのパワーMOSFETにおいては、N+型の半導体基板1の上にN-型のエピタキシャル層からなるドレイン領域2を設け、その上にP型のチャネル層3を設ける。チャネル層3からドレイン領域2まで到達するトレンチ4を作り、トレンチ4の内壁をゲート酸化膜5で被膜し、トレンチ4に充填されたポリシリコンよりなるゲート電極6を設けて各セル7を形成する。トレンチ4に隣接したチャネル層3表面にはN+型のソース領域8が形成され、隣り合う2つのセルのソース領域8間のチャネル層3表面にはP+型のボディコンタクト領域9が形成される。さらにチャネル層3にはソース領域8からトレンチ4に沿ってチャネル領域(図示せず)が形成される。トレンチ4上は層間絶縁膜10で覆われている。
【0014】
ソース電極11は層間絶縁膜10を介して実動作領域16上に設けられ、MOSトランジスタのソース領域8にコンタクトされている。ソース電極11にはボンディングワイヤ17が熱圧着され、電極の取り出しを行う。
【0015】
ドレイン電極19は、半導体チップの裏面に金等の裏張金属を設け、裏面電極とする。
【0016】
ゲートパッド電極12は、実動作領域16の外側に配置される。ゲートパッド電極12は、ソース電極11と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極12直下には保護用のツェナーダイオード13が設けられ、ツェナーダイオード13の中心はゲートパッド電極12とコンタクトし、最外周は各セル7のソース電極11と連結される。ゲートパッド電極12には、ボンディングワイヤ18が熱圧着され、電極の取り出しを行う。
【0017】
半導体チップ最外周となるドレイン領域2には、高濃度領域であるアニュラー14が幅約0.16mmに設けられ、信頼性試験におけるリークを防いでいる。
【0018】
従来の半導体装置の組立工程においては、ウェハからダイシングして分離した半導体素子をリードフレームに固着し、金型と樹脂注入によるトランスファーモールドによって半導体素子を封止し、リードフレームを切断して個々の半導体装置毎に分離する、という工程が行われている。
【0019】
図9は上記した方法により製造したパワーMOSFETを示す。図9(A)は上面図であり、C−C線の断面図を図9(B)に示す。
【0020】
リードフレームは、銅を素材とした打ち抜きフレームであり、このフレームのヘッダー31上に半田あるいはAgペーストよりなるプリフォーム材32でパワーMOSFETのベアチップ33が固着される。パワーMOSFETのベアチップ33の下面は金の裏張り電極(図示せず)によりドレイン電極が形成され、上面にはアルミニウム合金のスパッタによりゲート電極とソース電極が形成される。更に、半田および導電材料との抵抗を下げるためAu等の金属多層膜をその上部に蒸着する。フレームのドレイン端子35はヘッダー31と連結されているので、ドレイン電極と直結され、ゲート電極およびソース電極はボンディングワイヤ34によりゲート端子36およびソース端子37と電気的に接続される。
【0021】
ベアチップ33およびフレームは金型およびトランスファーモールドで樹脂封止され、樹脂層38はパッケージ外形を構成する。フレームは、半田等によりプリント基板39に実装される。
【0022】
【発明が解決しようとする課題】
上記の通り、このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路基板は携帯端末の軽量化のニーズにより、より小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路装置はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したCOB(Chip on Board)技術が駆使され、小型化の要求に応えてきた。
【0023】
しかし、かかる従来のMOSFETでは、基板に実装する場合、図9に示す如く、トランスファモールド等でパッケージして実装するか、ベアチップを基板に実装し、ソースおよびゲート電極をボンディングワイヤにより接続している。ベアチップやパッケージ品は、実装面積がチップサイズよりも大きくなり、樹脂層の厚みやボンディングワイヤの高さを必要とするため、市場要求である小型化・薄型化には限界があった。
【0024】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、表面に2組のソース電極及びゲートパッド電極を有し、裏面に共通のドレイン電極を有する1チップデュアル型MOSFETにおいて、前記ソース電極上に設けられる複数のソースバンプ電極をチップの中心点に対して点対称の位置に配置し、前記ゲート電極上に設けられるゲートバンプ電極を前記チップの対角線上に配置することを特徴とするものであり、1チップデュアル型MOSFETをチップサイズで実装できるため小型化・薄型化が実現するものである。
【0025】
【発明の実施の形態】
本発明の実施の形態を図1から図4を参照して詳細に説明する。本発明の1チップデュアル型MOSFETは、2組のソース電極とゲートパッド電極と、ドレイン電極と、ソースバンプ電極と、ゲートバンプ電極とから構成される。
【0026】
図1に本発明の1チップデュアル型パワーMOSFETの平面図を示す。尚、この図は電極層の平面図である。
【0027】
1チップデュアル型MOSFETは2個のパワーMOSFETを1チップに集積化して表面にソース電極11とゲートパッド電極12を有し、裏面全面には金属が蒸着されており、2個のパワーMOSFETに共通でドレイン電極(図示せず)を設けている。各パワーMOSFETはチップの中心点Xに対して点対称に配置され、それぞれのゲートパッド電極12は独立してチップの対角線上のコーナー部分に配置される。
【0028】
ソースバンプ電極110は、ソース電極11上に複数個設けられた半田バンプである。その数はチップサイズにも依るが、例えば6〜8個程度である。隣接するソースバンプ電極110との間隔は0.2mm程度以上が望ましい。
【0029】
ゲートバンプ電極120は、ゲートパッド電極12上に1個設け、ゲートバンプ電極120とソースバンプ電極110とはショート防止のため0.5mm以上離間する。
【0030】
このMOSFETをフェイスダウンでプリント基板に実装する。つまり、1チップデュアル型MOSFETをチップサイズで実装できるわけである。ここで、重要なことは、第1に、各バンプ電極の半田バンプを同一径とすることである。具体的には、本発明の実施の形態では、直径0.19mmであり、このサイズはコスト面で安価なスクリーンプリンティングにより半田バンプを形成する最小の限界値である。各バンプ電極を同一径にすることにより、半導体チップをフェイスダウンでプリント基板に実装した場合にプリント基板と半導体チップが傾かず、水平に実装できる。
【0031】
第2に、各バンプ電極をチップ中心点Xに対して点対称に配置することである。これにより、チップの向き(ゲートパッド電極12の位置)に依らず実装できるので、チップ認識の必要がなくなる。
【0032】
図2には、図1の電極層下層にある1個のパワーMOSFETの詳細な構造をトレンチ型MOSFETを例に示す。
【0033】
実動作領域16は、この中にパワーMOSFETを構成する多数のMOSトランジスタのセル7が多数配列されている。
【0034】
ソース電極11は、Al等のスパッタにより実動作領域16上に設けられ且つ各セル7のソース領域と接続して設けられる。
【0035】
ゲートパッド電極12は、ソース電極11と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極12の下には保護用のツェナーダイオードが設けられる。
【0036】
アニュラー14は、実動作領域外のドレイン領域に設けられた高濃度領域で、半導体チップの信頼性試験におけるリークを防いでいる。
【0037】
図3には、図1のA−A線の断面図を示す。NチャンネルのパワーMOSFETにおいては、N+型の半導体基板1の上にN-型のエピタキシャル層からなるドレイン領域2を設け、その上にP型のチャネル層3を設ける。チャネル層3からドレイン領域2まで到達するトレンチ4を作り、トレンチ4の内壁をゲート酸化膜5被膜し、トレンチ4に充填されたポリシリコンよりなるゲート電極6を設けて各セル7を形成する。トレンチ4に隣接したチャネル層3表面にはN+型のソース領域8が形成され、隣り合う2つのセルのソース領域8間のチャネル層3表面にはP+型のボディコンタクト領域9が形成される。さらにチャネル層3にはソース領域8からトレンチ4に沿ってチャネル領域(図示せず)が形成される。トレンチ4上は層間絶縁膜10で覆われている。
【0038】
ソース電極11は層間絶縁膜10を介して実動作領域16上に設けられ、MOSトランジスタのソース領域8にコンタクトされている。ソース電極11には半田バンプが設けられ、ソースバンプ電極110として電極の取り出しを行う。
【0039】
ゲートパッド電極12は、実動作領域16の外側に配置される。ゲートパッド電極12は、ソース電極11と同一工程にて形成された電極であり、ゲート電極を延在してコンタクトさせる。ゲートパッド電極12直下には保護用のツェナーダイオード13が設けられ、ツェナーダイオード13の中心はゲートパッド電極12とコンタクトし、最外周は各セル7のソース電極11と連結される。ゲートパッド電極12には、半田バンプが設けられ、ゲートバンプ電極120として電極の取り出しを行う。
【0040】
半導体チップ最外周となるドレイン領域2には、高濃度領域であるアニュラー14が幅約0.16mmに設けられ、信頼性試験におけるリークを防いでいる。
【0041】
ソースバンプ電極110は、ソース電極11とコンタクトする半田バンプである。ソース電極11上で酸化膜(図示せず)を介して設けた窒化膜15にコンタクト孔を設け、Ti/Ni/Au等により半田の下地となる下地電極100を設ける。半田を供給し、加熱して球状のソースバンプ電極110とする。
【0042】
ゲートバンプ電極120は、ソースバンプ電極110と同様に設けた半田バンプであり、下地電極100を介してゲートパッド電極12とコンタクトさせる。
【0043】
金属板130は、半導体基板裏面に裏張金属を蒸着してドレイン電極19を設け、Cu、Fe、Al等のチップサイズよりも小さい金属片をウエファ上のチップ配置の座標に合わせてドレイン電極19上に貼り付ける。この金属板130により、ドレイン抵抗を低減できる。
【0044】
図4には上記のパワーMOSFETを基板に実装した側面図を示す。
【0045】
プリント基板39のボンディングパッド40上に、半導体チップ33をフェイスダウンで配置し、各バンプ電極110、120とボンディングパッド40の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続する。これにより、半導体チップサイズ実装できるので、従来と比較して大幅にその実装面積を低減できる。具体的には本発明の実施の形態では、従来品と比較して30〜40%の低減となる。また、ボンディングワイヤの高さや樹脂層の厚みが省けるので、薄型化も実現できる。
【0046】
更に、ソースバンプ電極110およびゲートバンプ電極120がチップ中心点に対して点対称に配置されているので、チップを実装する向きに上下がなくなり、実装する際のチップ認識を必要としない利点を有する。
【0047】
尚、本発明の二次電池の充放電用保護回路を説明する回路図は、図5と同様であるので、説明は省略する。
【0048】
本発明の特徴は、半導体チップ表面に同一径のソースバンプ電極およびゲートバンプ電極を設けることにあり、各バンプ電極はチップの中心に対して点対称に配置することである。
【0049】
この構造により、第1に、フェイスダウンでプリント基板へ実装が可能となる。パッケージ品にしたり、ボンディングワイヤによる接続が不要となるので、プリント基板への実装面積がチップサイズで実現でき、具体的にはパッケージ品と比較して実装面積が30〜40%と大幅に低減できる。また、実装面積だけでなく、樹脂層の厚みやボンディングワイヤの高さが省けるので、市場要求である小型化、薄型化が可能となる。
【0050】
第2に、2つのMOSFETのバンプ電極をチップの中心に対して点対称に配置することで、チップの向き(ゲートパッド電極12の位置)に依らず実装できるので、チップ認識の必要が無くなる。
【0051】
第3に、パッケージ品と比較してトランスファーモールド等の技術が不要となるのでコストが低減できる。更にパッケージの抵抗も無くなるので、オン抵抗の上昇の抑制に寄与できる。
【0052】
第4に、半田バンプの直径は全て同一径であるので、フェイスダウンで実装した場合、プリント基板に対して半導体チップが傾かず、水平に実装できる。
【0053】
第5に、半導体チップ裏面にはCu、Fe、Al等の金属板をチップサイズより小さく貼り付けることにより、ダイシング時の半導体チップおよびブレードに与える悪影響を低減できる。
【0054】
【発明の効果】
本発明に依れば、第1に、1チップデュアル型MOSFETをフェイスダウンでプリント基板に実装できることにある。パッケージやボンディングワイヤを使用しないでプリント基板に実装できるため、市場要求である小型化、薄型化が可能となる。具体的には、パッケージ品と比較して実装面積が30〜40%低減できる。
【0055】
第2に、2つのMOSFETの電極をチップの中心に対して点対称に配置することにある。これにより、チップを向きに依らず実装できるので、チップ認識の必要が無くなる。
【0056】
第3に、半田バンプの直径は全て同一径であるので、実装時に基板に対して半導体チップが傾かず、水平に実装できる。
【0057】
第4に、パッケージ品と比較してトランスファーモールド等の技術が不要となるのでコストが低減できる。更にパッケージの抵抗が無くなるため、オン抵抗上昇の抑制に寄与できる。
【0058】
第5に、半導体チップ裏面に貼り付けた金属板はチップサイズより小さく設けられるため、ダイシング時にチップおよびブレードに与える悪影響を抑制できる。
【図面の簡単な説明】
【図1】本発明のMOSFETを説明する平面図である。
【図2】本発明のMOSFETを説明する平面図である。
【図3】本発明のMOSFETを説明する断面図である。
【図4】本発明のMOSFETを説明する側面図である。
【図5】従来および本発明の二次電池の充放電用保護回路を説明する回路図である。
【図6】従来のMOSFETを説明する平面図である。
【図7】従来のMOSFETを説明する平面図である。
【図8】従来のMOSFETを説明する断面図である。
【図9】従来のMOSFETを説明する(A)平面図、(B)断面図である。
Claims (5)
- 表面に2組のソース電極及びゲートパッド電極を有し、裏面に共通のドレイン電極を有する1チップデュアル型MOSFETにおいて、
前記ソース電極上に設けられる複数のソースバンプ電極をチップの中心点に対して点対称の位置に配置し、前記ゲート電極上に設けられるゲートバンプ電極を前記チップの対角線上に配置することを特徴とする1チップデュアル型絶縁ゲート型半導体装置。 - 前記ドレイン電極には、チップサイズよりも小さい金属板を設けることを特徴とする請求項1に記載の1チップデュアル型絶縁ゲート型半導体装置。
- 前記バンプ電極はすべて同一径であることを特徴とする請求項1に記載の1チップデュアル型絶縁ゲート型半導体装置。
- 前記チップは、プリント基板にフェイスダウンで実装されることを特徴とする請求項1に記載の1チップデュアル型絶縁ゲート型半導体装置。
- 前記ソースバンプ電極は前記ゲートバンプ電極より多く設けることを特徴とする請求項1に記載の1チップデュアル型絶縁ゲート型半導体装置。
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