JP2016162815A - 半導体部品及び半導体部品の製造方法 - Google Patents

Abstract

【課題】半導体素子を対向させて積層した積層対向面の一部の電極に外部からの配線を接続することが可能であり、積層対向面における比較的大電流が流れる電極にマイグレーションやクラック等が発生することを防止することができる半導体部品及び当該半導体部品の製造方法を提供する。【解決手段】第１半導体素子１０Ａの第１面には第１電極１０Ｓと第２電極１０Ｇと保護層１０Ｈが形成され、保護層は第１電極の周囲の一部と第２電極の周囲の一部の少なくとも一方に、第１電極及び第２電極よりも高く形成され、第２半導体素子２０の第２面には素子電極２３Ｄと引出電極２０Ｇが形成され、第１電極と素子電極の少なくとも一方、及び第２電極と引出電極の少なくとも一方には、先端に平坦面１０Ｍ、１１Ｍを有する導電性の突状部１０Ｔ、１１Ｔが形成され、突状部を介して第１電極と素子電極が接続され、突状部を介して第２電極と引出電極が接続されている。【選択図】図１４

Description

本発明は、第１半導体素子と第２半導体素子を対向させて積層した半導体部品、及び、当該半導体部品の製造方法に関する。

近年では、例えば車両の場合、燃費の向上とコストの低減等のために、部品の小型化・軽量化が要求されている。例えば車両に搭載された種々のアクチュエータを制御する制御ユニットの小型化・軽量化を行うためには、制御ユニットに搭載する電子回路の実装面積を低減する必要がある。そこで、電子回路の実装面積を低減するために半導体素子を積層する種々の技術が実用化されつつある。

例えば特許文献１に記載の半導体装置では、上段の半導体チップ（半導体素子に相当）の下面の全ての電極が、下段の半導体チップ（半導体素子に相当）の上面の電極や金属層に、ハンダボールを介して接続されている。

また特許文献２に記載の半導体装置の製造方法では、下段の半導体チップの上に、バンプを介して上段の半導体チップを積層している。

特開２０１３−２５１３３０号公報 特開２０１４−２２０５３４号公報

半導体チップを上下に積層する場合、下段の半導体チップの上面（積層対向面）、及び上段の半導体チップの下面（積層対向面）は、積層相手の半導体チップで覆い隠されてしまう。上段の半導体チップの積層対向面の一部の電極に、下段の半導体チップの積層対向面の電極ではなく外部からの配線を接続しなければならない場合、特許文献１に記載の半導体装置では、外部からの配線を接続しなければならない上段の半導体チップの一部の電極は、下段の半導体チップで覆い隠されてしまっているので、外部からの配線を接続することができない。

また特許文献２に記載の半導体装置の製造方法のように、上下に積層した半導体チップの電極を、バンプを介して電気的に接続した場合、電極の接続個所は、球状のバンプの頂上部の「点」で接続され、「面」で接続されない。例えば比較的大電流が流れる電極をバンプで接続した場合、バンプ頂上部の「点」で接続された電極の接続個所の「点」では電流密度が高くなりマイグレーションが発生したり、熱応力が集中してクラックが発生したりする可能性がある。このため、比較的大電流が流れる電極をバンプで接続することは好ましくない。

本発明は、このような点に鑑みて創案されたものであり、半導体素子を対向させて積層した積層対向面の一部の電極に外部からの配線を接続することが可能であり、積層対向面における比較的大電流が流れる電極にマイグレーションやクラック等が発生することを防止することができる半導体部品及び当該半導体部品の製造方法を提供することを課題とする。

上記課題を解決するため、本発明に係る半導体部品は、次の手段をとる。まず、本発明の第１の発明は、第１半導体素子の第１面と、第２半導体素子の第２面と、が対向されて積層された半導体部品であって、前記第１半導体素子の前記第１面には、第１電極と、第２電極と、保護層と、が形成され、前記保護層は、前記第１電極の周囲の少なくとも一部と、前記第２電極の周囲の少なくとも一部と、の少なくとも一方に、前記第１面に対して前記第１電極及び前記第２電極よりも高くなるように形成されている。そして、前記第２半導体素子の前記第２面には、素子電極と、引出電極と、が形成され、前記第１電極と前記素子電極との少なくとも一方、及び前記第２電極と前記引出電極との少なくとも一方には、先端に平坦面を有する導電性の突状部がそれぞれ形成されており、前記突状部を介して前記第１電極と前記素子電極とが接続され、前記突状部を介して前記第２電極と前記引出電極とが接続されている。

次に、本発明の第２の発明は、上記第１の発明に係る半導体部品であって、前記引出電極は、前記素子電極と少なくとも一部が重なる重畳領域を有しており、前記重畳領域と前記素子電極との間には、絶縁層が設けられており、前記第１電極と前記素子電極とが接続され、前記第２電極と前記引出電極とが接続され、前記第１半導体素子と前記第２半導体素子とが積層された際、前記引出電極の少なくとも一部は、前記第１半導体素子に覆われることなく露出している。

次に、本発明の第３の発明は、上記第１の発明または第２の発明に係る半導体部品であって、前記突状部は、前記素子電極の上と、前記引出電極の上と、に形成されており、前記素子電極の上に形成された前記突状部における前記第２面からの高さと、前記引出電極の上に形成された前記突状部における前記第２面からの高さと、が略同一である。

次に、本発明の第４の発明は、上記第１の発明〜第３の発明のいずれか１つに係る半導体部品であって、前記第１半導体素子における前記第１面とは反対側の面には、第３電極が形成されており、前記第１半導体素子は、前記第１電極と前記第２電極と前記第３電極とを有する第１素子を含んでおり、前記第２半導体素子における前記第２面とは反対側の面には、第４電極と、第５電極と、第６電極と、第７電極と、が形成されており、前記第２半導体素子は、前記第４電極と前記第５電極と前記素子電極とを有する第２素子と、前記第６電極と前記第７電極と前記素子電極とを有する第３素子と、を含んでいる。

次に、本発明の第５の発明は、上記第４の発明に係る半導体部品であって、さらに実装基板を備え、前記第２半導体素子の前記第４電極と前記第５電極のそれぞれは、前記実装基板に設けられた第１導電部と第２導電部のそれぞれに接続され、前記第２半導体素子の前記第６電極と前記第７電極のそれぞれは、前記実装基板に設けられた第３導電部と第４導電部のそれぞれに接続され、前記第１導電部と前記第２導電部と前記第３導電部と前記第４導電部のそれぞれは、前記実装基板における前記第２半導体素子に覆われない位置に引き出されている。

次に、本発明の第６の発明は、第１半導体素子の第１面と、第２半導体素子の第２面と、が対向されて積層された半導体部品の製造方法であって、前記第１面に、前記第２半導体素子の前記第２面に形成された素子電極に接続される第１電極と、前記素子電極に接続されることなく前記第１面から外部に引き出されるべき第２電極と、保護層と、が形成され、前記保護層が、前記第１電極の周囲の少なくとも一部と、前記第２電極の周囲の少なくとも一部と、の少なくとも一方に、前記第１面に対して前記第１電極及び前記第２電極よりも高くなるように形成されている前記第１半導体素子と、前記第２面に、前記素子電極が形成されている前記第２半導体素子と、を積層する際に、前記第２半導体素子の前記第２面に、前記第１半導体素子と前記第２半導体素子とを積層した際に一部が前記第１半導体素子に覆われることなく露出するように、かつ、一部が前記第２電極と対向するように、絶縁層を介して引出電極を形成し、前記第１電極と前記素子電極との少なくとも一方、及び前記第２電極と前記引出電極との少なくとも一方に、先端に平坦面を有する導電性の突状部をそれぞれ形成し、前記第１電極と前記素子電極とを前記突状部を介して接続し、前記第２電極と前記引出電極とを前記突状部を介して接続し、前記引出電極の一部を、前記第１半導体素子に覆われない位置に露出させる。

第１の発明によれば、第２半導体素子の第２面に引出電極を形成し、当該引出電極に、第１半導体素子の第１面の第２電極（この場合、外部からの配線を接続しなければならない電極）が接続されている。また接続には、突状部を介して接続されている。そして、第１半導体素子の第１面の第１電極（この場合、比較的大電流が流れる電極）に、第２半導体素子の第２面の素子電極（この場合、比較的大電流が流れる電極）が接続されている。また接続には、突状部を介して接続されている。このように、平坦面を有する突状部を介して各電極を接続することで、面と面にて接続することにより、電極の一部に電流が集中することを回避できるので、マイグレーションやクラック等の発生を適切に防止することができる。

第２の発明によれば、第１半導体素子と第２半導体素子とを積層した際、引出電極の少なくとも一部が第１半導体素子に覆われることなく露出しているので、外部からの配線を引出電極に容易に接続することができる。

第３の発明によれば、突状部を、第２半導体素子の素子電極の上と引出電極の上に形成し、各突状部の先端の平坦面の高さを同じとすることで、第１半導体素子の積層を容易とすることができる。

第４の発明によれば、第１半導体素子と第２半導体素子とを積層した半導体部品にて、例えば図１の例に示すような電子回路を適切に実現することができる。

第５の発明によれば、実装基板の上に第２半導体素子が適切に積層され、第２半導体素子の上に第１半導体素子が適切に積層されて制御ユニット等への搭載を容易な状態とした半導体部品を実現することができる。また、実装基板に種々の導電部を設け、必要な導電部を第２半導体素子で覆われない位置に引き出したり等することで、外部との接続が必要な個所を適切に確保することができる。

第６の発明によれば、２つの半導体素子を積層した積層対向面の一部の電極（この場合、第１半導体素子の第２電極）に引出電極を介して外部からの配線を接続することが可能であり、積層対向面における比較的大電流が流れる電極（この場合、第１半導体素子の第１電極と、第２半導体素子の素子電極）を、面と面で接続して当該電極の一部に電流が集中することを回避することができる半導体部品の製造方法を提供できる。

所望する電子回路の例であり、図１５に示した半導体部品の等価回路である。 分割前の第１半導体素子を表側から見た外観の斜視図である。 分割後の第１半導体素子を表側から見た外観の斜視図である。 分割後の第１半導体素子を裏側から見た外観の斜視図である。 図４に示す第１半導体素子をＶ方向から見た図である。 第２半導体素子を表側から見た外観の斜視図である。 第２半導体素子を裏側から見た外観の斜視図である。 図７に示す第２半導体素子をＶＩＩＩ方向から見た図である。 半導体部品の実装工程（製造方法）の例を説明するフローチャートである。 実装基板の外観（平面図）の例を説明する図である。 実装基板の上に第２半導体素子を実装する様子を説明する斜視図である。 図１１において第２半導体素子を実装した後、ＸＩＩ方向から見た図である。 第２半導体素子の上に第１半導体素子を実装する様子を説明する斜視図である。 図１３において第１半導体素子を実装した後、ＸＩＶ方向から見た図である。 実装基板の上に第２半導体素子を実装し、第２半導体素子の上に第１半導体素子を実装した、半導体部品の外観の例を示す斜視図である。 実装基板のソース導電部及びゲート導電部の上に突状部を設け、第２半導体素子のドレイン電極及び引出電極の上に突状部を設けた例を説明する図である。

以下、本発明の実施の形態を、図面を用いて順に説明する。

●［所望する電子回路の例（図１）］
近年、比較的大きな電流を必要とする電動モータの駆動回路として、ＭＯＳＦＥＴを用いた電子回路が利用され、例えばＵ相、Ｖ相、Ｗ相を有する３相モータの各相の駆動回路として、図１の例に示す３個のｎチャネルＭＯＳＦＥＴで構成された電子回路を利用する。そして、図１の例に示した電子回路を３つ用意し、それぞれの電子回路をＵ相、Ｖ相、Ｗ相に接続する。この図１の例に示す電子回路を、所望する電子回路の例として、以下を説明する。本実施の形態の説明では、３個のｎチャネルＭＯＳＦＥＴを有する半導体部品を例として説明する。

図１の電子回路では、Ｔｒ１〜Ｔｒ３のそれぞれはｎチャネルＭＯＳＦＥＴで構成され、Ｔｒ１のソースＳ１とＴｒ２のドレインＤ２とが接続され、Ｔｒ２のドレインＤ２は、さらにＴｒ３のドレインＤ３と接続されている。また３相モータの駆動回路として用いる場合、例えばＴｒ１のドレインＤ１は電源Ｖｄｄに接続され、Ｔｒ２のソースＳ２はアースＶｓｓに接続され、Ｔｒ３のソースＳ３である出力ＶｏｕｔはＵ相（またはＶ相、またはＷ相）に接続される。またＴｒ１のゲートＧ１である入力Ｖｉｎ１、Ｔｒ２のゲートＧ２である入力Ｖｉｎ２、Ｔｒ３のゲートＧ３である入力Ｖｉｎ３のそれぞれには、３相モータを制御するＣＰＵ等の制御装置からの制御信号が入力される。次に図２〜図８を用いて、図１に示す電子回路を実現するための第１半導体素子１０Ａ（Ｔｒ１に相当）、第２半導体素子２０（Ｔｒ２、Ｔｒ３に相当）の外観等について説明する。

●［第１半導体素子１０Ａの外観と構造（図２〜図５）］
図２は、１個のウェハ１０Ｗに、第１半導体素子１０Ａを２個有する半導体素子１０の例を示しており、当該半導体素子１０は、点線の位置にてカット及び分割されることで、２個の第１半導体素子１０Ａを得られるように構成されている。各第１半導体素子１０Ａのそれぞれは、表面１０ＷＡにソース電極１０Ｓとゲート電極１０Ｇを有し、裏面１０ＷＢにドレイン電極１０Ｄを有する第１素子Ｔｒ１（図１参照）を含んでいる。

第１半導体素子１０Ａ（図２の状態からカットして２つに分割した後）の表面の外観の例は図３に示すとおりであり、当該第１半導体素子１０Ａの裏面の外観の例は図４に示すとおりである。また第１半導体素子１０Ａの等価回路は、図１に示す電子回路のＴｒ１である。また図５は、図４に示す第１半導体素子１０ＡをＶ方向から見た図である。

第１半導体素子１０Ａのウェハ１０Ｗの表面１０ＷＡには、図３に示すように、ソース電極１０Ｓと、ゲート電極１０Ｇとが形成されている。また第１半導体素子１０Ａの裏面１０ＷＢには、図４に示すように、ドレイン電極１０Ｄが形成されている。また本実施の形態にて説明する第１半導体素子１０Ａの例では、大電流が流れるソース電極１０Ｓの面積は、電流がほとんど流れないゲート電極１０Ｇの面積よりも大きい。また、大電流が流れるドレイン電極１０Ｄは、第１半導体素子１０Ａの裏面全体に形成されている。なお、第１半導体素子１０Ａの表面１０ＷＡは第１積層対向面である第１面に相当し、ソース電極１０Ｓは第１電極（比較的大電流が流れる電極）に相当し、ゲート電極１０Ｇは第２電極（外部からの配線を接続しなければならない電極）に相当し、ドレイン電極１０Ｄは第３電極（比較的大電流が流れる電極）に相当している。また、ソース電極１０Ｓの周囲の少なくとも一部と、ゲート電極１０Ｇの周囲の少なくとも一部と、の少なくとも一方には、電極を保護するためのポリイミド等からなる保護層１０Ｈが形成されている。そして保護層１０Ｈは、図５に示すように、第１面である表面１０ＷＡに対して、ソース電極１０Ｓ及びゲート電極１０Ｇよりも高く形成されている。

また、第１半導体素子１０Ａにおけるソース電極１０Ｓの少なくとも一部には、先端に平坦面１０Ｍを有するように、導電性の突状部１０Ｔが形成されている。また、第１半導体素子１０Ａにおけるゲート電極１０Ｇの少なくとも一部には、先端に平坦面１１Ｍを有する突状部１１Ｔが形成されている。そして図５に示すように、第１面である表面１０ＷＡに対して、突状部１０Ｔ、１１Ｔの高さが、保護層１０Ｈの高さよりも高くなるように、突状部１０Ｔ、１１Ｔが形成されている。なお、第１半導体素子１０Ａに対して、積層相手の半導体素子の方向とは、後述する図１３〜図１５に示すように、裏面１０ＷＢから表面１０ＷＡに向かう方向である。また、ソース電極１０Ｓやゲート電極１０Ｇに、平坦面１０Ｍ、１１Ｍを有する突状部１０Ｔ、１１Ｔを形成するには、例えば、スパッタリング等にて金属材料を積層して電極を形成する際、金属材料の積層量をより多くすることで、形成することができる。なお、図５において、表面１０ＷＡに対して、ゲート電極１０Ｇの上に形成した突状部１１Ｔの高さは、ソース電極１０Ｓの上に形成した突状部１０Ｔの高さよりも、図８に示す絶縁層２０Ｚと引出電極２０Ｇの高さ分、低く形成されている。これにより、図１４の例に示すように、第１半導体素子１０Ａを第２半導体素子２０の上に適切に積層することができる。また、本実施の形態の説明では、後述する図１１〜図１５に示すように、第２半導体素子２０の裏面２０ＷＢである第２面の上に、第１半導体素子１０Ａの表面１０ＷＡである第１面を対向させて、第２半導体素子２０の上に第１半導体素子１０Ａを積層する例を説明する。

●［第２半導体素子２０の外観と構造（図６〜図８）］
図６〜図８は、１個のウェハ２０Ｗにて形成された第２半導体素子２０の例を示している。そして第２半導体素子２０の表面の外観の例は図６に示すとおりであり、当該第２半導体素子２０の裏面の外観の例は図７に示すとおりである。また第２半導体素子２０の等価回路は、図１に示す電子回路のＴｒ２及びＴｒ３である。また図８は、図７に示す第２半導体素子２０をＶＩＩＩ方向から見た図である。

第２半導体素子２０のウェハ２０Ｗの表面２０ＷＡには、図６に示すように、ソース電極２２Ｓと、ゲート電極２２Ｇと、ソース電極２３Ｓと、ゲート電極２３Ｇが形成されている。また第２半導体素子２０の裏面２０ＷＢには、図７に示すように、ドレイン電極２３Ｄが形成されている。また、第２半導体素子２０は、表面２０ＷＡにソース電極２２Ｓとゲート電極２２Ｇを有して裏面２０ＷＢにドレイン電極２３Ｄを有する第２素子Ｔｒ２（図１参照）と、表面２０ＷＡにソース電極２３Ｓとゲート電極２３Ｇを有して裏面２０ＷＢにドレイン電極２３Ｄを有する第３素子Ｔｒ３（図１参照）とを含んでいる。なお、第２半導体素子２０の裏面１０ＷＢは第２積層対向面である第２面に相当し、ソース電極２２Ｓは第４電極（比較的大電流が流れる電極）に相当し、ゲート電極２２Ｇは第５電極（外部からの配線を接続しなければならない電極）に相当し、ソース電極２３Ｓは第６電極（比較的大電流が流れる電極）に相当し、ゲート電極２３Ｇは第７電極（外部からの配線を接続しなければならない電極）に相当し、ドレイン電極２３Ｄは素子電極（比較的大電流が流れる電極）に相当している。また、ソース電極２２Ｓ、２３Ｓの周囲の少なくとも一部と、ゲート電極２２Ｇ、２３Ｇの周囲の少なくとも一部と、の少なくとも一方には、電極を保護するためのポリイミド等からなる保護層２２Ｈ、２３Ｈが形成されている。そして保護層２２Ｈ、２３Ｈは、図８に示すように、第２面である裏面２０ＷＢに対して、ソース電極２２Ｓ、２３Ｓ及びゲート電極２２Ｇ、２３Ｇよりも高く形成されている。

第２半導体素子２０の裏面２０ＷＢの一部には、図７及び図８に示すように、絶縁層２０Ｚを介して引出電極２０Ｇが形成されている。引出電極２０Ｇは、ドレイン電極２３Ｄと少なくとも一部が重畳する重畳領域を有している。この重畳領域とドレイン電極２３Ｄとの間に、絶縁層２０Ｚが設けられ、第２半導体素子２０の裏面２０ＷＢの一部に絶縁層２０Ｚ（例えば酸化膜ＳｉＯ₂）が形成されている。そして、当該絶縁層２０Ｚの上に、例えば、スパッタリング等にて金属材料を積層した引出電極２０Ｇが形成されている。なお、引出電極２０Ｇの位置及び面積は、図１３の例に示すように第２半導体素子２０の裏面２０ＷＢと第１半導体素子１０Ａの表面１０ＷＡが対向するように積層した際、第１半導体素子１０Ａのゲート電極１０Ｇと重なる位置であってソース電極１０Ｓと重ならない位置に形成されている。また、図１５の例に示すように第２半導体素子２０の裏面２０ＷＢと第１半導体素子１０Ａの表面１０ＷＡが対向するように積層した際、引出電極２０Ｇの一部が、第１半導体素子１０Ａに覆われることなく露出する位置及び面積となるように形成されている。

本実施の形態にて説明する第２半導体素子２０の例では、大電流が流れるソース電極２２Ｓ、２３Ｓの面積は、電流がほとんど流れないゲート電極２２Ｇ、２３Ｇの面積よりも大きい。また、大電流が流れるドレイン電極２３Ｄは、第２素子Ｔｒ２と第３素子Ｔｒ３とで共通とされており、第２半導体素子２０の裏面全体に形成されている。

第２半導体素子２０におけるソース電極２２Ｓ、２３Ｓの少なくとも一部には、図６及び図８に示すように、先端に平坦面２２Ｍ、２４Ｍを有する導電性の突状部２２Ｔ、２４Ｔが形成されている。同様に、第２半導体素子２０におけるゲート電極２２Ｇ、２３Ｇの少なくとも一部には、図６及び図８に示すように、先端に平坦面２３Ｍ、２５Ｍを有する導電性の突状部２３Ｔ、２５Ｔが形成されている。そして、表面２０ＷＡに対して、突状部２２Ｔ〜２５Ｔの高さが、保護層２２Ｈ、２３Ｈの高さよりも高くなるように、突状部２２Ｔ〜２５Ｔが形成されている。また、ソース電極２２Ｓ、２３Ｓやゲート電極２２Ｇ、２３Ｇに、平坦面２２Ｍ〜２５Ｍを有する突状部２２Ｔ〜２５Ｔを形成するには、例えば、スパッタリング等にて形成することができる。なお、図８において、表面２０ＷＡに対して、ソース電極２２Ｓ、２３Ｓの上に形成した突状部２２Ｔ、２４Ｔの高さと、ゲート電極２２Ｇ、２３Ｇの上に形成した突状部２３Ｔ、２５Ｔの高さは、略同一である。これにより、図１４の例に示すように、第２半導体素子２０を実装基板５０の上に適切に積層することができる。

●［半導体部品１の実装工程（図９〜図１５）］
図９は、図１５に示す半導体部品１の実装工程の手順の例を示すフローチャートであり、図１０は実装基板５０の例を示し、図１１〜図１５は、実装工程の各ステップでの実装状態の外観等を説明する図である。以下、図９に示す実装工程の各ステップでの処理内容と、各ステップによる実装状態の例を順に説明する。

●［ステップＳ１０：第１半導体素子１０Ａと第２半導体素子２０と実装基板５０（図１０）の用意］
図９に示すステップＳ１０にて、実装装置は、第１半導体素子１０Ａ（図３〜図５参照）と、第２半導体素子２０（図６〜図８参照）と、実装基板５０（図１０参照）を用意する。なおステップＳ１０にて、第１半導体素子に、図５に示す突状部１０Ｔ、１１Ｔを形成し、第２半導体素子に、図８に示す突状部２２Ｔ〜２５Ｔ、絶縁層２０Ｚ、引出電極２０Ｇを形成してもよいし、これらが既に形成されている第１半導体素子１０Ａ、第２半導体素子２０を用意してもよい。

図１０に、実装基板５０の外観の例を示す。実装基板５０には、第２半導体素子２０の第２素子Ｔｒ２のソース電極２２Ｓ（図６参照）が接続されるソース導電部５２Ｓ（第１導電部に相当）と、第２半導体素子２０の第２素子Ｔｒ２のゲート電極２２Ｇ（図６参照）が接続されるゲート導電部５２Ｇ（第２導電部に相当）と、第２半導体素子２０の第３素子Ｔｒ３のソース電極２３Ｓ（図６参照）が接続されるソース導電部５３Ｓ（第３導電部に相当）と、第２半導体素子２０の第３素子Ｔｒ３のゲート電極２３Ｇ（図６参照）が接続されるゲート導電部５３Ｇ（第４導電部に相当）が形成されている。

実装基板５０における第２半導体素子２０が実装される実装領域５０Ａの外側には、ソース引出部５２ＳＰ、ゲート引出部５２ＧＰ、ソース引出部５３ＳＰ、ゲート引出部５３ＧＰが形成されている。ソース導電部５２Ｓは、配線部５２ＳＨを介してソース引出部５２ＳＰに接続され、ゲート導電部５２Ｇは、配線部５２ＧＨを介してゲート引出部５２ＧＰに接続され、ソース導電部５３Ｓは、配線部５３ＳＨを介してソース引出部５３ＳＰに接続され、ゲート導電部５３Ｇは、配線部５３ＧＨを介してゲート引出部５３ＧＰに接続されている。

●［ステップＳ２０：実装基板の上に第２半導体素子２０を実装（図１１、図１２）］
次に、図９に示すステップＳ２０にて、実装装置は、図１１の斜視図に示すように、実装基板５０の実装領域５０Ａに第２半導体素子２０を実装する。この場合、図１２の側面図に示すように、第２半導体素子２０の第３素子Ｔｒ３のソース電極２３Ｓと実装基板５０のソース導電部５３Ｓとをハンダ（または超音波またはイオンビーム）等にて面と面にて電気的に接合する。同様に、第２半導体素子２０の第２素子Ｔｒ２のソース電極２２Ｓと実装基板５０のソース導電部５２Ｓとをハンダ（または超音波またはイオンビーム）等にて面と面にて電気的に接合する。また、第２半導体素子２０の第２素子Ｔｒ２のゲート電極２２Ｇと実装基板５０のゲート導電部５２Ｇ、及び第２半導体素子２０の第３素子Ｔｒ３のゲート電極２３Ｇと実装基板５０のゲート導電部５３Ｇについては、ハンダ（または超音波またはイオンビーム）等で電気的に接合してもよいし、大電流が流れないのでバンプを用いて電気的に接続してもよい。

なお、ソース電極２２Ｓ、２３Ｓの周囲のポリイミド等の保護層２２Ｈ、２３Ｈの高さがソース電極の高さよりも高い場合、図６及び図８に示す第２半導体素子２０のように、ソース電極２２Ｓ、２３Ｓの上に、先端部分に平坦面２２Ｍ、２４Ｍを有する導電性の突状部２２Ｔ、２４Ｔが、保護層２２Ｈ、２３Ｈよりも高くなるように形成されている。あるいは、図１６の例に示すように、保護層２２Ｈ、２３Ｈに干渉されることなくソース導電部５２Ｓ、５３Ｓがソース電極２２Ｓ、２３Ｓと接合されるように、ソース導電部５２Ｓ、５３Ｓの上に、先端部分に平坦面を有する導電性の突状部５５Ｔが、ソース電極２２Ｓ、２３Ｓに達するように形成されている。また、ゲート電極２２Ｇ、２３Ｇの周囲のポリイミド等の保護層２２Ｈ、２３Ｈの高さがゲート電極の高さよりも高い場合、上記と同様、図６及び図８に示すように、ゲート電極２２Ｇ、２３Ｇの上に、先端部分に平坦面２３Ｍ、２５Ｍを有する導電性の突状部２３Ｔ、２５Ｔが、保護層２２Ｈ、２３Ｈよりも高くなるように形成されている、あるいは、図１６の例に示すように、ゲート導電部５２Ｇ、５３Ｇの上に、先端部分に平坦面を有する導電性の突状部５６Ｔ、５７Ｔが、ゲート電極２２Ｇ、２３Ｇに達するように形成されていてもよいし、保護層に干渉されることなくゲート導電部５２Ｇ、５３Ｇがゲート電極２２Ｇ、２３Ｇと接続されるようにバンプを用いてもよい。なお、図５、図８、図１２、図１４、図１６において、各電極の厚さや、各導電部や各配線部等の厚さは、わかりやすくするために実際よりも厚く記載している。

●［ステップＳ３０：第２半導体素子２０の上に第１半導体素子１０Ａを実装（図１３、図１４）］
次に、図９に示すステップＳ３０にて、実装装置は、図１３の斜視図に示すように、第２半導体素子２０の上に第１半導体素子１０Ａを実装する。この場合、図１４の側面図に示すように、第２半導体素子２０のドレイン電極２３Ｄと、第１半導体素子１０Ａのソース電極１０Ｓの上に形成した突状部１０Ｔの平坦面１０Ｍとを、ハンダ（または超音波またはイオンビーム）等にて面と面にて電気的に接合する。また、第２半導体素子２０の引出電極２０Ｇと、第１半導体素子１０Ａのゲート電極１０Ｇの上に形成した突状部１１Ｔの平坦面１１Ｍとを、ハンダ（または超音波またはイオンビーム）等にて面と面にて電気的に接合する。なお、ゲート電極１０Ｇには、ほとんど電流が流れないので、引出電極２０Ｇとゲート電極１０Ｇの平坦面とを、バンプにて接続するようにしてもよい。なお、第１半導体素子１０Ａは、引出電極２０Ｇの一部が第１半導体素子１０Ａに覆われることなく露出するように、第２半導体素子２０の上に積層されている。以上の実装工程（製造工程）により、図１５に示す半導体部品１が完成される。

なお、ソース電極１０Ｓの周囲にポリイミド等の保護層１０Ｈが形成されていても、ソース電極１０Ｓの上には、保護層の高さよりも高くなるように、先端部分に平坦面１０Ｍを有する導電性の突状部１０Ｔが形成されている（図５参照）。また、ゲート電極１０Ｇの周囲のポリイミド等の保護層１０Ｈの高さがゲート電極の高さよりも高くても、上記と同様に、先端部分に平坦面１１Ｍを有する導電性の突状部１１Ｔを形成したり、バンプを用いたりすることで、ゲート電極１０Ｇと引出電極２０Ｇとが、電気的に接続される。

そして図１５に示す半導体部品１における第１素子Ｔｒ１のドレイン電極１０Ｄは図１における電源Ｖｄｄに相当し、図１５に示す半導体部品１における第２素子Ｔｒ２のソース電極であるソース引出部５２ＳＰは図１におけるアースＶｓｓに相当し、図１５に示す半導体部品１における第３素子Ｔｒ３のソース電極であるソース引出部５３ＳＰは図１における出力Ｖｏｕｔに相当している。また図１５に示す半導体部品１において第１素子Ｔｒ１のゲート電極である露出している引出電極２０Ｇは図１における入力Ｖｉｎ１に相当し、図１５に示す半導体部品１における第２素子Ｔｒ２のゲート電極であるゲート引出部５２ＧＰは図１における入力Ｖｉｎ２に相当し、図１５に示す半導体部品１における第３素子Ｔｒ３のゲート電極であるゲート引出部５３ＧＰは図１における入力Ｖｉｎ３に相当している。

以上、本発明の半導体部品１は、第２半導体素子２０の裏面である第２面に、第１半導体素子１０Ａの表面である第１面を対向させる。そして、比較的大電流が流れる第１半導体素子１０Ａのソース電極１０Ｓあるいは第２半導体素子２０のドレイン電極２３Ｄ、の少なくとも一方に、積層相手の半導体素子の方向に突出するように、平坦面を有する導電性の突状部を形成し、積層相手の半導体素子の電極と（あるいは積層相手の半導体素子の突状部の平坦面と）を、面と面にて電気的に接続する。このため、比較的大電流が流れる電極を、面と面にて接続することにより、電極の一部に電流が集中することを回避できる。従って、積層対向面における比較的大電流が流れる電極にマイグレーションやクラック等が発生することを防止することができる

また、第２半導体素子２０の裏面である第２面に、絶縁層２０Ｚを介して設けられた引出電極２０Ｇを形成し、当該引出電極２０Ｇまたは第１半導体素子１０Ａのゲート電極１０Ｇの少なくとも一方に、平坦面を有する導電性の突状部を形成する。そして、当該突状部を介して、引出電極２０Ｇに、第１半導体素子１０Ａの表面である第１面のゲート電極１０Ｇ（この場合、外部からの配線を接続しなければならない電極）を接続する。そして引出電極２０Ｇの一部は、第１半導体素子１０Ａに覆われることなく露出しているので、外部からの配線を引出電極２０Ｇに容易に接続することができる。また、第２半導体素子２０の表面のソース電極２２Ｓ、２３Ｓ、及びゲート電極２２Ｇ、２３Ｇは、実装基板５０のソース引出部５２ＳＰ、５３ＳＰ、及びゲート引出部５２ＧＰ、５３ＧＰに、適切に引き出されているので、外部の配線を半導体部品１に容易に接続することができる。

なお、ゲート電極１０Ｇには、ほとんど電流が流れないので、ゲート電極１０Ｇの突状部と引出電極２０Ｇとをバンプを介して接続するようにしてもよい。同様に、ゲート電極２２Ｇ、ゲート電極２３Ｇには、ほとんど電流が流れないので、ゲート電極２２Ｇの突状部とゲート導電部５２Ｇとをバンプを介して接続し、ゲート電極２３Ｇの突状部とゲート導電部５３Ｇとをバンプを介して接続するようにしてもよい。

●［その他の実施の形態（図１６）］
以上に説明した本実施の形態の説明では、図５に示すように第１半導体素子１０Ａの表面１０ＷＡである第１面のソース電極１０Ｓ及びゲート電極１０Ｇの少なくとも一部に、第２半導体素子２０の方向に突出した突状部１０Ｔ、１１Ｔを形成した例を示した。しかし、図１６に示す半導体部品１Ｂのように、図５に示した突状部１０Ｔ、１１Ｔを省略し、第２半導体素子２０Ｂの裏面２０ＷＢである第２面のドレイン電極２３Ｄの少なくとも一部（かつ、引出電極２０Ｇが形成されていない位置）と、引出電極２０Ｇの少なくとも一部に、先端に平坦面２５Ｍ、２６Ｍを有して第１半導体素子１０Ｂの方向に突出した導電性の突状部２５Ｔ、２６Ｔを形成するようにしてもよい。この場合、ドレイン電極２３Ｄ（素子電極）の上に形成した突状部２５Ｔにおける第２面（裏面２０ＷＢ）からの高さと、引出電極２０Ｇの上に形成した突状部２６Ｔにおける第２面（裏面２０ＷＢ）からの高さと、が略同一となるように、各突状部２５Ｔ、２６Ｔの高さが設定されている。これにより、第２半導体素子２０Ｂの上に、第１半導体素子１０Ｂを適切に積層することができる。

このように、第１半導体素子１０Ｂのソース電極１０Ｓ（第１電極）と第２半導体素子２０Ｂのドレイン電極２３Ｄ（素子電極）との少なくとも一方、及び第１半導体素子１０Ｂのゲート電極１０Ｇ（第２電極）と第２半導体素子２０Ｂの引出電極２０Ｇとの少なくとも一方に、先端に平坦面を有する導電性の突状部を形成する。そして、ソース電極１０Ｓとドレイン電極２３Ｄとを突状部を介して接続し、ゲート電極１０Ｇと引出電極２０Ｇとを突状部を介して接続する。

また図１６の例では、図６及び図８に示した突状部２２Ｔ〜２５Ｔを省略し、実装基板５０Ｂのソース導電部５２Ｓ、５３Ｓの少なくとも一部に、先端に平坦面を有して第２半導体素子２０Ｂの側に突出した導電性の突状部５５Ｔを形成し、実装基板５０Ｂのゲート導電部５２Ｇ、５３Ｇの少なくとも一部に、先端に平坦面を有して第２半導体素子２０Ｂの側に突出した導電性の突状部５６Ｔ、５７Ｔを形成した例を示している。

以上に説明した実施の形態において、図１に示す電子回路のＴｒ１、Ｔｒ２、Ｔｒ３は、同一の特性を有するｎチャネルＭＯＳＦＥＴであることが好ましい。また、図２の例では１個のウェハ１０Ｗに２個の第１半導体素子１０Ａを有するように形成した例を示したが、１個のウェハ１０Ｗに１個の第１半導体素子１０Ａが形成されてカットを不要としてもよい。しかし、第１半導体素子１０Ａの第１素子Ｔｒ１の特性を、第２半導体素子２０に形成された第２素子Ｔｒ２及び第３素子Ｔｒ３のそれぞれと同一の特性とすることが好ましい。従って、図２に示す半導体素子１０（２個の第１素子Ｔｒ１を含む）と、図６に示す第２半導体素子２０（第２素子Ｔｒ２と第３素子Ｔｒ３を含む）とを、ソース電極１０Ｓ、２２Ｓ、２３Ｓ及びソース電極上の突状部、あるいはゲート電極１０Ｇ、２２Ｇ、２３Ｇ及びゲート電極上の突状部、あるいはドレイン電極１０Ｄ、２３Ｄ及びドレイン電極上の突状部、の形状のみが異なるように（突状部の有無が異なるように）製造し、第２半導体素子２０に絶縁層２０Ｚを介して引出電極２０Ｇを形成することが好ましい。

本発明の半導体部品１の構成、構造、外観、形状、製造方法等は、本発明の要旨を変更しない範囲で種々の変更、追加、削除が可能である。例えば、本実施の形態の説明では、ｎチャネルＭＯＳＦＥＴを例として説明したが、ｐチャネルＭＯＳＦＥＴとしてもよい。

また、半導体部品１で実現する電子回路は、図１の例に示した電子回路に限定されず、種々の電子回路に対して、半導体素子を積層した本発明の半導体部品及び半導体部品の製造方法を適用することが可能である。

本実施の形態の説明では、実装基板５０の上に第２半導体素子２０を実装し、第２半導体素子２０の上に第１半導体素子１０Ａを実装したものを半導体部品１（図１５）としたが、実装基板５０を省略して第２半導体素子２０の上に第１半導体素子１０Ａを実装したものを半導体部品としてもよい。

また第１半導体素子１０Ａに含まれている第１素子は、ＭＯＳＦＥＴに限定されるものではなく、第１電極はソース電極に限定されず、第２電極はゲート電極に限定されず、第３電極はドレイン電極に限定されるものではない。同様に、第２半導体素子２０に含まれている第２素子及び第３素子は、ＭＯＳＦＥＴに限定されるものではなく、第４電極と第６電極はソース電極に限定されず、第５電極と第７電極はゲート電極に限定されず、素子電極はドレイン電極に限定されるものではない。

また、第１素子Ｔｒ１と第２素子Ｔｒ２と第３素子Ｔｒ３の特性を同一とするために、図２に示した半導体素子１０を２つに分割したものを第１半導体素子として使用し、図２に示した半導体素子１０を第２半導体素子として使用するようにしてもよい。そして第２半導体素子には、絶縁層を介して引出電極を形成しておく。

１、１Ｂ 半導体部品
１０ 半導体素子
１０Ａ、１０Ｂ 第１半導体素子
１０Ｄ ドレイン電極（第３電極）
１０Ｇ ゲート電極（第２電極）
１０Ｈ 保護層
１０Ｓ ソース電極（第１電極）
１０Ｍ、１１Ｍ 平坦面
１０Ｔ、１１Ｔ 突状部
１０Ｗ、２０Ｗ ウェハ
１０ＷＡ 表面（第１面）
１０ＷＢ 裏面
２０、２０Ｂ 第２半導体素子
２０Ｇ 引出電極
２０ＷＡ 表面
２０ＷＢ 裏面（第２面）
２０Ｚ 絶縁層
２２Ｈ、２３Ｈ 保護層
２２Ｇ ゲート電極（第５電極）
２２Ｍ〜２５Ｍ 平坦面
２２Ｓ ソース電極（第４電極）
２２Ｔ〜２５Ｔ 突状部
２３Ｄ ドレイン電極（素子電極）
２３Ｇ ゲート電極（第７電極）
２３Ｓ ソース電極（第６電極）
２５Ｍ、２６Ｍ 平坦面
２５Ｔ、２６Ｔ 突状部
５０、５０Ｂ 実装基板
５０Ａ 実装領域
５２Ｇ ゲート導電部（第２導電部）
５２ＧＰ、５３ＧＰ ゲート引出部
５２Ｓ ソース導電部（第１導電部）
５３Ｇ ゲート導電部（第４導電部）
５３Ｓ ソース導電部（第３導電部）
５２ＳＰ、５３ＳＰ ソース引出部
５５Ｔ〜５７Ｔ 突状部
Ｄ１、Ｄ２、Ｄ３ ドレイン
Ｇ１、Ｇ２、Ｇ３ ゲート
Ｓ１、Ｓ２、Ｓ３ ソース
Ｔｒ１ 第１素子
Ｔｒ２ 第２素子
Ｔｒ３ 第３素子

Claims (6)

1. 第１半導体素子の第１面と、第２半導体素子の第２面と、が対向されて積層された半導体部品であって、
   前記第１半導体素子の前記第１面には、第１電極と、第２電極と、保護層と、が形成され、
   前記保護層は、前記第１電極の周囲の少なくとも一部と、前記第２電極の周囲の少なくとも一部と、の少なくとも一方に、前記第１面に対して前記第１電極及び前記第２電極よりも高くなるように形成されており、
   前記第２半導体素子の前記第２面には、素子電極と、引出電極と、が形成され、
   前記第１電極と前記素子電極との少なくとも一方、及び前記第２電極と前記引出電極との少なくとも一方には、先端に平坦面を有する導電性の突状部がそれぞれ形成されており、
   前記突状部を介して前記第１電極と前記素子電極とが接続され、前記突状部を介して前記第２電極と前記引出電極とが接続されている、
   半導体部品。
2. 請求項１に記載の半導体部品であって、
   前記引出電極は、前記素子電極と少なくとも一部が重なる重畳領域を有しており、
   前記重畳領域と前記素子電極との間には、絶縁層が設けられており、
   前記第１電極と前記素子電極とが接続され、前記第２電極と前記引出電極とが接続され、前記第１半導体素子と前記第２半導体素子とが積層された際、前記引出電極の少なくとも一部は、前記第１半導体素子に覆われることなく露出している、
   半導体部品。
3. 請求項１または２に記載の半導体部品であって、
   前記突状部は、前記素子電極の上と、前記引出電極の上と、に形成されており、
   前記素子電極の上に形成された前記突状部における前記第２面からの高さと、前記引出電極の上に形成された前記突状部における前記第２面からの高さと、が略同一である、
   半導体部品。
4. 請求項１〜３のいずれか一項に記載の半導体部品であって、
   前記第１半導体素子における前記第１面とは反対側の面には、第３電極が形成されており、
   前記第１半導体素子は、前記第１電極と前記第２電極と前記第３電極とを有する第１素子を含んでおり、
   前記第２半導体素子における前記第２面とは反対側の面には、第４電極と、第５電極と、第６電極と、第７電極と、が形成されており、
   前記第２半導体素子は、前記第４電極と前記第５電極と前記素子電極とを有する第２素子と、前記第６電極と前記第７電極と前記素子電極とを有する第３素子と、を含んでいる、
   半導体部品。
5. 請求項４に記載の半導体部品であって、
   さらに実装基板を備え、
   前記第２半導体素子の前記第４電極と前記第５電極のそれぞれは、前記実装基板に設けられた第１導電部と第２導電部のそれぞれに接続され、
   前記第２半導体素子の前記第６電極と前記第７電極のそれぞれは、前記実装基板に設けられた第３導電部と第４導電部のそれぞれに接続され、
   前記第１導電部と前記第２導電部と前記第３導電部と前記第４導電部のそれぞれは、前記実装基板における前記第２半導体素子に覆われない位置に引き出されている、
   半導体部品。
6. 第１半導体素子の第１面と、第２半導体素子の第２面と、が対向されて積層された半導体部品の製造方法であって、
   前記第１面に、前記第２半導体素子の前記第２面に形成された素子電極に接続される第１電極と、前記素子電極に接続されることなく前記第１面から外部に引き出されるべき第２電極と、保護層と、が形成され、前記保護層が、前記第１電極の周囲の少なくとも一部と、前記第２電極の周囲の少なくとも一部と、の少なくとも一方に、前記第１面に対して前記第１電極及び前記第２電極よりも高くなるように形成されている前記第１半導体素子と、
   前記第２面に、前記素子電極が形成されている前記第２半導体素子と、を積層する際に、
   前記第２半導体素子の前記第２面に、前記第１半導体素子と前記第２半導体素子とを積層した際に一部が前記第１半導体素子に覆われることなく露出するように、かつ、一部が前記第２電極と対向するように、絶縁層を介して引出電極を形成し、
   前記第１電極と前記素子電極との少なくとも一方、及び前記第２電極と前記引出電極との少なくとも一方に、先端に平坦面を有する導電性の突状部をそれぞれ形成し、
   前記第１電極と前記素子電極とを前記突状部を介して接続し、前記第２電極と前記引出電極とを前記突状部を介して接続し、
   前記引出電極の一部を、前記第１半導体素子に覆われない位置に露出させる、
   半導体部品の製造方法。
   
   

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