JP2012222361A - Ｉｉｉ−ｖ族トランジスタとｉｖ族縦型トランジスタを含む積層複合デバイス - Google Patents
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Abstract
【課題】従来の共通基板上へのデバイスの並置構成は、電流通路の寄生のインダクタンス、抵抗、及びパッケージの放熱要件を増大し、製造コストも増大するため、III−窒化物又は他のIII−V族トランジスタをIV族ダイオードと一体化するコンパクトでコストエフェクティブなパッケージングを提供する。
【解決手段】積層複合デバイスはIV族縦型トランジスタ１２０と該IV族縦型トランジスタの上に積層されたIII−Ｖ族トランジスタ１１０とを備える。IV族縦型トランジスタのドレインがIII−Ｖ族トランジスタのソースと接触され、IV族縦型トランジスタのソースが前記積層複合デバイスの底面の複合ソースを与えるためにIII−Ｖ族トランジスタのゲートに結合され、III−Ｖ族トランジスタのドレインが積層複合デバイスの上面の複合ドレインを与える。IV族縦型トランジスタのゲートが前記積層複合デバイスの上面の複合ゲートを与える。
【選択図】図１
【解決手段】積層複合デバイスはIV族縦型トランジスタ１２０と該IV族縦型トランジスタの上に積層されたIII−Ｖ族トランジスタ１１０とを備える。IV族縦型トランジスタのドレインがIII−Ｖ族トランジスタのソースと接触され、IV族縦型トランジスタのソースが前記積層複合デバイスの底面の複合ソースを与えるためにIII−Ｖ族トランジスタのゲートに結合され、III−Ｖ族トランジスタのドレインが積層複合デバイスの上面の複合ドレインを与える。IV族縦型トランジスタのゲートが前記積層複合デバイスの上面の複合ゲートを与える。
【選択図】図１
Description
本出願は、「Group III-Nitride and Group IV Composite DeVices」の名称で２０１１年４月１１日に出願された同時継続仮出願番号第６１／４７３，９０７号の優先権の利益を主張する。この同時継続仮出願の開示内容は参照することにより本出願に全て組み込まれる。
定義
本明細書で使用される、用語「III−V族」は少なくとも一つのIII族元素と少なくとも一つのV族元素を含む化合物半導体を言う。例えば、III−V族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、窒化ガリウム砒化リン化窒化物（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般に、これらに限定されないが、Ｇａ極性、Ｎ極性、半極性又は無極性の結晶方位を含む任意の極性に関連する。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
本明細書で使用される、用語「III−V族」は少なくとも一つのIII族元素と少なくとも一つのV族元素を含む化合物半導体を言う。例えば、III−V族半導体は、III−窒化物半導体の形を取り得る。「III−窒化物」又は「III−Ｎ」は窒素とアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びボロン（Ｂ）などの少なくとも一つのIII族元素を含む化合物半導体を言い、これらに限定されないが、例えば窒化アルミニウムガリウム（ＡｌｘＧａ(1-x)Ｎ、窒化インジウムガリウムＩｎｙＧａ(1-y)Ｎ、窒化アルミニウムインジウムガリウムＡｌxＩｎｙＧａ(1-x-y)Ｎ、窒化ガリウム砒化リン化窒化物（ＧａＡｓａＰｂＮ(1-a-b)）、砒化リン化窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ(1-x-y)ＡｓａＰｂＮ(1-a-b)）などの合金を含む。また、III―窒化物は一般に、これらに限定されないが、Ｇａ極性、Ｎ極性、半極性又は無極性の結晶方位を含む任意の極性に関連する。また、III−窒化物材料はウルツ鉱、閃亜鉛鉱又は混晶ポリタイプも含み、単結晶、単結晶構造、多結晶構造又は非晶質構造を含み得る。
また、本明細書で使用される、用語「IV族」はシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）を含む少なくとも一つのIV族の元素を含み、例えばシリコンゲルマニウム（ＳｉＧｅ）及び炭化シリコン（ＳｉＣ）などの化合物半導体も含む。また、IV族は歪化されたIV族材料を生成するためにIV族元素の２つ以上の層又はIV族元素のドーピングを含む半導体材料も指し、例えばシリコンオンインシュレータ（ＳＯＩ）、酸素注入分離基板（ＳＩＭＯＸ）及びシリコンオンサファイヤ（ＳＯＳ）などの複合基板も含み得る。
更に、本明細書でも使用される「ＬVデバイス」は低電圧デバイスを言う。典型的な定格電圧は低電圧（ＬV）〜０V−５０V、中電圧（ＭV）〜５０V−３００V及び高電圧（ＨV）〜３００V−１２００Vを含む。
発明の背景
高電力及び高性能回路の用途には、多くの場合、砒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）及び高移動度電子トランジスタ（ＨＥＭＴ）などのIII−窒化物トランジスタが高い効率及び高電圧動作のために望ましい。更に、高性能の複合スイッチングデバイスを生成するために、多くの場合、このようなIII−窒化物トランジスタはシリコンＦＥＴなどの他のＦＥＴと組み合わせるのが望ましい。
高電力及び高性能回路の用途には、多くの場合、砒化ガリウム（ＧａＮ）電界効果トランジスタ（ＦＥＴ）及び高移動度電子トランジスタ（ＨＥＭＴ）などのIII−窒化物トランジスタが高い効率及び高電圧動作のために望ましい。更に、高性能の複合スイッチングデバイスを生成するために、多くの場合、このようなIII−窒化物トランジスタはシリコンＦＥＴなどの他のＦＥＴと組み合わせるのが望ましい。
ノーマリオフ特性のパワーデバイスが望ましい消費電力管理用途においては、デプリーションモード（ノーマリオン）のIII−窒化物トランジスタを低電圧（ＬV）又は中電圧（ＭV）のIV族半導体トランジスタ（例えばシリコンＦＥＴ）と組み合わせてエンハンスメントモード（ノーマリオフ）複合パワーデバイスを生成することができる。しかし、III−窒化物トランジスタをシリコンＦＥＴと組み合わせる従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる効果を相殺する。例えば、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタ並びに製造コストを不所望に増大する。
本発明は、少なくとも一つの図に示され且つ又少なくとも一つの図と関連して十分に説明され且つ特許請求の範囲に完全に記載されているような、III−V族トランジスタ及びIV族縦型トランジスタを含む積層複合デバイスを目的とするものである。
以下の説明には本発明の実施形態に関連する具体的な情報が含まれる。当業者に明らかなように、本発明は本明細書に具体的に記載される態様と異なる態様で実施することができる。本願の添付図面及びそれらの詳細説明は模範的な実施形態を対象にしているにすぎない。特に断らない限り、図中の同等もしくは対応する構成要素は同等もしくは対応する参照番号で示されている。更に、本願の図面及び説明図は一般に正しい寸法比で示されておらず、実際の相対寸法に対応するものではない。
III−窒化物材料は、例えば砒化ガリウム（ＧａＮ）及びその合金、例えば窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）及び窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）を含む。これらの材料は、比較的広い直接バンドギャップ及び強い圧電分極を有する半導体化合物であり、高い降伏電界、高い飽和速度及び２次元電子ガス（２ＤＥＧ）の生成を可能にする。その結果、ＧａＮなどのIII−窒化物材料が、例えばデプリーションモード（例えばノーマリオン）及びエンハンスメントモード（例えばノーマリオフ）のパワー電界効果トランジスタ（ＦＥＴ）及び高電子移動度トランジスタ（ＨＲＭＴ）として多くのマイクロエレクトロニクス応用に使用されている。
ノーマリオフ特性のパワーデバイスを必要とするパワーマネジメント用途においては、デプリーションモードのIII−窒化物又は他のIII−V族デバイスを低電圧（ＬV）又は中電圧（ＭV）のIV族半導体デバイスとカスコード結合してエンハンスメントモード複合パワーデバイスを生成することができる。しかし、III−窒化物トランジスタをシリコン又は他のIV族半導体ＦＥＴと組み合わせる従来のパッケージング技術は多くの場合III−窒化物デバイスにより与えられる利点を相殺し得るので、このような複合デバイスの有用性及び信頼性は従来のパッケージング技術により損なわれ得る。例えば、上述したように、従来のパッケージ設計は、ダイレクトボンド銅（ＤＢＣ）基板又はリードフレーム上のセラミック基板などのセラミックベース基板を用いて実現される共通の支持表面上に個別のコンポーネントを並置することができる。このような並置構成は複合パワーデバイスの電流通路の寄生のインダクタンス及び抵抗を不所望に増大し、パッケージの放熱要件も増大する。更に、共通基板上におけるデバイスの並置はパッケージのフォームファクタのみならず製造コストも不所望に増大する。その結果、III−窒化物又は他のIII−V族トランジスタをIV族ダイオードと一体化するコンパクトでコストエフェクティブなパッケージング解決が必要とされている。
必要とされるパッケージングソリューションをもたらす一つの手法は、2011年3月22日に「III-Nitride Transistor Stacked with Diode in a Package」の名称で出願された米国特許出願番号第13/053,646号及び同様に2011年3月22日に「III-Nitride Transistor Stacked with FET in a Package」の名称で出願された米国特許出願番号第13/053,556号に記載されているように、III−窒化物又は他のIII−V族アクティブダイの上面にシリコン又は他のIV族アクティブダイを垂直に積層することによって実施され、これらの出願は両方とも参照することによりそっくりそのままここに組み込まれる。
本発明は、内部に縦型トランジスタが形成されたシリコン又はIV族アクティブダイの上面にIII−Ｖ族アクティブダイが積層された積層複合デバイスを目的とする。本発明の手法の動機の一つは、通常より大きなダイサイズが底部ダイに必要とされるということにある。つまり、複合デバイスの底部（大きな）アクティブダイをシリコンなどの安価なIV族材料を用いて実現し、ＧａＮなどのより高価なIII−Ｖ族材料からなる小さなアクティブダイを大きなIV族アクティブダイの上に積層することによって、III−Ｖ族トランジスタによって可能になる性能優位性を有利に発揮するコストエフェクティブなパッケージングソリューションが本願明細書に開示される。
本発明の一実施形態によれば、積層複合デバイスはＬV又はＭVのIV族縦型トランジスタとカスコード結合されたIII−窒化物パワートランジスタを含むことができる。ノーマリオンとし得るIII−窒化物パワートランジスタと例えばＬV又はＭVのIV族縦型トランジスタのカスコード結合を実現することによってノーマリオフの複合パワーデバイスを生成することができる。更に、本願により開示される複合デバイスの構成は寄生インダクタンス及び抵抗を十分に低減するとともに、従来の集積パッケージングソリューションに比べて複合デバイスパッケージによる放熱を高めるように設計されている。
図１につき説明すると、図１は複合デバイスの一つの模範的な実施形態を示す。図１に示すように、複合デバイス１０１はIV族トランジスタ１２０とカスコード結合されたIII−V族トランジスタ１１０を含む。図１には、さらに、複合デバイス１０１の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６、III−V族トランジスタ１１０のソース１１２、ドレイン１１４及びゲート１１６、及びIV族トランジスタ１２０の本体ダイオード１２１、ソース１２２、ドレイン１２４及びゲート１２６が示されている。
III−V族トランジスタ１１０はIII−窒化物パワートランジスタとすることができ、例えば絶縁ゲートＦＥＴ（ＩＧＦＥＴ）として又はヘテロ構造ＦＥＴ（ＨＦＥＴ）として実装することができる。一実施形態では、III−V族トランジスタ１１０は金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）、例えば金属−酸化物−半導体ＦＥＴ（ＭＯＳＦＥＴ）の形態とし得る。或いは、ＨＦＥＴとして実装するときは、III−Ｖ族トランジスタ１１０は２ＤＥＧを発生するように構成されたＨＥＭＴとすることができる。一実施形態では、例えば、III−Ｖ族トランジスタ１１０は約６００Vのドレイン電圧を維持するように構成された、約４０Vのゲート定格電圧を有する高電圧（ＨV）デバイスとすることができる。いくつかの実施形態では、複合デバイス１０１はパワートランジスタとして、III−Ｖ族ＦＥＴ又はＨＥＭＴの代わりに絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を使用することができる点に留意されたい。更に、複合デバイス１０１は、III−Ｖ族トランジスタ１１０として、III−Ｎ ＦＥＴ又はＨＥＭＴ以外のIII−Ｖ族ＦＥＴ又はＨＥＭＴ、例えばIII−Ａｓ、III−Ｐ又はIII−ＡｓａＰｂＮ(1-a-b)ＦＥＴ又はＨＥＭＴなどを使用することもできる点に留意されたい。
図１に示す実施形態によれば、IV族トランジスタ１２０はＬV又はＭVのIV族縦型トランジスタ、例えば約２５Vから約２５０Vの範囲内の降伏電圧を有するシリコン縦型トランジスタとして実装することができる。一実施形態によれば、IV族トランジスタ１２０は例えばシリコンＭＩＳＦＥＴ又はＭＯＳＦＥＴとすることができる。しかし、他の実施形態では、IV族トランジスタ１２０は任意の適切なIV族材料、例えば炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）又は歪化されたIV族元素又は化合物を含むものとし得る。
III−Ｖ族トランジスタ１１０及びIV族トランジスタ１２０のカスコード結合は複合デバイス１０１を形成し、この複合デバイスは、図１に示す実施形態によれば、IV族トランジスタ１２０により与えられる複合ソース１０２及び複合ゲート１０６及びIII−Ｖ族トランジスタ１１０により与えられる複合ドレイン１０４を有する複合トランジスタとして事実上機能する複合３端子デバイスをもたらす。更に、模範的な実施形態について以下に詳細に説明するように、複合デバイス１０１は、コンパクトなパッケージに収容され、寄生インダクタンス及び抵抗が低減され放熱性が向上するように構成することができる。
続いて図２Ａ及び図２Ｂにつき説明すると、図２Ａは本発明による積層複合デバイス用に適した模範的なIII−Ｖ族トランジスタ２１０の前面２１３を示す斜視図を提示し、図２ＢはIII−Ｖ族トランジスタ２１０の背面２１５を示す斜視図を提示する。図２Ａに示されるように、III−Ｖ族トランジスタ２１０は側面積２１７を有するアクティブダイ２１１を含み、アクティブダイ２１１はその前面上に形成されたドレイン電極２１４を含む。図２Ａには、さらに、ドレイン電極２１４をアクティブダイ２１１の背面２１５上のドレインパッド２１９に電気的に結合する基板貫通ビア２１８の前面側端も示されている（ドレインパッド２１９及び基板貫通ビア２１８の背面側端は図２Ｂに示されている）。更に図２Ｂに示されるように、ソース電極２１２、ゲート電極２１６及びドレインパッド２１９（基板貫通ビア２１８の背面側端を含む）がアクティブダイ２１１の背面２１５上に形成される。基板貫通ビア２１８の前面側端は概念を明瞭にするためにドレイン電極２１４を「貫通して見える」ように示されているが、実際には基板貫通ビア２１８の前面側端はドレイン電極２１４の存在によって覆い隠されるので、図２Ａに示す斜視図からは目に見えない点に注意されたい。同様に、アクティブダイ２１１の背面２１５上のドレインパッド２１９を「貫通して見える」ように示されている基板貫通ビア２１８の背面側端は、ドレインパッド２１９の存在によって覆い隠されるので、図２Ｂに示す斜視図からは目に見えない。
アクティブダイ２１１はIII−窒化物材料からなり、例えばＨＥＭＴとして実装することができる。上述したように、ドレインパッド２１９は基板貫通ビア２１８によりドレイン電極２１４に結合される。ソース電極２１２、ドレイン電極２１４及びゲートで２１６を有するIII−Ｖ族トランジスタ２１０は図１のソース１１２、ドレイン１１４及びゲート１１６を有するIII−Ｖ族トランジスタ１１０に対応し、上記の対応するデバイスに予め帰属する如何なる特性も共有することができる。
図３Ａに移り説明すると、図３Ａは本発明による積層複合デバイス用に適した模範的なIV族縦型トランジスタ３２０の上面３２３を示す斜視図を提示する。図３Ａに示されるように、IV族縦型トランジスタ３２０は任意の適切なIV族半導体からなるアクティブダイ３２１を含み、アクティブダイ３２１の上面３２３上にドレイン電極３２４、ゲート電極３２６及び積層III−Ｖ族トランジスタのゲート電極（図２Ｂのゲート電極２１６に対応する）を受けるゲートボンディングパッド３１２を有する。図３Ａには、ゲートボンディングパッド３１２をアクティブダイ３２１の底面３２５上のIV族縦型トランジスタ３２０のソース電極に電気的に結合する基板貫通ビア３０８ａ及び３０８ｂ、例えばシリコン貫通ビア（ＴＳV）、の上面側端も示されている。IV族縦型トランジスタ３２０はIV族縦型ＦＥＴ、例えばシリコン縦型ＦＥＴとして実装することができる点に注意されたい。図３Ａにはアクティブダイ３２１の側面積３２７も示されている。アクティブダイ３２１の側面積３２７は図２Ａ及び２Ｂのアクティブダイ２１１の側面積２１７より大きい点に注意されたい。
続いて図３Ｂにつき説明すると、図３Ｂは図３Ａにより示される実施形態と一致する模範的なIV族縦型トランジスタ３２０の底面３２５を示す斜視図を提示する。図３Ｂに示されるように、IV族縦型トランジスタ３２０のソース電極３２２はアクティブダイ３２１の底面３２５上に形成される。図３Ｂには、図３Ａに示される上面側端にそれぞれ対応する基板貫通ビア３０８ａ及び３０８ｂの底面側端も図３Ｂに示されている。図２Ａと同様に、基板貫通ビア３０８ａ及び３０８ｂの底面側端は概念を明瞭にするためにゲートボンディングパッド３１２を「貫通して見える」ように示されているが、実際には基板貫通ビア３０８ａ及び３０８ｂの底面側端はゲートボンディングパッド３１２の存在によって覆い隠されるので、図３Ａに示す斜視図からは目に見えない点に注意されたい。同様に、アクティブダイ３２１の底面３２５上のソース電極３２２を「貫通して見える」ように示されている基板貫通ビア３０８ａ及び３０８ｂの底面側端はソース電極３２２の存在によって覆い隠されるので、図３Ｂに示す斜視図からは目に見えない。
次に図４につき説明すると、図４は本発明による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図４に示されるように、複合デバイスパッケージ４００はIV族縦型トランジスタ４２０の上にIII−Ｖ族トランジスタ４１０を積層してなる積層複合デバイス４０１を含む。積層複合デバイス４０１は図１の複合デバイス１０１に対応する点に留意されたい。更に、背面４１５及び前面４１３にドレイン電極４１４（基板貫通ビア４１８の前面側端を含む）を有するIII−Ｖ族トランジスタ４１０は図２Ａ及び２ＢのIII−Ｖ族トランジスタ２１０に対応する。従って、ソースパッド４１９を「貫通して見える」ように示されている基板貫通ビア４１８の前面側端は実際には図４の斜視図からは見えない。
上面４２３上にドレイン電極４２４、ゲート電極４２６及びゲートボンディングパッド４１２（基板貫通ビア４０８ａ及び４０８ｂの上端を含む）を有するIV族縦型トランジスタ４２０は図３Ａ及び３ＢのIV族縦型トランジスタ３２０に対応する。従って、ゲートボンディングパッド４１２を「貫通して見える」ように示されている基板貫通ビア４０８ａ及び４０８ｂの上端は実際にはゲートボンディングパッドにより覆われるために図４の斜視図からは見えない。更に、更に、III−Ｖ族トランジスタ４１０がIII−Ｖ族トランジスタ２１０に対応し、IV族縦型トランジスタ４２０がIV族縦型トランジスタ３２０に対応する限り、IV族縦型トランジスタ４２０のアクティブダイ４２１は、図４に示されるように、III−Ｖ族トランジスタ４１０のアクティブダイ４１１の側面積より大きい側面積を有する。
積層複合デバイス４０１は、図１の複合デバイス１０１の複合ソース１０２、複合ドレイン１０４及び複合ゲート１０６にそれぞれ対応する複合ソース電極（図４の斜視図からは見えない）複合ドレイン電極４０４及び複合ゲート電極４０６を含む。図４に示されるように、積層複合デバイス４０１はIV族縦型トランジスタ４２０とこのIV族縦型トランジスタ４２０上に積層されたIII−Ｖ族トランジスタ４１０を含む。図４に示す実施形態によれば、IV族縦型トランジスタ４２０のドレイン電極４２４がIII−Ｖ族トランジスタ４１０の背面４１５上のソース電極（図２ＢのIII−Ｖ族トランジスタ２１０のソース電極２１２に対応する）と接触される。更に、IV族縦型トランジスタ４２０の底面４２５上のソース電極（図３Ｂのソース電極３２２に対応する）が、積層複合デバイス４０１の底面４０５上の複合ソース電極（図３Ｂのアノード３２２によって与えられる）を与えるために、III−Ｖ族トランジスタ４１０の背面４１５上のゲート電極（図２Ｂのゲート２１６に対応する）に結合される。更に、基板貫通ビア４１８によりIII−Ｖ族トランジスタ４１０の背面４１５上のドレインパッドに電気的に結合されるIII−Ｖ族トランジスタ４１０のドレイン電極４１４が積層複合デバイス４０１の上面４０３上の複合ドレイン電極４０４を与え、IV族縦型トランジスタ４２０のゲート４２６が積層複合デバイス４０１の上面上の複合ゲート電極４０６を与える。
図４において、積層複合デバイス４０１は、例えばIII−Ｖ族トランジスタ４１０の背面４１５をIV族縦型トランジスタ４２０のドレイン電極４２４及びゲートボンディングパッド４１２の上に直接積層することによって形成できる。この実施形態においては、ソース電極２１２に対応するIII−Ｖ族トランジスタ４１０のソース電極がIV族縦型トランジスタ４２０のドレイン電極４２４と直接接触するように、且つゲート電極２１６に対応するIII−Ｖ族トランジスタ４１０のゲート電極がIV族縦型トランジスタ４２０のゲートボンディングパッド４１２と直接接触するように、アクティブダイ４１１をアライメントさせることができる。この実施形態においては、ゲート電極２１６に対応するIII−Ｖ族トランジスタ４１０のゲート電極はゲートボンディングパッド４１２と基板貫通ビア４０８ａ及び４０８ｂ（上述したようにＴＳVとし得る）とによって積層複合デバイス４０１の底面４０５にあるIV族縦型トランジスタ４２０のソース電極に結合される。更に、IV族縦型トランジスタ４２０の底面４２５上のソース電極（図３Ｂのソース電極３２２に対応する）は複合デバイスパッケージ４００のパドル（パドルは図４に示されていない）に直接結合することができる。
図４に示す模範的な積層複合デバイスの実施形態に対して、特定の例によって代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、限定として解釈すべきでないことを強調したい。例えば、寸法、デバイスレイアウトなどの実装上の細部は使用する個々のデバイス及び積層複合デバイスの特定の設計目的に大きく依存する。従って、図４に示す特定の例により説明される本発明の原理はここに開示される発明の思想の範囲から逸脱することなく多くの実装上の変更を可能にする。
図５に移り説明すると、図５は本発明の一実施形態による模範的な積層複合デバイスを含むパッケージングソリューションの上面を示す斜視図を提示する。図５に示されるように、複合デバイスパッケージ５００はIII−Ｖ族トランジスタ５１０をIV族縦型トランジスタ５２０の上に積層しカスコード結合してなる積層複合デバイス５０１を含む。積層複合デバイス５０１は図１の複合デバイス１０１に対応する点に留意されたい。更に、背面５１５と前面５１３上にドレイン電極５１４（基板貫通ビア５１８の前面側端を含む）を有するIII−Ｖ族トランジスタ５１０は図２Ａ及び２ＢのIII−Ｖ族トランジスタ２１０及び図４のIII−Ｖ族トランジスタ４１０に対応する。従って、ドレイン電極５１４を「貫通して見える」ように示されている基板貫通ビア５１８の前面側端は実際にはドレイン電極５１４により覆い隠されるために図５の斜視図からは見えない。
上面５２３上にドレイン電極５２４、ゲート電極５２６及びゲートボンディングパッド５１２を有し、底面５２５上にソース電極（図５の斜視図からは見えない）を有するIV族縦型トランジスタ５２０は３Ａ及び３ＢのIV族縦型トランジスタ３２０及び図４のIV族縦型トランジスタ４２０に概略対応する。しかし、図３Ａ及び３Ｂ及び図４に示す実施形態と異なり、図５の実施形態では、ゲートボンディングパッド５１２は一つ以上のボンドワイヤ５０８及び導電性タブ５１８によってIV族縦型トランジスタ５２０の底面５２５上のソース電極に電気的に結合される点に留意されたい。更に、III−Ｖ族トランジスタ５１０がIII−Ｖ族トランジスタ２１０に対応し、IV族縦型トランジスタ５２０がIV族縦型トランジスタ３２０に概略対応する限り、IV族縦型トランジスタ５２０のアクティブダイ５２１は、図５に示されるように、III−Ｖ族トランジスタ５１０のアクティブダイ７１１の側面積より大きい側面積を有する。
積層複合デバイス５０１は、図１の複合デバイス１０１の複合ソース１０２、複合ドレイン電極１０４及び複合ゲート電極１０６にそれぞれ対応する複合ソース電極（図７の斜視図からは見えない）、複合ドレイン電極５０４及び複合ゲート電極５０６を含む。図５に示されるように、積層複合デバイス５０１はIV族縦型トランジスタ５２０とこのIV族縦型トランジスタ７２０上に積層されたIII−Ｖ族トランジスタ５１０を含む。図５に示す実施形態によれば、IV族縦型トランジスタ５２０のドレイン電極５２４がIII−Ｖ族トランジスタ７１０の背面５１５上のソース電極（図５Ｂのソース電極２１２に対応する）と接触される。更に、IV族縦型トランジスタ５２０の底面５２５上のソース電極（図３Ｂのソース電極３２２に対応する）が、積層複合デバイスパッケージ５００の底面５０５上の複合ソース電極を与える（図３Ｂのソース電極３２２により与えられる）を与えるために、III−Ｖ族トランジスタ５１０の前面５１３上のゲート電極（図２Ｂのゲート電極２１６に対応する）に結合される。更に、基板貫通ビア５１８によりIII−Ｖ族トランジスタ５１０の背面５１５上のドレインパッドに電気的に結合されるIII−Ｖ族トランジスタ５１０のドレイン電極５１４が複合デバイスパッケージ５００の上面５０３上の複合ドレイン電極５０４を与え、IV族縦型トランジスタ５２０のゲート５２６が積層複合デバイス４０１の上面上の複合ゲート電極４０６を与える。
図５において、積層複合デバイス５０１は、例えばIII−Ｖ族トランジスタ５１０の背面５１５をIV族縦型トランジスタ５２０のドレイン電極５２４及びゲートボンディングパッドの上に直接積層することによって形成できる。この実施形態においては、ソース電極２１２に対応するIII−Ｖ族トランジスタ５１０のソース電極がIV族縦型トランジスタ５２０のドレイン電極と直接接触するように、且つゲート電極２１６に対応するIII−Ｖ族トランジスタ５１０のゲート電極がIV族縦型トランジスタ５２０のゲートボンディングパッド５１２と直接接触するように、アクティブダイ５１１をアライメントさせることができる。この実施形態においては、ゲート電極２１６に対応するIII−Ｖ族トランジスタ５１０のゲート電極はゲートボンディングパッド４１２と一以上のボンドワイヤ５０８と導電性タブ５２８とによって積層複合デバイス５０１の底面５０５にあるIV族縦型トランジスタ５２０のソース電極に結合される。
本実施形態においては、ゲートボンディングパッド５１２は、例えば金（Ａｕ）又は銅
（Ｃｕ）ボンドワイヤなどの一以上のボンドワイヤ５０８によってIV族縦型トランジスタ７２０の底面５２５上のソース電極に結合されるが、他の実施形態では一以上のボンドワイヤ５０８の代わりにＡｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料などの導電性材料からなる導電性リボン、導電性金属クリップ、又は他のコネクタを用いることができる。図５に示す特定の実施形態により代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、これらの特徴及び特性は限定として解釈すべきでないことを再度表明しておきたい。
（Ｃｕ）ボンドワイヤなどの一以上のボンドワイヤ５０８によってIV族縦型トランジスタ７２０の底面５２５上のソース電極に結合されるが、他の実施形態では一以上のボンドワイヤ５０８の代わりにＡｌ，Ａｕ，Ｃｕ及び／又は他の金属又は複合材料などの導電性材料からなる導電性リボン、導電性金属クリップ、又は他のコネクタを用いることができる。図５に示す特定の実施形態により代表される特徴及び特性が概念的理解の助けとして詳しく記述されているが、これらの特徴及び特性は限定として解釈すべきでないことを再度表明しておきたい。
IV族縦型トランジスタ４２０／５２０の上面へのIII−Ｖ族トランジスタ４１０／５１０の積層は、IV族縦型トランジスタ４２０／５２０とIII−Ｖ族トランジスタ４１０／５１０との間に機械的な直接接触を形成する、例えばはんだ、導電性接着剤、導電性テープ、シンタリング又は他の装着方法を用いて達成することができる。IV族縦型トランジスタ４２０／５２０とIII−Ｖ族トランジスタ４１０／５１０のこのような直接装着は寄生インダクタンス及び抵抗を有利に低減し、放熱性を向上し、従来のパッケージングソリューションに比較してフォームファクタ及び製造コストを低減する。放熱性を更に向上させるために、III−Ｖ族トランジスタ４１０／５１０のアクティブダイ４１１／５１１及び／又はIV族縦型トランジスタ４２０／５２０のアクティブダイ４２１／５２１をダイの厚さが約３０ミクロンから約６０ミクロンの範囲になるように薄層化して熱伝導率を高めることができる。
以上の説明から明らかなように、本願に記載の発明の概念は本発明の概念の範囲を逸脱することなく種々の技術を用いて実施することができる。更に、特に幾つかの実施形態について本発明の概念を説明したが、当業者であれば、それらの形態及び細部に本発明の概念の精神及び範囲を逸脱することなく種々な変更を加えることができることは理解されよう。従って、上述した実施形態はあらゆる点において例示的なものであり、限定的なものではないと考慮されたい。更に、本発明は上述した特定の実施形態に限定されず、本発明の範囲から逸脱することなしに、本発明に多くの再配置、変形及び置換を行い得ることを理解されたい。
Claims (20)
- 複合ドレイン、複合ソース及び複合ゲートを有する積層複合デバイスであって、前記積層複合デバイスは、
IV族縦型トランジスタと、
前記IV族縦型トランジスタの上に積層されたIII−Ｖ族トランジスタを備え、
前記IV族縦型トランジスタの上面のドレインが前記III−Ｖ族トランジスタのソースと接触され、
前記IV族縦型トランジスタの底面のソースが前記積層複合デバイスの底面の前記複合ソースを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記積層複合デバイスの上面の前記複合ドレインを与え、
前記IV族縦トランジスタのゲートが前記積層複合デバイスの前記上面の前記複合ゲートを与える、
積層複合デバイス。 - 前記IV族縦型トランジスタの前記底面上の前記ソースが少なくとも一つのシリコン貫通ビア（ＴＳV）を経て前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項１記載の積層複合デバイス。
- 前記IV族縦型トランジスタの前記底面上の前記ソースが少なくとも一つのボンドワイヤにより前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項１記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタが高電圧トランジスタであり、前記IV族縦型トランジスタが低電圧トランジスタである、請求項１記載の積層複合デバイス。
- 前記IV族縦型トランジスタのダイ及び前記III−Ｖ族トランジスタのダイの少なくとも一つが約６０μｍ未満の厚さを有する、請求項１記載の積層複合デバイス。
- 前記IV族縦型トランジスタがシリコンよりなる、請求項１記載の積層複合デバイス。
- 複合デバイスパッケージであって、前記複合デバイスパッケージは
第１のアクティブダイ内にIV族縦型トランジスタを備え、
第２のアクティブダイ内に前記IV族縦型トランジスタの上に積層されたIII−Ｖ族トランジスタを備え、前記第１のアクティブダイの側面積が前記第２のアクティブダイの側面積より大きく、
前記IV族縦型トランジスタのドレインが前記III−Ｖ族トランジスタのソースと接触され、
前記IV族縦型トランジスタの底面上のソースが前記複合デバイスパッケージの底面の複合ソースを与えるために前記III−Ｖ族トランジスタのゲートに結合され、
前記III−Ｖ族トランジスタのドレインが前記複合デバイスパッケージの上面の複合ドレインを与え、
前記IV縦型トランジスタのゲートが前記複合デバイスパッケージの前記上面の複合ゲートを与える、
複合デバイスパッケージ。 - 前記IV族縦型トランジスタの前記底面上の前記ソースが少なくとも一つのシリコン貫通ビア（ＴＳV）を経て前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項８記載の複合デバイスパッケージ。
- 前記IV族縦型トランジスタの前記底面上の前記ソースが少なくとも一つのボンドワイヤにより前記III−Ｖ族トランジスタの前記ゲートに結合されている、請求項８記載の複合デバイスパッケージ。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記III−Ｖ族トランジスタ及び前記IV族縦型トランジスタからなる複合デバイスがノーマリオフデバイスである、請求項８記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタが高電圧トランジスタであり、前記IV族縦型トランジスタが低電圧トランジスタである、請求項８記載の積層複合デバイス。
- 前記第１のアクティブダイ及び前記第２のアクティブダイの少なくとも一つが約６０μｍ未満の厚さを有する、請求項８記載の積層複合デバイス。
- 前記IV族縦型トランジスタがシリコンよりなる、請求項８記載の複合デバイスパッケージ。
- 複合ドレイン、複合ソース及び複合ゲートを有する積層複合デバイスであって、前記積層複合デバイスは、
シリコン縦型ＦＥＴと、
前記シリコン縦型ＦＥＴの上に積層されたIII−窒化物トランジスタを備え、
前記シリコン縦型ＦＥＴの上面のドレインが前記III−窒化物トランジスタのソースと接触され、
前記シリコン縦型ＦＥＴの底面のソースが前記積層複合デバイスの底面の前記複合ソースを与えるために前記III−窒化物トランジスタのゲートに結合され、
前記III−窒化物トランジスタのドレインが前記積層複合デバイスの上面の前記複合ドレインを与え、
前記シリコン縦型ＦＥＴのゲートが前記積層複合デバイスの前記上面の前記複合ゲートを与える、
積層複合デバイス。 - 前記シリコン縦型ＦＥＴの前記底面上の前記ソースが少なくとも一つのシリコン貫通ビア（ＴＳV）を経て前記III−窒化物トランジスタの前記ゲートに結合されている、請求項１５記載の積層複合デバイス。
- 前記シリコン縦型ＦＥＴの前記底面上の前記ソースが少なくとも一つのボンドワイヤにより前記III−窒化物トランジスタの前記ゲートに結合されている、請求項１５記載の積層複合デバイス。
- 前記III−Ｖ族トランジスタがノーマリオンデバイスであり、前記積層複合デバイスがノーマリオフデバイスである、請求項１５記載の積層複合デバイス。
- 前記III−窒化物トランジスタが高電圧トランジスタであり、前記シリコン縦型ＦＥＴが低電圧トランジスタである、請求項１５記載の積層複合デバイス。
- 前記III−窒化物トランジスタが窒化ガリウム（ＧａＮ）からなる、請求項１５記載の積層複合デバイス。
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