JP2007048842A - 窒化物半導体素子 - Google Patents
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Abstract
【課題】 Siなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供する
【解決手段】 基板1に凹凸をつけることにより転位などの結晶欠陥8を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加されるゲート電極7、ドレイン電極6を配置し、クラックが発生しやすい段差部分に電圧の印加されないソース電極5を配置する
【選択図】 図1
【解決手段】 基板1に凹凸をつけることにより転位などの結晶欠陥8を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加されるゲート電極7、ドレイン電極6を配置し、クラックが発生しやすい段差部分に電圧の印加されないソース電極5を配置する
【選択図】 図1
Description
本発明は、窒化物半導体素子の構造に関し、特に、ヘテロ構造を用いたヘテロ接合電界効果トランジスタの構造を有する窒化物半導体素子に関する。
スイッチング電源やインバータなどの回路には、スイッチング素子やダイオードなどのパワー半導体素子が用いられ、このパワー半導体素子には、高耐圧や、低オン抵抗(RON)などの特性が求められる。そして、これら耐圧とオン抵抗(RON)との間には、素子材料で決まるトレードオフの関係がある。技術開発の進歩により、パワー半導体は主な素子材料であるシリコン(以下、Si)の限界近くまで、低オン抵抗(RON)化が実現されるようになってきた。 この先、オン抵抗(RON)をさらに低減させるためには、素子材料の変更が必要である。例えば、窒化ガリウム(以下、GaN)や窒化アルミニウムガリウム(以下、AlGaN)などの窒化物半導体や炭化珪素(以下、SiC)などのワイドバンドギャップ半導体をスイッチング素子材料として用いることにより、材料で決まるトレードオフ関係を改善して、飛躍的にオン抵抗(RON)を下げることが可能となる。なかでも、AlGaN/GaNヘテロ構造を用いたヘテロ電界効果トランジスタ(以下、HFET:Heterojunction Field Effect Transistor)は、単純な素子構造で良好な特性が期待できる。
一般に、AlGaN/GaNヘテロ構造は、サファイアやシリコンカーバイド(以下、SiC)などの基板上に結晶成長させて得られる。サファイアやSiCなどの材料は、AlGaN/GaNヘテロ構造と格子定数が比較的近いため、クラックを発生させずに数マイクロメータ程度の厚い結晶膜を成長させることが可能である。
しかし、サファイア基板は熱抵抗が大きいため、素子からの放熱が難しい。また、SiC基板は熱抵抗が小さく放熱性は良いが、硬くて加工が難しく、また大口径の基板は入手できず小さな基板でも高価なものになってしまう。
しかし、サファイア基板は熱抵抗が大きいため、素子からの放熱が難しい。また、SiC基板は熱抵抗が小さく放熱性は良いが、硬くて加工が難しく、また大口径の基板は入手できず小さな基板でも高価なものになってしまう。
これに対して、Si(シリコン)基板は安価に大口径基板を得ることができ、熱抵抗もさほど大きくない。このためSi基板を用いてAlGaN/GaNヘテロ構造を形成することが理想的であるが、Si基板を用いた場合には以下のような問題がある。
すなわち、SiとAlGaN/GaNヘテロ構造とでは、格子定数が大きく異なる。このため、歪によるクラックが発生しやすく、クラックを発生させず結晶成長させられるGaN層は1〜2マイクロメータ程度の厚みにとどまる。GaN−HFETの耐圧はGaN層の厚さによって上限が決まる。通常、導電性基板上にGaN−HFET素子を形成すると、ドレイン電極と基板間に電圧が印加されるため、素子耐圧はGaN層の膜厚に強く依存する。GaNの臨界電界は、3.3MV/cm程度であることから、GaN層の膜厚が1マイクロメータの場合、素子耐圧は最大で330ボルトとなる。例えば、600ボルト以上の耐圧を得るためには、2マイクロメータ以上の膜厚が必要となる。
すなわち、SiとAlGaN/GaNヘテロ構造とでは、格子定数が大きく異なる。このため、歪によるクラックが発生しやすく、クラックを発生させず結晶成長させられるGaN層は1〜2マイクロメータ程度の厚みにとどまる。GaN−HFETの耐圧はGaN層の厚さによって上限が決まる。通常、導電性基板上にGaN−HFET素子を形成すると、ドレイン電極と基板間に電圧が印加されるため、素子耐圧はGaN層の膜厚に強く依存する。GaNの臨界電界は、3.3MV/cm程度であることから、GaN層の膜厚が1マイクロメータの場合、素子耐圧は最大で330ボルトとなる。例えば、600ボルト以上の耐圧を得るためには、2マイクロメータ以上の膜厚が必要となる。
一方、クラック等を含まない高品質なGaN膜を得るための技術は、従来より提案されている。
例えば、特許文献1には動作時に電界が集中する領域のGaN結晶を選択横方向成長によって形成することで、高品質なGaN膜を得る技術が記載されている。
また、非特許文献1にはシリコン基板上に矩形の突起部分を設けることで、この上にクラック発生を伴わないGaN膜を成長させる技術が記載されている。
例えば、特許文献1には動作時に電界が集中する領域のGaN結晶を選択横方向成長によって形成することで、高品質なGaN膜を得る技術が記載されている。
また、非特許文献1にはシリコン基板上に矩形の突起部分を設けることで、この上にクラック発生を伴わないGaN膜を成長させる技術が記載されている。
しかし、これらの技術を用いた場合でも、特にパワー半導体素子などの用途に用いる数マイクロメータ以上の膜厚を有し、欠陥やクラックが発生していない高品質のGaN膜を得ることは極めて難しい。
このように、Si基板上に形成するGaN−HFETにおいて600V以上の高耐圧素子を実現するためには、数マイクロメータ以上のクラックを伴わない良好なGaN膜形成技術の開発が急務となってくる。また、このことはパワー半導体素子だけでなく、高周波GaN素子においても重要である。Siなどの導電性基板を用いた場合には電極と基板間容量が寄生容量となり動作スピードを劣化させるため、GaN層を厚く形成する必要があるからである。
特開2001−230410号公報
IEEE ELECTRON DEVICE LETTTERS, VOL.26,NO.3,MARCH 2005 "AlGaN-GaN HEMTs on Patterned Silicon(111) Substrate"
このように、Si基板上に形成するGaN−HFETにおいて600V以上の高耐圧素子を実現するためには、数マイクロメータ以上のクラックを伴わない良好なGaN膜形成技術の開発が急務となってくる。また、このことはパワー半導体素子だけでなく、高周波GaN素子においても重要である。Siなどの導電性基板を用いた場合には電極と基板間容量が寄生容量となり動作スピードを劣化させるため、GaN層を厚く形成する必要があるからである。
本発明の目的は、Siなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供することにある。
本発明の一態様によれば、
表面に凹凸を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記凹凸の凹みの上部に位置することを特徴とする窒化物半導体素子が提供される。
表面に凹凸を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記凹凸の凹みの上部に位置することを特徴とする窒化物半導体素子が提供される。
また、本発明の他の一態様によれば、
表面に段差を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記段差の上部に位置することを特徴とする窒化物半導体素子が提供される。
表面に段差を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記段差の上部に位置することを特徴とする窒化物半導体素子が提供される。
本発明によれば、Siなどの基板を用いつつ高い耐圧が得られる窒化物半導体素子を提供することができる。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の第1の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。
図1に表すHFETは、表面に凹凸があるSi基板1上に、窒化アルミニウム(以下、AlN)バッファ層2を介してアンドープのGaNチャネル層3が形成され、この上にGaNよりバンドギャップの広いアンドープのAlGaNバリア層4が形成された構造を有する。AlGaNバリア層4上には、第1の主電極であるソース電極5と、第2の主電極であるドレイン電極6と、AlGaNバリア層4にショットキー接合される制御電極であるゲート電極7とが形成されている。Si基板1は、ソース電極5に電気的に接続されている。
図1は、本発明の第1の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。
図1に表すHFETは、表面に凹凸があるSi基板1上に、窒化アルミニウム(以下、AlN)バッファ層2を介してアンドープのGaNチャネル層3が形成され、この上にGaNよりバンドギャップの広いアンドープのAlGaNバリア層4が形成された構造を有する。AlGaNバリア層4上には、第1の主電極であるソース電極5と、第2の主電極であるドレイン電極6と、AlGaNバリア層4にショットキー接合される制御電極であるゲート電極7とが形成されている。Si基板1は、ソース電極5に電気的に接続されている。
図1に表すGaN−HFETにおいては、Si基板1に幅および深さが数マイクロメータの凹み1Gが規則的に形成されている。すると、この上にAlNバッファ層2を介して結晶成長されるGaNチャネル層3においては、結晶欠陥8は基板の凹み1Gの部分に発生する。このように、結晶欠陥8をあらかじめ限定した領域に発生させると、他の領域では結晶欠陥8の少ない良好なGaN膜を容易に得ることができる。このため、結晶欠陥8の少ない領域では2〜3マクロメータの厚さの良質のGaN膜を得ることが可能となる。
このようにして得られたGaNチャネル層3は、規則的に一部の領域でクラックが発生しているものの、それ以外の領域では高品質な結晶より成る、十分な厚みをもった膜となる。
結晶欠陥8の少ない領域は、高電圧による素子破壊等に対する信頼性が高い。このため、この領域に高電圧が印加されるゲート電極7とドレイン電極6を配置すれば、高電圧に十分に耐えうる。
一方、結晶欠陥8が発生している領域、すなわち基板の凹み部上には、高電圧が印加されないソース電極5を配置すればよい。
結晶欠陥8の少ない領域は、高電圧による素子破壊等に対する信頼性が高い。このため、この領域に高電圧が印加されるゲート電極7とドレイン電極6を配置すれば、高電圧に十分に耐えうる。
一方、結晶欠陥8が発生している領域、すなわち基板の凹み部上には、高電圧が印加されないソース電極5を配置すればよい。
このように、GaNチャネル層3のあらかじめ決められた領域に結晶欠陥8を起こさせることで、他の領域の膜質を高めることができる。さらに、2つの領域の用途に応じて電極を配置することで、安定した動作が期待でき、高い信頼性が実現できる。
また、GaNチャネル層3においては限定した箇所でクラックが発生しているため、ウェーハの「そり」も起こりにくい。このため、AlNバッファー層2を低温で成長しなくてもよく、高温成長も可能である。AlNバッファー層2を高温成長させることで、GaNチャネル層3やAlGaNバリア層4の結晶性を向上させることも期待できる。
また、GaNチャネル層3においては限定した箇所でクラックが発生しているため、ウェーハの「そり」も起こりにくい。このため、AlNバッファー層2を低温で成長しなくてもよく、高温成長も可能である。AlNバッファー層2を高温成長させることで、GaNチャネル層3やAlGaNバリア層4の結晶性を向上させることも期待できる。
図2は、本発明の第2の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図1に表すHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETが図1に表すHFETと異なる部分は、Si基板1の凹凸の形状である。図1においては、ストライプ上の凹みが規則的に形成されていたものが、周期的な段差1Sとなっている。基板がこのような形状の場合、結晶欠陥8は段差1Sの部分に発生し易くなる。
このため、図2に表すように、この段差1Sの部分の上に位置する表面にソース電極5を配置して、素子を形成すればよい。
本図におけるHFETが図1に表すHFETと異なる部分は、Si基板1の凹凸の形状である。図1においては、ストライプ上の凹みが規則的に形成されていたものが、周期的な段差1Sとなっている。基板がこのような形状の場合、結晶欠陥8は段差1Sの部分に発生し易くなる。
このため、図2に表すように、この段差1Sの部分の上に位置する表面にソース電極5を配置して、素子を形成すればよい。
図1および図2に表す基板の形状は、Si(111)基板の表面をドライエッチングによりパターニングすることにより得られる。その後、アルカリ溶液などで表面を処理してから、AlNバッファ層2、GaNチャネル層3、AlGaNバリア層4の順に結晶成長させればよい。
また、図中では、GaNチャネル層3の表面は、Si基板1の凹凸に係わらず平坦な表面となっているが、基板表面を反映した凹凸をもった面であっても構わない。段差の部分がソース電極5で覆われていれば、電気的に安定するので動作に問題はない。
また、図中では、GaNチャネル層3の表面は、Si基板1の凹凸に係わらず平坦な表面となっているが、基板表面を反映した凹凸をもった面であっても構わない。段差の部分がソース電極5で覆われていれば、電気的に安定するので動作に問題はない。
本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図3は、本発明の第3の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図1に表すHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETが図1に表すHFETと異なる部分は、Si基板1の表面が山形に形成されている点である。基板がこのような形状の場合、結晶欠陥8は谷1Vの部分に発生し易くなる。
このため、図3に表すように、この谷部の上に位置する表面にソース電極5を配置することで、安定した素子動作が期待できる。
本図におけるHFETが図1に表すHFETと異なる部分は、Si基板1の表面が山形に形成されている点である。基板がこのような形状の場合、結晶欠陥8は谷1Vの部分に発生し易くなる。
このため、図3に表すように、この谷部の上に位置する表面にソース電極5を配置することで、安定した素子動作が期待できる。
このようなSi基板1の山形形状は、Si(100)基板表面にパターニングした後、アルカリ溶液によってエッチングすることにより得られる。その後、AlNバッファ層2とGaNチャネル層3を結晶成長させ、平坦化した表面にAlGaNバリア層4を成長させる。GaNチャネル層3の表面が平坦でない場合、化学的機械研磨(以下、CMP:Chemical Mechanical Polishing)によりGaNチャネル層3表面を平坦化してからAlGaNバリア層4を形成してもよい。
本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図4は、本発明の第4の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図3に表すHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETが図3に表すHFETと異なる部分は、Si基板1の山形形状が左右対称でない点である。結晶欠陥8は、図3に表すGaN−HFET同様、谷1Vの部分に発生し易い。
このため、図4に表すように、この谷1Vの上に位置する表面にソース電極5を配置することで、安定した素子動作が期待できる。
このようなSi基板1の山形形状は、(111)方向に対してオフ角が付いているSi基板にパターニングした後、アルカリ溶液によってエッチングすることにより得られる。以降の手順は先に説明した第3の実施の形態と同様である。
本図におけるHFETが図3に表すHFETと異なる部分は、Si基板1の山形形状が左右対称でない点である。結晶欠陥8は、図3に表すGaN−HFET同様、谷1Vの部分に発生し易い。
このため、図4に表すように、この谷1Vの上に位置する表面にソース電極5を配置することで、安定した素子動作が期待できる。
このようなSi基板1の山形形状は、(111)方向に対してオフ角が付いているSi基板にパターニングした後、アルカリ溶液によってエッチングすることにより得られる。以降の手順は先に説明した第3の実施の形態と同様である。
本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図5は、本発明の第5の実施の形態にかかるGaN−HFETの構造を表す、模式断面図である。図3に表すHFETと同様の要素には同一の番号を付し、その詳しい説明は省略する。
本図におけるHFETが図1に表すHFETと異なる部分は、AlGaNバリア層4とGaNチャネル層3とを貫通する貫通ビア電極9によって、ソース電極5とSi基板1が接続されている点と、Si基板1の裏面に裏面ソース電極10が形成されている点である。
本図におけるHFETが図1に表すHFETと異なる部分は、AlGaNバリア層4とGaNチャネル層3とを貫通する貫通ビア電極9によって、ソース電極5とSi基板1が接続されている点と、Si基板1の裏面に裏面ソース電極10が形成されている点である。
結晶欠陥が発生し易い箇所は、高ドープにより低抵抗となり易いため、貫通ビア電極9が無くてもSi基板1とソース電極の接続抵抗は低くなりやすい。この場合でも、ここに貫通ビア電極9を設けることにより、より確実に低抵抗での接続が可能となる。これによって、裏面ソース電極10をソース電極パットとして用いることができ、表面側にソース電極パットを設ける必要がなくなる。これに伴い、表面でのソース引き出し電極も不要となる。素子有効面積が大きくなるので、チップオン抵抗を低減することができる。
図5に表すように、ソース電極として用いるために、Si基板1は高濃度にドープされて低抵抗であることが望ましい。特に、n型とすることでp型基板よりも低抵抗を実現し易くなる。p型基板を採用した場合は、基板1とドレイン電極6との間にpn接合が形成される。pn接合によって、アバランシェ降伏時に発生するホールが基板1を通って速やかに排出され、高アバランシェ耐量を得ることが可能となる。
このように、高濃度であれば、n型、p型それぞれにおいて利点がある。
このように、高濃度であれば、n型、p型それぞれにおいて利点がある。
本実施形態においても、第1の実施形態と同様の効果も得られる。すなわち、基板に凹凸をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図6は、本発明の第6の実施の形態にかかるGaN−HFETの構造を表す、模式図である。すなわち、図6(a)は上面図、(b)は対応するヘテロ構造の断面図である。
図6(b)に表すように、Si基板1表面にはストライプ状の凹み1Rが形成されている。 図6(a)に表すように、ストライプ状の凹み1Rに対して略平行な方向にソース引き出し電極61とドレイン引き出し電極62が形成されている。そして、これに直交する方向に、ソース電極63、ゲート電極64、ドレイン電極65が形成され、基本セルを構成している。ソース引き出し電極61の下には、凹み1Rの段差があるため結晶欠陥が発生し易い領域となっており、先に説明した第1〜5の実施の形態と同様の効果がある。つまり、凹み1Rの上の部分に結晶欠陥を集中させ、それ以外の部分の結晶性を高くすることができる。その結果として、高い電界が印加されるゲート電極64、ドレイン電極65の下は、高い結晶性を有する窒化物半導体により形成でき、素子の耐圧などを改善できる。
図6(b)に表すように、Si基板1表面にはストライプ状の凹み1Rが形成されている。 図6(a)に表すように、ストライプ状の凹み1Rに対して略平行な方向にソース引き出し電極61とドレイン引き出し電極62が形成されている。そして、これに直交する方向に、ソース電極63、ゲート電極64、ドレイン電極65が形成され、基本セルを構成している。ソース引き出し電極61の下には、凹み1Rの段差があるため結晶欠陥が発生し易い領域となっており、先に説明した第1〜5の実施の形態と同様の効果がある。つまり、凹み1Rの上の部分に結晶欠陥を集中させ、それ以外の部分の結晶性を高くすることができる。その結果として、高い電界が印加されるゲート電極64、ドレイン電極65の下は、高い結晶性を有する窒化物半導体により形成でき、素子の耐圧などを改善できる。
本図に表すのは、レイアウトの一例だが、このような平面パターンとすることで、基本セルの横方向ピッチと基板表面のストライプのピッチを独立して設計することができ、設計の自由度が増す。加えて、基本セルが同一ストライプ内に並列に配置されるので、素子内部において、動作時の電流分布を均一にすることができる。
このように本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸または段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図7は、本発明の第7の実施の形態にかかるGaN−HFETの基板表面の凹みパターンを例示する、上面図である。
本図において、凹みパターン71は格子状に配置されている。これまで図1〜6で説明してきた凹みパターンは、それぞれ段差の断面構造が異なるストライプパターンであったが、本図のように点状に形成しても実施可能である。このような構造を用いた場合、クラックや高い密度の結晶欠陥の発生箇所をより限定することができる。従って、これら凹みパターン71の上にソース電極などの高い電界が印加されない部分を形成することにより、高耐圧で動作特性の優れた窒化物半導体素子を実現できる。
本図において、凹みパターン71は格子状に配置されている。これまで図1〜6で説明してきた凹みパターンは、それぞれ段差の断面構造が異なるストライプパターンであったが、本図のように点状に形成しても実施可能である。このような構造を用いた場合、クラックや高い密度の結晶欠陥の発生箇所をより限定することができる。従って、これら凹みパターン71の上にソース電極などの高い電界が印加されない部分を形成することにより、高耐圧で動作特性の優れた窒化物半導体素子を実現できる。
図8は、図7に表す凹みパターン上に配置される電極のパターンを例示する、上面図である。
凹みパターン71上には結晶欠陥が多く発生しているため、これをつなぐ一方向にソース電極81を配置する。これ以外の結晶欠陥の少ない領域には、ソース電極81に平行にゲート電極82、ドレイン電極83が配置されている。このようにすれば、ゲート電極82、ドレイン電極83の下を高い結晶性の窒化物半導体により形成できる。
凹みパターン71上には結晶欠陥が多く発生しているため、これをつなぐ一方向にソース電極81を配置する。これ以外の結晶欠陥の少ない領域には、ソース電極81に平行にゲート電極82、ドレイン電極83が配置されている。このようにすれば、ゲート電極82、ドレイン電極83の下を高い結晶性の窒化物半導体により形成できる。
図9は、図7に表す凹みパターン上に配置される電極の別の例を表す、上面図である。 格子状に配置されるの凹みパターン71をつないで、マス目状にソース電極91を配置する。マス目状のソース電極91に囲まれた結晶欠陥の少ない領域に、ゲート電極92、ドレイン電極93がそれぞれ配置されている。このようにしても、ゲート電極92、ドレイン電極93の下を高い結晶性の窒化物半導体により形成できる。
このように本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図10は、本発明の第8の実施の形態にかかるGaN−HFETの基板表面の凹みパターンを例示する、上面図である。
本図において、凹みパターン101は六角形に配置されている。GaNは六方晶の結晶なので、凹み101を六角形状に配置することにより、GaNの面方位に応じてより限定的に結晶欠陥を発生させることが可能になる。そして、これら凹み101の上にソース電極を形成することにより、高い耐圧を有する窒化物半導体素子を実現できる。
本図において、凹みパターン101は六角形に配置されている。GaNは六方晶の結晶なので、凹み101を六角形状に配置することにより、GaNの面方位に応じてより限定的に結晶欠陥を発生させることが可能になる。そして、これら凹み101の上にソース電極を形成することにより、高い耐圧を有する窒化物半導体素子を実現できる。
このように本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
図11は、本発明の第9の実施の形態にかかるGaN−HFETの基板表面の凹みパターンを表す、上面図である。
図10においては、点状の凹みパターン101が六角形に配置されていたが、本図のように六角形状の溝111を形成してもよい。
図10においては、点状の凹みパターン101が六角形に配置されていたが、本図のように六角形状の溝111を形成してもよい。
図12は、図10および図11に表す凹みパターン上に配置される電極を例示する、上面図である。
凹みパターン101上には結晶欠陥が多く発生しているため、これをつなぐ蜂の巣状にソース電極121を配置する。蜂の巣状のソース電極121に囲まれた結晶欠陥の少ない領域に、ゲート電極122、ドレイン電極123がそれぞれ配置されている。このようにすれば、ゲート電極122、ドレイン電極123の下を高い結晶性を有する窒化物半導体により構成できる。
凹みパターン101上には結晶欠陥が多く発生しているため、これをつなぐ蜂の巣状にソース電極121を配置する。蜂の巣状のソース電極121に囲まれた結晶欠陥の少ない領域に、ゲート電極122、ドレイン電極123がそれぞれ配置されている。このようにすれば、ゲート電極122、ドレイン電極123の下を高い結晶性を有する窒化物半導体により構成できる。
本実施形態においても、第1の実施形態と同様の効果が得られる。すなわち、基板に凹凸や段差をつけることにより転位などの結晶欠陥を発生させる箇所をその段差部分に限定し、それ以外の部分では良質なGaN結晶を得ることができる。結晶欠陥が少ない領域に素子の高電圧が印加される部分を配置し、クラックが発生しやすい段差部分に電圧の印加されない電極を配置することで、信頼性の高い素子が得られる。
これまで、本発明の第1〜第10の実施の形態について説明してきたが、本発明はこれらの実施の形態の限りではない。それぞれの実施の形態を組み合わせることも可能であるし、当業者が適宜設計変更したものも本発明の要旨を含む限り本発明の範囲に包含される。
例えば、上記実施の形態において、Si基板を用いて説明してきたが、ガリウムヒ素(GaAs)基板を用いても実施可能である。
バッファ層に関しても、AlNを用いて説明してきたが、AlNとGaNやAlGaNとGaNを組み合わせた格子状のバッファ層や、AlNと立方晶炭化珪素(3C−SiC)との積層構造を用いたバッファ層など、バッファ層の種類に関係なく実施可能である。
バッファ層に関しても、AlNを用いて説明してきたが、AlNとGaNやAlGaNとGaNを組み合わせた格子状のバッファ層や、AlNと立方晶炭化珪素(3C−SiC)との積層構造を用いたバッファ層など、バッファ層の種類に関係なく実施可能である。
また、ヘテロ構造においても、AlGaN/GaNの組み合わせで説明してきたが、GaN/インジウムガリウム窒素(InGaN)やAlN/AlGaN、ボロン・アルミニウム窒素(BAlN)/GaNなど、窒化物半導体の組み合わせであれば実施可能である。すなわち、チャネル層とこれよりもバンドギャップの大きなバリア層との組合せであればよい。
また、アンドープAlGaNバリア層とアンドープGaNチャネル層を用いて説明してきたが、n型AlGaN層およびn型GaN層を用いても実施可能である。
また、アンドープAlGaNバリア層とアンドープGaNチャネル層を用いて説明してきたが、n型AlGaN層およびn型GaN層を用いても実施可能である。
また、MISゲート構造やリセスゲート構造など、ゲート構造にも限定されない。AlGaNバリア層表面にGaNキャップ層などが形成されていても実施可能である。
さらに、高耐圧を実現するために、ソース電極もしくはゲート電極に接続されたフィールドプレート電極や、ドレイン電極に接続されたフィールドプレート電極構造など、素子の表面構造を変化させても実施可能である。
さらに、高耐圧を実現するために、ソース電極もしくはゲート電極に接続されたフィールドプレート電極や、ドレイン電極に接続されたフィールドプレート電極構造など、素子の表面構造を変化させても実施可能である。
また、本発明の実施の形態にかかるHFETのゲート−ドレイン間の構造がヘテロ構造ショットキ・バリア・ダイオード(HSBD:Heterojunction Shottky Barrier Diode)の構造であることから、高耐圧のHSBDの実現も可能となる。この場合、基板をアノード電極と接続し、基板表面の凹みや段差上にアノード電極を形成することで実施可能である。
なお、本明細書において「窒化物半導体」とは、BxAlyGazIn1−x−y−zN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
なお、本明細書において「窒化物半導体」とは、BxAlyGazIn1−x−y−zN(0≦x≦1、0≦y≦1、0≦z≦1、x+y+z≦1)なる化学式において組成比x、y及びzをそれぞれの範囲内で変化させたすべての組成の半導体を含むものとする。また、導電型を制御するために添加される各種の不純物のいずれかをさらに含むものも、「窒化物半導体」に含まれるものとする。
1 Si基板
2 AlNバッファ層
3 GaNチャネル層
4 AlGaNバリア層
5、63、81、91、121 ソース電極
6、65、83、93、123 ドレイン電極
7、64、82、92、122 ゲート電極
8 結晶欠陥
9 貫通ビア電極
10 裏面ソース電極
61 ソース引き出し電極
62 ドレイン引き出し電極
71、101、111 凹みパターン
2 AlNバッファ層
3 GaNチャネル層
4 AlGaNバリア層
5、63、81、91、121 ソース電極
6、65、83、93、123 ドレイン電極
7、64、82、92、122 ゲート電極
8 結晶欠陥
9 貫通ビア電極
10 裏面ソース電極
61 ソース引き出し電極
62 ドレイン引き出し電極
71、101、111 凹みパターン
Claims (5)
- 表面に凹凸を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記凹凸の凹みの上部に位置することを特徴とする窒化物半導体素子。 - 表面に段差を有する半導体基板と、
前記半導体基板の上に設けられた第1の窒化物半導体からなる第1の半導体層と、
前記第1の半導体層の上に設けられ、前記第1の窒化物半導体よりもバンドギャップが広い第2の窒化物半導体からなる第2の半導体層と、
前記第2の半導体層の上に設けられた第1および第2の主電極と、
前記第2の半導体層の上において前記第1の主電極と前記第2の主電極との間に設けられた制御電極と、
を備え、
前記第1及び第2の主電極のいずれか一方は、前記半導体基板の前記段差の上部に位置することを特徴とする窒化物半導体素子。 - 前記半導体基板は、導電性を有することを特徴とする請求項1または2に記載の窒化物半導体素子。
- 前記半導体基板は、前記第1及び第2の主電極の前記いずれか一方と電気的に接続されていることを特徴とする請求項1〜3のいずれか1つに記載の窒化物半導体素子。
- 前記半導体基板は、シリコン(Si)またはガリウムヒ素(GaAs)からなることを特徴とする請求項1〜4のいずれか1つに記載の窒化物半導体素子。
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-
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- 2005-08-08 JP JP2005229906A patent/JP2007048842A/ja active Pending
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