JP3469730B2 - 半導体素子 - Google Patents
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- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子に関す
るものであり、特にトランジスタ動作を阻害する電流の
流れを阻止したトランジスタ素子に関するものである。
るものであり、特にトランジスタ動作を阻害する電流の
流れを阻止したトランジスタ素子に関するものである。
【０００２】
【従来の技術】パワーデバイスは、電力変換や制御を行
う半導体で、応用分野も格段に広がっている。特にバイ
ポーラ・トランジスタは、近年省エネルギーの要求か
ら、モータなどのインバータ制御に使用されている。
う半導体で、応用分野も格段に広がっている。特にバイ
ポーラ・トランジスタは、近年省エネルギーの要求か
ら、モータなどのインバータ制御に使用されている。
【０００３】このバイポーラ・トランジスタは、サイリ
スタに比べると、高耐圧、大電流化が困難な反面、ベー
ス信号により主電流を遮断／通電でき、しかも高速のス
イッチングが可能であるという、サイリスタにはない利
点を持っている。またインバータの応用に対し、逆バイ
アスＳＯＡ（安全動作領域）や短絡耐量といった高破壊
耐量も備えている。
スタに比べると、高耐圧、大電流化が困難な反面、ベー
ス信号により主電流を遮断／通電でき、しかも高速のス
イッチングが可能であるという、サイリスタにはない利
点を持っている。またインバータの応用に対し、逆バイ
アスＳＯＡ（安全動作領域）や短絡耐量といった高破壊
耐量も備えている。
【０００４】従って、ＭＯＳＦＥＴやＩＧＢＴなどの新
しいパワーデバイスが注目される中で、現在でも中心的
な素子として広い範囲で活用されてる。これらを具体的
に説明するものとしては、例えばトランジスタ技術９月
号、１９９４年に述べられており、特に２１６頁〜２２
３頁に詳細に述べられている。図１０は、従来のダーリ
ントン回路の一例であり、前段のトランジスタＴＲ１と
後段のトランジスタＴＲ２がダーリントン接続されてい
るものである。この特性は、一般に
しいパワーデバイスが注目される中で、現在でも中心的
な素子として広い範囲で活用されてる。これらを具体的
に説明するものとしては、例えばトランジスタ技術９月
号、１９９４年に述べられており、特に２１６頁〜２２
３頁に詳細に述べられている。図１０は、従来のダーリ
ントン回路の一例であり、前段のトランジスタＴＲ１と
後段のトランジスタＴＲ２がダーリントン接続されてい
るものである。この特性は、一般に
【０００５】
【数１】
【０００６】ここでｈFE１，ｈFE２＜＜ｈFE１×ｈFE２
なので
なので
【０００７】
【数２】
【０００８】と実質的に表せる。また
【０００９】
【数３】
【００１０】
【数４】
【００１１】で示される。ここでｈFE１、ＶCE(sat)
１、ＶBE(sat)１は、前段のトランジスタの電流増幅
率、コレクタ−エミッタ間の飽和電圧、ベース−エミッ
タ間の飽和電圧である。またｈFE２、ＶCE(sat)２、ＶB
E(sat)２は、後段のトランジスタの電流増幅率、コレク
タ−エミッタ間の飽和電圧、ベース−エミッタ間の飽和
電圧である。
１、ＶBE(sat)１は、前段のトランジスタの電流増幅
率、コレクタ−エミッタ間の飽和電圧、ベース−エミッ
タ間の飽和電圧である。またｈFE２、ＶCE(sat)２、ＶB
E(sat)２は、後段のトランジスタの電流増幅率、コレク
タ−エミッタ間の飽和電圧、ベース−エミッタ間の飽和
電圧である。
【００１２】
【発明が解決しようとする課題】ダーリントンタイプの
長所は、数２のように電流増幅率ｈFEが高く、ドライブ
に必要なベース電流が少なくて済むことであるが、短所
は、数３に示すように、コレクタ−エミッタ間飽和電圧
ＶCE(sat)が高く、電力損失が高いことである。例え
ば、図１３の従来型ダーリントントランジスタの出力特
性波形Ａ（縦軸：コレクタ電流、横軸：コレクタ−エミ
ッタ間電圧ＶCE）をみれば、立ち上がり電圧ＶCEが約１
Ｖ程度であり、電力損失を少なくするためには、飽和領
域（ＶCE(sat)が最も低い部分）を使用する必要がある
事が判る。
長所は、数２のように電流増幅率ｈFEが高く、ドライブ
に必要なベース電流が少なくて済むことであるが、短所
は、数３に示すように、コレクタ−エミッタ間飽和電圧
ＶCE(sat)が高く、電力損失が高いことである。例え
ば、図１３の従来型ダーリントントランジスタの出力特
性波形Ａ（縦軸：コレクタ電流、横軸：コレクタ−エミ
ッタ間電圧ＶCE）をみれば、立ち上がり電圧ＶCEが約１
Ｖ程度であり、電力損失を少なくするためには、飽和領
域（ＶCE(sat)が最も低い部分）を使用する必要がある
事が判る。
【００１３】例えば、モーターの駆動を考えると、大電
流が必要な起動時、点Ｓを用い、定常状態になって駆動
電流が小電流になり点Ｔを使って駆動した場合、ＶCEは
約１Ｖ〜２Ｖ程度の間で設定される。特にモータの定常
状態は、駆動期間の殆どを占めるため、この定常状態で
のＶCE(sat)を低下させる必要があった。このモータ
は、色々な分野で使われており、エアコンは１日中稼働
している。また換気扇等も休まず稼働している。またラ
ンプ等も同様である。これらは、起動時の一瞬に大電流
が流れ、定常状態になると負荷インピーダンスが低下
し、起動時の駆動電流よりも遙かに小さい電流で駆動さ
れる。この定常状態は、駆動期間の殆どを占めるため、
ここでの電力損失を抑制することは、省エネ等の点から
大変重要なことである。
流が必要な起動時、点Ｓを用い、定常状態になって駆動
電流が小電流になり点Ｔを使って駆動した場合、ＶCEは
約１Ｖ〜２Ｖ程度の間で設定される。特にモータの定常
状態は、駆動期間の殆どを占めるため、この定常状態で
のＶCE(sat)を低下させる必要があった。このモータ
は、色々な分野で使われており、エアコンは１日中稼働
している。また換気扇等も休まず稼働している。またラ
ンプ等も同様である。これらは、起動時の一瞬に大電流
が流れ、定常状態になると負荷インピーダンスが低下
し、起動時の駆動電流よりも遙かに小さい電流で駆動さ
れる。この定常状態は、駆動期間の殆どを占めるため、
ここでの電力損失を抑制することは、省エネ等の点から
大変重要なことである。
【００１４】図１１を活用して図１０のダーリントン回
路を解析してみる。トランジスタは、ベースからコレク
タ、ベースからエミッタにＰＮ接合が形成されるので、
２つのダイオードで構成され、図１１からも判るよう
に、ダーリントン回路は、ダイオードＤ１〜Ｄ４の４つ
のダイオードと、２つのスイッチング素子Ｓ１、Ｓ２で
構成されていると解釈できる。つまり点ｎから点ｉ、点
ｎから点ｋに順方向にダイオードＤ１、Ｄ２が、また点
ｋから点ｊ、点ｋから点ｍに順方向にダイオードＤ３、
Ｄ４が接続され、点ｎから点ｋに電流が流れるとスイッ
チＳ１が作動して点ｉから点ｋに増幅された電流が流れ
ＴＲ１がオンし、点ｋから点ｍに電流が流れるとスイッ
チＳ２が作動して点ｊから点ｍに増幅された電流が流
れ、ＴＲ２がオンすると仮定できる。
路を解析してみる。トランジスタは、ベースからコレク
タ、ベースからエミッタにＰＮ接合が形成されるので、
２つのダイオードで構成され、図１１からも判るよう
に、ダーリントン回路は、ダイオードＤ１〜Ｄ４の４つ
のダイオードと、２つのスイッチング素子Ｓ１、Ｓ２で
構成されていると解釈できる。つまり点ｎから点ｉ、点
ｎから点ｋに順方向にダイオードＤ１、Ｄ２が、また点
ｋから点ｊ、点ｋから点ｍに順方向にダイオードＤ３、
Ｄ４が接続され、点ｎから点ｋに電流が流れるとスイッ
チＳ１が作動して点ｉから点ｋに増幅された電流が流れ
ＴＲ１がオンし、点ｋから点ｍに電流が流れるとスイッ
チＳ２が作動して点ｊから点ｍに増幅された電流が流
れ、ＴＲ２がオンすると仮定できる。
【００１５】ここで着目する点は、点ｈ（点ｉ）の電位
が点ｎよりも低ければ点ｎから流れるベース電流の一部
は、点ｈ（点ｉ）に向かい流れる。更に図１２を使って
説明する。ダーリントントランジスタのベース−エミッ
タ間に５Ｖが印加され、ベース抵抗として３５０Ωが接
続され、コレクタ側には負荷Ｒ（例えばモータやランプ
等）が接続されている。また負荷Ｒとエミッタの間には
電源１００Ｖが印加されているとする。Ｓ３がオンする
と、ＶBE(sat)として１．４Ｖが発生し、ベース電流と
して約１０ｍＡが流れ、前段のトランジスタＴＲ１がオ
ンし、、この前段のトランジスタＴＲ１のエミッタ電流
が後段のトランジスタＴＲ２のベースに入力され、トラ
ンジスタＴＲ２がオンする。この時、点Ｃは、ＶCE(sa
t)＝ＶCE(sat)１＋ＶCE(sat)２＝１．０程度と成る。点
Ｂは、ＧＮＤに対して約１．４Ｖ発生しているから、点
Ｃ（約１Ｖ）が点Ｂ（約１．４Ｖ）よりもその電位が低
くなり、ベース電流の一部は、点ＣにダイオードＤ１を
介して流れ始める。
が点ｎよりも低ければ点ｎから流れるベース電流の一部
は、点ｈ（点ｉ）に向かい流れる。更に図１２を使って
説明する。ダーリントントランジスタのベース−エミッ
タ間に５Ｖが印加され、ベース抵抗として３５０Ωが接
続され、コレクタ側には負荷Ｒ（例えばモータやランプ
等）が接続されている。また負荷Ｒとエミッタの間には
電源１００Ｖが印加されているとする。Ｓ３がオンする
と、ＶBE(sat)として１．４Ｖが発生し、ベース電流と
して約１０ｍＡが流れ、前段のトランジスタＴＲ１がオ
ンし、、この前段のトランジスタＴＲ１のエミッタ電流
が後段のトランジスタＴＲ２のベースに入力され、トラ
ンジスタＴＲ２がオンする。この時、点Ｃは、ＶCE(sa
t)＝ＶCE(sat)１＋ＶCE(sat)２＝１．０程度と成る。点
Ｂは、ＧＮＤに対して約１．４Ｖ発生しているから、点
Ｃ（約１Ｖ）が点Ｂ（約１．４Ｖ）よりもその電位が低
くなり、ベース電流の一部は、点ＣにダイオードＤ１を
介して流れ始める。
【００１６】この動作は、トランジスタＴＲ１のベース
電流が減少するため、トランジスタＴＲ１をＯＦＦしよ
うと動作しエミッタ電流が減少する。そのため、トラン
ジスタＴＲ２もＯＦＦしようと動作する。その結果、負
荷Ｒに流れる電流は減少し点Ｃは、１Ｖから上昇しよう
とする。この点Ｃが１Ｖから上昇し約１．４Ｖを越えれ
ば、点Ｂに流れるベース電流は、点ｉ（点ｈ）に流れず
全ての電流がトランジスタＴＲ１に流れ、トランジスタ
ＴＲ１がオンし、その結果トランジスタＴＲ２もオン
し、またＶCE(sat)が１Ｖ程度に成る。この繰り返しを
しながらＶCE(sat)が一定の電圧になる。
電流が減少するため、トランジスタＴＲ１をＯＦＦしよ
うと動作しエミッタ電流が減少する。そのため、トラン
ジスタＴＲ２もＯＦＦしようと動作する。その結果、負
荷Ｒに流れる電流は減少し点Ｃは、１Ｖから上昇しよう
とする。この点Ｃが１Ｖから上昇し約１．４Ｖを越えれ
ば、点Ｂに流れるベース電流は、点ｉ（点ｈ）に流れず
全ての電流がトランジスタＴＲ１に流れ、トランジスタ
ＴＲ１がオンし、その結果トランジスタＴＲ２もオン
し、またＶCE(sat)が１Ｖ程度に成る。この繰り返しを
しながらＶCE(sat)が一定の電圧になる。
【００１７】つまり図１１のトランジスタに於いて、点
ｎと点ｈ（端子Ｃ）の電圧の変動により、端子Ｂに流し
たベース電流が全てエミッタに向かい流れなくてはなら
ないのに、ベース電流の一部がコレクタに流れ、トラン
ジスタとしての正常な動作を妨げることがあった。この
ため、本願出願人は、特願平８−２９０７１９号（出願
後平成８年１０月３１日）でダーリントン回路を出願し
ている。図６に示すように前段トランジスタＴＲ１のコ
レクタと後段トランジスタＴＲ２のコレクタとの間に電
流抑制手段、例えばダイオードを設け、この電流抑制手
段により前段のトランジスタＴＲ１のベース電流が点点
ｉ（点ｈ）へ流れないようにした。しかし一般的なダー
リントン素子に於いて、前段のトランジスタＴＲ１と後
段のトランジスタＴＲ２のコレクタ領域は、同じ基板で
一体で共通使用されており、ＴＲ１とＴＲ２のコレクタ
間にダイオードＤ５を形成し、１チップにするのは非常
に難しい等の問題があった。
ｎと点ｈ（端子Ｃ）の電圧の変動により、端子Ｂに流し
たベース電流が全てエミッタに向かい流れなくてはなら
ないのに、ベース電流の一部がコレクタに流れ、トラン
ジスタとしての正常な動作を妨げることがあった。この
ため、本願出願人は、特願平８−２９０７１９号（出願
後平成８年１０月３１日）でダーリントン回路を出願し
ている。図６に示すように前段トランジスタＴＲ１のコ
レクタと後段トランジスタＴＲ２のコレクタとの間に電
流抑制手段、例えばダイオードを設け、この電流抑制手
段により前段のトランジスタＴＲ１のベース電流が点点
ｉ（点ｈ）へ流れないようにした。しかし一般的なダー
リントン素子に於いて、前段のトランジスタＴＲ１と後
段のトランジスタＴＲ２のコレクタ領域は、同じ基板で
一体で共通使用されており、ＴＲ１とＴＲ２のコレクタ
間にダイオードＤ５を形成し、１チップにするのは非常
に難しい等の問題があった。
【００１８】
【課題を解決するための手段】本発明は上述した課題に
鑑みてなされ、トランジスタのベース電極を介して前記
トランジスタを動作にするに必要なベース電流を与えた
際、エミッタ領域に流れずベース領域とコレクタ領域と
の間に発生するベース電流の流れを阻止するようにダイ
オードをトランジスタに設け半導体素子とする事で解決
するものである。
鑑みてなされ、トランジスタのベース電極を介して前記
トランジスタを動作にするに必要なベース電流を与えた
際、エミッタ領域に流れずベース領域とコレクタ領域と
の間に発生するベース電流の流れを阻止するようにダイ
オードをトランジスタに設け半導体素子とする事で解決
するものである。
【００１９】またこれを実現するために、前記トランジ
スタがＮＰＮ型である場合は、カソードにコレクタ領域
が、ＰＮＰ型である場合は、アノードがコレクタ領域に
電気的に接続されることで解決するものである。更に前
記トランジスタは半導体チップでなり、且つ前記コレク
タ電極は前記半導体チップを構成する基板裏面に設けら
れ、前記ダイオードを前記コレクタ電極と半田または導
電性接着剤により固着して一体化することで解決するも
のである。
スタがＮＰＮ型である場合は、カソードにコレクタ領域
が、ＰＮＰ型である場合は、アノードがコレクタ領域に
電気的に接続されることで解決するものである。更に前
記トランジスタは半導体チップでなり、且つ前記コレク
タ電極は前記半導体チップを構成する基板裏面に設けら
れ、前記ダイオードを前記コレクタ電極と半田または導
電性接着剤により固着して一体化することで解決するも
のである。
【００２０】例えばＮＰＮ型のトランジスタに於いて、
カソード電極をコレクタに接続したダイオードを設けれ
ば、たとえベース電流の一部がコレクタに流れようとし
ても流れず、しかもベース電流がベース領域に流れた
ら、増幅された電流はコレクタからエミッタに流れるた
め、ダイオードを設けても何ら問題はない。従って、前
述したような問題で回路動作に影響がある回路であって
も、トランジスタ単体の代わりにこの半導体素子を設け
ることで、これらの問題は解決される。また前記問題の
ために別途対策も不要となる。
カソード電極をコレクタに接続したダイオードを設けれ
ば、たとえベース電流の一部がコレクタに流れようとし
ても流れず、しかもベース電流がベース領域に流れた
ら、増幅された電流はコレクタからエミッタに流れるた
め、ダイオードを設けても何ら問題はない。従って、前
述したような問題で回路動作に影響がある回路であって
も、トランジスタ単体の代わりにこの半導体素子を設け
ることで、これらの問題は解決される。また前記問題の
ために別途対策も不要となる。
【００２１】またトランジスタとダイオードを１つにパ
ッケージにしたり、１チップにした半導体素子によりこ
の素子自身のサイズが小さくできると共に、混成集積回
路基板やプリント基板の実装面積を減らすこともでき
る。
ッケージにしたり、１チップにした半導体素子によりこ
の素子自身のサイズが小さくできると共に、混成集積回
路基板やプリント基板の実装面積を減らすこともでき
る。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態を図面
を使って説明する。図１は、ＮＰＮ型のトランジスタＴ
Ｒ１とダイオードＤ５を一体化したもので、Ｄ５のカソ
ードがＴＲ１のコレクタと電気的に接続されているもの
である。また図２は、ＰＮＰ型のトランジスタＴＲ１の
コレクタに、Ｄ５のアノードが接続されているものであ
る。また点線で示した枠は、図３、図４および図５のよ
うに混成集積回路基板、リードフレームまたは半導体基
板にダイオードを実装し、一体化して半導体素子として
成っていることを示すものである。
を使って説明する。図１は、ＮＰＮ型のトランジスタＴ
Ｒ１とダイオードＤ５を一体化したもので、Ｄ５のカソ
ードがＴＲ１のコレクタと電気的に接続されているもの
である。また図２は、ＰＮＰ型のトランジスタＴＲ１の
コレクタに、Ｄ５のアノードが接続されているものであ
る。また点線で示した枠は、図３、図４および図５のよ
うに混成集積回路基板、リードフレームまたは半導体基
板にダイオードを実装し、一体化して半導体素子として
成っていることを示すものである。
【００２３】例えばＮＰＮ型のトランジスタに於いて、
ベース電流の一部がコレクタに流れようとしてもダイオ
ードがあるために流れず、しかもベース電流がベース領
域に流れることにより増幅された電流は、ダイオードの
両端に順方向電圧が発生している限りダイオードを介し
てコレクタからエミッタに流れる。ここでダイオード
は、順方向電圧の低いものが好ましく、例えばＰＮダイ
オードの代わりにショットキーバリアダイオードを取り
付けても良い。
ベース電流の一部がコレクタに流れようとしてもダイオ
ードがあるために流れず、しかもベース電流がベース領
域に流れることにより増幅された電流は、ダイオードの
両端に順方向電圧が発生している限りダイオードを介し
てコレクタからエミッタに流れる。ここでダイオード
は、順方向電圧の低いものが好ましく、例えばＰＮダイ
オードの代わりにショットキーバリアダイオードを取り
付けても良い。
【００２４】またＰＮＰ型のトランジスタであっては、
ベース電流をエミッタから引き抜く際に、コレクタから
も引き抜かれるのをＤ５で阻止している。従って、前述
したような問題で回路動作に影響がある回路であって
も、トランジスタ単体の代わりにこの半導体素子を設け
ることで、これらの問題は解決される。また前記問題の
ために別途対策を設けることも不要となる。
ベース電流をエミッタから引き抜く際に、コレクタから
も引き抜かれるのをＤ５で阻止している。従って、前述
したような問題で回路動作に影響がある回路であって
も、トランジスタ単体の代わりにこの半導体素子を設け
ることで、これらの問題は解決される。また前記問題の
ために別途対策を設けることも不要となる。
【００２５】図３は、これを実現するための１例であ
り、トランジスタチップとダイオードチップを半田で固
着したものである。つまりＮ型の基板３０をコレクタと
し、この基板にはＰ型のベース領域３１が拡散形成さ
れ、更にベース領域３１にはＮ型のエミッタ領域３２が
拡散形成されている。また図は省略するが、基板裏面に
はコレクタ電極が、基板表面にはベース電極およびエミ
ッタ電極が形成されている。
り、トランジスタチップとダイオードチップを半田で固
着したものである。つまりＮ型の基板３０をコレクタと
し、この基板にはＰ型のベース領域３１が拡散形成さ
れ、更にベース領域３１にはＮ型のエミッタ領域３２が
拡散形成されている。また図は省略するが、基板裏面に
はコレクタ電極が、基板表面にはベース電極およびエミ
ッタ電極が形成されている。
【００２６】一方、ダイオードチップは、上層にカソー
ドとなるＮ型層３３が、下層にはアノードとなるＰ型層
３４が設けられ、カソード領域とオーミック接続された
カソード電極は、半田やＡｇペースト等を介してコレク
タ電極と接続され、アノード電極は半導体素子のコレク
タ電極として成る。第４図は、２例目であり、少なくと
も表面が絶縁性を有する混成集積回路基板４０にＣｕよ
り成る導電手段が貼着されている。ここで混成集積回路
基板５０は、セラミック、ガラス、金属基板であり、導
電手段は、スクリーン印刷で印刷焼結したＡｇ、Ａｇ−
Ｐｄ、ＡｕまたはＣｕで、金属基板では絶縁樹脂を全面
に貼り付け、熱圧着により銅箔を貼り合わせたものであ
る。また導電手段としては、ランド４１、ボンディング
パッド４２であり、ランド４１上にはトランジスタＴＲ
１とダイオードＤ５がベアチップで固着されている。説
明するまでもないが、コレクタ電極とカソード電極がラ
ンド４１に接続されている。また手前のボンディングパ
ッド４２の一方には、エミッタ電極から延在された金属
細線がボンデイングされ、更にリードが固着されてい
る。また他方には、アノード電極から延在された金属細
線がボンディングされ、リードが固着されている。また
反対側のパッド４２には、ベース電極から延在された金
属細線がボンディングされ、更にリードが固着されてい
る。更にこれらを封止する手段が設けられ、半導体素子
として実現されている。
ドとなるＮ型層３３が、下層にはアノードとなるＰ型層
３４が設けられ、カソード領域とオーミック接続された
カソード電極は、半田やＡｇペースト等を介してコレク
タ電極と接続され、アノード電極は半導体素子のコレク
タ電極として成る。第４図は、２例目であり、少なくと
も表面が絶縁性を有する混成集積回路基板４０にＣｕよ
り成る導電手段が貼着されている。ここで混成集積回路
基板５０は、セラミック、ガラス、金属基板であり、導
電手段は、スクリーン印刷で印刷焼結したＡｇ、Ａｇ−
Ｐｄ、ＡｕまたはＣｕで、金属基板では絶縁樹脂を全面
に貼り付け、熱圧着により銅箔を貼り合わせたものであ
る。また導電手段としては、ランド４１、ボンディング
パッド４２であり、ランド４１上にはトランジスタＴＲ
１とダイオードＤ５がベアチップで固着されている。説
明するまでもないが、コレクタ電極とカソード電極がラ
ンド４１に接続されている。また手前のボンディングパ
ッド４２の一方には、エミッタ電極から延在された金属
細線がボンデイングされ、更にリードが固着されてい
る。また他方には、アノード電極から延在された金属細
線がボンディングされ、リードが固着されている。また
反対側のパッド４２には、ベース電極から延在された金
属細線がボンディングされ、更にリードが固着されてい
る。更にこれらを封止する手段が設けられ、半導体素子
として実現されている。
【００２７】図５は、第３の例であり、トランジスタの
リードフレームを活用したもので、アイランド５０が設
けられ、アイランド５０の近傍には、手前の端部にボン
デイングパット部５１が設けられたリード５２が設けら
れている。図４と同様にＴＲ１のコレクタ電極とＤ５の
カソード電極がアイランド５０と半田を介して固着され
ている。また、エミッタ電極、ベース電極およびアノー
ド電極は、金属細線を介してリード５２と電気的に接続
されている。更には、絶縁樹脂によりトランスファーモ
ールドされている。
リードフレームを活用したもので、アイランド５０が設
けられ、アイランド５０の近傍には、手前の端部にボン
デイングパット部５１が設けられたリード５２が設けら
れている。図４と同様にＴＲ１のコレクタ電極とＤ５の
カソード電極がアイランド５０と半田を介して固着され
ている。また、エミッタ電極、ベース電極およびアノー
ド電極は、金属細線を介してリード５２と電気的に接続
されている。更には、絶縁樹脂によりトランスファーモ
ールドされている。
【００２８】以上、図１や図２の回路を１つの半導体素
子とする構造を説明したが、これを用いて例えば図６の
ようなダーリントン回路に応用すると、点線の枠で示す
ように、素子は２つで済み、ダイオードを平面的に実装
しない分、効率の良い配置が可能となる。具体例とし
て、図３の半導体素子がダーリントン回路に組み込まれ
たものを図８や図９に示す。
子とする構造を説明したが、これを用いて例えば図６の
ようなダーリントン回路に応用すると、点線の枠で示す
ように、素子は２つで済み、ダイオードを平面的に実装
しない分、効率の良い配置が可能となる。具体例とし
て、図３の半導体素子がダーリントン回路に組み込まれ
たものを図８や図９に示す。
【００２９】図８は図４の混成集積回路基板６０を採用
し、ランド６１、配線６２およびボンディングパッド６
３が設けられている。また手前のチップが図３のチップ
であり、もう一つのチップが、後段のトランジスタチッ
プである。またダイオードのカソード電極と後段のトラ
ンジスタのコレクタ電極は、配線６２により共通接続さ
れ、他は、金属細線にて電気的に接続されている。図面
では省略するが、各ボンディングパッドから延在した電
極には外部リードが設けられ、全体が封止されている。
し、ランド６１、配線６２およびボンディングパッド６
３が設けられている。また手前のチップが図３のチップ
であり、もう一つのチップが、後段のトランジスタチッ
プである。またダイオードのカソード電極と後段のトラ
ンジスタのコレクタ電極は、配線６２により共通接続さ
れ、他は、金属細線にて電気的に接続されている。図面
では省略するが、各ボンディングパッドから延在した電
極には外部リードが設けられ、全体が封止されている。
【００３０】図９は、図５のリードフレームを採用し、
外部リード７０と一体で成るアイランド７１，７２が設
けられている。一方のアイランド７１には、カソード電
極が、７２にはコレクタ電極が半田を介して固着されて
いる。またアイランド７１，７２の近傍には、手前の端
部にボンデイングパット部７３が設けられたリード７４
が設けられ、アイランド７２の近傍には、端部にボンデ
ィングパッド７５が設けられたリード７６が設けられて
いる。
外部リード７０と一体で成るアイランド７１，７２が設
けられている。一方のアイランド７１には、カソード電
極が、７２にはコレクタ電極が半田を介して固着されて
いる。またアイランド７１，７２の近傍には、手前の端
部にボンデイングパット部７３が設けられたリード７４
が設けられ、アイランド７２の近傍には、端部にボンデ
ィングパッド７５が設けられたリード７６が設けられて
いる。
【００３１】前段のトランジスタＴＲ１のエミッタ電極
は、後段のトランジスタＴＲ２のベース電極と金属細線
を介して電気的に接続され、前段のトランジスタのベー
ス電極は、ボンディングパッド部７３と金属細線にて接
続されている。更には、後段のトランジスタのエミッタ
電極は、ボンディングパッド部７５と金属細線にて接続
されている。更に、封止法の一例として点線で示す絶縁
樹脂７７によりトランスファーモールドされている。
は、後段のトランジスタＴＲ２のベース電極と金属細線
を介して電気的に接続され、前段のトランジスタのベー
ス電極は、ボンディングパッド部７３と金属細線にて接
続されている。更には、後段のトランジスタのエミッタ
電極は、ボンディングパッド部７５と金属細線にて接続
されている。更に、封止法の一例として点線で示す絶縁
樹脂７７によりトランスファーモールドされている。
【００３２】以上説明したように、図３、図４または図
５のように半導体素子とすることで、混成集積回路基板
やプリント基板の実装効率を改善できる。しかもこれら
を使って図８や図９の如きダーリントンの半導体素子を
構成することで、この素子のサイズの縮小も可能とな
る。続いて図１の半導体素子を使ったダーリントン回路
（図６）について説明する。まずトランジスタの出力特
性、つまり縦軸がコレクタ電流、横軸がコレクタ−エミ
ッタ間電圧である図１３のグラフを考えると、ＶCEの立
ち上がりは、シングルトランジスタの方がダーリントン
回路のダブルトランジスタ構成よりも小さい。
５のように半導体素子とすることで、混成集積回路基板
やプリント基板の実装効率を改善できる。しかもこれら
を使って図８や図９の如きダーリントンの半導体素子を
構成することで、この素子のサイズの縮小も可能とな
る。続いて図１の半導体素子を使ったダーリントン回路
（図６）について説明する。まずトランジスタの出力特
性、つまり縦軸がコレクタ電流、横軸がコレクタ−エミ
ッタ間電圧である図１３のグラフを考えると、ＶCEの立
ち上がりは、シングルトランジスタの方がダーリントン
回路のダブルトランジスタ構成よりも小さい。
【００３３】ここで図１３の波形Ａは、図１０の従来型
のダーリントントランジスタの出力波形でありＶCE＝１
Ｖ程度から立ち上がっている。また波形Ｂは、本発明の
波形であり、ＶCEは０Ｖ程度から立ち上がる第１の立ち
上がりカーブを有し、ＶCEは１．５Ｖ程度から更に２段
目の立ち上がりカーブを有している。また、ＶCE＝０Ｖ
から立ち上がっている波形Ｃは、周知のシングルトラン
ジスタの出力波形である。
のダーリントントランジスタの出力波形でありＶCE＝１
Ｖ程度から立ち上がっている。また波形Ｂは、本発明の
波形であり、ＶCEは０Ｖ程度から立ち上がる第１の立ち
上がりカーブを有し、ＶCEは１．５Ｖ程度から更に２段
目の立ち上がりカーブを有している。また、ＶCE＝０Ｖ
から立ち上がっている波形Ｃは、周知のシングルトラン
ジスタの出力波形である。
【００３４】先ずダーリントントランジスタの負荷とし
て、モーターを考え、起動時には図１３の点Ｓの約６．
５Ａ、定常時には点Ｔの約１．５Ａが必要と仮定する。
（ここで起動時と定常時の必要電流は、負荷の種類によ
り色々と変化するが、前段のトランジスタＴＲ１と後段
のトランジスタＴＲ２の選択によりいくらでも対応可能
である。） 従来のダーリントン回路の出力波形Ａでは、起動時ＶCE
＝１．３Ｖ程度、定常時ＶCE＝０．８Ｖ程度が必要とな
る。しかしモーター等の負荷の駆動を考えると、定常動
作の方が駆動時間の殆どを占める。モータは起動時にモ
ータ回転のためにトルクが必要となり大電流を必要と
し、定常状態に成るに連れてこのトルクが小さくなるた
め、この電流は少なくて済む。また定常駆動している際
中に突然大電流が必要になる場合（この場合を再起動時
と仮称する）がある。例えばエアコンを考えると、定常
駆動している際、突然の温度上昇により、エアコンの冷
却動作を急激に行わなければならない時である。つまり
起動し、定常状態に移行し、この定常状態の一時期に大
電流が流れる場合である。この冷却動作も駆動期間を考
えるとほんの一瞬である。
て、モーターを考え、起動時には図１３の点Ｓの約６．
５Ａ、定常時には点Ｔの約１．５Ａが必要と仮定する。
（ここで起動時と定常時の必要電流は、負荷の種類によ
り色々と変化するが、前段のトランジスタＴＲ１と後段
のトランジスタＴＲ２の選択によりいくらでも対応可能
である。） 従来のダーリントン回路の出力波形Ａでは、起動時ＶCE
＝１．３Ｖ程度、定常時ＶCE＝０．８Ｖ程度が必要とな
る。しかしモーター等の負荷の駆動を考えると、定常動
作の方が駆動時間の殆どを占める。モータは起動時にモ
ータ回転のためにトルクが必要となり大電流を必要と
し、定常状態に成るに連れてこのトルクが小さくなるた
め、この電流は少なくて済む。また定常駆動している際
中に突然大電流が必要になる場合（この場合を再起動時
と仮称する）がある。例えばエアコンを考えると、定常
駆動している際、突然の温度上昇により、エアコンの冷
却動作を急激に行わなければならない時である。つまり
起動し、定常状態に移行し、この定常状態の一時期に大
電流が流れる場合である。この冷却動作も駆動期間を考
えるとほんの一瞬である。
【００３５】従って図６のダーリントン回路を用いれ
ば、従来のダーリントン回路では定常時ＶCE＝０．８Ｖ
も必要であったものを、本ダーリントン回路を採用する
ことでＶCEを０．５Ｖ以下に設定でき、ＶCEが減少した
分電力損失を低減できることになる。一方、波形Ｂにす
るには、ダーリントン回路の出力電流として高電流域が
必要な場合、ダーリントン動作しているダーリントン回
路の出力を活用し、ダーリントン回路の出力電流として
低電流域が必要な場合は、後段のトランジスタＴＲ２を
シングルタイプとして使用することで得ることができ
る。
ば、従来のダーリントン回路では定常時ＶCE＝０．８Ｖ
も必要であったものを、本ダーリントン回路を採用する
ことでＶCEを０．５Ｖ以下に設定でき、ＶCEが減少した
分電力損失を低減できることになる。一方、波形Ｂにす
るには、ダーリントン回路の出力電流として高電流域が
必要な場合、ダーリントン動作しているダーリントン回
路の出力を活用し、ダーリントン回路の出力電流として
低電流域が必要な場合は、後段のトランジスタＴＲ２を
シングルタイプとして使用することで得ることができ
る。
【００３６】例えば図６や図７に於いて、低電流で駆動
する場合、点ｈと点ｋが切断され、別途外部からのベー
ス電流が点ｋに入力されれば、後段のトランジスタＴＲ
２は、シングルとして動作し、起動時（または再起動
時）の高電流の場合、点ｈと点ｋが接続されればダーリ
ントンとして動作し、高電流を供給できる。つまり低電
流の場合、シングルトランジスタとして波形Ｃが出力さ
れ、高電流の場合、ダーリントン接続されたダブルトラ
ンジスタの波形が出力できるように構成することで、起
動時（または再起動時）は点ＶのＶCEが１．８Ｖ程度
で、定常時は、点ＷのＶCEが０．２Ｖ程度で駆動させる
ことができる。（図１３の波形Ｂを参照） ここで重要な事は、起動時（または再起動時）には大電
流が必要となり、定常時には起動時（または再起動時）
よりも少ない低電流で済むモータ、ランプ等の負荷に適
用されることであり、また ダーリントン回路の出力電流として低電流が必要な場
合 後段のトランジスタＴＲ２を、前段のトランジスタＴＲ
１のベース−エミッタ間に流れるベース電流で実質的に
駆動する。
する場合、点ｈと点ｋが切断され、別途外部からのベー
ス電流が点ｋに入力されれば、後段のトランジスタＴＲ
２は、シングルとして動作し、起動時（または再起動
時）の高電流の場合、点ｈと点ｋが接続されればダーリ
ントンとして動作し、高電流を供給できる。つまり低電
流の場合、シングルトランジスタとして波形Ｃが出力さ
れ、高電流の場合、ダーリントン接続されたダブルトラ
ンジスタの波形が出力できるように構成することで、起
動時（または再起動時）は点ＶのＶCEが１．８Ｖ程度
で、定常時は、点ＷのＶCEが０．２Ｖ程度で駆動させる
ことができる。（図１３の波形Ｂを参照） ここで重要な事は、起動時（または再起動時）には大電
流が必要となり、定常時には起動時（または再起動時）
よりも少ない低電流で済むモータ、ランプ等の負荷に適
用されることであり、また ダーリントン回路の出力電流として低電流が必要な場
合 後段のトランジスタＴＲ２を、前段のトランジスタＴＲ
１のベース−エミッタ間に流れるベース電流で実質的に
駆動する。
【００３７】ダーリントン回路の出力電流として高電
流が必要な場合 後段のトランジスタＴＲ２を前段のトランジスタＴＲ１
のベース−エミッタ間およびコレクタ−エミッタ間に流
れるエミッタ電流で駆動する。の、が満たされるよ
うに、前段のトランジスタＴＲ１のコレクタと後段のト
ランジスタＴＲ２のコレクタとの間に電流制限手段、具
体的には図６の様にダイオードを設けたり、抵抗を設け
ることである。
流が必要な場合 後段のトランジスタＴＲ２を前段のトランジスタＴＲ１
のベース−エミッタ間およびコレクタ−エミッタ間に流
れるエミッタ電流で駆動する。の、が満たされるよ
うに、前段のトランジスタＴＲ１のコレクタと後段のト
ランジスタＴＲ２のコレクタとの間に電流制限手段、具
体的には図６の様にダイオードを設けたり、抵抗を設け
ることである。
【００３８】この電流制限手段は、端子Ｅに於けるエミ
ッタ電流が小さい場合は、点ｈからＴＲ１のコレクタに
つながる電流通路を遮断（または抑制）し、この遮断に
よりＴＲ１のベース電流がＴＲ１により増幅されること
なくＴＲ２のベースに入力され、端子Ｅに於けるエミッ
タ電流が大きい場合には、点ｈからＴＲ１のコレクタに
つながる電流通路を導通させ、ＴＲ１のベース電流のｈ
FE(TR1)倍がＴＲ２のベースに入力されるように成った
ものである。
ッタ電流が小さい場合は、点ｈからＴＲ１のコレクタに
つながる電流通路を遮断（または抑制）し、この遮断に
よりＴＲ１のベース電流がＴＲ１により増幅されること
なくＴＲ２のベースに入力され、端子Ｅに於けるエミッ
タ電流が大きい場合には、点ｈからＴＲ１のコレクタに
つながる電流通路を導通させ、ＴＲ１のベース電流のｈ
FE(TR1)倍がＴＲ２のベースに入力されるように成った
ものである。
【００３９】図６に於いてＴＲ１のコレクタとＴＲ２の
コレクタに、点ｈからＴＲ１のコレクタに電流が流入で
きるように（ＴＲ１のベース電流が点ｈに流れ込むのを
阻止するように）ダイオードＤ５が接続されている。図
７を見れば、ベース端子Ｂに電流が流れ、点ｎから点ｋ
に電流が流れＳ１が作動して点ｉから点ｋに電流が流れ
トランジスタが一旦オンし、点ｋから点ｍに電流が流れ
るとスイッチＳ２が作動して点ｈ、ｊ、ｍを介して端子
ＥにｈFE２倍の電流が流れる。その結果、端子Ｂと端子
Ｅの間の電位ＶBEは約１．４Ｖとなり、点Ｃと点Ｅとの
間のＶCE(sat)は約１．０Ｖに成る。
コレクタに、点ｈからＴＲ１のコレクタに電流が流入で
きるように（ＴＲ１のベース電流が点ｈに流れ込むのを
阻止するように）ダイオードＤ５が接続されている。図
７を見れば、ベース端子Ｂに電流が流れ、点ｎから点ｋ
に電流が流れＳ１が作動して点ｉから点ｋに電流が流れ
トランジスタが一旦オンし、点ｋから点ｍに電流が流れ
るとスイッチＳ２が作動して点ｈ、ｊ、ｍを介して端子
ＥにｈFE２倍の電流が流れる。その結果、端子Ｂと端子
Ｅの間の電位ＶBEは約１．４Ｖとなり、点Ｃと点Ｅとの
間のＶCE(sat)は約１．０Ｖに成る。
【００４０】ここで従来回路図１１では、点ｈに向かい
ベース電流がＤ１を介して流れるが、本発明ではダイオ
ードＤ５が設けられているために、端子Ｂから入力され
るベース電流は、Ｄ１を介し点ｉから点ｈには流れな
い。従って、端子Ｂに入力される全てのベース電流は、
点ｋに向かい流れる。一方、点ｈは図１３の点Ｗで０．
２Ｖ程度、点ｉは、ＶBE(sat)２＋ＶCE(sat)１＝０．７
Ｖ＋０．３Ｖ＝１Ｖ程度であるが、電位に対して逆方向
に接続されているためダイオードＤ５には殆ど電流が流
れないようになる。すると一旦Ｓ１がオンしたとして
も、ＴＲ１のコレクタからエミッタに電流が供給されな
いためＳ１はオフの傾向となり、ベース電流のｈFE１倍
の電流がＴＲ１には流れない（増幅作用を示さない）よ
うなにる。つまり最終的には、端子Ｂの電流のみが点ｋ
からＴＲ２のベースに入力され、ＴＲ２は、ＴＲ１のベ
ース電流を増幅するだけであり、結局ダーリントン回路
はシングルＴＲの特性を示して動作する。
ベース電流がＤ１を介して流れるが、本発明ではダイオ
ードＤ５が設けられているために、端子Ｂから入力され
るベース電流は、Ｄ１を介し点ｉから点ｈには流れな
い。従って、端子Ｂに入力される全てのベース電流は、
点ｋに向かい流れる。一方、点ｈは図１３の点Ｗで０．
２Ｖ程度、点ｉは、ＶBE(sat)２＋ＶCE(sat)１＝０．７
Ｖ＋０．３Ｖ＝１Ｖ程度であるが、電位に対して逆方向
に接続されているためダイオードＤ５には殆ど電流が流
れないようになる。すると一旦Ｓ１がオンしたとして
も、ＴＲ１のコレクタからエミッタに電流が供給されな
いためＳ１はオフの傾向となり、ベース電流のｈFE１倍
の電流がＴＲ１には流れない（増幅作用を示さない）よ
うなにる。つまり最終的には、端子Ｂの電流のみが点ｋ
からＴＲ２のベースに入力され、ＴＲ２は、ＴＲ１のベ
ース電流を増幅するだけであり、結局ダーリントン回路
はシングルＴＲの特性を示して動作する。
【００４１】高電流の場合、図１３の波形を見れば判る
通り、コレクタ電流Ｉｃが大きくなれば成る程、ＶCEも
大きくなる。例えば、点Ｖの所で動作すると、ＶCE＝
１．８Ｖとなる。つまり点ｈが１．８Ｖ、点ｉが１Ｖで
あるので、端子Ｃからの電流は、ダイオードＤ５を介し
Ｓ１をオンして点ｉから点ｋに流れる。従って端子Ｂの
ベース電流のｈFE１倍のコレクタ電流とベース電流が加
わった電流が、ＴＲ２のベースに流れ、更にＴＲ２で増
幅され、通常のダーリントン（ダブルトランジスタ）と
して動作する。
通り、コレクタ電流Ｉｃが大きくなれば成る程、ＶCEも
大きくなる。例えば、点Ｖの所で動作すると、ＶCE＝
１．８Ｖとなる。つまり点ｈが１．８Ｖ、点ｉが１Ｖで
あるので、端子Ｃからの電流は、ダイオードＤ５を介し
Ｓ１をオンして点ｉから点ｋに流れる。従って端子Ｂの
ベース電流のｈFE１倍のコレクタ電流とベース電流が加
わった電流が、ＴＲ２のベースに流れ、更にＴＲ２で増
幅され、通常のダーリントン（ダブルトランジスタ）と
して動作する。
【００４２】従来波形では、点Ｓの値は、ＶCE＝１．３
Ｖ、本発明はＶCE＝１．８Ｖと高い値を示すが、起動
（または再起動時）は駆動時間を考えるとほんの一瞬で
あるため、駆動期間の長さを考えると電力損失は、それ
ほど大きくならない。続いて、図５を用いて、立ち上が
りの調整について説明する。先ずＰＮダイオードの時、
点ｉの電位は、ＶBE(sat)２＋ＶCE(sat)１であり、点ｈ
の電位Ｖｈが、点ｉの電位よりも０．７Ｖ高くなった時
点で、ＴＲ１のコレクタに電流が流れ込む。このポイン
トが、図１３の波形Ｂの２段目の立ち上がりである。つ
ぎにショットキーバリアダイオードを使うと、点ｈの電
位Ｖｈが、ＶBE(sat)２＋ＶCE(sat)１よりも０．３Ｖ高
くなった時点で、ＴＲ１のコレクタに電流が流れ込む。
従って、オン電圧の小さいダイオードを使えば使うほ
ど、２段目の立ち上がり電圧ＶCE(sat)を、従来のダー
リントン出力波形Ａに近づける事ができる。つまりダイ
オードのオン電圧の小さいものを使えば、波形Ｂの点Ｖ
を更に左側に移動させることができ、起動時（または再
起動時）のＶCE電圧も小さくすることができる。
Ｖ、本発明はＶCE＝１．８Ｖと高い値を示すが、起動
（または再起動時）は駆動時間を考えるとほんの一瞬で
あるため、駆動期間の長さを考えると電力損失は、それ
ほど大きくならない。続いて、図５を用いて、立ち上が
りの調整について説明する。先ずＰＮダイオードの時、
点ｉの電位は、ＶBE(sat)２＋ＶCE(sat)１であり、点ｈ
の電位Ｖｈが、点ｉの電位よりも０．７Ｖ高くなった時
点で、ＴＲ１のコレクタに電流が流れ込む。このポイン
トが、図１３の波形Ｂの２段目の立ち上がりである。つ
ぎにショットキーバリアダイオードを使うと、点ｈの電
位Ｖｈが、ＶBE(sat)２＋ＶCE(sat)１よりも０．３Ｖ高
くなった時点で、ＴＲ１のコレクタに電流が流れ込む。
従って、オン電圧の小さいダイオードを使えば使うほ
ど、２段目の立ち上がり電圧ＶCE(sat)を、従来のダー
リントン出力波形Ａに近づける事ができる。つまりダイ
オードのオン電圧の小さいものを使えば、波形Ｂの点Ｖ
を更に左側に移動させることができ、起動時（または再
起動時）のＶCE電圧も小さくすることができる。
【００４３】また逆にショットキーバリアダイオードよ
りもＰＮダイオードを使えば、点Ｖを右側に移動させる
ことができる。更には、ダイオードを複数個使うことに
より、更に右側または左側に移動させることもできる。
つまりショットキーダイオードを複数個、ＰＮダイオー
ドを複数個、また両者を混ぜて複数個使うことにより、
第２の立ち上げカーブを調整することができる。
りもＰＮダイオードを使えば、点Ｖを右側に移動させる
ことができる。更には、ダイオードを複数個使うことに
より、更に右側または左側に移動させることもできる。
つまりショットキーダイオードを複数個、ＰＮダイオー
ドを複数個、また両者を混ぜて複数個使うことにより、
第２の立ち上げカーブを調整することができる。
【００４４】以上、起動時（または再起動時）に大電流
を必要とし、起動時（または再起動時）よりも電流が少
なくて済む定常状態をもつ負荷、例えばモータやランプ
等の駆動に本願ダーリントン回路を採用すれることで電
力損失を低減できる事が判る。
を必要とし、起動時（または再起動時）よりも電流が少
なくて済む定常状態をもつ負荷、例えばモータやランプ
等の駆動に本願ダーリントン回路を採用すれることで電
力損失を低減できる事が判る。
【００４５】
【発明の効果】以上に説明した通り、ダイオードをＴＲ
のコレクタに接続した半導体素子を用いることで、トラ
ンジスタとして正常な動作を妨げるベース電流の流れを
阻止することができ、この問題を考えることなく回路設
計ができる。しかもダーリントン回路を用いた負荷の駆
動回路に応用した場合、ベース電流の一部がトランジス
タの動作を妨げる様に流れ、ダーリントン回路のＶCEの
立ち上がりを高くしてしまい、電力損失を大きくしてし
まうが、本半導体素子の採用により、ダーリントントラ
ンジスタのＶCEの立ち上がりを小さくでき、電力損失を
抑制できる。
のコレクタに接続した半導体素子を用いることで、トラ
ンジスタとして正常な動作を妨げるベース電流の流れを
阻止することができ、この問題を考えることなく回路設
計ができる。しかもダーリントン回路を用いた負荷の駆
動回路に応用した場合、ベース電流の一部がトランジス
タの動作を妨げる様に流れ、ダーリントン回路のＶCEの
立ち上がりを高くしてしまい、電力損失を大きくしてし
まうが、本半導体素子の採用により、ダーリントントラ
ンジスタのＶCEの立ち上がりを小さくでき、電力損失を
抑制できる。
【図１】本発明の実施の形態を説明するための半導体素
子の等価回路図である。
子の等価回路図である。
【図２】本発明の実施の形態を説明するための半導体素
子の等価回路図である。
子の等価回路図である。
【図３】本発明の実施の形態を説明するための半導体素
子の断面図である。
子の断面図である。
【図４】本発明の実施の形態を説明するための半導体素
子の斜視図である。
子の斜視図である。
【図５】本発明の実施の形態を説明するための半導体素
子の斜視図である。
子の斜視図である。
【図６】図１を用いたダーリントン回路の図である。
【図７】図６の動作を説明するための解析図である。
【図８】図３の半導体素子を用いたダーリントン素子の
斜視図である。
斜視図である。
【図９】図３の半導体素子を用いたダーリントン素子の
斜視図である。
斜視図である。
【図１０】従来のダーリントン回路を説明する図であ
る。
る。
【図１１】図１０の動作を説明するための解析図であ
る。
る。
【図１２】ダーリントン回路に負荷を接続した場合の回
路図である。
路図である。
【図１３】本発明と従来のダーリントントランジスタの
出力特性を説明する図である。
出力特性を説明する図である。
Claims (2)
- 【請求項１】 一導電型のコレクタ領域と、このコレク
タ領域に形成された逆導電型のベース領域と、このベー
ス領域に形成された一導電型のエミッタ領域と、前記コ
レクタ領域、ベース領域およびエミッタ領域と電気的に
接続されたコレクタ電極、ベース電極およびエミッタ電
極とを有し、ダーリントン接続された前段の第１トラン
ジスタおよび後段の第２のトランジスタと、 前記第１および第２のトランジスタのコレクタに接続さ
れ、第２のトランジスタのコレクタ電位が第１のトラン
ジスタのコレクタ電位より所定の電位だけ高くなったと
きに、前記第１のトランジスタのコレクタに電流を流す
ダイオードとよりなり、 前記第１および第２のトランジスタは半導体チップでな
り、且つ第１および第２トランジスタの前記コレクタ電
極は前記半導体チップを構成する基板裏面に設けられ、
前記ダイオードの一電極は第１または第２のトランジス
タのコレクタ電極と半田または導電性接着剤により固着
され一体化され、ダイオードの他電極と第２または第１
のトランジスタのコレクタ電極は混成集積回路基板に設
けられ配線で接続されたランドに固着し共通接続した こ
とを特徴とする半導体素子。 - 【請求項２】 一導電型のコレクタ領域と、このコレク
タ領域に形成された逆導電型のベース領域と、このベー
ス領域に形成された一導電型のエミッタ領域と、前記コ
レクタ領域、ベース領域およびエミッタ領域と電気的に
接続されたコレクタ電極、ベース電極およびエミッタ電
極とを有し、ダーリントン接続された前段の第１トラン
ジスタおよび後段の第２のトランジスタと、 前記第１および第２のトランジスタのコレクタに接続さ
れ、第２のトランジスタのコレクタ電位が第１のトラン
ジスタのコレクタ電位より所定の電位だけ高くなったと
きに、前記第１のトランジスタのコレクタに電流を流す
ダイオードとよりなり、 前記第１および第２のトランジスタは半導体チップでな
り、且つ第１および第２トランジスタの前記コレクタ電
極は前記半導体チップを構成する基板裏面に設けられ、
前記ダイオードの一電極は第１または第２のトランジス
タのコレクタ電極と半田または導電性接着剤により固着
され一体化され、ダイオードの他電極と第２又は第１の
トランジスタのコレクタ電極はリードフレームの外部リ
ードと一体で成るアイランドに固着し共通接続した こと
を特徴とする半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32034996A JP3469730B2 (ja) | 1996-11-29 | 1996-11-29 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32034996A JP3469730B2 (ja) | 1996-11-29 | 1996-11-29 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10163333A JPH10163333A (ja) | 1998-06-19 |
| JP3469730B2 true JP3469730B2 (ja) | 2003-11-25 |
Family
ID=18120492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32034996A Expired - Fee Related JP3469730B2 (ja) | 1996-11-29 | 1996-11-29 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3469730B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB0003302D0 (en) * | 2000-02-15 | 2000-04-05 | Koninkl Philips Electronics Nv | Semiconductor devices |
| JP5569396B2 (ja) | 2010-04-20 | 2014-08-13 | トヨタ自動車株式会社 | 触媒の製造方法 |
| US8987833B2 (en) | 2011-04-11 | 2015-03-24 | International Rectifier Corporation | Stacked composite device including a group III-V transistor and a group IV lateral transistor |
| US9343440B2 (en) | 2011-04-11 | 2016-05-17 | Infineon Technologies Americas Corp. | Stacked composite device including a group III-V transistor and a group IV vertical transistor |
| US9362267B2 (en) | 2012-03-15 | 2016-06-07 | Infineon Technologies Americas Corp. | Group III-V and group IV composite switch |
| EP2639832A3 (en) * | 2012-03-15 | 2015-08-05 | International Rectifier Corporation | Group III-V and group IV composite diode |
-
1996
- 1996-11-29 JP JP32034996A patent/JP3469730B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10163333A (ja) | 1998-06-19 |
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Legal Events
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