JP2008177475A - 電子部品 - Google Patents

電子部品 Download PDF

Info

Publication number
JP2008177475A
JP2008177475A JP2007011359A JP2007011359A JP2008177475A JP 2008177475 A JP2008177475 A JP 2008177475A JP 2007011359 A JP2007011359 A JP 2007011359A JP 2007011359 A JP2007011359 A JP 2007011359A JP 2008177475 A JP2008177475 A JP 2008177475A
Authority
JP
Japan
Prior art keywords
thin film
electronic component
substrate
semiconductor
component according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007011359A
Other languages
English (en)
Inventor
Manabu Yanagihara
学 柳原
Hidetoshi Ishida
秀俊 石田
Yasuhiro Uemoto
康裕 上本
Takeshi Tanaka
毅 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2007011359A priority Critical patent/JP2008177475A/ja
Publication of JP2008177475A publication Critical patent/JP2008177475A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】ソース又はドレインと半導体基板との短絡による耐圧の低下が生じることのない電子部品を実現できるようにする。
【解決手段】電子部品は、導電性の実装基板１１と、実装基板１１の上に形成され、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜１４と、薄膜の上に実装された半導体チップ１６とを備えている。半導体チップ１６は、半導体基板２１の上に形成され且つ半導体基板２１の主面と平行な方向に電子が走行するチャネル領域を含む半導体層２２及び半導体層２２の上に形成された複数の電極パッドを有し、複数の電極パッドのうちの少なくとも１つは、実装基板１１と電気的に接続されている。
【選択図】図１

Description

本発明は電子部品に関し、特に、電力用及び高周波用の窒化物系半導体を用いた電子部品に関する。
近年、窒化ガリウム（ＧａＮ）に代表される窒化物系半導体及び炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体の研究開発が活発に行われている。ワイドバンドギャップ半導体は、絶縁破壊電圧がＳｉ半導体と比べて１桁大きい。このため、従来のシリコン（Ｓｉ）半導体と比べてドリフト層を約１０分の１に短くしても、Ｓｉ半導体と同等の耐圧を有する高耐圧の電力用半導体デバイスを実現できる。
半導体デバイスに電流を流す場合にはドリフト層が抵抗層となるため、ドリフト層が短い方が半導体デバイスのオン抵抗を小さくできる。半導体材料の移動度及び誘電率が同程度であれば、計算上のオン抵抗は半導体材料が有する絶縁破壊電界の３乗に反比例する。
また、ＧａＮ等の窒化物半導体材料は、アルミニウムナイトライド（ＡｌＮ）及びインジウムナイトライド（ＩｎＮ）と様々な混晶を作ることができるので、従来のガリウム砒素（ＧａＡｓ）等の砒素系半導体材料と同様にヘテロ接合を作ることができる。特に、窒化物半導体のヘテロ接合では、不純物のドーピングがない状態においても、その界面に自発分極あるいはピエゾ分極によって高濃度のキャリアが発生するという特徴がある。従って、窒化物系半導体においては、電流を基板の主面と平行方向に流す横型デバイスにおいても、大電流で且つオン抵抗が低いパワーデバイスを実現できる。
実際に、本願発明者らが窒化物系のパワーＦＥＴを試作したところ、耐圧が３５０Ｖでオン抵抗が１．９ｍΩｃｍ2という、従来の大電力用ＳｉパワーＭＯＳＦＥＴの１０分の１以下という極めて低オン抵抗のパワーＦＥＴを得ることができた（非特許文献１を参照）。別の見方をすれば、ＳｉパワーＭＯＳＦＥＴと同じ耐圧で同じオン抵抗の窒化物系パワーＦＥＴのチップ面積は約１０分の１となり、パワーデバイスを大幅に小型化できる。
パワーＦＥＴは、一般的にプラスチックパッケージに実装された電子部品として用いられる。ＳｉパワーＭＯＳＦＥＴをプラスチックパッケージに実装する場合には、図７に示すような構成とすることが一般的である。銅（Ｃｕ）等からなるダイパッド１１１の上にパワーＭＯＳＦＥＴチップ１１６が半田１１５により接着されている。パワーＭＯＳＦＥＴチップ１１６はＳｉ基板１２２から構成され、Ｓｉ基板１２２の素子形成面（表面）側に層間絶縁膜（図示せず）を介在させてゲート電極パッド１２３及びソース電極パッド１２５が形成され、裏面側にドレイン電極パッド１２４が形成されている。ドレイン電極パッド１２４はダイパッド１１１と電気的に接続されている。ダイパッド１１１は図示していないが先端がリードフレームとなっている。また、ゲート電極パッド１２３はリードフレーム１１３とワイヤ１３１により電気的に接続され、ソース電極パッド１２５はリードフレーム１１２とワイヤ１３２電気的に接続されている。パワーＭＯＳＦＥＴチップ１１６が接着されたダイパッド１１１及び各リードフレームは樹脂１１７により封止されている。
IEEE Trans. Electron Devices, ２００５年，５２巻，９号，ｐ．１９６３−１９６８
しかしながら、本願発明者らは、前記従来の実装方法を窒化物系のＦＥＴに適用すると以下のような問題が生じることを見いだした。ヘテロ接合界面がチャネル領域となり、電子が基板の主面と平行な方向に走行する窒化物系のＦＥＴにおいては、ドレイン電極及びソース電極は半導体層の上に設けられている場合が一般的である。このため、例えばドレイン電極又はソース電極は、ワイヤによりダイパッドと電気的に接続される。一方、ダイパッドとＳｉ基板とは半田により接着されているので、Ｓｉ基板とドレイン電極又はソース電極とはダイパッドを介して短絡されることになる。このようにドレイン電極又はソース電極と半導体基板とを短絡すると、ＦＥＴの耐圧が低くなるという問題があることを本願発明者らは見いだした。
例えば、Ｓｉからなる基板の上にＡｌＮ及びＧａＮからなる超格子バッファ層と、厚さ２μｍのアンドープＧａＮ層と、厚さ２５ｎｍのアンドープＡｌＧａＮ層とからなる半導体層が形成され、半導体層の上にソース電極及びドレイン電極と、ゲート電極とが形成されたＦＥＴについて、ゲート電圧を閾値電圧以下とした場合のオフ耐圧を測定すると、次のような結果が得られた。基板が電気的にどこにも接続されていないフローティング状態の場合にはオフ耐圧が６８０Ｖであったのに対し、基板とソース電極とを短絡した状態では３５０Ｖとなり、基板とドレイン電極とを短絡した状態では４７０Ｖとなった。
このような現象は以下のような理由により生じる。半導体層の表面に形成されたドレイン電極又はソース電極の一方を基板と等電位とした場合には、半導体層の表面に形成されたもう一方の電極と基板との間で絶縁耐圧破壊が生じやすくなる。一方、基板がフローティングの場合には基板の電位が自由に変動できるため、ゲート電極とドレイン電極との間の距離を適切な長さ（例えば７μｍ以上）とすれば、半導体層の表面と基板との間のＧａＮのバルク内よりも表面側に電界の高い部分が発生するため、高い電圧まで絶縁破壊が生じない。なお、基板とソース電極とを短絡した場合（基板にマイナスでドレイン電極にプラスの電圧を印加した場合）と、基板とドレイン電極とを短絡した場合（基板にプラスでソース電極にマイナスの電圧を印加した場合）とで耐圧が異なる理由は、自発分極及びピエゾ分極により発生する基板表面側から裏面方向に向かう内部電界の影響であると考えられる。
基板とドレイン電極との間又は基板とソース電極との間の耐圧を向上させる方法として、アンドープＧａＮ層の膜厚を厚くする方法が考えられる。アンドープＧａＮ層の膜厚が厚くなると半導体層の表面に形成された電極と基板との間の電界が弱くなるため、耐圧を向上させることができる。しかし、基板上にＧａＮを厚く成長すると、ＳｉとＧａＮの格子定数の差から発生するストレスのためにＧａＮ結晶にクラックが入る。バッファ層に工夫を行ってＧａＮを厚く成長する取り組みも行われているが、現在は３μｍ程度が限界である。
また、基板とソース電極又はドレイン電極とが短絡しないように、基板をダイパッドから絶縁する方法が考えられる。しかし、ダイパッドは、半導体デバイスの熱を逃がす役割を果たしている。このため、基板とダイパッドとの間に単純に絶縁膜を挿入すると、熱伝導性が低下し、半導体デバイスの温度が上昇してしまうという問題がある。特に、窒化物系半導体デバイスはチップサイズが小さいためデバイスのチャネル温度が上昇しやすい。チャネル温度が上昇するとキャリアの移動度が低下するため、オン抵抗が高くなってしまう。
本発明は、半導体デバイスの放熱性を確保しつつ、ソース又はドレインと基板との短絡による耐圧の低下が生じることのない電子部品を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は電子部品を、半導体チップが熱伝導率の大きい絶縁膜を介在させてダイパッドと接着されている構成とする。
具体的に本発明に係る第１の電子部品は、導電性の実装基板と、実装基板の上に形成され、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜と、薄膜の上に実装された半導体チップとを備え、半導体チップは、半導体基板の上に形成され且つ半導体基板の主面と平行な方向に電子が走行するチャネル領域を含む半導体層及び半導体層の上に形成された複数の電極パッドを有し、複数の電極パッドのうちの少なくとも１つは、実装基板と電気的に接続されていることを特徴とする。
第１の電子部品によれば、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜の上に半導体チップが実装されているため、半導体チップの基板と実装基板とを絶縁することができる。従って、半導体チップの基板とソース端子又はドレイン端子とが短絡することがないので、半導体チップの耐圧の低下を抑えることができる。また、薄膜の熱伝導率が大きいため、半導体チップの熱を速やかに実装基板に放散させることができる。従って、発熱による半導体チップの電気的特性の低下を抑えることができる。
第１の電子部品は、薄膜の上に形成されたマイクロストリップ線路をさらに備え、半導体チップは電界効果トランジスタであり、複数の電極パッドは、それぞれ電界効果トランジスタのドレイン端子、ソース端子及びゲート端子であり、ドレイン端子及びソース端子の一方は、実装基板と電気的に接続され、ドレイン端子及びソース端子の他方並びにゲート端子は、マイクロストリップ線路とそれぞれ電気的に接続されていることが好ましい。このような構成とすることにより、電子部品の高周波特性を向上させることができ、高周波において用いる電子部品を実現することができる。
この場合において、薄膜は、実装基板を露出する開口部を有し、ドレイン端子及びソース端子の一方は、実装基板の開口部から露出した部分と電気的に接続されていることが好ましい。このような構成とすることにより半導体チップをフリップチップ実装することが可能となる。
また、薄膜は窒化アルミニウムからなり、マイクロストリップ線路における薄膜と接する部分は、アルミニウムよりも仕事関数の高い材料により形成されていることが好ましい。このような構成とすることにより、マイクロストリップ線路によるリーク電流の増大を抑えることができる。
本発明に係る第２の電子部品は、実装基板と、実装基板の上に形成され、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜と、薄膜の上に形成されたコプレーナ線路と、薄膜の上に実装された半導体チップとを備え、半導体チップは、半導体基板の上に形成され且つ半導体基板の主面と平行な方向に電子が走行するチャネル領域を含む半導体層及び半導体層の上に形成された複数の電極パッドを有し、各電極パッドは、コプレーナ線路とそれぞれ電気的に接続されていることを特徴とする。
第２の電子部品によれば、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜を備えているため、半導体チップの基板と実装基板とを絶縁することができ、半導体チップの耐圧の低下を抑えることができると共に、放熱性を確保することが可能となる。また、コプレーナ線路を備えているため高周波特性に優れた電子部品を実現することができる。
第２の電子部品において、薄膜は窒化アルミニウムからなり、コプレーナ線路を構成する材料のうち薄膜と接する材料は、アルミニウムよりも仕事関数の高い材料であることが好ましい。
第１及び第２の電子部品において、アルミニウムよりも仕事関数の高い材料は白金、パラジウム、金、ニッケル、クロム又はチタンであることが好ましい。
第１及び第２の電子部品において、薄膜はダイヤモンド、ダイヤモンドライクカーボン、窒化アルミニウム及び炭化珪素のうちのいずれか１つからなる単層膜又は二つ以上が積層されてなる多層膜であることが好ましい。このような構成とすることにより、比抵抗と熱伝導率の条件を満たす薄膜を確実に実現することができる。
第１及び第２の電子部品において、薄膜と実装基板との間に形成された中間層をさらに備えていることが好ましい。このような構成とすることにより、薄膜が実装基板から剥離することを抑えることができる。
この場合において、中間層は白金、パラジウム、ニッケル、クロム及びチタンのうちの少なくとも１つの材料からなることが好ましい。
第１及び第２の電子部品において、半導体層は、窒化物系半導体からなることが好ましい。
第１及び第２の電子部品において、半導体基板は、シリコンからなることが好ましい。
本発明に係る電子部品によれば、半導体デバイスの放熱性を確保しつつ、ソース又はドレインと半導体基板との短絡による耐圧の低下が生じることのない電子部品を実現できる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る電子部品の断面構成を示している。
図１に示すように、銅（Ｃｕ）又はアルミニウム（Ａｌ）等の材料により構成されたダイパッド（実装基板）１１における所定の領域の上に、厚さが２０μｍのダイヤモンドからなる薄膜１４が形成されている。薄膜１４の上には、半導体チップ１６が半田１５により接着されている。
半導体チップ１６は、窒化物系半導体からなる電界効果トランジスタ（ＦＥＴ）であり、シリコン（Ｓｉ）からなる基板２１の上に半導体層２２が形成され、半導体層２２の上に層間絶縁膜（図示せず）を介在させてゲート電極パッド２３、ドレイン電極パッド２４及びソース電極パッド２５が形成されている。半導体チップ１６は特に限定されないが、例えば、Ｓｉ基板の上にバッファ層を介在させてＧａＮ層とＡｌＧａＮ層とが形成され、ＡｌＧａＮ層の上にソース電極及びドレイン電極と、ゲート電極とが形成されたヘテロ接合ＦＥＴ（ＨＦＥＴ）等を用いればよい。このＨＦＥＴには、ゲート電極構造がショットキー接合のもの、ＰＮ接合を用いたもの及び金属−絶縁膜−半導体（ＭＩＳ）構造のものが含まれる。
ゲート電極パッド２３はリードフレーム１３とワイヤ３１により電気的に接続され、ソース電極パッド２５はリードフレーム１２とワイヤ３２により電気的に接続されている。ドレイン電極パッド２４は、ダイパッド１１とワイヤ３３により電気的に接続されている。ダイパッド１１は図示されていないがリードフレームと電気的に接続されている。
半導体チップ１６が接着されたダイパッド１１及び各リードフレームは全体が樹脂１７によりモールドされている。以上の構成により、ソース、ドレイン、ゲートのリードフレームの配置が図７に示すＳｉパワーＭＯＳＦＥＴと等しい構成の窒化物系ＦＥＴを実現できる。なお、リードフレームの配置に問題がなければソースとドレインを入れ換えてソースをダイパッドと接続してもよい。
本実施形態の電子部品は、半導体チップ１６とダイパッド１１との間にダイヤモンドからなる薄膜１４が形成されている。従って半導体チップ１６の基板２１はダイパッド１１に対して絶縁されている。従って、基板２１はドレイン電極パッド２４に対してフローティングの状態となるので、半導体チップ１６の耐圧は低下しない。さらに、ダイヤモンドは熱伝導率が約２０００Ｗ／ｍ・Ｋであり、絶縁物としてよく用いられるＳｉＯ2の約１．４Ｗ／ｍ・Ｋ及びエポキシ樹脂の約０．５Ｗ／ｍ・Ｋと比べて非常に大きい。このため、半導体チップ１６において発生した熱を速やかにダイパッド１１へ放散することができる。従って、ＳｉＯ2等により半導体チップ１６とダイパッド１１とを絶縁した場合と異なり、半導体チップ１６の温度上昇を抑え、また半導体チップ１６内における温度分布のばらつきを小さくすることができる。その結果、高電圧、高電流の条件下におけるスイッチング動作等に適した電子部品が実現できる。
なお、ダイヤモンドからなる薄膜１４は、ダイパッド１１の上に気相化学成長法（ＭＯＣＶＤ）を用いて直接成長させることが可能である。この場合、Ｃｕ又はＡｌ等を主成分として構成されたダイパッド１１とダイヤモンドとの熱膨張係数が大きく異なるため、薄膜１４を成長させた後、ダイパッド１１の温度を室温に戻すと薄膜１４が剥離するおそれがある。このため、ダイパッド１１と薄膜１４との間に、Ｃｕ又はＡｌとダイヤモンドとの中間の熱膨張係数を有する材料からなる中間層を形成することが好ましい。中間層にはパラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）又はクロム（Ｃｒ）等を用いればよい。また、これらの合金又は積層体等を用いてもよい。
また、別に形成したダイヤモンドからなる薄膜をダイパッドに貼り付けてもよい。例えば、モリブデン等からなる別の基板に高周波誘導熱プラズマＣＶＤ法等を用いて析出させたダイヤモンド膜を、基板から剥離して自立したダイヤモンド膜を形成する。得られたダイヤモンド膜を、銀（Ａｇ）−銅（Ｃｕ）−インジウム（Ｉｎ）−チタン（Ｔｉ）の合金でできた箔状のろう材を挟んでダイパッド上に置き、真空中で加熱ろう付けすることにより、ダイパッドに貼り付けることが可能である。
なお、薄膜１４としてダイヤモンド膜を用いる例を示したが、以下のような熱伝導率及び絶縁性の条件を満たすものであればどのようなものであってもよい。
図２は厚さが２０μｍの薄膜を介在させて銅基板の上に半導体チップが接着されている場合における、薄膜の熱伝導率と熱抵抗との相関を示している。半導体チップは、厚さが２００μｍのＳｉ基板の上に形成された窒化物系のＦＥＴであり、チップ面積が５．７ｍｍ2、発熱部分の面積が２ｍｍ2である。また、半導体チップと薄膜とは熱伝導率が５０Ｗ／ｍ・Ｋで厚さが１０μｍの半田により接着されている。
図２に示すように、薄膜の熱伝導率が大きくなると１００Ｗ／ｍ・Ｋまでは熱抵抗の値が急激に低下して約１Ｋ／Ｗとなり、１００Ｗ／ｍ・Ｋ以上ではほぼ一定となる。１Ｋ／Ｗという熱抵抗の値は、パワーデバイスとして十分に低い値である。なお、薄膜の厚さ、半田の熱抵抗及び厚さ、Ｓｉ基板の厚さ、半導体チップの面積及び発熱部分の面積等のパラメータによって熱抵抗の値は多少変動するが、薄膜の熱伝導率が１００Ｗ／ｍ・Ｋ以上あれば熱抵抗がほぼ一定の値になる傾向は変わらない。その理由は、Ｓｉ基板の熱伝導率が１５０Ｗ／ｍ・Ｋであるため、現実的な範囲の厚さの（１００μｍ〜３００μｍ）Ｓｉ基板を用いる限り、熱抵抗の値を決定する最大の要因がＳｉ基板となるためである。
薄膜の絶縁性に関しては、比抵抗が高い方が好ましいが、比抵抗が１０10Ωｃｍ以上あればよい。本願発明者らが実験を行ったところ、比抵抗が１０7Ωｃｍの半絶縁性のガリウム砒素（ＧａＡｓ）基板において、基板の厚さを１００μｍとした場合には基板の電位をフローティングと見なすことができた。従って、薄膜の比抵抗が１０10Ωｃｍ以上あれば、薄膜の厚さを１μｍ程度とした場合において、基板の電位をフローティングと見なせる状態が実現できる。
このような条件を満たす材料としては、熱伝導率が約２０００Ｗ／ｍ・Ｋのダイヤモンド、約１０００Ｗ／ｍ・Ｋのダイヤモンドライクカーボン、約２６０Ｗ／ｍ・Ｋの窒化アルミニウム（ＡｌＮ）、約４５０Ｗ／ｍ・Ｋの炭化珪素（ＳｉＣ）等があげられる。これらの材料の比抵抗の値は、意図的に不純物をドープしなければ１０14Ωｃｍ以上となる。これらの材料は単層膜としても、例えばＡｌＮ膜の上にダイヤモンド膜を形成したような多層膜としてもよい。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図３は第２の実施形態に係る電子部品の断面構成を示している。図３に示すように本実施形態の電子部品は、窒化物系のＦＥＴからなる半導体チップを用いた高周波用のハイブリッドＩＣである。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
主にＣｕからなる実装基板４１の上に、厚さが３μｍのＰｄからなる中間層４２が形成され、その上に厚さが約３０μｍのダイヤモンドからなる薄膜１４が形成されている。薄膜１４の上には、Ａｕ配線により形成されたマイクロストリップ線路４３及びマイクロストリップ線路４４が形成されている。また、薄膜１４の上には窒化物半導体を用いたＦＥＴである半導体チップ１６が半田１５により接着されている。さらに、図示していないが、必要に応じて抵抗素子及び容量素子等が実装されている。
半導体チップ１６は、Ｓｉからなる基板２１の上に形成された窒化物半導体からなる半導体層２２と、半導体層２２の上に層間絶縁膜（図示せず）を介在させて形成されたゲート電極パッド２３、ドレイン電極パッド２４及びソース電極パッド２５とを有しており、基板２１を下にして接着されている。ソース電極パッド２５は実装基板４１とＡｌからなるワイヤ３３により電気的に接続されている。ゲート電極パッド２３はワイヤ３１によりマイクロストリップ線路４３と電気的に接続され、ドレイン電極パッド２４はワイヤ３２によりマイクロストリップ線路４４と接続されている。
薄膜１４の上にマイクロストリップ線路４３及びマイクロストリップ線路４４を形成し、ゲート電極パッド２３及びソース電極パッド２５をマイクロストリップ線路と接続することにより、高周波用途に用いることができる。このため、特に高周波電力増幅用のハイブリッドＩＣ等に適している。
なお、薄膜１４としてダイヤモンド膜の代わりにダイヤモンドライクカーボン膜、ＡｌＮ膜若しくはＳｉＣ膜又はこれらを組み合わせた多層膜を用いてもよい。
薄膜１４としてＡｌＮ膜を用いた場合に、マイクロストリップ線路にＡｌ又は仕事関数がＡｌよりも小さい材料を用いると、マイクロストリップ線路に発生するリーク電流が増大する。このリーク電流を抑制する観点から、マイクロストリップ線路の材料として仕事関数がＡｌよりも大きい材料であるＮｉ、Ｐｄ、Ｐｔ、Ａｕ、Ｔｉ又はＣｒ等を用いることが好ましい。また、マイクロストリップ線路は薄膜との密着性等を考慮して積層構造としてもよい。この場合には、薄膜と接する最下層の材料をＡｌよりも仕事関数が大きい材料とすればよい。具体的には、ＡｌＮ膜との密着性を考慮して下層に厚さが０．１μｍのＮｉを用い、上層に厚さが５μｍのＡｕを用いたＮｉとＡｕとの積層体等とすればよい。
なお、中間層は実装基板と薄膜との密着性を向上させるためのものであり、第１の実施形態において示したような他の材料を用いてもよい。また、中間層を設けなくてもよい。
（第２の実施形態の一変形例）
以下に、本発明の第２の実施形態の一変形例について図面を参照して説明する。図４は第２の実施形態の一変形例に係る電子部品の断面構成を示している。図４において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
本変形例の電子部品は、半導体チップ１６がフリップチップボンディング法によりに実装基板４１に実装されている。薄膜１４に中間層４２を露出する開口部が形成されており、ソース電極パッド２５と、中間層４２における開口部から露出した部分とがＡｕバンプ４５により接続され、ソース電極パッド２５は実装基板４１と電気的に接続されている。ゲート電極パッド２３はＡｕバンプ４６によりマイクロストリップ線路４３と電気的に接続され、ドレイン電極パッド２４はＡｕバンプ４７によりマイクロストリップ線路４４と電気的に接続されている。
本変形例の電子部品は、半導体チップの基板が薄膜と接していないため放熱の観点からは不利である。しかし、薄膜を熱伝導率が高い材料により形成しているため、電極パッド側から十分放熱することが可能である。また、電極パッドと実装基板及びマイクロストリップ線路との間をワイヤにより接続する場合よりも高周波特性に優れている。このため、特に高周波電力増幅用のハイブリッドＩＣ等に適している。
（第３の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図５は第４の実施形態に係る電子部品の平面構成を示している。本実施形態の電子部品は、窒化物系のＦＥＴからなる半導体チップを用いた高周波用のハイブリッドＩＣである。
酸化アルミニウム（アルミナ）からなる実装基板（図示せず）の上にダイヤモンドからなる薄膜１４が形成されている。薄膜１４の上にはコプレーナ線路として接地ライン５３、ゲート信号ライン５１及びドレイン信号ライン５２が形成されている。コプレーナ線路は例えばＡｕにより形成すればよい。また、薄膜１４の上には、ゲート電極パッド２３、ドレイン電極パッド２４及びソース電極パッド２５を有する半導体チップ１６が基板を下側にして半田（図示せず）により接着されている。ゲート電極パッド２３はＡｕからなるワイヤ３１によりゲート信号ライン５１と電気的に接続され、ドレイン電極パッド２４はワイヤ３３によりドレイン信号ライン５２と電気的に接続されている。ソース電極パッド２５はワイヤ３２により接地ライン５３と電気的に接続されている。また、図示していないが、必要に応じて抵抗素子及び容量素子等が実装基板の上に実装されている。
本実施形態の電子部品は、半導体チップの基板とソース電極パッド又はドレイン電極パッドとが絶縁されている。従って、半導体チップの耐圧が低下することがない。また、信号の伝送経路がコプレーナ線路となっているため、電子部品の高周波特性を向上させることができる。
なお、薄膜には他の実施形態と同様にダイヤモンド以外の材料からなる膜を用いてもよい。また、実装基板と薄膜との間に中間層を設けてもよい。
（第３の実施形態の一変形例）
以下に、第３の実施形態の一変形例について図面を参照して説明する。図６は第３の実施形態の一変形例に係る電子部品の断面構成を示している。図６に示すように本変形例の電子部品は半導体チップ１６がフリップチップボンディング法により実装基板４１に実装されている。
アルミナからなる実装基板４１の所定の領域の上に金属からなるろう材６２により厚さが約３０μｍのダイヤモンドからなる薄膜１４が接着されている。薄膜１４の上には、コプレーナ線路のゲート信号ライン５１、ドレイン信号ライン（図示せず）及び接地ライン５３が形成されている。また、薄膜１４の上には半導体チップ１６がフリップチップボンディング法により実装されている。また、必要に応じて抵抗素子及び容量素子等が実装されている。
半導体チップ１６は、Ｓｉからなる基板２１の上に形成された窒化物半導体からなる半導体層２２と、半導体層２２の上に層間絶縁膜（図示せず）を介在させて形成されたゲート電極パッド２３、ソース電極パッド２５及びドレイン電極パッド（図示せず）とを有している。ゲート電極パッド２３はＡｕバンプ６３によりゲート信号ライン５１と電気的に接続され、ソース電極パッド２５はＡｕバンプ６４により接地ライン５３と電気的に接続されている。また、ドレイン電極パッドもＡｕバンプ（図示せず）によりドレイン信号ラインと電気的に接続されている。
なお、薄膜１４は、ダイヤモンド膜に代えて他の材料からなる膜を用いてもよい。また、実装基板４１の上に直接又は中間層を介して薄膜１４を成長させてもよい。
本発明に係る電子部品は、ソース又はドレインと半導体基板との短絡による耐圧の低下が生じることのない電子部品を実現でき、電力用及び高周波用の窒化物系半導体を用いた電子部品等として有用である。
本発明の第１の実施形態に係る電子部品を示す断面図である。 薄膜上に実装した半導体チップの熱抵抗と薄膜の熱伝導率との相関を示すグラフである。 本発明の第２の実施形態に係る電子部品を示す断面図である。 本発明の第２の実施形態の一変形例に係る電子部品を示す断面図である。 本発明の第３の実施形態に係る電子部品を示す平面図である。 本発明の第３の実施形態の一変形例に係る電子部品を示す断面図である。 従来のシリコンＭＯＳＦＥＴチップを用いた電子部品を示す断面図である。
符号の説明
１１ ダイパッド
１２ リードフレーム
１３ リードフレーム
１４ 薄膜
１５ 半田
１６ 半導体チップ
１７ 樹脂
２１ 基板
２２ 半導体層
２３ ゲート電極パッド
２４ ドレイン電極パッド
２５ ソース電極パッド
３１ ワイヤ
３２ ワイヤ
３３ ワイヤ
４１ 実装基板
４２ 中間層
４３ マイクロストリップ線路
４４ マイクロストリップ線路
４５ Ａｕバンプ
４６ Ａｕバンプ
４７ Ａｕバンプ
５１ ゲート信号ライン
５２ ドレイン信号ライン
５３ 接地ライン
６１ 半導体チップ
６２ ろう材
６３ Ａｕバンプ
６４ Ａｕバンプ

Claims (12)

  1. 導電性の実装基板と、
    前記実装基板の上に形成され、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜と、
    前記薄膜の上に実装された半導体チップとを備え、
    前記半導体チップは、半導体基板の上に形成され且つ前記半導体基板の主面と平行な方向に電子が走行するチャネル領域を含む半導体層及び前記半導体層の上に形成された複数の電極パッドを有し、
    前記複数の電極パッドのうちの少なくとも１つは、前記実装基板と電気的に接続されていることを特徴とする電子部品。
  2. 前記薄膜の上に形成されたマイクロストリップ線路をさらに備え、
    前記半導体チップは電界効果トランジスタであり、
    前記複数の電極パッドは、それぞれ前記電界効果トランジスタのドレイン端子、ソース端子及びゲート端子であり、
    前記ドレイン端子及びソース端子の一方は、前記実装基板と電気的に接続され、
    前記ドレイン端子及びソース端子の他方並びにゲート端子は、前記マイクロストリップ線路とそれぞれ電気的に接続されていることを特徴とする請求項１に記載の電子部品。
  3. 前記薄膜は、前記実装基板を露出する開口部を有し、
    前記ドレイン端子及びソース端子の一方は、前記実装基板の前記開口部から露出した部分と電気的に接続されていることを特徴とする請求項２に記載の電子部品。
  4. 前記薄膜は窒化アルミニウムからなり、
    前記マイクロストリップ線路における前記薄膜と接する部分は、アルミニウムよりも仕事関数の高い材料により形成されていることを特徴とする請求項２又は３に記載の電子部品。
  5. 実装基板と、
    前記実装基板の上に形成され、比抵抗が１０10Ωｃｍ以上で且つ熱伝導率が１００Ｗ／ｍ・Ｋ以上の材料からなる薄膜と、
    前記薄膜の上に形成されたコプレーナ線路と、
    前記薄膜の上に実装された半導体チップとを備え、
    前記半導体チップは、半導体基板の上に形成され且つ前記半導体基板の主面と平行な方向に電子が走行するチャネル領域を含む半導体層及び前記半導体層の上に形成された複数の電極パッドを有し、
    前記各電極パッドは、前記コプレーナ線路とそれぞれ電気的に接続されていることを特徴とする電子部品。
  6. 前記薄膜は窒化アルミニウムからなり、
    前記コプレーナ線路を構成する材料のうち前記薄膜と接する材料は、アルミニウムよりも仕事関数の高い材料であることを特徴とする請求項５に記載の電子部品。
  7. 前記アルミニウムよりも仕事関数の高い材料は白金、パラジウム、金、ニッケル、クロム又はチタンであることを特徴とする請求項４又は６に記載の電子部品。
  8. 前記薄膜はダイヤモンド、ダイヤモンドライクカーボン、窒化アルミニウム及び炭化珪素のうちのいずれか１つからなる単層膜又は二つ以上が積層されてなる多層膜であることを特徴とする請求項１から３及び５のいずれか１項に記載の電子部品。
  9. 前記薄膜と前記実装基板との間に形成された中間層をさらに備えていることを特徴とする請求項８に記載の電子部品。
  10. 前記中間層は白金、パラジウム、ニッケル、クロム及びチタンのうちの少なくとも１つの材料からなることを特徴とする請求項９に記載の電子部品。
  11. 前記半導体層は、窒化物系半導体からなることを特徴とする請求項１から１０のいずれか１項に記載の電子部品。
  12. 前記半導体基板は、シリコンからなることを特徴とする請求項１から１１のいずれか１項に記載の電子部品。
JP2007011359A 2007-01-22 2007-01-22 電子部品 Pending JP2008177475A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007011359A JP2008177475A (ja) 2007-01-22 2007-01-22 電子部品

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007011359A JP2008177475A (ja) 2007-01-22 2007-01-22 電子部品

Publications (1)

Publication Number Publication Date
JP2008177475A true JP2008177475A (ja) 2008-07-31

Family

ID=39704260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007011359A Pending JP2008177475A (ja) 2007-01-22 2007-01-22 電子部品

Country Status (1)

Country Link
JP (1) JP2008177475A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200128263A (ko) * 2019-05-02 2020-11-12 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 감소된 emi를 가지는 hv 컨버터

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200128263A (ko) * 2019-05-02 2020-11-12 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 감소된 emi를 가지는 hv 컨버터
KR102614904B1 (ko) 2019-05-02 2023-12-15 알파 앤드 오메가 세미컨덕터 (케이맨) 리미티드 전력 반도체 패키지 및 이를 포함하는 고전압 컨버터

Similar Documents

Publication Publication Date Title
JP5632416B2 (ja) Ｉｉｉ−ｖ族トランジスタとｉｖ族縦型トランジスタを含む積層複合デバイス
JP5746245B2 (ja) Ｉｉｉ−ｖ族及びｉｖ族複合スイッチ
JP5526179B2 (ja) Ｉｉｉ−ｖ族トランジスタとｉｖ族横型トランジスタを含む積層複合デバイス
US9654001B2 (en) Semiconductor device
JP5457046B2 (ja) 半導体装置
US20090114948A1 (en) Semiconductor device
JP6043970B2 (ja) 半導体装置
CN102439713B (zh) 具有电隔离背表面的凸点自隔离的GaN晶体管芯片
JP2013501362A (ja) アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ
JP5643783B2 (ja) Ｉｉｉ−ｖ族トランジスタとｉｖ族ダイオードを含む積層複合デバイス
JP2021531655A (ja) エンハンスメント・モード及びデプレッション・モード・トランジスタの両者を有するモノリシック・マイクロ波集積回路
US8937317B2 (en) Method and system for co-packaging gallium nitride electronics
TW202101717A (zh) 用於三族氮化物元件的整合設計
US9165922B2 (en) Semiconductor device
WO2021132144A1 (ja) 半導体装置
JP2013197590A (ja) Ｉｉｉ−ｖ族及びｉｖ族複合ダイオード
US20230395455A1 (en) Semiconductor device, electronic device, and semiconductor device preparation method
JP2004319552A (ja) フリップチップ型対面電極ｈｅｍｔ
US20110180855A1 (en) Non-direct bond copper isolated lateral wide band gap semiconductor device
JP2008177475A (ja) 電子部品
JP6951311B2 (ja) 半導体装置
US10199347B2 (en) Semiconductor device
JP7379301B2 (ja) 半導体装置
CN117894836B (zh) 顶部具有热传递器件的高电子迁移率晶体管及其封装方法
US11881524B2 (en) Semiconductor device