JP6043970B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、活性領域の上に形成された配線と電極パッドとを有する横型の半導体装置に関する。
半導体装置の中でも、特に、ＩＩＩ−Ｖ族窒化物半導体、すなわち窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）及び窒化インジウム等の、一般式がＡｌｘＧａ１−ｘ−ｙＩｎｙＮ（但し、０≦ｘ≦１、０≦ｙ≦１）で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用される。さらに、上記混晶物は、これらへの応用のみならず、高い破壊電界と飽和電子速度という特長から、電子デバイスへ応用することも検討されている。
特に、半絶縁性基板の上に順次エピタキシャル成長したＡｌｘＧａ１−ｘＮ層（但し、０＜ｘ≦１）とＧａＮ層との界面に現われる二次元電子ガス（２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ：以下、２ＤＥＧと呼ぶ）を利用するヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ−ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＦＥＴと呼ぶ）は、高出力デバイスや高周波デバイスとして開発が進められている。このＨＦＥＴでは、キャリア供給層（Ｎ型ＡｌＧａＮショットキー層）からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給がある。その電子密度は１０１３ｃｍ−２を超え、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴと比べて１桁程度も大きい。このように、ＩＩＩ−Ｖ族窒化物半導体を用いたＨＦＥＴでは、ＧａＡｓ系ＨＦＥＴと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が１Ａ／ｍｍを超える素子が報告されている（非特許文献１参照）。さらに、ＩＩＩ−Ｖ族窒化物半導体は広いバンドギャップ（例えばＧａＮのバンドギャップは３．４ｅＶ）を有するため高い耐圧特性をも示し、ＩＩＩ−Ｖ族窒化物半導体を用いたＨＦＥＴではゲート・ドレイン電極間の耐圧を１００Ｖ以上とすることが可能である（非特許文献１参照）。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、ＩＩＩ−Ｖ族窒化物半導体を用いたＨＦＥＴを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
このように、ＩＩＩ−Ｖ族窒化物半導体装置は、活性領域のサイズをＳｉ半導体装置の３分の１〜１０分の１程度に縮小可能である。しかしながら、従来のＩＩＩ−Ｖ族窒化物半導体装置は、配線を接続するための電極パッドが占める面積が大きく、十分に小型化することができないという問題がある。特に大電流を流すパワーデバイスの用途では、電極パッドに接続するワイヤ径やリボンサイズは大きい方が望ましいため、電極パッドを小さくすることには限界がある。そこで、活性領域上に電極パッドを形成する、いわゆるパッドオンエレメント構造が検討されている（特許文献１参照）。
特開２００８−１７７５２７号公報
安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴの評価」信学技報、ＥＤ２００２−２１４，ＣＰＭ２００２−１０５（２００２−１０），ｐｐ．２９−３４
特許文献１に開示されたパッドオンエレメント構造では、パッドにワイヤやリボンなどの外部接続端子を接続する場合、下層の層間膜へのダメージ抑制が重要となる。特に、パワーデバイスでは大電流を印加するため、ワイヤやリボンのサイズが大きくなり、下層へのダメージが大きくなる。
図７は、ワイヤ接続領域に配線端を含む従来の半導体装置の配線レイアウト図である。同図に表されたレイアウト図では、半導体基板上の素子領域に電極層（図示せず）が配置され、当該電極層の上に第１配線層が配置され、第１配線層の上に第２配線層が配置され、第２配線層の上方にボンディングワイヤが配置されている。第１配線層には第１配線７０１が形成され、第２配線層には第２配線７０２が形成されている。上記電極層に形成された電極及び第１配線、第１配線及び第２配線、及び、第２配線及びボンディングワイヤは、それぞれ、電気的に接続されている。
ボンディングワイヤ接合領域の下方に第１配線の配線端を含む領域７５１が配置されている場合、第２配線７０２へのボンディングワイヤの接続に起因する応力ダメージは、第１配線の端近傍に集中し易い傾向にある。この傾向から、ボンディングワイヤ接合領域の下方には、第１配線の配線端を含まない領域７５２が配置されることが望ましい。これを実現する配線レイアウトとして、図８に示されたレイアウトが挙げられる。
図８は、ワイヤ接続領域に配線端を含まない従来の半導体装置の配線レイアウト図である。同図に表されたレイアウト図では、図７のレイアウトと同様に、電極層の上に第１配線層が配置され、第１配線層の上に第２配線層が配置され、第２配線層の上方にボンディングワイヤが配置されている。第１配線層には第１配線８０１が形成され、第２配線層には第２配線８０２が形成されている。
図８の配線レイアウトでは、第１配線８０１を非常に長く設定し、第１配線８０１の配線端を含まない領域８５２の上方でボンディングワイヤと接続される。しかし、この場合、第１配線の配線長はボンディングワイヤ接合領域の幅の２倍以上となっている。ＧａＮなどの横型デバイスにおいて、第１配線８０１の配線長が長くなると、デバイス全体のオン抵抗が大きくなるだけでなく、配線端ではソース電位の浮きや、ゲートリークによるゲート電位の低下が発生する。ゲート電位の低下により、ΔＶＧＳが低下することで、十分な最大電流が得られないという課題が発生する。
つまり、外部接続パッド下の配線が非連続に形成されている場合、非連続な部位に外部接続端子の接着時の荷重や超音波などの応力が集中し、ダメージを受け易い。
本発明は、上記課題に鑑みてなされたものであり、ハイパワー特性を確保しつつ外部接続パッド下の配線がダメージを受けないパッドオンエレメント構造を有する半導体装置を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板上の活性領域に形成された電極層と、電極層の上方に積層された第１配線層と、第１配線層の上方に積層された第２配線層とを備え、第１配線層は、電極層に含まれる素子電極と電気的に接続された複数の第１電極配線を含み、第２配線層は、複数の第１電極配線のいくつかと電気的に接続され、互いに並列配置された複数の第２電極配線を含み、第１配線層は、半導体基板を平面視した場合、複数の第１電極配線の一部が連続して配置されている第１領域と、複数の第１電極配線の一部が不連続に配置されている第２領域とを含み、複数の第２電極配線のそれぞれは、第１領域と第２領域とを、配線長手方向に沿って規則的に交互に覆うように配置され、第２領域の上方では外部接続端子が接合されず、第１領域の上方における第２電極配線の上方において外部接続端子が接合されることを特徴とする。
外部接続端子が第２配線層の上方にて接合される場合、第１配線層における当該接合部の下方では、当該接合による応力が発生する。この応力による第１配線層へのダメージは、第１電極配線が不連続に配置されている第２領域で集中し易く、当該接合部下方の第１電極配線が連続して配置される第１領域では低減される。上記構造により、外部接続端子のダメージを抑制することが可能となる。
さらに、第２電極配線は、第１領域と第２領域とを交互に覆う配置とし、第１領域の上方に選択的に外部接続端子のパッドを設けることで、隣接する２本の第２電極配線にわたって第１電極配線を延伸させることを回避できる。よって、第１電極配線の配線長を短縮することができ、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
また、第２領域は、複数の第１電極配線の、配線長手方向の配線端部が配置されており、第１領域は、複数の第１電極配線のうち、配線長手方向の配線連続部のみが配置されてもよい。
これにより、外部接続端子のダメージを抑制し、かつ、第１電極配線の配線長を最小限とする構造を実現することが可能となる。
また、電極層は、ゲート電極、ソース電極及びドレイン電極を含み、複数の第１電極配線は、ゲート電極と電気的に接続された第１ゲート電極配線と、ソース電極と電気的に接続された第１ソース電極配線と、ドレイン電極と電気的に接続された第１ドレイン電極配線とで構成され、第１ゲート電極配線は、第２領域内であって、第１ソース電極配線及び第１ドレイン電極配線の長手方向の配線端部に挟まれた範囲に配置されてもよい。
これにより、第１ソース電極配線及び第１ドレイン電極配線は、第１ゲート電極配線でチップサイズよりも小さく区切られる。よって、第１ソース電極配線及び第１ドレイン電極配線の長さが抑制され、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
また、さらに、第２配線層の上方に積層された電極パッド層を備え、外部接続端子は、電極パッド層のうち、電極パッド層と第２配線層とが上下方向において同電位となる領域のみで接合されてもよい。
第２配線層に直接外部接続端子を接合する場合、全ての第２電極配線に対して、外部接続端子の接合が必要となる。これに対して、上記構成によれば、同電位の第２電極配線同士を電極パッド層で接続することで、外部接続端子の本数を減少させることができる。さらに、第２配線層と電極パッド層とが上下方向において同電位となる電極パッド層の領域に外部接続端子と接合させる。これにより、接合領域の下方において第２配線層と電極パッド層との間に層間絶縁膜がない場合は、上記接合により第２配線層と電極パッド層とをコンタクトさせることが可能となる。また上記コンタクトによるダメージは考慮する必要がなくなる。また、第２配線層と電極パッド層との間に層間絶縁膜がある場合には、上記接合領域下方の第２配線層及び電極パッド層は同電位であるので、ダメージが特性に直接影響を及ぼすことはない。
また、複数の第２電極配線のそれぞれは、配線幅が異なる領域を有してもよい。
また、複数の第２電極配線のそれぞれでは、第１領域の上方における線幅の方が第２領域の上方における線幅よりも大きくてもよい。
第２電極配線のうち外部接続端子と接続しない領域では、接合に必要な配線幅を確保する必要はない。すなわち、第１電極配線における第２領域では、第２電極配線の配線幅を細くしてもよい。これにより、第１電極配線の配線長を短縮でき、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
本発明に係る半導体装置によれば、外部接続端子の接合部下方の配線がダメージを受けないので、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
図１は、本発明の実施の形態１に係る半導体装置の配線レイアウト図である。 図２は、本発明の実施の形態１に係る半導体装置の断面図である。 図３Ａは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｂは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｃは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｄは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｅは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｆは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図３Ｇは、本発明の実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。 図４Ａは、実施の形態１の第１の変形例に係る半導体装置の製造工程を説明する工程上面図である。 図４Ｂは、実施の形態１の第１の変形例に係る半導体装置の製造工程を説明する工程上面図である。 図５Ａは、実施の形態１の第２の変形例に係る半導体装置の製造工程を説明する工程上面図である。 図５Ｂは、実施の形態１の第２の変形例に係る半導体装置の製造工程を説明する工程上面図である。 図６Ａは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｂは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｃは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｄは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｅは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｆは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図６Ｇは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。 図７は、ワイヤ接続領域に配線端を含む従来の半導体装置の配線レイアウト図である。 図８は、ワイヤ接続領域に配線端を含まない従来の半導体装置の配線レイアウト図である。
（実施の形態１）
以下、本発明の第１の実施の形態について、図１〜図３Ｇを参照して説明する。
［半導体装置の構成］
図１は、本発明の実施の形態１に係る半導体装置の配線レイアウト図である。具体的には、電界効果トランジスタである窒化物半導体装置の第１配線層及び第２配線層のレイアウトの一例を示している。同図に示されるように、本実施の形態に係る半導体装置１には、第１ソース電極配線１０１、第１ドレイン電極配線１０２及び第１ゲート電極配線１０３が、後述する活性領域の上方であって第１配線層に形成されている。第１配線層は、トランジスタを構成ずるソース電極、ドレイン電極、及びゲート電極の上に形成されている。
また、第１配線層の上に第２配線層が積層されている。第２ソース電極配線１０４及び第２ドレイン電極配線１０５は、第２配線層に形成されている。
図２は、本発明の実施の形態１に係る半導体装置の断面図である。具体的には、図１のＡ−Ａ’における断面図を表している。図２に示されるように、本実施の形態に係る半導体装置１は、Ｓｉ基板２０１の上に、バッファ層２０２を介して、窒化物半導体層２０３が形成されている。窒化物半導体層２０３は、厚さが２．５μｍのアンドープＧａＮ層２０４と、厚さが５０ｎｍのアンドープＡｌＧａＮ層２０５とが基板側から順に形成されている。アンドープＧａＮ層２０４におけるアンドープＡｌＧａＮ層２０５との界面領域には、２次元電子ガス（２ＤＥＧ）が発生し、チャネル領域が形成されている。
窒化物半導体層２０３の上には、ソース電極２０７及びドレイン電極２０８が、互いに間隔をおいて形成されている。本実施の形態においては、コンタクト抵抗を低減するために、アンドープＡｌＧａＮ層２０５及びアンドープＧａＮ層２０４の一部が除去され、ソース電極２０７及びドレイン電極２０８がアンドープＡｌＧａＮ層２０５とアンドープＧａＮ層２０４との界面よりも下側に達するように形成されている。ソース電極２０７及びドレイン電極２０８は、チタン（Ｔｉ）、アルミニウム（Ａｌ）などの金属からなる。
ソース電極２０７とドレイン電極２０８の間の一部では、アンドープＡｌＧａＮ層２０５が幅１μｍにわたり膜厚が薄くなっており、その上に厚さが２００ｎｍのマグネシウム（Ｍｇ）がドープされたｐ型ＧａＮ層２１０が形成されている。ｐ型ＧａＮ層２１０の上には、パラジウム（Ｐｄ）、金（Ａｕ）、白金（Ｐｔ）、などからなるゲート電極２０９が形成されている。
ｐ型ＧａＮ層２１０とアンドープＡｌＧａＮ層２０５とによりＰＮ接合が形成される。これにより、ゲート電極２０９に印加する電圧が０Ｖの場合においても、アンドープＡｌＧａＮ層２０５及びアンドープＧａＮ層２０４中にｐ型ＧａＮ層２１０から基板側とドレイン電極側に空乏層が広がる。従って、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となる。
本実施形態の窒化物半導体装置は、図１に示すように、マルチフィンガの電界効果トランジスタ（ＦＥＴ）であり、ソース電極２０７、ゲート電極２０９及びドレイン電極２０８をユニットとすると、複数のユニットがドレイン電極２０８を中心に交互に反転して配置されているとみなすことができる。各ユニットのソース電極２０７同士、ゲート電極２０９同士及びドレイン電極２０８同士は、後で詳細に説明するように互いに電気的に接続されている。これにより、窒化物半導体装置のゲート幅をトータルとして大きくすることができ、大電流動作が可能なパワーデバイスを実現することができる。本実施の形態においては、窒化物半導体層２０３における一群のソース電極２０７及びドレイン電極２０８が形成された領域及びチャネル領域であって絶縁分離されていない領域を活性領域とする。ソース電極２０７、ドレイン電極２０８及びゲート電極２０９は、Ｓｉ基板２０１上の活性領域に配置された電極層に形成された素子電極である。
窒化物半導体層２０３および、ｐ型ＧａＮ層２１０、ゲート電極２０９の上には、ソース電極２０７及びドレイン電極２０８上の開口部を除いて膜厚３００ｎｍの窒化シリコン（ＳｉＮ）からなる絶縁膜２０６が形成されている。この絶縁膜２０６は、窒化物半導体層２０３の表面を安定化すると共に、後述する絶縁膜２１３から窒化物半導体層２０３へ水分が侵入することを防ぐために設けられている。
絶縁膜２０６の開口部を介して、ソース電極２０７及びドレイン電極２０８の上に、それぞれ、Ｔｉを密着バリア層としたＡｌ及びＴｉが積層された第１ソース電極配線１０１及び第１ドレイン電極配線１０２が形成されている。なお、前述したように、図２には図示されていない第１ゲート電極配線１０３を含め、第１ソース電極配線１０１及び第１ドレイン電極配線１０２は、第１配線層に形成された第１電極配線である。これらの電極の膜厚は２μｍであり、幅は下層のソース電極２０７またはドレイン電極２０８と同等かそれ以上である。ここで、第１ソース電極配線１０１は、隣接する２つのユニットのゲート電極２０９を覆うように形成され、その幅はドレイン電極側に広がるように形成されており、ゲート電極２０９に対する外部端子からのダメージを抑制するとともに、ソースフィールドプレートとしても機能する。
絶縁膜２０６と第１配線層の上には、絶縁膜２１１として、膜厚８００ｎｍのＳｉＮが形成されている。これは絶縁膜２０６と同様に、窒化物半導体層２０３への耐湿膜であると同時に、第１配線層と、さらに上層に形成する絶縁膜２１３との密着層として機能する。
絶縁膜２１１の上に膜厚５〜１０μｍのポリベンズオキサゾール（ＰＢＯ）が絶縁膜２１３として形成されている。この第１配線層上に形成された絶縁膜２１１及び絶縁膜２１３を、ここでは、第１層間絶縁膜２１４と称する。
第１層間絶縁膜２１４上に、その開口を介して第１ソース電極配線１０１の少なくとも一部と選択的に接続された第２ソース電極配線１０４が形成されている。図２では、ソース電極２０７と電気的に接続された第１ソース電極配線１０１上に第１層間絶縁膜２１４の開口が形成されている。これにより、第２ソース電極配線１０４は、この開口を介してソース電極２０７と電気的に接続されたソース電極と同電位の配線層となっている。第２ソース電極配線１０４及び第２ドレイン電極配線１０５は、チタン（Ｔｉ）からなる層と、銅（Ｃｕ）からなる層、ニッケル（Ｎｉ）からなる層で構成されている。Ｔｉの膜厚は１００ｎｍ〜５００ｎｍ、Ｃｕの膜厚は５ｕｍ、Ｎｉの膜厚は１ｕｍである。第２ソース電極配線１０４及び第２ドレイン電極配線１０５は、複数の第１電極配線のいくつかと電気的に接続され、互いに並列配置された第２電極配線である。
第２ソース電極配線１０４の上には、膜厚１０ｕｍ〜２０ｎｍのＰＢＯが第２層間絶縁膜２１６として形成されている。第２層間絶縁膜２１６の上に、その開口を介して、第２ソース電極配線１０４の少なくとも一部と選択的に接続された電極パッド層２１９が形成されている。図２では、ソース電極２０７と、第１ソース電極配線１０１を介して電気的に接続された第２ソース電極配線１０４の基板鉛直上に第２層間絶縁膜２１６の開口が形成されている。電極パッド層２１９は、この開口を介して第２ソース電極配線１０４と接続されている。これにより、電極パッド層２１９はソース電極と同電位のパッドとなっている。電極パッド層２１９は、Ｔｉ層と、Ｃｕ層２１７と、Ｎｉ層２１８とで構成されている。例えば、Ｔｉ層の膜厚は１００ｎｍ〜５００ｎｍ、Ｃｕ層２１７の膜厚は５μｍ、Ｎｉ層２１８の膜厚は１μｍである。このとき、Ｃｕ層２１７はビアフィリングメッキによって形成される。ビアフィリングメッキとは、抑制と促進との要素を添加剤などの形でメッキ液に含むことで、ビアを優先的にメッキするものであり、仕上がり形状は平坦化される。電極パッド層２１９の上には、ＰＢＯからなる保護膜２２０が形成されている。保護膜２２０の膜厚は５μｍ〜１０μｍである。
図１に示された配線レイアウトのように、第１ソース電極配線１０１及び第１ドレイン電極配線１０２を、第１ゲート電極配線１０３でチップサイズよりも小さく区切ることにより、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の長さが抑制される。第１ソース電極配線１０１及び第１ドレイン電極配線１０２が長いほど、Ｅｌｅｃｔｒｉｃ Ｍｉｇｒａｔｉｏｎ（ＥＭ）などの配線信頼性が悪化すると同時に、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の抵抗が高くなり、デバイス全体のオン抵抗が増大してしまう。さらに、第１ソース電極配線１０１では、第２配線層に形成された配線との接続から離れた配線端では、ソース電位の浮きが発生する。また、第１ソース電極配線１０１の下に存在するゲート電極２０９でも、ゲートリークによるゲート電位の低下が発生するため、各ユニット単位で考えた場合のゲート電極２０９とソース電極２０７との電位差ΔＶＧＳが、理想状態よりも小さくなり、十分な最大電流が得られないという課題が発生する。このため、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の配線長を短く区切り、かつ、ゲート電極を太い集約配線（第１ゲート電極配線１０３）で束ねることは、デバイス本来の特性を得る上で非常に重要となる。
また、第１ゲート電極配線１０３は、複数の第１ソース電極配線１０１及び複数の第１ドレイン電極配線１０２の長手方向の配線端部に挟まれた第２領域１５１に形成される。なお、第１ソース電極配線１０１と第１ドレイン電極配線１０２の配線端の位置は必ずしも揃っている必要はないが、規則的に形成されることが望ましい。これにより、配線毎の特性を一定とすることができる。
また、図１に表されたように、第１ゲート電極配線１０３は、チップ内の上下で位置をずらして配置されている。図１に表されたレイアウトが１チップに相当する場合、チップ横方向について、第１ソース電極配線１０１及び第１ドレイン電極配線１０２を第１ゲート電極配線１０３で２．５分割した構成としている。ここで、チップ上下に渡りこの分割量は一定であるが、第１ゲート電極配線１０３の位置は上下で異なる。つまり、左右方向に隣接する第１ゲート電極配線１０３の中間領域の上下方向に、当該隣接する第１ゲート電極配線１０３の上下の第１ゲート電極配線１０３が配置される。
図８に示された従来のレイアウトでは、第１配線８０１の長手方向中央部において２本の第２配線８０２が分割されている。このような構造の場合、第２配線８０２に影響する第１配線８０１の抵抗成分は、第２配線８０２と第１配線８０１とが接続される箇所から配線端までの距離に相当する抵抗成分である。これより、第１配線８０１の長さの約半分が上記抵抗成分に寄与することとなる。
これに対して、図１に示された本実施の形態のレイアウトでは、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の長手方向の中央上方に、第２ソース電極配線１０４または第２ドレイン電極配線１０５が位置する。このような構造の場合、第２ソース電極配線１０４及び第２ドレイン電極配線１０５に影響する第１ソース電極配線１０１及び第１ドレイン電極配線１０２の抵抗成分は、当該電極配線の約４分の１の長さに相当する抵抗成分である。即ち、図８に示された従来の半導体装置に比べて、本実施の形態に係る半導体装置１では、第１配線層に属する配線が第２配線層に属する配線に影響する配線抵抗を約半分に抑制することができる。
但し、図１に示された本実施の形態のレイアウトでは、第２ソース電極配線１０４及び第２ドレイン電極配線１０５の直下に、第１配線層に属する配線が連続的に形成された第１領域１５２と、第１配線層に属する配線が不連続的に形成された第２領域１５１とを含むこととなる。言い換えれば、第２領域１５１は、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の、配線長手方向の配線端部が配置されており、第１領域１５２は、第１ソース電極配線１０１及び第１ドレイン電極配線１０２のうち、配線長手方向の配線連続部のみが配置されている。第２領域１５１上に形成された第２配線層の配線であっても、当該配線の電位はどこでも同じであるため、当該配線に外部端子を接合する場合、第２領域１５１の下層へダメージを与えてしまう。そこで、本実施の形態では、第１ゲート電極配線１０３を、チップの上下でずらした配置としている。つまり、第２ソース電極配線１０４及び第２ドレイン電極配線１０５は、それぞれ、チップ上下方向に第２領域１５１と第１領域１５２と含む。そして、第１領域１５２のみにおいて、外部接続端子と第２ソース電極配線１０４及び第２ドレイン電極配線１０５とを接合することで、第１配線層の配線抵抗を抑えつつ、外部端子との接合ダメージを抑えることが可能となる。つまり、第２ソース電極配線１０４及び第２ドレイン電極配線１０５は、それぞれ、第１領域１５２と第２領域１５１とを、配線長手方向に向かって規則的に交互に覆うように配置されている。また、第２領域１５１の上方では外部接続端子が接合されず、第１領域１５２の上方における第２ソース電極配線１０４及び第２ドレイン電極配線１０５の上方において外部接続端子が接合される。
ここで、上記接合ダメージを検証した結果を説明する。外部端子の径が大きいほど接合領域の下層へ及ぼすダメージも大きくなる。６００ＶのＨＡＳＴにおいて、第２領域１５１へワイヤボンディングしたチップでは、接合ダメージのために、５個中５個のチップが数十時間で不良となった。これに対し、第１領域１５２へワイヤボンディングしたチップでは、５個のチップ全てが、１００時間以上経過しても不良とならなかった。上記不良原因は、いずれも第１配線層の配線が不連続となっている端面近傍の破壊であり、特に、第１配線層と第２配線層とを接続するコンタクト端部での破壊が顕著であった。これは、ボンディング時の荷重の集中、および超音波の振動を吸収できないために破壊されたものと推察される。一方、第１領域１５２へのボンディングの場合には、第１配線層の配線全体で荷重及び超音波を吸収するため、ボンディング時の破壊は発生し難い。以上から、ボンディングワイヤなどの外部接続端子の接合領域下方において、配線層の配線及び接続部は連続的な構造となっていることが重要である。
本実施形態では、第１ソース電極配線１０１及び第１ドレイン電極配線１０２を、それぞれ２．５分割した場合を例示したが、これに限られず、１．５分割以上で０．５ステップ刻みであればよい。この時、分割量が大きくなるほど、第１ソース電極配線１０１及び第１ドレイン電極配線１０２がチップ全体に及ぼすオン抵抗は小さくなる。但し、第１ゲート電極配線１０３が占有する領域だけ、チップ内の活性領域が小さくなるため、却ってチップ全体におけるゲート電極幅が低下し、オン抵抗の減少や最大電流の低下を生じる副作用が発生する。上記観点から、チップ全体として最も効率的な分割量を選ぶことが望ましい。
また、例えば、Ａｌからなるボンディングワイヤである外部端子と、第２ソース電極配線１０４及び第２ドレイン電極配線１０５を接続する際、第１ソース電極配線１０１及び第１ドレイン電極配線１０２の配線端の不連続な第２領域１５１の上方で接続すると、それぞれの配線端に応力が集中することで、第１層間絶縁膜２１４にダメージを生じ易い。このため、第１ソース電極配線１０１や第１ドレイン電極配線１０２上で、配線端のない連続な第１領域１５２の上方で外部端子が接続される。
なお、本実施の形態では、ソース電極２０７、ドレイン電極２０８及びゲート電極２０９を、それぞれ、第１ソース電極配線１０１、第１ドレイン電極配線１０２及び第１ゲート電極配線１０３に接続する、いわゆる裏打ち配線構造を例示したが、それぞれ裏打ち配線（第１ソース電極配線１０１、第１ドレイン電極配線１０２及び第１ゲート電極配線１０３）なしで構成してもよく、また、いずれか１つもしくは２つの裏打ち配線を有する構造としてもよい。
なお、図２において、Ｓｉ基板２０１における窒化物半導体層２０３と反対側の面（裏面）には、例えば、Ｔｉ、Ｃｒ、Ｎｉ、または、Ａｇなどからなる裏面電極２２１が形成されており、外部から基板に電位を与えることもできる。
［半導体装置の製造工程］
次に、本実施の形態に係る半導体装置の製造工程について説明する。
図３Ａ〜図３Ｇは、実施の形態１に係る半導体装置の製造工程を説明する工程上面図である。
まず、図３Ａは、図２のソース電極２０７に対応したソース電極３０１、ドレイン電極２０８に対応したドレイン電極３０２、及びゲート電極２０９に対応したゲート電極３０３の配線構造を表している。
次に、図３Ｂでは、ソース電極３０１、ドレイン電極３０２、及びゲート電極３０３の上に、第１配線層が積層される。第１配線層は、集約化されたゲート電極３０３に接続された第１ゲート電極配線３１３と、ソース電極３０１に接続された第１ソース電極配線３１１と、ドレイン電極３０２に接続された第１ドレイン電極配線３１２を含む。１ユニットとしてのトランジスタは、隣接するユニットと鏡面となるように規則的に設置され、そのソース電極、及びドレイン電極を共有することで、小さいチップ面積で大ゲート幅を実現している。ゲート電極３０３は、各ユニット単位では、図２にも示されるように、第１ソース電極配線３１１の下方に形成される。ゲート電極３０３は、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の配線端部で集約され、第１ゲート電極配線３１３を形成する。
具体的には、例えば、第１配線層に形成された電極配線の幅が１０〜１６ｕｍで形成され、電極配線の高さが２〜５ｕｍ程度のＡｌやＡｕで構成されている場合、当該電極配線と第２配線層の電極配線とが接続している箇所から配線端までの第１の距離が少なくとも１ｍｍ以内、もしくは、当該箇所から、第１配線層の当該電極配線と第２配線層の電極配線とが接続しているもう一方の箇所までの第２の距離が２ｍｍ以内であることが望ましい。さらに、上記第１の距離及び上記第２の距離が、それぞれ、０．５ｍｍ以内、及び１ｍｍ以内であれば、最大電流の低下を大幅に抑制することが可能となる。
また、図１でも示したように、第１ゲート電極配線３１３は、チップ内の左右で位置をずらして形成される。図３Ｂにおいても、チップ縦方向について、第１ソース電極配線３１１及び第１ドレイン電極配線３１２を、第１ゲート電極配線３１３で２．５分割した構成としている。
次に、図３Ｃでは、第１ゲート電極配線３１３、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の上に、第１層間絶縁膜２１４が形成される。図３Ｃでは第１層間絶縁膜２１４は図示しておらず、開口部３２１が明示されている。なお、後続する工程で、外部端子を、第１ソース電極配線３１１及び第１ドレイン電極配線３１２上であって配線端のない連続な領域の上方に接続する必要があるため、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の中央部に、開口部３２１を形成する必要がある。開口部３２１の長さは、外部端子接続に要する幅以上である。また、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の配線長は、外部接続端子に要する接合領域幅の２倍以上である。
本実施の形態に係る半導体装置がＧａＮなどのパワーデバイスである場合には、当該デバイスには高電圧が印加され大電流が流れるため、外部端子の接合領域の幅は数百μｍ以上に設定される。ボンディングワイヤの直径は、例えば、１５０μｍ〜３５０μｍを必要とする。典型的に、２５０μｍ径のＡｌボンディングワイヤが用いられる場合、接合領域の幅は４００μｍ〜５００μｍに広がる。これより、Ａｌボンディングワイヤの接合部の下方において第１配線層が配線端をもたない構造とするためには、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の配線長は、少なくとも４００μｍ〜５００μｍ以上である。さらに、この区切られた領域を有する第１ソース電極配線３１１及び第１ドレイン電極配線３１２は、少なくとも、例えばソース及びドレインといった異なる電位をもつ２本以上の第２の配線層（第２ソース電極配線及び第２ドレイン電極配線）と、上方から接続する必要がある。よって、第１ソース電極配線３１１及び第１ドレイン電極配線３１２の１本当りの配線長は、その接合領域を含めて所定の長さを確保する必要がある。よって、この所定の長さは、上記接合領域幅の２倍以上となるので、図３Ｃにおけるチップサイズの縦方向の幅が２．５〜３ｍｍであるとすると、最大の分割量は２．５分割程度となる。
次に、図３Ｄでは、第２配線層が第１層間絶縁膜２１４上に形成される。第２配線層は、その長手方向が第１ソース電極配線３１１及び第１ドレイン電極配線３１２と垂直な方向である第２ソース電極配線３３１及び第２ドレイン電極配線３３２を含む。第２ソース電極配線３３１は、ソース電極３０１と電気的に接続された第１ソース電極配線３１１と電気的に接続され、第２ドレイン電極配線３３２は、ドレイン電極３０２と電気的に接続された第１ドレイン電極配線３１２と電気的に接続される。第２ソース電極配線３３１及び第２ドレイン電極配線３３２は、これらが交互に並ぶように形成される。また、第２配線層には、ゲート電極３０３及び第１ゲート電極配線３１３と電気的に接続された第２ゲート電極配線３３３も形成される。
本実施の形態ではソース電極３０１及びドレイン電極３０２と電気的に接続された第２ソース電極配線３３１及び第２ドレイン電極配線３３２は、それぞれ、チップ内に少なくとも１つ配置される。また、左右のチップ間で、上記電極配線の配線幅は一定である。
次に、図３Ｅでは、第２層間絶縁膜２１６が形成される。図３Ｅでは第２層間絶縁膜２１６は図示しておらず、開口部３４１が明示されている。ソース電極３０１及びドレイン電極３０２と電気的に接続された第２ソース電極配線３３１及び第２ドレイン電極配線３３２の上の開口部３４１は、それぞれ、チップ内に少なくとも１つは配置され、開口部３４１の幅は、外部接続端子との接合に要する接合領域の幅以上である。
次に、図３Ｆでは、電極パッド層が第２層間絶縁膜２１６の上に形成される。ソース電極パッド３５１、ドレイン電極パッド３５２、及びゲート電極パッド３５３が、それぞれ、ソース電極３０１、ドレイン電極３０２、及びゲート電極３０３と電気的に接続されるように配置される。これらの電極パッドのサイズは、外部接続端子との接合に必要なサイズ以上である。上記電極パッドの表面は、Ｎｉで構成され、この上にボンディングワイヤ、リボンまたはクリップ等が接合され、他基板と接続される。ここで、Ｎｉは、Ａｌボンディングワイヤ及びＡｌリボンとの密着性、バリア性及び信頼性に優れる。
最後に、図３Ｇでは、保護膜２２０が形成される。図３Ｇでは、保護膜２２０は図示しておらず、開口部３６１、３６２及び３６３が明示されている。外部接続端子と接合される領域のみに上記開口部が形成され、それ以外の領域は保護膜２２０で覆われる方がチップの信頼性及び封止樹脂との密着性の観点から望ましい。なお、十分な信頼性及び封止樹脂との密着性を確保することが可能な状況であれば、保護膜２２０は必ずしも必要ではない。また、保護膜２２０を用いる場合であっても、上記電極パッド層より小さい範囲であれば、開口部はより大きくても構わない。
なお、本実施の形態では、絶縁膜２１３、第２層間絶縁膜２１６及び保護膜２２０としてＰＢＯを用いた例を示したが、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ＳＵ−８及びＡＬ−Ｘ２などの有機膜を用いてもよい。また、絶縁膜２１３と第２層間絶縁膜２１６及び保護膜２２０は、必ずしも同一材料である必要はなく、これらの組み合わせであってもよい。これにより、各材料の特性を活かした膜形成を行うこともできる。また、これらの有機膜はスピン塗布により形成できるため、凹部の埋め込みが容易であり、層間絶縁膜の上面を容易に平坦化できる。また、上記層間絶縁膜の開口部は、リソ工程によって形成されることが好ましいが、ＳｉＯ２等をハードマスクとして利用したドライエッチング法で形成してもよい。有機材料は材料種によって、透水性、耐湿性が大きく異なる。例えば、ポリイミドは吸湿性を有するために、絶縁膜が膨張し、亀裂の発生及び水分による半導体装置の信頼性低下が懸念される。このような場合は、ポリイミド上にＳｉＮ等の耐水性の膜を形成することが好ましく、開口部はドライエッチング法によって形成することが好ましい。
また、絶縁膜２１１はＳｉＮ単層で形成しているが、信頼性の観点から、例えば、ＳｉＮ上にＳｉＯ２、その上にさらにＳｉＮを形成するような複数層による無機膜の構成としてもよい。この時、ＳｉＮは水分による半導体装置の劣化を抑える効果を有し、ＳｉＯ２は電界緩和とともに、凹型の反りを抑制する効果を有する。また、逆に絶縁膜２１１をなくし、第１層間絶縁膜２１４は有機膜による絶縁膜２１３のみとしてもよい。
また、絶縁膜２０６及び２１１は、ＳｉＮであるが、ＳｉＯ２などの絶縁膜であってもよい。ただし、いずれかは、耐湿性に優れたＳｉＮであることが望ましい。ＳｉＮ及びＳｉＯ２等の膜はプラズマＣＶＤ法によって形成すればよい。
また、第１層間絶縁膜２１４の開口部は、前述のようにリソ工程によって形成することが望ましいが、ＰＢＯやＢＣＢはハードベークにより現像後よりも開口部が広がる傾向にある。この時、開口部と、当該開口部に隣接する開口部との距離が、隣接する第１ソース電極配線１０１の距離よりも短くなることがある。この隣接する開口部間の距離のうち、最も短い距離をＳ（ｍ）、第１層間絶縁膜の絶縁破壊電圧をＡ（Ｖ／ｍ）とすると、耐圧Ｖ（Ｖ）以上を満たすには、少なくともＳ≧Ｖ／Ａを満たさなければならない。パワーデバイスの耐圧の１つの指標として、６００Ｖを満たすためには、Ｓ≧６００／Ａである。本実施の形態では、耐圧１０００Ｖを目標としている。ここで、ＰＢＯの絶縁破壊耐圧が２５０Ｖ／μｍであり、Ｓを５μｍ以上となるようにするため、絶縁膜２１３の膜厚を１０μｍとしている。ただし実際には、絶縁膜２１１の絶縁破壊耐圧も考慮に入れて、絶縁膜２１３の膜厚をさらに薄膜化してもよい。
また、同様に、第２層間絶縁膜２１６の膜厚も規定することができる。本実施の形態の場合、絶縁膜２１３の膜厚を１０μｍとしたが、具体的には、第２配線層とその上層の電極パッド層との間の近接距離が、規定した絶縁破壊電圧を満たす膜厚となっていればよい。
また、ソース電極２０７及びドレイン電極２０８として、Ｔｉ及びＡｌを使用した例を示したが、代替材料もしくは追加材料として、Ｎｉ、Ａｕ、バナジウム（Ｖ）及びハフニウム（Ｈｆ）を使用してもよい。これらはリフトオフ法やドライエッチング法によって形成するとよい。
また、ソース電極２０７及びドレイン電極２０８は、アンドープＡｌＧａＮ層２０５とアンドープＧａＮ層２０４との界面よりも下側に達するように形成する例を示したが、アンドープＡｌＧａＮ層２０５上にオーミック接続する構成としてもよい。
また、ゲート電極２０９は、Ｐｄ及びＡｕで構成されているが、代替材料もしくは追加材料として、Ｎｉ、Ｔｉ、Ａｌ及びＨｆなどを用いてもよい。これらはリフトオフ法やドライエッチング法によって形成するとよい。
また、第１配線層の導電層をＡｌで構成する例を示したが、当該導電層は、純Ａｌだけでなく、Ｓｉ及びＣｕなどを含んだＡｌ合金でもよい。
また、第１配線層は、Ｔ１からなる密着バリア層、Ａｌからなる導電層、及びＴｉからなる上層のバリア層で構成される例を示したが、上層のバリア層はなくてもよい。さらに、Ｔｉの代わりに、タンタル（Ｔａ）、Ｎｉ、ＴｉＮ及びＴａＮなどを用いる構成としてもよく、Ａｌの代わりに、Ｃｕ及びＡｕを用いる構成としても良い。Ａｌの方がコスト及び加工性において有利であるが、Ａｕ及びＣｕと比べて、ＥＭの観点で不利となる。これらのメタルはメッキ法やスパッタ法によって形成するとよい。
また、図２に示されるように、外部接続端子は、電極パッド層２１９のうち、電極パッド層２１９と第２配線層とが上下方向において同電位となる領域のみで接続されることが望ましい。第２配線層に直接外部接続端子を接合する場合、全ての第２ソース電極配線１０４及び第２ドレイン電極配線１０５に対して外部接続端子の接合が必要となる。これに対して、第２ソース電極配線１０４同士または第２ドレイン電極配線１０５同士を電極パッド層２１９で接続することで、外部接続端子の本数を減少させることができる。さらに、第２配線層と電極パッド層２１９とが上下方向において同電位となる電極パッド層２１９の領域に外部接続端子と接合させる。これにより、接合領域の下方において第２配線層と電極パッド層２１９との間に層間絶縁膜がない場合は、上記接合により第２配線層と電極パッド層２１９とをコンタクトさせることが可能となる。また上記コンタクトによるダメージは考慮する必要がなくなる。また、第２配線層と電極パッド層２１９との間に層間絶縁膜がある場合には、上記接合領域下方の第２配線層及び電極パッド層２１９は同電位であるので、ダメージが特性に直接影響を及ぼすことはない。
また、第２配線層及び電極パッド層は、それぞれ、下層との密着性を確保するため、Ｔｉを利用した例を示したが、代替材料もしくは追加材料、組み合わせ材料として、Ｔａ、ＴａＮ、ＴｉＮ及びＮｉなどを使用しても良い。密着性を確保するための層は、下層絶縁膜との密着性向上目的だけでなく、導電膜の拡散防止膜であることが望ましい。
また、第２配線層は、Ｃｕを利用した例を示したが、代替材料もしくは追加材料として、Ａｕ及びＡｌなどを使用しても良い。
電極パッド層は、外部接続端子、特に、ワイヤボンディングやリボンボンディング時の端子密着性向上の観点から電極パッド層の上面は平坦であることが望ましい。よって、メッキ時に添加剤の追加によってビアを優先的に埋めることができるビアフィリングメッキが可能なＣｕを、少なくとも構成に含むことが望ましい。本実施の形態では、Ｃｕ層２１７に、Ｔｉ＋Ｃｕビアフィリングメッキを施した例を示した。また、第２配線層にもＣｕビアフィリングメッキを施してもよい。
また、第２配線層は、第２層間絶縁膜２１６との密着性確保及びＣｕ拡散バリア層としてＮｉを利用してもよい。このＮｉの形成法は、電極パッド層の下層をメッキで形成するのと連続でメッキ法により形成することが望ましい。また、Ｎｉは導電率としては高くないため、Ｎｉ膜厚が大きくなるとコンタクト抵抗増加要因となる。そのため、Ｎｉの膜厚は薄い方が望ましく、フラッシュメッキと呼ばれるような少なくとも１μｍ以下の膜厚で数十ｎｍ〜５００ｎｍの膜厚であることが望ましい。また、このＮｉの光沢度は１以上とすることが望ましい。具体的には、Ｎｉメッキの建浴液に光沢剤を追加することが望ましく、Ｓｕｌｆａｍａｔｅ酸浴よりもＷａｔｔ浴とすることが望ましい。上層の第２層間絶縁膜２１６が感光性材料の場合、厚膜材料の現像となるため、下層材料の光沢度が低いと、現像残り不良が多発するため、第２配線層の最表面の光沢性を上げることが望ましい。
また、電極パッド層２１９は、最表面にＮｉ層２１８を利用する構成としたが、この形成法は、下層のＣｕ層２１７をメッキで形成するのと連続でメッキ法により形成することが望ましい。これは、外部接続端子の接続種がワイヤ、リボン及びクリップの構成材料であるＡｌである場合、電極パッド層２１９の最表面には、ＮｉまたはＡｇが形成されることが望ましい。ワイヤ、リボン及びクリップの構成材料がＡｕ及びＣｕである場合、電極パッド層２１９の最表面には、Ａｕが形成されることが望ましい。
また、第１配線層の膜厚は、２μｍと比較的大きな膜厚としたが、これは各電極配線で生じる抵抗成分との関係により薄膜とすることが可能である。また、薄膜化により、デバイス全体として生じる段差を低減することができるため、ワイヤボンディングの密着性を向上できる。各電極配線の抵抗成分は、第２配線層に形成される各電極配線の線幅、すなわち第１配線層に形成される各電極配線の抵抗成分長で決定される。第２配線層に形成される各電極配線の線幅が小さく、第１配線層に形成される各電極配線の抵抗成分長が短く、また同時に見かけ上の電極配線本数が増加するほど、第１配線層に形成される電極配線の抵抗は小さくなる。このため、第１配線層の膜厚を低減することができる。
また、同様に、第２配線層に形成される各電極配線の抵抗は、自身の配線幅及び膜厚以外に、電極パッド層２１９の形状に依存する。このため、第２配線層の膜厚は、デバイス全体のオン抵抗値との兼ね合いで決定される。
また、電極パッド層２１９の膜厚は、フリップチップのように外部基板への接合面積が大きい場合は膜厚を大きくする必要性は少ないが、パッドの一部にワイヤボンディングする等の場合、接合部からのシート抵抗がオン抵抗に直接影響するため、膜厚は大きくする必要がある。
また、本実施の形態では、電極パッド層２１９が外部接続端子と接合される例を記載したが、第２配線層と外部接続端子とを直接接続してもよい。この場合、第２配線層の全ての電極配線が外部接続端子と接続されるか、もしくは、外部接続端子と接続されたパッドと電気的に接続される必要があり、例えば、チップ外周部で接続されるなどが望ましい。
また、本実施の形態では、裏面電極２２１は、Ａｕ及びＳｎで構成されているが、代替材料もしくは追加材料として、Ｔｉ、Ｃｒ、Ｎｉ及びＡｇなどを用いてもよい。これらはスパッタ法、蒸着法などによって形成するとよい。
また、ソース電極２０７と裏面電極２２１とがＳｉ基板２０１を介して電気的に接続される構成でもよい。また、Ｓｉ基板２０１を導電性として、バッファ層２０２を貫通してソース電極２０７と裏面電極２２１とが接続される構成としてもよい。
なお、本実施の形態では、図３Ａ及び図３Ｂに示されるように、チップ中央部の非活性領域部であって、ソース電極３０１及びドレイン電極３０２の長手方向と平行な方向に、ゲート電極３０３及び第１ゲート電極配線３１３の集約配線を設けることで、チップ左右にあるゲート電極３０３を集約しているが、当該集約配線のレイアウトはこれに限られない。
図４Ａおよび図４Ｂは、実施の形態１の第１の変形例に係る半導体装置の製造工程を説明する工程上面図である。図４Ａおよび図４Ｂに表されたように、ゲート電極４０３及び第１ゲート電極配線４１３の集約配線を、チップ外周部に配置してもよい。
また、本実施の形態では、図３Ａ及び図３Ｂに示されるように、チップ左下部及び右上部には、ゲート電極３０３及び第１ゲート電極配線３１３の集約配線が配置されていない。これは、配線長が長い第１ソース電極配線３１１の下に形成されたゲート電極３０３の配線抵抗は、配線の中央部で最大となるのに対し、配線長が短い第１ソース電極配線３１１の場合にはゲート電極３０３の配線端を開放することで、ゲート電極３０３の配線抵抗を一致させるためである。これにより、チップ全体の信号の伝達速度を一定化させることができるという観点から、高周波素子として望ましい。しかし、集約配線のレイアウトはこれに限られない。
図５Ａおよび図５Ｂは、実施の形態１の第２の変形例に係る半導体装置の製造工程を説明する工程上面図である。図５Ａおよび図５Ｂに表されたように、上述した配線抵抗の一定化を必要としない場合には、全配線端をゲート電極５０３及び第１ゲート電極配線５１３で囲む構造としてもよい。
外部接続端子が第２配線層の上方にて接合される場合、第１配線層における当該接合部の下方では、当該接合による応力が発生する。この応力による第１配線層へのダメージは、第１電極配線が不連続に配置されている第２領域１５１で集中し易く、当該接合部下方の第１電極配線が連続して配置される第１領域１５２では低減される。
本実施の形態に係る半導体装置１の構成によれば、外部接続端子のダメージを抑制することが可能となる。さらに、第２電極配線は、第１領域１５２と第２領域１５１とを交互に覆う配置とし、第１領域１５２の上方に選択的に外部接続端子のパッドを設けることで、隣接する２本の第２電極配線にわたって第１電極配線を延伸させることを回避できる。よって、第１電極配線の配線長を短縮することができ、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
（実施の形態２）
以下、本発明の実施の形態２について、実施の形態１との差異を中心に説明する。
図６Ａ〜図６Ｇは、本発明の実施の形態２に係る半導体装置の製造工程を説明する工程上面図である。なお、本実施の形態に係る半導体装置の断面の構成は、実施の形態１と同様である。
まず、図６Ａは、図２のソース電極２０７に対応したソース電極６０１、ドレイン電極２０８に対応したドレイン電極６０２、及びゲート電極２０９に対応したゲート電極６０３の配線構造を表している。
次に、図６Ｂでは、集約化されたゲート電極６０３に対する裏打ちとして、第１配線層に第１ゲート電極配線６１３が形成される。また、ソース電極６０１に対する裏打ちとして、第１配線層に第１ソース電極配線６１１が形成される。また、ドレイン電極６０２に対する裏打ちとして、第１配線層に第１ドレイン電極配線６１２が形成される。ゲート電極６０３は、各ユニット単位では、第１ソース電極配線６１１の下方に形成される。第１ゲート電極配線６１３は、第１ソース電極配線６１１及び第１ドレイン電極配線６１２の配線端部で集約される。
また、第１ゲート電極配線６１３は、チップの左右で位置をずらして形成される。
なお、本実施の形態では、ゲート電極６０３、ソース電極６０１及びドレイン電極６０２を、それぞれ、第１配線層で裏打ちする構造で構成したが、それぞれ裏打ち配線なしで構成してもよく、あるいは、いずれかの１つ、もしくは２つが裏打ち配線を有する構造としてもよい。
次に、図６Ｃでは、第１ゲート電極配線６１３、第１ソース電極配線６１１及び第１ドレイン電極配線６１２の上に、第１層間絶縁膜２１４が形成される。図６Ｃでは、第１層間絶縁膜２１４は図示しておらず、開口部６２１が明示されている。なお、後続する工程で、外部端子を、第１ソース電極配線６１１及び第１ドレイン電極配線６１２上であって配線端のない連続な領域の上方に接続する必要があるため、第１ソース電極配線６１１及び第１ドレイン電極配線６１２の中央部に、開口部６２１を形成する必要がある。開口部６２１の長さは、外部端子接続に要する幅以上である。また、第１ソース電極配線６１１及び第１ドレイン電極配線６１２の配線長は、外部接続端子に要する接合領域幅以上である。
次に、図６Ｄでは、第２配線層が第１層間絶縁膜２１４の上に形成される。第２配線層は、その長手方向が第１ソース電極配線６１１及び第１ドレイン電極配線６１２と垂直な方向である第２ソース電極配線６３１及び第２ドレイン電極配線６３２を含む。第２ソース電極配線６３１は、ソース電極６０１と電気的に接続された第１ソース電極配線６１１と電気的に接続され、第２ドレイン電極配線６３２は、ドレイン電極６０２と電気的に接続された第１ドレイン電極配線６１２と電気的に接続される。第２ソース電極配線６３１及び第２ドレイン電極配線６３２は、これらが交互に並ぶように形成される。また、第２配線層には、ゲート電極６０３及び第１ゲート電極配線６１３と電気的に接続された第２ゲート電極配線６３３も形成される。
本実施の形態では、ソース電極６０１及びドレイン電極６０２と電気的に接続された第２ソース電極配線６３１及び第２ドレイン電極配線６３２は、それぞれ、チップ内に少なくとも１つは、外部接続端子に要する幅以上で配置される。また、第２ソース電極配線６３１及び第２ドレイン電極配線６３２は、それぞれ、チップの左右で配線幅が異なる。具体的には、下層において配線端部を含む不連続な第２領域１５１を有する部分では、配線幅は細く、下層において配線の連続した第１領域１５２で構成された部分では、配線幅は太くなる。
次に、図６Ｅでは、第２層間絶縁膜２１６が形成される。図６Ｅでは第２層間絶縁膜２１６は図示しておらず、開口部６４１が明示されている。ソース電極６０１及びドレイン電極６０２と電気的に接続された第２ソース電極配線６３１及び第２ドレイン電極配線６３２の上の開口部６４１は、それぞれ、チップ内に少なくとも１つは配置され、開口部６４１の幅は、外部接続端子との接合に要する接合領域の幅以上である。
次に、図６Ｆでは、電極パッド層が第２層間絶縁膜２１６の上に形成される。ソース電極パッド６５１、ドレイン電極パッド６５２、及びゲート電極パッド６５３が、それぞれ、ソース電極６０１、ドレイン電極６０２、及びゲート電極６０３と電気的に接続されるように配置される。これらの電極パッドのサイズは、外部接続端子との接合に必要なサイズ以上である。上記電極パッドの表面は、Ｎｉで構成され、この上にボンディングワイヤ、リボンまたはクリップ等が接合され、他基板と接続される。ここで、Ｎｉは、Ａｌボンディングワイヤ及びＡｌリボンとの密着性、バリア性及び信頼性に優れる。
次に、図６Ｇでは、保護膜２２０が形成される。図６Ｇでは、保護膜２２０は図示しておらず、開口部６６１、６６２及び６６３が明示されている。外部接続端子と接合される領域のみに上記開口部が形成され、それ以外の領域は保護膜２２０で覆われる方がチップの信頼性及び封止樹脂との密着性の観点から望ましい。なお、十分な信頼性及び封止樹脂との密着性を確保することが可能な状況であれば、保護膜２２０は必ずしも必要ではない。また、保護膜２２０を用いる場合であっても、上記電極パッド層より小さい範囲であれば、開口部はより大きくても構わない。
以上、本実施の形態によれば、第２ソース電極配線６３１及び第２ドレイン電極配線６３２のそれぞれでは、第１領域１５２の上方における線幅の方が第２領域１５１の上方における線幅よりも大きい。よって、第２ソース電極配線６３１及び第２ドレイン電極配線６３２のうち外部接続端子と接続しない領域では、接合に必要な配線幅を確保する必要はない。すなわち、第２領域１５１の上方の第２ソース電極配線６３１及び第２ドレイン電極配線６３２の配線幅を細くしてもよい。これにより、第１ソース電極配線６１１及び第１ドレイン電極配線６１２の配線長を短縮でき、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
以上、本発明の半導体装置について、実施の形態に基づいて説明してきたが、本発明に係る半導体装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。
なお、本発明の半導体装置は、窒化物半導体で構成されるトランジスタを備えるものに限定されず、窒化物半導体を含まない電界効果トランジスタを備える形態、または、ダイオード型の形態であってもよい。
本発明に係る半導体装置は、特に、民生機器の電源回路等においてパワーデバイスとして用いられる窒化物半導体装置等として有用である。
１ 半導体装置
１０１，３１１，４１１，５１１，６１１ 第１ソース電極配線
１０２，３１２，４１２，５１２，６１２ 第１ドレイン電極配線
１０３，３１３，４１３，５１３，６１３ 第１ゲート電極配線
１０４，３３１，６３１ 第２ソース電極配線
１０５，３３２，６３２ 第２ドレイン電極配線
１５１ 第２領域
１５２ 第１領域
２０１ Ｓｉ基板
２０２ バッファ層
２０３ 窒化物半導体層
２０４ アンドープＧａＮ層
２０５ アンドープＡｌＧａＮ層
２０６，２１１，２１３ 絶縁膜
２０７，３０１，４０１，５０１，６０１ ソース電極
２０８，３０２，４０２，５０２，６０２ ドレイン電極
２０９，３０３，４０３，５０３，６０３ ゲート電極
２１０ ｐ型ＧａＮ層
２１４ 第１層間絶縁膜
２１６ 第２層間絶縁膜
２１７ Ｃｕ層
２１８ Ｎｉ層
２１９ 電極パッド層
２２０ 保護膜
２２１ 裏面電極
３２１，３４１，３６１，３６２，３６３，６２１，６４１，６６１，６６２，６６３ 開口部
３３３，６３３ 第２ゲート電極配線
３５１，６５１ ソース電極パッド
３５２，６５２ ドレイン電極パッド
３５３，６５３ ゲート電極パッド
７０１，８０１ 第１配線
７０２，８０２ 第２配線
７５１，７５２，８５１，８５２ 領域

Claims (6)

  1. 半導体基板上の活性領域に形成された電極層と、
    前記電極層の上方に積層された第１配線層と、
    前記第１配線層の上方に積層された第２配線層とを備え、
    前記第１配線層は、前記電極層に含まれる素子電極と電気的に接続された複数の第１電極配線を含み、
    前記第２配線層は、前記複数の第１電極配線のいくつかと電気的に接続され、互いに並列配置された複数の第２電極配線を含み、
    前記第１配線層は、前記半導体基板を平面視した場合、前記複数の第１電極配線の一部が連続して配置されている第１領域と、前記複数の第１電極配線の一部が不連続に配置されている第２領域とを含み、
    前記複数の第２電極配線のそれぞれは、前記第１領域と前記第２領域とを、配線長手方向に沿って規則的に交互に覆うように配置され、
    前記第２領域の上方では外部接続端子が接合されず、前記第１領域の上方における前記第２電極配線の上方において前記外部接続端子が接合される
    半導体装置。
  2. 前記第２領域は、前記複数の第１電極配線の、配線長手方向の配線端部が配置されており、
    前記第１領域は、前記複数の第１電極配線のうち、配線長手方向の配線連続部のみが配置されている
    請求項１に記載の半導体装置。
  3. 前記電極層は、ゲート電極、ソース電極及びドレイン電極を含み、
    前記複数の第１電極配線は、前記ゲート電極と電気的に接続された第１ゲート電極配線と、前記ソース電極と電気的に接続された第１ソース電極配線と、前記ドレイン電極と電気的に接続された第１ドレイン電極配線とで構成され、
    前記第１ゲート電極配線は、前記第２領域内であって、前記第１ソース電極配線及び前記第１ドレイン電極配線の長手方向の前記配線端部に挟まれた範囲に配置されている
    請求項２に記載の半導体装置。
  4. さらに、
    前記第２配線層の上方に積層された電極パッド層を備え、
    前記外部接続端子は、前記電極パッド層のうち、前記電極パッド層と前記第２配線層とが上下方向において同電位となる領域のみで接合される
    請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記複数の第２電極配線のそれぞれは、配線幅が異なる領域を有する
    請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記複数の第２電極配線のそれぞれでは、前記第１領域の上方における線幅の方が前記第２領域の上方における線幅よりも大きい
    請求項５に記載の半導体装置。
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