KR20220022779A - 복수개의 패턴들을 포함하는 반도체 소자 - Google Patents

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Abstract

본 발명의 반도체 소자는 제1 패턴; 상기 제1 패턴과 이격되어 배치된 라인 형태의 제2 패턴; 및 상기 제1 패턴과 상기 제2 패턴 사이에 상기 제1 패턴 및 상기 제2 패턴과 이격되어 배치됨과 아울러 상기 제2 패턴과 평행한 라인 형태의 어시스트(assist) 패턴을 포함하되, 상기 어시스트 패턴의 일단부는 상기 제1 패턴과 연결되어 있다.

Description

복수개의 패턴들을 포함하는 반도체 소자{semiconductor device including patterns}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 복수개의 패턴들을 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 복수개의 패턴들을 포함할 수 있다. 반도체 소자가 고집적화됨에 따라 노광 공정(exposure process)에서 광의 간섭 현상에 의해 복수개의 패턴들은 서로 붙는 현상이 발생한다. 예컨대, 복수개의 패턴들이 배선 패턴일 경우, 복수개의 패턴들은 서로 붙어 쇼트(단락) 현상이 발생할 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 복수개의 패턴들이 서로 붙지 않아 소자 신뢰성이 형성된 반도체 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 금속 배선 패턴 영역 및 상기 제1 금속 배선 패턴 영역과 이격되어 배치된 제2 금속 배선 패턴 영역을 포함한다. 상기 제1 금속 배선 패턴 영역은 제1 패턴을 포함하고, 상기 제2 금속 배선 패턴 영역은 상기 제1 패턴과 이격되어 배치된 라인 형태의 제2 패턴을 포함한다. 상기 제1 금속 배선 패턴 영역의 내부에는 상기 제1 패턴과 상기 제2 패턴 사이에 상기 제1 패턴 및 상기 제2 패턴과 이격되어 배치됨과 아울러 상기 제2 패턴과 평행한 라인 형태의 어시스트(assist) 패턴이 위치하고, 상기 어시스트 패턴의 일단부는 상기 제1 패턴과 연결되어 있다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 금속 배선 패턴 영역; 및 상기 제1 금속 배선 패턴 영역과 이격되어 배치되고, 라인 형태의 제2 패턴을 포함하는 제2 금속 배선 패턴 영역을 포함한다. 상기 제1 금속 배선 패턴 영역은, 제1 패턴을 포함하는 제1 서브 패턴 영역, 및 상기 제1 서브 패턴 영역과 인접하여 배치된 제2 서브 패턴 영역을 포함한다. 상기 제2 서브 패턴 영역은 상기 제2 패턴과 평행하게 배치됨과 아울러 상기 제1 패턴과 연결된 라인 형태의 어시스트(assist) 패턴을 포함한다.
또한, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 제1 금속 배선 패턴 영역; 및 상기 제1 금속 배선 패턴 영역과 이격되어 배치된 제2 금속 배선 패턴 영역을 포함한다. 상기 제1 금속 배선 패턴 영역은 블록 형태로 구성된 제1 패턴을 포함한다. 상기 제2 금속 배선 패턴 영역은 상기 제1 패턴과 이격되어 제1 방향으로 배치된 제2 패턴을 포함하고, 상기 제2 패턴은 상기 제1 방향과 수직인 제2 방향으로 서로 떨어져 배치된 라인 형태의 복수개의 서브 패턴들을 포함한다.
상기 제1 금속 배선 패턴 영역의 내부에는 상기 제1 패턴과 상기 제2 패턴 사이에 상기 제1 방향으로 배치된 어시스트(assist) 패턴을 포함하되, 상기 어시스트 패턴은 상기 제1 방향으로 상기 서브 패턴들과 평행하게 배치되고 상기 제2 방향으로 서로 떨어진 배치된 라인 형태의 복수개의 서브 어시스트 패턴들을 포함하고, 상기 서브 어시스트 패턴들은 상기 제1 패턴과 연결되어 있다.
본 발명의 반도체 소자는 제1 금속 배선 패턴 영역에 위치하는 제1 패턴, 제2 금속 배선 패턴 영역에 위치하는 제2 패턴, 및 제1 금속 배선 패턴 영역의 내부의 제1 패턴 및 제2 패턴 사이에 위치하는 어시스트(assist) 패턴을 포함한다. 이에 따라, 본 발명의 반도체 소자는 어시스트 패턴으로 인해 서로 붙지 않는 제1 패턴과 제2 패턴을 포함하여 소자 신뢰성을 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를설명하기 위한 레이아웃도(layout view)들이다.
도 3 내지 도 5는 각각 도 1의 III-III', IV-IV' 및 V-V'에 따른 반도체 소자의 요부 단면도들이다.
도 6 및 도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
도 8 내지 도 10는 각각 도 6의 VIII-VIII', IX-IX' 및 X-X'에 따른 반도체 소자의 요부 단면도들이다.
도 11 및 도 12은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
도 13 내지 도 15는 각각 도 11의 XIII-XIII', XIV-XIV' 및 XV-XV'에 따른 반도체 소자의 요부 단면도들이다.
도 16 및 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
도 18 내지 도 20는 각각 도 16의 XVIII-XVIII', XIX-XIX' 및 XX-XX'에 따른 반도체 소자의 요부 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 이하 실시예들은 별도로 설명하나 실시예들중 하나 또는 복수개 조합하여도 본 발명을 구성할 수 있다.
(실시예 1)
도 1 및 도 2는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
구체적으로, 도 2는 반도체 소자(10-1)을 설명하기 위한 도 1의 일부 영역의 도면이다. 도 1 및 도 2에서, X-Y 평면은 반도체 기판(도 3 내지 도 5의 SL1)에 평행한 평면일 수 있다. 반도체 소자(10-1)는 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트(assist) 패턴(40-1)을 포함할 수 있다.
제1 어시스트 패턴(40-1)은 제2 패턴(30-1)이 제1 패턴(20-1)과 붙지 않도록 도움을 주기 위한 패턴일 수 있다. 제1 어시스트 패턴(40-1)은 슬릿 패턴(slit pattern)이라 칭할 수도 있다. 제1 어시스트 패턴(40-1)은 더미 패턴(dummy pattern)이라 칭할 수도 있다. 제1 어시스트(assist) 패턴(40-1)을 제1 보강 패턴 또는 제1 보조 패턴이라 칭할 수도 있다.
일부 실시예에서, 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트 패턴(40-1)은 배선 패턴일 수 있다. 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트 패턴(40-1)은 금속 패턴일 수 있다.
일부 실시예에서, 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트 패턴(40-1)은 은(Ag), 금(Au), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 탄탈륨(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 및 구리(Cu)중에서 선택된 원소. 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 포함할 수 있다.
이하의 실시예들에서, 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트 패턴(40-1)은 배선 패턴 또는 금속 패턴을 이용하여 주로 설명하나 본원 발명이 이에 한정되는 것은 아니다.
반도체 소자(10-1)는 제1 패턴(20-1) 및 라인 형태의 제1 어시스트 패턴(40-1)을 포함하는 제1 금속 배선 패턴 영역(AR-1), 및 라인 형태의 제2 패턴(30-1)을 포함하는 제2 금속 배선 패턴 영역(AR2)를 포함할 수 있다. 제1 금속 배선 패턴 영역(AR-1)은 제1 패턴(20-1)을 포함하는 제1 서브 패턴 영역(AR-1a) 및 제1 어시스트 패턴(40-1)을 포함하는 제2 서브 패턴 영역(AR-1b)를 포함할 수 있다. 제1 어시스트 패턴(40-1)을 포함하는 제2 서브 패턴 영역(AR-1b) 및 제2 패턴(30-1)을 포함하는 제2 금속 배선 패턴 영역(AR2)은 라인 및 스페이스 패턴 영역일 수 있다.
제1 서브 패턴 영역(AR-1a)은 블록 형태의 제1 패턴(20-1)을 포함할 수 있다. 제2 서브 패턴 영역(AR-1b)은 제1 어시스트 패턴 영역(APL1)을 포함할 수 있다. 다시 말해, 제1 금속 배선 패턴 영역(AR-1)의 일부 영역에 제1 어시스트 패턴 영역(APL1)이 배치될 수 있다.
제1 어시스트 패턴 영역(APL1)은 제2 패턴(30-1)과 평행하게 배치될 수 있다. 제1 어시스트 패턴 영역(APL1)은 제1 패턴(20-1)과 연결된 제1 어시스트 패턴(40-1)을 포함한다. 제1 어시스트 패턴 영역(APL1)은 제2 금속 배선 패턴 영역(AR-2)의 제2 패턴 밀도와, 제2 금속 배선 패턴 영역(AR-2)과 인접하게 위치한 제2 서브 패턴 영역(AR-1b)의 제1 패턴 밀도 차이를 조절하기 위하여 배치될 수 있다.
제1 어시스트 패턴(40-1)은 노광 공정시 제2 금속 배선 패턴 영역(AR2)과 제1 서브 패턴 영역(AR-1a)간의 광 간섭을 억제하기 위한 패턴일 수 있다. 제2 금속 배선 패턴 영역(AR2)은 제1 금속 배선 패턴 영역(AR-1)과 Y 방향으로 이격되어 배치될 수 있다.
여기서, 반도체 소자(10-1)의 개개 구성 요소들에 대해 좀더 상세히 설명한다.
제1 패턴(20-1)은 일정한 영역, 예컨대 사각형 영역을 가지는 블록 형태일수 있다. 제1 패턴(20-1)은 X 방향(즉, 제1 방향)으로 연장된 제1 부분(20-1a)과, X 방향과 수직한 Y 방향(즉, 제2 방향)으로 연장된 제2 부분(20-1b) 및 제3 부분(20-1c)를 포함할 수 있다. 제2 부분(20-1b) 및 제3 부분(20-1c)은 서로 붙어있는 부분일 수 있다.
제1 패턴(20-1)에는 반도체 소자(10-1)의 동작이나 테스트할때 제1 전압이 인가될 수 있다. 제1 패턴(20-1)은 제1 및 제2 내주면들(OS1, OS2, 즉 안쪽 둘레면들)을 가질 수 있다. 제1 패턴(20-1)은 제1 부분(20-1a)의 제1 내주면(OS1), 제2 및 제3 부분(20-1b, 20-1c)의 제2 내주면(OS2)를 포함할 수 있다.
제2 패턴(30-1)은 제1 어시스트 패턴(40-1)을 사이에 두고 제1 패턴(20-1)과 이격되어 있다. 제2 패턴(30-1)은 Y 방향으로 제1 패턴(20-1)의 제1 부분(20-1a)과 이격되어 있다. 제2 패턴(30-1)은 X 방향으로 제1 패턴(20-1)의 제3 부분(20-1c)과 이격되어 있다.
제2 패턴(30-1)의 일단부는 제1 패턴(20-1)의 제3 부분(20-1c)의 제2 내주면(OS2)와 이격되어 있다. 제2 패턴(30-1)은 X 방향으로 연장된 라인 형태로 배치되어 있다. 제2 패턴(30-1)은 Y 방향으로 서로 떨어져 있는 복수개의 서브 패턴들(30-1a, 30-1b)을 포함할 수 있다. 제2 패턴(30-1)은 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 포함할 수 있다.
서브 패턴들(30-1a, 30-1b) 사이에는 제2 분리층(52)이 형성될 수 있다. 제2 분리층(52)은 절연층, 예컨대 산화층이나 질화층일 수 있다. 복수개의 서브 패턴들(30-1a, 30-1b) 각각에는 제1 패턴(20-1)에 인가되는 제1 전압과는 다른 제2 전압이 인가될 수 있다.
복수개의 서브 패턴들(30-1a, 30-1b)은 각각 제2 전압이 인가되어야 하므로 복수개의 서브 패턴들(30-1a, 30-1b)은 서로 붙어 쇼트(단락)이 되지 않아야 한다. 도 1에서, 제2 패턴(30-1)을 구성하는 서브 패턴들(30-1a, 30-1b)을 14개 표시하였으나, 본 발명이 이에 제한되는 것은 아니다.
제1 서브 패턴(30-1a)는 X 방향으로 제2 서브 패턴(30-1b)보다 더 길게 연장되어 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 Y 방향으로 서로 번갈아 배치될 수 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)의 일단부들은 지그재그 형태로 배치되어 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 Y 방향으로 서로 번갈아 배치할 경우, X 방향의 일단부에서 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)이 노광 공정(expose process) 및 현상 공정(developing process)에 의해 서로 붙는 현상을 더욱 억제할 있다.
제1 어시스트 패턴(40-1)은 Y 방향으로 제1 패턴(20-1)과 제2 패턴(30-1) 사이에 위치할 수 있다. 제1 어시스트 패턴(40-1)은 제2 패턴(30-1)과 평행하게 라인 형태로 구성됨과 아울러 제1 패턴(20-1)과 연결되어 있다. 제1 어시스트 패턴(40-1)의 일단부는 제1 패턴(20-1)의 제2 내주면(OS2)과 연결될 수 있다. 제1 어시스트 패턴(40-1)은 제1 패턴(20-1)과 연결되는 제1 어시스트 연결 부분(APL_CP1)을 포함할 수 있다.
제1 어시스트 패턴(40-1)은 라인 형태로 서로 떨어진 배치된 복수개의 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)을 포함할 수 있다. 도 1에서, 제1 어시스트 패턴(40-1)을 구성하는 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)을 5개 표시하였으나, 본 발명이 이에 제한되는 것은 아니다.
서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제1 분리층(50-1)에 의해 분리되어 있을 수 있다. 제1 분리층(50-1)은 절연층, 예컨대 산화층이나 질화층일 수 있다. 제1 분리층(50-1)은 제1 서브 분리층(50-1a) 및 제2 서브 분리층(50-1b)를 포함할 수 있다.
서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제1 패턴(20-1)의 제1 부분(20-1a)에 가장 근접한 제1 서브 어시스트 패턴(40-1a), 제2 패턴(30-1)의 제1 서브 패턴(30-1a)에 가장 근접한 제3 서브 어시스트 패턴(40-1c), Y 방향으로 제1 서브 어시스트 패턴(40-1a) 및 제3 서브 어시스트 패턴(40-1c) 사이에 위치하는 제2 서브 어시스트 패턴(40-1b)을 포함할 수 있다.
제1 서브 분리층(50-1a)은 제1 패턴(20-1)의 제1 부분(20-1a)과 제1 서브 어시스트 패턴(40-1a) 사이에 위치할 수 있다. 제1 서브 분리층(50-1a)은 제1 패턴(20-1)의 제1 부분(20-1a)의 제1 내주면(OS1)과 제1 서브 어시스트 패턴(40-1a) 사이에 위치할 수 있다. 제2 서브 분리층(50-1b)은 제1 서브 어시스트 패턴(40-1a)과 제2 서브 어시스트 패턴(40-1b) 사이, 및 제2 서브 어시스트 패턴(40-1b)과 제3 서브 어시스트 패턴(40-1c) 사이에 위치할 수 있다.
서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제2 패턴(30-1)의 서브 패턴들(30-1a, 30-1b)과 평행하게 배치된 라인 형태일 수 있다. 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제1 패턴(20-1)의 제2 부분(20-1b)과 연결될 수 있다. 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제1 패턴(20-1)의 제2 내주면(OS2)와 연결될 수 있다. Y 방향으로 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)의 형성에 의해 제2 패턴(30-1)의 제2 패턴 밀도가 급격하게 변경되지 않아 제2 패턴(30-1)은 정밀하게 형성될 수 있다.
도 2에 도시한 바와 같이 Y 방향으로 제2 패턴(30-1)의 제1 서브 패턴(30-1a)과 이에 최대로 근접한 제3 서브 어시스트 패턴(40-1c)은 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)의 배치에 의해 서로 붙지 않을 수 있다. 설령, 제1 서브 어시스트 패턴(40-1a) 및 제2 서브 어시스트 패턴(40-1b)가 서로 붙더라도 제1 패턴(20-1)에 연결되어 있기 때문에 제1 패턴(20-1)과 제2 패턴(30-1)은 독립적으로 각각 제1 전압 및 제2 전압을 인가할 수 있다.
여기서, 제1 패턴(20-1), 제2 패턴(30-1) 및 제1 어시스트 패턴(40-1)의 폭, 간격, 및 피치 등의 배치 구조에 관하여 설명한다.
먼저, 제1 패턴(20-1)의 제1 부분(20-1a)은 Y 방향으로 제1 폭(W1a)를 가질 수 있다. 일부 실시예에서, 제1 폭(W1a)는 100㎛ 내지 300㎛일 수 있다. 제1 패턴(20-1)의 제1 부분(20-1a)과 제1 서브 어시스트 패턴(40-1a) 사이는 제1 간격(S1a)를 가질 수 있다. 일부 실시예에서, 제1 간격(S1a)는 0.3㎛ 내지 0.6㎛일 수 있다.
제1 어시스트 패턴(40-1)을 구성하는 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 각각 Y 방향으로 제2 폭(W2a)를 가질 수 있다. 제1 패턴(20-1)의 제1 부분(20-1a) 및 제1 어시스트 패턴(40-1)은 Y 방향으로의 제4 폭(W4a)를 가질 수 있다. 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c) 사이는 제2 간격(S2a)을 가질 수 있다.
다시 말해, 제1 어시스트 패턴(40-1)의 제1 서브 어시스트 패턴(40-1a)과 제2 서브 어시스트 패턴(40-1b) 사이, 및 제2 서브 어시스트 패턴(40-1b)과 제3 서브 어시스트 패턴(40-1c) 사이는 제2 간격(S2a)을 가질 수 있다. 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제2 폭(W2a) 및 제2 간격(S2a)중 어느 하나가 최소 피쳐 사이즈(minimum feature size)일 수 있다. 서브 어시스트 패턴들(40-1a, 40-1b, 40-1c)은 제2 방향으로 제1 피치(P1a)로 배치되어 있다.
제2 패턴(30-1)을 구성하는 서브 패턴들(30-1a, 30-1b)은 각각 Y 방향으로 제3 폭(W3a)를 가질 수 있다. 제2 패턴(30-1)의 서브 패턴들(30-1a, 30-1b) 사이는 제3 간격(S3a)을 가질 수 있다. 서브 패턴들(30-1a, 30-1b)은 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나가 최소 피쳐 사이즈일 수 있다. 서브 패턴들(30-1a, 30-1b)은 제2 방향으로 제2 피치(P2a)로 배치되어 있다.
일부 실시예에서, 제1 폭(W1a)은 Y 방향으로 제1 어시스트 패턴(40-1)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 클 수 있다. 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제1 어시스트 패턴(40-1)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 커서 광폭 패턴(wide pattern)이라 칭할 수 있다.
제1 어시스트 패턴(40-1) 및 제2 패턴(30-1)은 X 방향으로 연장된 라인형 패턴일 수 있다. 제1 어시스트 패턴(40-1)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)은 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)보다 작아 협폭 패턴(narrow pattern)이라 칭할 수 있다.
일부 실시예에서, 제1 간격(S1a)은 제2 간격(S2a) 및 제3 간격(S3a)보다 클 수 있다. 제1 간격(S1a)을 제2 간격(S2a) 및 제3 간격(S3a)보다 크게 할 경우, 제조 공정시 제1 서브 어시스트 패턴(40-1a)과 인접하는 제1 패턴(20-1)을 보다 더 정밀하게 형성할 수 있다.
일부 실시예에서, 제2 폭(W2a)은 제3 폭(W3a)와 동일할 수 있다. 제2 간격(S2a)은 제3 간격(S3a)과 동일할 수 있다. 제1 피치(P1a)는 제2 피치(P2a)와 동일할 수 있다. 일부 실시예에서, 제2 폭(W2a) 및 제3 폭(W3a)는 0.1㎛ 내지 0.2㎛일 수 있다. 제2 간격(S2a) 및 제3 간격(S3a)은 0.1㎛ 내지 0.2㎛일 수 있다.
제2 폭(W2a)이 제3 폭(W3a)과 동일하고, 제2 간격(S2a)은 제3 간격(S3a)과 동일하고, 제1 피치(P1a)와 제2 피치(P2a)와 동일할 경우, 제2 금속 배선 패턴 영역(AR-2)과 제2 서브 패턴 영역(AR-1b) 사이의 패턴 균일도를 향상시켜 제2 패턴(30-1)과 제1 패턴(20-1)을 정밀하게 형성할 수 있다.
일부 실시예에서, 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제1 어시스트 패턴(40-1) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제2 간격(S2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
일부 실시예에서, 제1 패턴(20-1)의 제1 부분(20-1a) 및 제1 어시스트 패턴(40-1)을 포함하는 제4 폭(W4a)은 Y 방향으로 제1 어시스트 패턴(40-1) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제2 간격(S2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
이상과 같은 레이아웃을 가지는 반도체 소자(10-1)는 제1 어시스트 패턴(40-1)을 포함하는 제2 서브 패턴 영역(AR1-1b)를 포함하고, 제1 어시스트 패턴(40-1)을 제1 패턴(20-1)과 연결한다. 반도체 소자(10-1)는 제1 어시스트 패턴(40-1)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않아 독립적으로 전압을 인가할 수 있다.
이에 따라, 반도체 소자(10-1)는 서로 붙지 않는 제1 패턴(20-1)과 제2 패턴(30-1)을 포함하여 소자 신뢰성을 향상시킬 수 있다. 특히, 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 쇼트(단락)되지 않아 소자 신뢰성을 크게 향상시킬 수 있다.
도 3 내지 도 5는 각각 도 1의 III-III', IV-IV' 및 V-V'에 따른 반도체 소자의 요부 단면도들이다.
구체적으로, 도 3 내지 도 5에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 3 내지 도 5에서, 도 1 및 도 2와 동일한 내용은 생략하거나 간단히 설명한다. 도 3 내지 도 5에서, Z 방향은 X-Y 평면에 수직한 방향을 나타낸다.
반도체 소자(10-1)는 반도체 기판(SL1) 상에 반도체층(SL2)이 위치할 수 있다. 일부 실시예에서, 반도체 기판(SL1)은 실리콘 기판일 수 있다. 반도체층(SL2)은 소자 구성 요소, 예컨대 트랜지스터, 커패시터 등이 제공되는 물질층일 수 있다. 반도체층(SL2) 상에 제1 패턴(20-1), 제1 어시스트 패턴(40-1), 제2 패턴(30-1), 제1 분리층(50-1) 및 제2 분리층(52)이 위치할 수 있다.
도 3에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 패턴(30-1)은 제1 어시스트 패턴(40-1)을 포함하는 제1 어시스트 패턴 영역(APL1)에 의해 제1 패턴(20-1)과 분리되어 있다. 제2 패턴(30-1)은 Y 방향으로 서로 떨어져 위치하는 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 포함할 수 있다.
제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 제3 폭(W3a)를 가진다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 제2 분리층(52)에 의해 분리될 수 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b) 사이는 제3 간격(S3a)를 가질 수 있다. 제2 분리층(52)의 폭이 제3 간격(S3a)에 해당할 수 있다.
도 3 및 도 5에 도시한 바와 같이, 반도체층(SL2) 상에서 제1 어시스트 패턴(40-1)은 Y 방향으로 서로 떨어져 위치하는 제1 서브 어시스트 패턴(40-1a), 제2 서브 어시스트 패턴(40-1b), 및 제3 서브 어시스트 패턴(40-1c)을 포함할 수 있다. 제1 서브 어시스트 패턴(40-1a), 제2 서브 어시스트 패턴(40-1b), 및 제3 서브 어시스트 패턴(40-1c)은 제2 폭(W2a)를 가질 수 있다. 제2 폭(W2a)는 제3 폭(W3a)과 동일할 수 있다.
제1 서브 어시스트 패턴(40-1a), 제2 서브 어시스트 패턴(40-1b), 및 제3 서브 어시스트 패턴(40-1c)들 사이는 제1 분리층(50-1), 즉 제2 서브 분리층(50-1b)에 의해 분리될 수 있다. 제1 서브 어시스트 패턴(40-1a), 제2 서브 어시스트 패턴(40-1b), 및 제3 서브 어시스트 패턴(40-1c)들 사이는 제2 간격(S2a)에 의해 분리될 수 있다. 제1 분리층(50-1)의 폭은 제2 간격(S2a)에 해당할 수 있다. 제1 서브 패턴(30-1a)과 제3 서브 어시스트 패턴(40-1c) 사이는 제3 간격(S3a)을 가질 수 있다. 제2 간격(S2a)은 제3 간격(S3a)과 동일할 수 있다.
제1 어시스트 패턴 영역(APL1)의 일측에는 제1 패턴(20-1), 즉 제1 부분(20-1a)이 위치할 수 있다. 제1 서브 어시스트 패턴(40-1a)과 제1 패턴(20-1), 즉 제1 부분(20-1a) 사이는 제1 간격(S1a)를 가질 수 있다. 제1 간격(S1a)은 제2 간격(S2a) 및 제3 간격(S3a)보다 크게 하여 제1 패턴(20-1)과 제1 서브 어시스트 패턴(40-1a)간이 서로 붙는 현상을 더욱 억제할 수 있다.
도 4에 도시한 바와 같이, 반도체층(SL2) 상에서 제1 어시스트 패턴 영역(APL1)을 구성하는 제1 어시스트 연결 부분(APL_CP1)이 위치할 수 있다. 제1 어시스트 연결 부분(APL_CP1)은 제1 패턴(20-1), 즉 제2 부분(20-1b)와 연결될 수 있다.
앞서 설명한 바와 같이 반도체 소자(10-1)의 제1 어시스트 패턴 영역(APL1)은 제1 패턴(20-1)의 제2 부분(20-1b)과 연결된 제1 어시스트 연결 부분(APL_CP1)을 포함한다. 이에 따라, 반도체 소자(10-1)는 제1 서브 어시스트 패턴(40-1a)이나 제2 서브 어시스트 패턴(40-1b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
(실시예 2)
도 6 및 도 7은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
구체적으로, 도 7은 반도체 소자(10-2)를 설명하기 위한 도 6의 일부 영역의 도면이다. 도 6 및 도 7의 반도체 소자(10-2)는 도 1 및 도 2의 반도체 소자(10-1)와 비교할 때, 제1 금속 배선 패턴 영역(AR-1)을 구성하는 제3 서브 패턴 영역(AR-1c)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 6 및 도 7에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 6 및 도 7에서, 도 1 및 도 2와 동일한 내용은 생략하거나 간단히 설명한다.
반도체 소자(10-2)는 제1 패턴(20-1), 제2 패턴(30-1) 및 제2 어시스트 패턴(40-2)을 포함할 수 있다. 제2 어시스트 패턴(40-2)은 도 1 및 도 2의 제1 어시스트 패턴(40-1)에 대응할 수 있다. 제2 어시스트 패턴(40-2)은 제1 어시스트 패턴(40-1)과 동일한 물질로 형성될 수 있다.
반도체 소자(10-2)는 제1 패턴(20-1) 및 제2 어시스트 패턴(40-2)을 포함하는 제1 금속 배선 패턴 영역(AR-1), 및 제2 패턴(30-1)을 포함하는 제2 금속 배선 패턴 영역(AR2)를 포함할 수 있다. 제1 금속 배선 패턴 영역(AR-1)은 제1 패턴(20-1)을 포함하는 제1 서브 패턴 영역(AR-1a) 및 제2 어시스트 패턴(40-2)을 포함하는 제3 서브 패턴 영역(AR-1c)를 포함할 수 있다.
제3 서브 패턴 영역(AR-1c)은 제2 어시스트 패턴 영역(APL2)을 포함할 수 있다. 다시 말해, 제1 금속 배선 패턴 영역(AR-1)의 일부에 제2 어시스트 패턴 영역(APL2)이 배치될 수 있다. 제2 어시스트 패턴 영역(APL2)은 도 1 및 도 2의 제1 어시스트 패턴 영역(APL1)에 대응되는 영역일 수 있다.
제2 어시스트 패턴 영역(APL2)은 제1 패턴(20-1)과 연결된 제2 어시스트 패턴(40-2)을 포함한다. 제2 어시스트 패턴 영역(APL2)은 제1 서브 패턴 영역(AR-1a)의 패턴 밀도를 조절하기 위하여 배치될 수 있다. 제2 어시스트 패턴(40-2)은 노광 공정시 제2 금속 배선 패턴 영역(AR2)과 제1 서브 패턴 영역(AR-1a)간의 광 간섭을 억제하기 위한 패턴일 수 있다.
제2 어시스트 패턴(40-2)은 제2 패턴(30-1)과 평행하게 배치됨과 아울러 제1 패턴(20-1)과 연결되어 있다. 제2 어시스트 패턴(40-2)은 제1 패턴(20-1)과 연결되는 제2 어시스트 연결 부분(APL_CP2)을 포함할 수 있다.
제2 어시스트 패턴(40-2)은 라인 형태로 서로 떨어진 배치된 복수개의 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)을 포함할 수 있다. 도 6에서, 제2 어시스트 패턴(40-2)을 구성하는 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)을 3개 표시하였으나, 본 발명이 이에 제한되는 것은 아니다.
서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 제3 분리층(50-2)에 의해 분리되어 있을 수 있다. 제3 분리층(50-2)은 절연층, 예컨대 산화층이나 질화층일 수 있다. 제3 분리층(50-2)은 제3 서브 분리층(50-2a) 및 제4 서브 분리층(50-2b)를 포함할 수 있다.
서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 제1 패턴(20-1)의 제1 부분(20-1a)에 근접한 제4 서브 어시스트 패턴(40-2a), 제2 패턴(30-1)의 제1 서브 패턴(30-1a)에 근접한 제6 서브 어시스트 패턴(40-2c), Y 방향으로 제4 서브 어시스트 패턴(40-2a) 및 제6 서브 어시스트 패턴(40-2c) 사이에 위치하는 제5 서브 어시스트 패턴(40-2b)을 포함할 수 있다.
제3 서브 분리층(50-2a)은 제1 패턴(20-1)의 제1 부분(20-1a)과 제4 서브 어시스트 패턴(40-2a) 사이에 위치할 수 있다. 제3 서브 분리층(50-2a)은 제1 패턴(20-1)의 제1 부분(20-1a)의 제1 내주면(OS1)과 제4 서브 어시스트 패턴(40-2a) 사이에 위치할 수 있다.
제4 서브 분리층(50-2b)은 제4 서브 어시스트 패턴(40-2a)과 제5 서브 어시스트 패턴(40-2b) 사이, 및 제5 서브 어시스트 패턴(40-2b)과 제6 서브 어시스트 패턴(40-2c) 사이에 위치할 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 서브 패턴들(30-1a, 30-1b)과 평행하게 배치된 라인 형태일 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 제1 패턴(20-1)의 제2 부분(20-1b)과 연결될 수 있다.
제1 패턴(20-1)의 제1 부분(20-1a)과 제4 서브 어시스트 패턴(40-2a) 사이는 제1 간격(S1a)를 가질 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 각각 Y 방향으로 제2 폭(W2a)를 가질 수 있다. 제1 패턴(20-1)의 제1 부분(20-1a) 및 제2 어시스트 패턴(40-2)은 Y 방향으로의 제4 폭(W4a)를 가질 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c) 사이는 제4 간격(S2b)을 가질 수 있다.
다시 말해, 제4 서브 어시스트 패턴(40-2a)과 제5 서브 어시스트 패턴(40-2b) 사이, 및 제5 서브 어시스트 패턴(40-2b)과 제6 서브 어시스트 패턴(40-2c) 사이는 제4 간격(S2b)을 가질 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 제2 폭(W2a)이 최소 피쳐 사이즈일 수 있다. 서브 어시스트 패턴들(40-2a, 40-2b, 40-2c)은 제2 방향으로 제3 피치(P1b)로 배치되어 있다.
서브 패턴들(30-1a, 30-1b)은 제2 방향으로 제2 피치(P2a)로 배치되어 있다. 일부 실시예에서, 제1 폭(W1a)은 Y 방향으로 제2 어시스트 패턴(40-2)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 클 수 있다. 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제2 어시스트 패턴(40-2)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 커서 광폭 패턴(wide pattern)이라 칭할 수 있다.
제2 어시스트 패턴(40-2) 및 제2 패턴(30-1)은 X 방향으로 연장된 라인 형태의 패턴일 수 있다. 제2 어시스트 패턴(40-2)의 제2 폭(W2a) 및/또는 제2 패턴(30-1)의 제3 폭(W3a)은 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)보다 작아 협폭 패턴(narrow pattern)이라 칭할 수 있다.
일부 실시예에서, 제1 간격(S1a)은 제4 간격(S2b)와 동일할 수 있다. 일부 실시예에서, 제2 간격(S2b)는 0.3㎛ 내지 0.6㎛일 수 있다. 제1 간격(S1a) 및 제4 간격(S2b)은 제3 간격(S3a)보다 클 수 있다. 제3 피치(P1b)는 제2 피치(P2a)보다 클 수 있다.
일부 실시예에서, 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제2 어시스트 패턴(40-2) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
일부 실시예에서, 제1 패턴(20-1)의 제1 부분(20-1a) 및 제2 어시스트 패턴(40-2)을 포함하는 제4 폭(W4a)은 Y 방향으로 제2 어시스트 패턴(40-2) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
이상과 같은 레이아웃을 가지는 반도체 소자(10-2)는 제2 어시스트 패턴(40-2)을 포함하는 제3 서브 패턴 영역(AR-1c)를 포함하고, 제2 어시스트 패턴(40-2)을 제1 패턴(20-1)과 연결한다. 반도체 소자(10-2)는 제4 및 제5 서브 어시스트 패턴들(40-2a, 40-2b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
도 8 내지 도 10는 각각 도 6의 VIII-VIII', IX-IX' 및 X-X'에 따른 반도체 소자의 요부 단면도들이다.
구체적으로, 도 8 내지 도 10에서, 도 6 및 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. 도 8 내지 도 10에서, 도 6 및 도 7과 동일한 내용은 생략하거나 간단히 설명한다. 도 8 내지 도 10에서, Z 방향은 X-Y 평면에 수직한 방향을 나타낸다.
반도체 소자(10-2)는 반도체 기판(SL1) 상에 반도체층(SL2)이 위치할 수 있다. 반도체층(SL2) 상에 제1 패턴(20-1), 제2 어시스트 패턴(40-2), 제2 패턴(30-1), 제2 분리층(52), 및 제3 분리층(50-2)이 위치할 수 있다.
도 8에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 패턴(30-1)은 제2 어시스트 패턴(40-2)을 포함하는 제2 어시스트 패턴 영역(APL2)에 의해 제1 패턴(20-1)과 분리되어 있다. 제2 패턴(30-1)은 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 포함할 수 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 제2 분리층(52)에 의해 분리되고 제3 폭(W3a)를 가진다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b) 사이는 제3 간격(S3a)를 가질 수 있다.
도 8 및 도 10에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 어시스트 패턴(40-2)은 Y 방향으로 서로 떨어져 위치하는 제4 서브 어시스트 패턴(40-2a), 제5 서브 어시스트 패턴(40-2b), 및 제6 서브 어시스트 패턴(40-2c)을 포함할 수 있다. 제4 서브 어시스트 패턴(40-2a), 제5 서브 어시스트 패턴(40-2b), 및 제6 서브 어시스트 패턴(40-2c)은 제2 폭(W2a)를 가질 수 있다. 제2 폭(W2a)는 제3 폭(W3a)과 동일할 수 있다.
제4 서브 어시스트 패턴(40-2a), 제5 서브 어시스트 패턴(40-2b), 및 제6 서브 어시스트 패턴(40-2c)들 사이는 제3 분리층(50-2), 즉 제4 서브 분리층(50-2b)에 의해 분리될 수 있다. 제4 서브 어시스트 패턴(40-2a), 제5 서브 어시스트 패턴(40-2b), 및 제6 서브 어시스트 패턴(40-2c)들 사이는 제4 간격(S2b)에 의해 분리될 수 있다. 제3 분리층(50-2)의 폭은 제4 간격(S2b)에 해당할 수 있다. 제1 서브 패턴(30-1a)과 제6 서브 어시스트 패턴(40-2c) 사이는 제3 간격(S3a)에 의해 분리되어 있다.
제2 어시스트 패턴 영역(APL2)의 일측에는 제1 패턴(20-1), 즉 제1 부분(20-1a)이 위치할 수 있다. 제4 서브 어시스트 패턴(40-2a)과 제1 패턴(20-1), 즉 제1 부분(20-1a) 사이는 제1 간격(S1a)를 가질 수 있다. 제1 간격(S1a)은 제3 간격(S3a)보다 크게 하여 제1 패턴(20-1)과 제4 서브 어시스트 패턴(40-2a)간이 붙는 현상을 더욱 억제할 수 있다.
도 9에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 어시스트 패턴 영역(APL2)을 구성하는 제2 어시스트 연결 부분(APL_CP2)이 위치할 수 있다. 제2 어시스트 연결 부분(APL_CP2)은 제1 패턴(20-1), 즉 제2 부분(20-1b)과 연결될 수 있다. 반도체 소자(10-2)는 제4 및 제5 서브 어시스트 패턴들(40-2a, 40-2b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
(실시예 3)
도 11 및 도 12은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
구체적으로, 도 12는 반도체 소자(10-3)를 설명하기 위한 도 11의 일부 영역의 도면이다. 도 11 및 도 12의 반도체 소자(10-3)는 도 1 및 도 2의 반도체 소자(10-1)와 비교할 때, 제1 금속 배선 패턴 영역(AR-1)을 구성하는 제4 서브 패턴 영역(AR-1d)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 11 및 도 12에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 11 및 도 12에서, 도 1 및 도 2와 동일한 내용은 생략하거나 간단히 설명한다.
반도체 소자(10-3)는 제1 패턴(20-1), 제2 패턴(30-1) 및 제3 어시스트 패턴(40-3)을 포함할 수 있다. 제3 어시스트 패턴(40-3)은 도 1 및 도 2의 제1 어시스트 패턴(40-1)에 대응할 수 있다. 제3 어시스트 패턴(40-3)은 제1 어시스트 패턴(40-1)과 동일한 물질로 형성될 수 있다.
반도체 소자(10-3)는 제1 패턴(20-1) 및 제3 어시스트 패턴(40-3)을 포함하는 제1 금속 배선 패턴 영역(AR-1), 및 제2 패턴(30-1)을 포함하는 제2 금속 배선 패턴 영역(AR2)를 포함할 수 있다. 제1 금속 배선 패턴 영역(AR-1)은 제1 패턴(20-1)을 포함하는 제1 서브 패턴 영역(AR-1a) 및 제3 어시스트 패턴(40-3)을 포함하는 제4 서브 패턴 영역(AR-1d)를 포함할 수 있다.
제4 서브 패턴 영역(AR-1d)은 제3 어시스트 패턴 영역(APL3)을 포함할 수 있다. 다시 말해, 제1 금속 배선 패턴 영역(AR-1)의 일부에 제3 어시스트 패턴 영역(APL3)이 배치될 수 있다. 제3 어시스트 패턴 영역(APL3)은 도 1 및 도 2의 제1 어시스트 패턴 영역(APL1)에 대응되는 영역일 수 있다.
제3 어시스트 패턴 영역(APL3)은 제1 패턴(20-1)과 연결된 제3 어시스트 패턴(40-3)을 포함한다. 제3 어시스트 패턴 영역(APL3)은 제1 서브 패턴 영역(AR-1a)의 패턴 밀도를 조절하기 위하여 배치될 수 있다. 제3 어시스트 패턴(40-3)은 노광 공정시 제2 금속 배선 패턴 영역(AR2)과 제1 서브 패턴 영역(AR-1a)간의 광 간섭을 억제하기 위한 패턴일 수 있다.
제3 어시스트 패턴(40-3)은 제2 패턴(30-1)과 평행하게 배치됨과 아울러 제1 패턴(20-1)과 연결되어 있다. 제3 어시스트 패턴(40-3)은 제1 패턴(20-1)과 연결되는 제3 어시스트 연결 부분(APL_CP3)을 포함할 수 있다.
제3 어시스트 패턴(40-3)은 라인 형태로 서로 떨어진 배치된 복수개의 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)을 포함할 수 있다. 도 11에서, 제3 어시스트 패턴(40-2)을 구성하는 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)을 3개 표시하였으나, 본 발명이 이에 제한되는 것은 아니다.
서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)은 제4 분리층(50-3)에 의해 분리되어 있을 수 있다. 제4 분리층(50-3)은 절연층, 예컨대 산화층이나 질화층일 수 있다. 제4 분리층(50-3)은 제5 서브 분리층(50-3a) 및 제6 서브 분리층(50-3b)를 포함할 수 있다.
서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)은 제1 패턴(20-1)의 제1 부분(20-1a)에 근접한 제7 서브 어시스트 패턴(40-3a), 제2 패턴(30-1)의 제1 서브 패턴(30-1a)에 근접한 제9 서브 어시스트 패턴(40-3c), Y 방향으로 제7 서브 어시스트 패턴(40-3a) 및 제9 서브 어시스트 패턴(40-3c) 사이에 위치하는 제8 서브 어시스트 패턴(40-3b)을 포함할 수 있다.
제5 서브 분리층(50-3a)은 제1 패턴(20-1)의 제1 부분(20-1a)과 제7 서브 어시스트 패턴(40-3a) 사이에 위치할 수 있다. 제5 서브 분리층(50-3a)은 제1 패턴(20-1)의 제1 부분(20-1a)의 제1 내주면(OS1)과 제7 서브 어시스트 패턴(40-3a) 사이에 위치할 수 있다.
제6 서브 분리층(50-3b)은 제7 서브 어시스트 패턴(40-3a)과 제8 서브 어시스트 패턴(40-3b) 사이, 및 제8 서브 어시스트 패턴(40-3b)과 제9 서브 어시스트 패턴(40-3c) 사이에 위치할 수 있다. 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)은 서브 패턴들(30-1a, 30-1b)과 평행하게 배치된 라인 형태일 수 있다. 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)은 제1 패턴(20-1)의 제2 부분(20-1b)과 연결될 수 있다.
제1 패턴(20-1)의 제1 부분(20-1a)과 제7 서브 어시스트 패턴(40-3a) 사이는 제1 간격(S1a)를 가질 수 있다. 제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)은 Y 방향으로 제5 폭(W2b)를 가질 수 있다. 제5 폭(W2b)은 제1 간격(S1a)와 동일할 수 있다. 일부 실시예에서, 제5 폭(W2b)는 0.3㎛ 내지 0.6㎛일 수 있다. 제9 서브 어시스트 패턴(40-3c)은 Y 방향으로 제2 폭(W2a)를 가질 수 있다.
제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)과 제9 서브 어시스트 패턴(40-3c)은 서로 폭이 다를 수 있다. 본 실시예에서, 제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)과 제9 서브 어시스트 패턴(40-3c)은 서로 폭이 다르게 구성하였으나, 제7 내지 제9 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c)의 폭이 서로 다를 수 있다.
제1 패턴(20-1)의 제1 부분(20-1a) 및 제3 어시스트 패턴(40-3)은 Y 방향으로의 제4 폭(W4a)를 가질 수 있다. 서브 어시스트 패턴들(40-3a, 40-3b, 40-3c) 사이는 제2 간격(S2a)을 가질 수 있다.
다시 말해, 제7 서브 어시스트 패턴(40-3a)과 제8 서브 어시스트 패턴(40-3b) 사이, 및 제8 서브 어시스트 패턴(40-3b)과 제9 서브 어시스트 패턴(40-3c) 사이는 제2 간격(S2a)을 가질 수 있다. 제9 서브 어시스트 패턴(40-3c)은 제2 폭(W2a)이 최소 피쳐 사이즈일 수 있다. 제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)은 제2 방향으로 제4 피치(P1c)로 배치되어 있다. 서브 패턴들(30-1a, 30-1b)은 제2 방향으로 제2 피치(P2a)로 배치되어 있다.
일부 실시예에서, 제1 폭(W1a)은 Y 방향으로 제3 어시스트 패턴(40-3)의 제2 폭(W2a)및 제5 폭(W2b), 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 클 수 있다. 일부 실시예에서, 제1 간격(S1a)은 제2 간격(S2a) 및 제3 간격(S3a)보다 클 수 있다. 제4 피치(P1c)는 제2 피치(P2a)보다 클 수 있다.
일부 실시예에서, 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제9 서브 어시스트 패턴(40-3c) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
일부 실시예에서, 제1 패턴(20-1)의 제1 부분(20-1a) 및 제3 어시스트 패턴(40-3)을 포함하는 제4 폭(W4a)은 Y 방향으로 제9 서브 어시스트 패턴(40-3c) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 폭(W2a), 제3 폭(W3a) 및 제3 간격(S3a)중 어느 하나의 100배 이상일 수 있다.
이상과 같은 레이아웃을 가지는 반도체 소자(10-3)는 제3 어시스트 패턴(40-3)을 포함하는 제4 서브 패턴 영역(AR-1d)를 포함하고, 제3 어시스트 패턴(40-3)을 제1 패턴(20-1)과 연결한다. 반도체 소자(10-3)는 제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
도 13 내지 도 15는 각각 도 11의 XIII-XIII', XIV-XIV' 및 XV-XV'에 따른 반도체 소자의 요부 단면도들이다.
구체적으로, 도 13 내지 도 15에서, 도 11 및 도 12와 동일한 참조번호는 동일한 부재를 나타낸다. 도 13 내지 도 15에서, 도 11 및 도 12와 동일한 내용은 생략하거나 간단히 설명한다. 도 13 내지 도 15에서, Z 방향은 X-Y 평면에 수직한 방향을 나타낸다.
반도체 소자(10-3)는 반도체 기판(SL1) 상에 반도체층(SL2)이 위치할 수 있다. 반도체층(SL2) 상에 제1 패턴(20-1), 제3 어시스트 패턴(40-3), 제2 패턴(30-1), 제2 분리층(52), 및 제4 분리층(50-3)이 위치할 수 있다.
도 13에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 패턴(30-1)은 제3 어시스트 패턴(40-3)을 포함하는 제3 어시스트 패턴 영역(APL3)에 의해 제1 패턴(20-1)과 분리되어 있다. 제2 패턴(30-1)은 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 포함할 수 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 제2 분리층(52)에 의해 분리되고 제3 폭(W3a)를 가진다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b) 사이는 제3 간격(S3a)를 가질 수 있다.
도 13 및 도 15에 도시한 바와 같이, 반도체층(SL2) 상에서 제3 어시스트 패턴(40-3)은 Y 방향으로 서로 떨어져 위치하는 제7 서브 어시스트 패턴(40-3a), 제8 서브 어시스트 패턴(40-3b), 및 제9 서브 어시스트 패턴(40-3c)을 포함할 수 있다. 제7 서브 어시스트 패턴(40-3a), 제8 서브 어시스트 패턴(40-3b), 및 제9 서브 어시스트 패턴(40-3c)은 제5 폭(W2b)를 가질 수 있다. 제5 폭(W2b)는 제3 폭(W3a)보다 클 수 있다.
제7 서브 어시스트 패턴(40-3a), 제8 서브 어시스트 패턴(40-3b), 및 제9 서브 어시스트 패턴(40-3c)들 사이는 제4 분리층(50-3), 즉 제6 서브 분리층(50-3b)에 의해 분리될 수 있다. 제7 서브 어시스트 패턴(40-3a), 제8 서브 어시스트 패턴(40-3b), 및 제9 서브 어시스트 패턴(40-3c)들 사이는 제2 간격(S2a)에 의해 분리될 수 있다. 제4 분리층(50-3)의 폭은 제2 간격(S2a)에 해당할 수 있다. 제1 서브 패턴(30-1a)과 제9 서브 어시스트 패턴(40-3c) 사이는 제3 간격(S3a)에 의해 분리되어 있다.
제3 어시스트 패턴 영역(APL3)의 일측에는 제1 패턴(20-1), 즉 제1 부분(20-1a)이 위치할 수 있다. 제7 서브 어시스트 패턴(40-3a)과 제1 패턴(20-1), 즉 제1 부분(20-1a) 사이는 제1 간격(S1a)를 가질 수 있다. 제1 간격(S1a)은 제2 간격(S2a)이나 제3 간격(S3a)보다 크게 하여 제1 패턴(20-1)과 제7 서브 어시스트 패턴(40-3a)간이 붙는 현상을 더욱 억제할 수 있다.
도 14에 도시한 바와 같이, 반도체층(SL2) 상에서 제3 어시스트 패턴 영역(APL3)을 구성하는 제3 어시스트 연결 부분(APL_CP3)이 위치할 수 있다. 제3 어시스트 연결 부분(APL_CP3)은 제1 패턴(20-1), 즉 제2 부분(20-1b)과 연결될 수 있다. 반도체 소자(10-3)는 제7 및 제8 서브 어시스트 패턴들(40-3a, 40-3b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
(실시예 4)
도 16 및 도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기 위한 레이아웃도(layout view)들이다.
구체적으로, 도 17는 반도체 소자(10-4)를 설명하기 위한 도 16의 일부 영역의 도면이다. 도 16 및 도 17의 반도체 소자(10-4)는 도 1 및 도 2의 반도체 소자(10-1)와 비교할 때, 제1 금속 배선 패턴 영역(AR-1)을 구성하는 제5 서브 패턴 영역(AR-1e)의 구조가 다른 것을 제외하고는 동일할 수 있다. 도 16 및 도 17에서, 도 1 및 도 2와 동일한 참조번호는 동일한 부재를 나타낸다. 도 16 및 도 17에서, 도 1 및 도 2와 동일한 내용은 생략하거나 간단히 설명한다.
반도체 소자(10-4)는 제1 패턴(20-1), 제2 패턴(30-1) 및 제4 어시스트 패턴(40-4)을 포함할 수 있다. 제4 어시스트 패턴(40-4)은 도 1 및 도 2의 제1 어시스트 패턴(40-1)에 대응할 수 있다. 제4 어시스트 패턴(40-4)은 제1 어시스트 패턴(40-1)과 동일한 물질로 형성될 수 있다.
반도체 소자(10-4)는 제1 패턴(20-1) 및 제4 어시스트 패턴(40-4)을 포함하는 제1 금속 배선 패턴 영역(AR-1), 및 제2 패턴(30-1)을 포함하는 제2 금속 배선 패턴 영역(AR2)를 포함할 수 있다. 제1 금속 배선 패턴 영역(AR-1)은 제1 패턴(20-1)을 포함하는 제1 서브 패턴 영역(AR-1a) 및 제4 어시스트 패턴(40-4)을 포함하는 제5 서브 패턴 영역(AR-1e)를 포함할 수 있다.
제5 서브 패턴 영역(AR-1e)은 제4 어시스트 패턴 영역(APL4)을 포함할 수 있다. 다시 말해, 제1 금속 배선 패턴 영역(AR-1)의 일부에 제4 어시스트 패턴 영역(APL4)이 배치될 수 있다. 제4 어시스트 패턴 영역(APL4)은 도 1 및 도 2의 제1 어시스트 패턴 영역(APL1)에 대응되는 영역일 수 있다.
제4 어시스트 패턴 영역(APL4)은 제1 패턴(20-1)과 연결된 제4 어시스트 패턴(40-4)을 포함한다. 제4 어시스트 패턴 영역(APL4)은 제1 서브 패턴 영역(AR-1a)의 패턴 밀도를 조절하기 위하여 배치될 수 있다. 제4 어시스트 패턴(40-4)은 노광 공정시 제2 금속 배선 패턴 영역(AR2)과 제1 서브 패턴 영역(AR-1a)간의 광 간섭을 억제하기 위한 패턴일 수 있다.
제4 어시스트 패턴(40-4)은 제2 패턴(30-1)과 평행하게 배치됨과 아울러 제1 패턴(20-1)과 연결되어 있다. 제4 어시스트 패턴(40-4)은 제1 패턴(20-1)과 연결되는 제4 어시스트 연결 부분(APL_CP4)을 포함할 수 있다.
제4 어시스트 패턴(40-4)은 라인 형태로 서로 떨어진 배치된 복수개의 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)을 포함할 수 있다. 도 16에서, 제4 어시스트 패턴(40-4)을 구성하는 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)을 3개 표시하였으나, 본 발명이 이에 제한되는 것은 아니다.
서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)은 제5 분리층(50-4)에 의해 분리되어 있을 수 있다. 제5 분리층(50-4)은 절연층, 예컨대 산화층이나 질화층일 수 있다. 제5 분리층(50-4)은 제7 서브 분리층(50-4a) 및 제8 서브 분리층(50-4b)를 포함할 수 있다.
서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)은 제1 패턴(20-1)의 제1 부분(20-1a)에 근접한 제10 서브 어시스트 패턴(40-4a), 제2 패턴(30-1)의 제1 서브 패턴(30-1a)에 근접한 제12 서브 어시스트 패턴(40-4c), Y 방향으로 제10 서브 어시스트 패턴(40-4a) 및 제12 서브 어시스트 패턴(40-4c) 사이에 위치하는 제11 서브 어시스트 패턴(40-4b)을 포함할 수 있다.
제7 서브 분리층(50-4a)은 제1 패턴(20-1)의 제1 부분(20-1a)과 제10 서브 어시스트 패턴(40-4a) 사이에 위치할 수 있다. 제7 서브 분리층(50-4a)은 제1 패턴(20-1)의 제1 부분(20-1a)의 제1 내주면(OS1)과 제10 서브 어시스트 패턴(40-4a) 사이에 위치할 수 있다.
제8 서브 분리층(50-4b)은 제10 서브 어시스트 패턴(40-4a)과 제11 서브 어시스트 패턴(40-4b) 사이, 및 제11 서브 어시스트 패턴(40-4b)과 제12 서브 어시스트 패턴(40-4c) 사이에 위치할 수 있다. 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)은 서브 패턴들(30-1a, 30-1b)과 평행하게 배치된 라인 형태일 수 있다. 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)은 제1 패턴(20-1)의 제2 부분(20-1b)과 연결될 수 있다.
제1 패턴(20-1)의 제1 부분(20-1a)과 제10 서브 어시스트 패턴(40-4a) 사이는 제5 간격(S1b)를 가질 수 있다. 제11 및 제12 서브 어시스트 패턴들(40-4b, 40-4c)은 Y 방향으로 제5 폭(W2b)를 가질 수 있다. 제10 서브 어시스트 패턴(40-4a)은 Y 방향으로 제6 폭(W2c)를 가질 수 있다.
제11 및 제12 서브 어시스트 패턴들(40-4b, 40-4c)과 제10 서브 어시스트 패턴(40-4a)은 서로 폭이 다를 수 있다. 일부 실시예에서, 제6 폭(W2c)은 제5 폭(W2b)보다 작을 수 있다. 제5 간격(S1b)은 제6 폭(W2c)과 동일할 수 있다. 일부 실시예에서, 제5 간격(S1b) 및 제6 폭(W2c)은 0.3㎛ 내지 0.4㎛일 수 있다.
본 실시예에서, 제11 및 제12 서브 어시스트 패턴들(40-4b, 40-4c)과 제10 서브 어시스트 패턴(40-4a)은 서로 폭이 다르게 구성하였으나, 제10 내지 제12 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c)의 폭이 서로 다를 수 있다.
제1 패턴(20-1)의 제1 부분(20-1a) 및 제4 어시스트 패턴(40-4)은 Y 방향으로의 제4 폭(W4a)를 가질 수 있다. 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c) 사이는 제2 간격(S2a)을 가질 수 있다.
다시 말해, 제10 서브 어시스트 패턴(40-4a)과 제11 서브 어시스트 패턴(40-4b) 사이, 및 제11 서브 어시스트 패턴(40-4b)과 제12 서브 어시스트 패턴(40-4c) 사이는 제2 간격(S2a)을 가질 수 있다. 서브 어시스트 패턴들(40-4a, 40-4b, 40-4c) 사이는 제2 간격(S2a)이 최소 피쳐 사이즈일 수 있다. 제11 및 제12 서브 어시스트 패턴들(40-4b, 40-3c)은 제2 방향으로 제5 피치(P1d)로 배치되어 있다. 서브 패턴들(30-1a, 30-1b)은 제2 방향으로 제2 피치(P2a)로 배치되어 있다.
일부 실시예에서, 제1 폭(W1a)은 Y 방향으로 제4 어시스트 패턴(40-4)의 제5 폭(W2b)및 제6 폭(W2c), 및/또는 제2 패턴(30-1)의 제3 폭(W3a)보다 클 수 있다. 일부 실시예에서, 제5 간격(S1b)은 제2 간격(S2a) 및 제3 간격(S3a)보다 클 수 있다. 제5 피치(P1d)는 제2 피치(P2a)보다 클 수 있다.
일부 실시예에서, 제1 패턴(20-1), 예컨대 제1 부분(20-1a)의 제1 폭(W1a)은 Y 방향으로 제4 어시스트 패턴(40-4) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대, 제2 간격(S2a) 및 제3 폭(W3a)중 어느 하나의 100배 이상일 수 있다.
일부 실시예에서, 제1 패턴(20-1)의 제1 부분(20-1a) 및 제4 어시스트 패턴(40-4)을 포함하는 제4 폭(W4a)은 Y 방향으로 제4 어시스트 패턴(40-4) 및/또는 제2 패턴(30-1)의 최소 피쳐 사이즈, 예컨대 제2 간격(S2a) 및 제3 폭(W3a)중 어느 하나의 100배 이상일 수 있다.
이상과 같은 레이아웃을 가지는 반도체 소자(10-4)는 제4 어시스트 패턴(40-4)을 포함하는 제5 서브 패턴 영역(AR-1e)를 포함하고, 제4 어시스트 패턴(40-4)을 제1 패턴(20-1)과 연결한다. 반도체 소자(10-4)는 제10 및 제11 서브 어시스트 패턴들(40-4a, 40-4b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
도 18 내지 도 20는 각각 도 16의 XVIII-XVIII', XIX-XIX' 및 XX-XX'에 따른 반도체 소자의 요부 단면도들이다.
구체적으로, 도 18 내지 도 20에서, 도 16 및 도 17과 동일한 참조번호는 동일한 부재를 나타낸다. 도 18 내지 도 20에서, 도 16 및 도 17과 동일한 내용은 생략하거나 간단히 설명한다. 도 18 내지 도 20에서, Z 방향은 X-Y 평면에 수직한 방향을 나타낸다.
반도체 소자(10-4)는 반도체 기판(SL1) 상에 반도체층(SL2)이 위치할 수 있다. 반도체층(SL2) 상에 제1 패턴(20-1), 제4 어시스트 패턴(40-4), 제2 패턴(30-1), 제2 분리층(52), 및 제5 분리층(50-4)이 위치할 수 있다.
도 20에 도시한 바와 같이, 반도체층(SL2) 상에서 제2 패턴(30-1)은 제4 어시스트 패턴(40-4)을 포함하는 제4 어시스트 패턴 영역(APL4)에 의해 제1 패턴(20-1)과 분리되어 있다. 제2 패턴(30-1)은 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)을 포함할 수 있다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b)은 제2 분리층(52)에 의해 분리되고 제3 폭(W3a)를 가진다. 제1 서브 패턴(30-1a) 및 제2 서브 패턴(30-1b) 사이는 제3 간격(S3a)를 가질 수 있다.
도 18 및 도 20에 도시한 바와 같이, 반도체층(SL2) 상에서 제4 어시스트 패턴(40-4)은 Y 방향으로 서로 떨어져 위치하는 제10 서브 어시스트 패턴(40-4a), 제11 서브 어시스트 패턴(40-4b), 및 제12 서브 어시스트 패턴(40-4c)을 포함할 수 있다. 제11 서브 어시스트 패턴(40-4b) 및 제12 서브 어시스트 패턴(40-4c)은 제5 폭(W2b)를 가질 수 있다. 제10 서브 어시스트 패턴(40-4a)는 제6 폭(W2c)를 가질 수 있다. 제5 폭(W2b)는 제6 폭(W2c)보다 클 수 있다.
제10 서브 어시스트 패턴(40-4a), 제11 서브 어시스트 패턴(40-4b), 및 제12 서브 어시스트 패턴(40-4c)들 사이는 제5 분리층(50-4), 즉 제8 서브 분리층(50-4b)에 의해 분리될 수 있다. 제10 서브 어시스트 패턴(40-4a), 제11 서브 어시스트 패턴(40-4b), 및 제12 서브 어시스트 패턴(40-4c)들 사이는 제2 간격(S2a)에 의해 분리될 수 있다. 제5 분리층(50-4)의 폭은 제2 간격(S2a)에 해당할 수 있다. 제1 서브 패턴(30-1a)과 제12 서브 어시스트 패턴(40-4c) 사이는 제3 간격(S3a)에 의해 분리되어 있다.
제4 어시스트 패턴 영역(APL4)의 일측에는 제1 패턴(20-1), 즉 제1 부분(20-1a)이 위치할 수 있다. 제10 서브 어시스트 패턴(40-4a)과 제1 패턴(20-1), 즉 제1 부분(20-1a) 사이는 제5 간격(S1b)를 가질 수 있다. 제5 간격(S1b)은 제2 간격(S2a)이나 제3 간격(S3a)보다 크게 하여 제1 패턴(20-1)과 제10 서브 어시스트 패턴(40-4a)간이 붙는 현상을 더욱 억제할 수 있다.
도 19에 도시한 바와 같이, 반도체층(SL2) 상에서 제4 어시스트 패턴 영역(APL4)을 구성하는 제3 어시스트 연결 부분(APL_CP4)이 위치할 수 있다. 제4 어시스트 연결 부분(APL_CP4)은 제1 패턴(20-1), 즉 제2 부분(20-1b)과 연결될 수 있다. 반도체 소자(10-4)는 제10 및 제11 서브 어시스트 패턴들(40-4a, 40-4b)이 제1 패턴(20-1)과 붙더라도 제1 패턴(20-1)과 제2 패턴(30-1)은 서로 붙지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10-1, 10-2, 10-3, 10-4: 반도체 소자, 20-1: 제1 패턴, 30-1: 제2 패턴, 40-1, 40-2, 40-3, 40-4: 어시스트 패턴, AR-1: 제1 금속 배선 패턴 영역, AR-2: 제2 금속 배선 패턴 영역, 50-1, 50-2, 50-3, 50-4, 52: 분리층

Claims (10)

  1. 제1 금속 배선 패턴 영역; 및
    상기 제1 금속 배선 패턴 영역과 이격되어 배치된 제2 금속 배선 패턴 영역을 포함하되,
    상기 제1 금속 배선 패턴 영역은 제1 패턴을 포함하고,
    상기 제2 금속 배선 패턴 영역은 상기 제1 패턴과 이격되어 배치된 라인 형태의 제2 패턴을 포함하고, 및
    상기 제1 금속 배선 패턴 영역의 내부에는 상기 제1 패턴과 상기 제2 패턴 사이에 상기 제1 패턴 및 상기 제2 패턴과 이격되어 배치됨과 아울러 상기 제2 패턴과 평행한 라인 형태의 어시스트(assist) 패턴이 위치하며,
    상기 어시스트 패턴의 일단부는 상기 제1 패턴과 연결되어 있는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 패턴은 폭이 넓은 광폭 패턴이고, 상기 제2 패턴 및 어시스트 패턴은 상기 제1 패턴보다 폭이 좁은 협폭 패턴인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 제1 패턴은 내주면을 가지며,
    상기 어시스트 패턴의 일단부는 상기 제1 패턴의 내주면과 연결되어 있고,
    상기 제2 패턴의 일단부는 상기 제1 패턴의 상기 내주면과 이격되어 있는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 패턴은 서로 떨어져 있는 복수개의 서브 패턴들로 구성되고, 상기 서브 패턴들의 일단부들은 지그재그 형태로 배치되어 있는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제1 패턴은 블록 형태로 구성되고,
    상기 어시스트 패턴은 서로 떨어져 위치하는 복수개의 서브 어시스트 패턴들로 구성되고, 및
    상기 제2 패턴은 서로 떨어져 있는 복수개의 서브 패턴들로 구성되고,
    상기 제1 패턴은 제1 폭을 가지며,
    상기 서브 어시스트 패턴들의 제2 폭은 상기 서브 패턴들의 제3 폭과 동일하고,
    상기 서브 어시스트 패턴들의 제2 간격은 상기 서브 패턴들의 제3 간격과 동일한 것을 특징으로 하는 반도체 소자.
  6. 제1 금속 배선 패턴 영역; 및
    상기 제1 금속 배선 패턴 영역과 이격되어 배치되고, 라인 형태의 제2 패턴을 포함하는 제2 금속 배선 패턴 영역을 포함하되,
    상기 제1 금속 배선 패턴 영역은,
    제1 패턴을 포함하는 제1 서브 패턴 영역, 및
    상기 제1 서브 패턴 영역과 인접하여 배치된 제2 서브 패턴 영역을 포함하고, 상기 제2 서브 패턴 영역은 상기 제2 패턴과 평행하게 배치됨과 아울러 상기 제1 패턴과 연결된 라인 형태의 어시스트(assist) 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 제1 패턴은 블록 형태로 폭이 넓은 광폭 패턴이고, 상기 라인 형태의 상기 제2 패턴 및 어시스트 패턴은 상기 제1 패턴보다 폭이 좁은 협폭 패턴이고,
    상기 제2 서브 패턴 영역 및 상기 제2 금속 배선 패턴 영역은 라인 및 스페이스 패턴 영역인 것을 특징으로 하는 반도체 소자.
  8. 제1 금속 배선 패턴 영역; 및
    상기 제1 금속 배선 패턴 영역과 이격되어 배치된 제2 금속 배선 패턴 영역을 포함하되,
    상기 제1 금속 배선 패턴 영역은 블록 형태로 구성된 제1 패턴을 포함하고,
    상기 제2 금속 배선 패턴 영역은 상기 제1 패턴과 이격되어 제1 방향으로 배치된 제2 패턴을 포함하고, 상기 제2 패턴은 상기 제1 방향과 수직인 제2 방향으로 서로 떨어져 배치된 라인 형태의 복수개의 서브 패턴들을 포함하고, 및
    상기 제1 금속 배선 패턴 영역의 내부에는 상기 제1 패턴과 상기 제2 패턴 사이에 상기 제1 방향으로 배치된 어시스트(assist) 패턴을 포함하되,
    상기 어시스트 패턴은 상기 제1 방향으로 상기 서브 패턴들과 평행하게 배치되고 상기 제2 방향으로 서로 떨어진 배치된 라인 형태의 복수개의 서브 어시스트 패턴들을 포함하고, 상기 서브 어시스트 패턴들은 상기 제1 패턴과 연결되어 있는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 제2 패턴을 구성하는 상기 서브 패턴들의 일단부들은 상기 제2 방향으로 지그재그 형태로 배치되어 있는 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 제1 패턴은 상기 제1 방향으로 배치된 제1 내주면, 및 상기 제2 방향으로 배치된 제2 내주면을 가지며,
    상기 제2 패턴의 일단부는 상기 제2 내주면과 이격되어 있고, 및
    상기 서브 어시스트 패턴들의 일단부들은 상기 제2 내주면과 연결되는 것을 특징으로 하는 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3085259B2 (ja) 1997-09-17 2000-09-04 日本電気株式会社 露光パターン及びその発生方法
JP2000294730A (ja) * 1999-04-09 2000-10-20 Mitsubishi Electric Corp システムｌｓｉチップ及びその製造方法
US7312141B2 (en) 2000-09-26 2007-12-25 International Business Machines Corporation Shapes-based migration of aluminum designs to copper damascene
JP2002158278A (ja) 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
JP4731456B2 (ja) * 2006-12-19 2011-07-27 富士通セミコンダクター株式会社 半導体装置
KR20100105988A (ko) 2009-03-23 2010-10-01 주식회사 하이닉스반도체 반도체 장치 및 이를 제조하기 위한 포토마스크
JP2013229470A (ja) 2012-04-26 2013-11-07 Ps4 Luxco S A R L 半導体装置及びそのレイアウト方法
JP6043970B2 (ja) * 2012-12-21 2016-12-14 パナソニックＩｐマネジメント株式会社 半導体装置
US8963332B2 (en) * 2013-03-15 2015-02-24 Samsung Electronics Co., Ltd. Semiconductor device with dummy lines
JP6378115B2 (ja) 2015-03-12 2018-08-22 東芝メモリ株式会社 半導体装置、及び、半導体装置の製造方法
JP2017163031A (ja) * 2016-03-10 2017-09-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の設計方法
KR102629208B1 (ko) 2016-09-22 2024-01-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11189566B2 (en) * 2018-04-12 2021-11-30 International Business Machines Corporation Tight pitch via structures enabled by orthogonal and non-orthogonal merged vias
US10522395B1 (en) 2018-08-21 2019-12-31 Micron Technology, Inc. Methods of forming a pattern

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