JP2017163031A - 半導体装置および半導体装置の設計方法 - Google Patents

Abstract

【課題】階層レイアウト設計手法を用いた各階層ブロックの設計段階で、各階層ブロックの実負荷データを高精度に抽出することが可能な半導体装置の設計方法および半導体装置を提供する。【解決手段】メタル配線層Ｍ［ｋ］は、境界となる辺によってそれぞれ分割される複数の階層ブロックＨＢＫ１〜ＨＢＫ４を備える。複数の階層ブロックの一つは、自階層ブロックの外周に沿って延伸するように配置され、一本または複数本のメタル配線で構成されるシールドリング配線ＳＲと、その内側に配置され、予め定められる優先方向に向けて延伸する複数本のメタル配線ＭＬ［ｋ］とを備える。シールドリング配線ＳＲは、優先方向に向けて延伸する区間ＳＣ１と、優先方向と直交する非優先方向に向けて延伸する区間ＳＣ２とを有する。【選択図】図３Ａ

Description

本発明は、半導体装置および半導体装置の設計方法に関し、例えば、階層レイアウト設計手法によって設計された半導体装置、およびその設計方法に関する。

例えば、特許文献１には、階層レイアウト設計手法よりフィジカルブロックを設計する際に、外部接続端子を有する境界辺には配線抑制領域を設定し、外部接続端子を有しない境界辺にはシールド配線を設ける方法が示されている。

特開２００４−２５９９６７号公報

例えば、半導体装置の大規模化に伴う設計時間の増大を抑制するための手法として、階層レイアウト設計手法が知られている。階層レイアウト設計手法では、まず、１個の半導体装置が複数の階層ブロックに分割され、各階層ブロック毎に並行してレイアウト設計が行われたのち、それらが１個の半導体装置に組み上げられる。このような手法を用いると、各階層ブロック毎の回路規模を小さくすることができ、また、各階層ブロックを並行して設計できるため、半導体装置全体のレイアウト設計時間を短縮することができる。

ここで、各階層ブロックのレイアウト設計を行う際には、配線抵抗、配線容量等の実負荷データを抽出したのちタイミング検証が行われる。ただし、この際には、隣接する階層ブロックのレイアウトが未確定である場合が多いため、階層ブロックの境界部で、実負荷データを高精度に抽出できない恐れがある。そこで、例えば、特許文献１のように、シールド配線と配線抑制領域とを設ける方法が考えられるが、ダミーメタルを考慮すると十分な高精度化が図れない場合がある。

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態による半導体装置は、一個の半導体チップで構成され、メタル配線層を備える。メタル配線層は、境界となる辺によってそれぞれ分割される複数の配線領域を備える。複数の配線領域の一つは、自配線領域の外周に沿って延伸するように配置され、一本または複数本のメタル配線で構成されるシールドリング配線と、シールドリング配線で囲まれる領域内に配置され、予め定められる優先方向に向けて延伸する複数本のメタル配線とを備える。ここで、シールドリング配線は、優先方向に向けて延伸する第１の区間と、優先方向と直交する非優先方向に向けて延伸する第２の区間とを有する。

前記一実施の形態によれば、階層レイアウト設計手法を用いた各階層ブロックの設計段階で、各階層ブロックの実負荷データを高精度に抽出することが可能になる。

本発明の実施の形態１による半導体装置の構成例を示す概略図である。 図１の半導体装置の模式的な構造例を示す断面図である。 図２におけるメタル配線層の模式的なレイアウト構成例を示す平面図である。 図２におけるメタル配線層の模式的なレイアウト構成例を示す平面図である。 図３Ａおよび図３Ｂにおけるシールドリング配線への電源供給方式の一例を示す説明図である。 図３Ａおよび図３Ｂの半導体装置を対象とする設計方法の一例を示すフロー図である。 図３Ａおよび図３Ｂの半導体装置を用いた場合の効果の一例を示す説明図である。 図３Ａおよび図３Ｂの半導体装置を用いた場合の他の効果の一例を示す説明図である。 本発明の実施の形態２による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 本発明の実施の形態２による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 図８Ａおよび図８Ｂの半導体装置の効果の一例を示す説明図であり、図８Ａおよび図８ＢのＡ−Ａ’間の構造例を示す断面図である。 図９Ａの比較例となる半導体装置の構造例を示す断面図である。 図９Ａの比較例となる半導体装置の構造例を示す断面図である。 本発明の実施の形態３による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 本発明の実施の形態３による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 図１０Ａおよび図１０Ｂの半導体装置の効果の一例を示す説明図である。 図１０Ａおよび図１０Ｂの半導体装置の効果の一例を示す説明図である。 図１０Ａおよび図１０Ｂの変形例となるレイアウト構成例を示す平面図である。 図１０Ａおよび図１０Ｂの変形例となるレイアウト構成例を示す平面図である。 本発明の実施の形態４による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 本発明の実施の形態４による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。 図１３Ｂの変形例となるレイアウト構成例を示す平面図である。 本発明の実施の形態５による半導体装置において、図２におけるメタル配線層の模式的なレイアウト構成例を示す平面図である。 図１５Ａとは異なるレイアウト構成例を示す平面図である。 図１５Ａおよび図１５Ｂの半導体装置を対象とする設計方法の一例を示すフロー図である。 本発明の比較例として検討した半導体装置において、メタル配線層のレイアウト構成例を示す平面図である。 本発明の比較例として検討した半導体装置において、メタル配線層のレイアウト構成例を示す平面図である。 図１７Ａの半導体装置を対象とする設計方法の一例を示すフロー図である。 図１７Ａまたは図１７Ｂの半導体装置を用いた場合の問題点の一例を示す説明図である。 図１７Ａの半導体装置を用いた場合の他の問題点の一例を示す説明図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体装置の概略構成》
図１は、本発明の実施の形態１による半導体装置の構成例を示す概略図である。図１に示す半導体装置ＤＥＶは、一個の半導体チップで構成され、例えば、バスＢＳで結合される複数の回路ブロックを備える。複数の回路ブロックの中には、特に限定はされないが、複数のＣＰＵ（Central Processing Unit）コア回路ＣＣＲ１，ＣＣＲ２、揮発性メモリ回路ＲＡＭ、不揮発性メモリ回路ＲＯＭ、各種ディジタル周辺回路ＤＰＥＲＩ、各種アナログ周辺回路ＡＰＥＲＩ等が含まれる。特に、このように多機能で回路規模が大きい半導体装置ＤＥＶを設計する際に、後述する階層レイアウト設計手法を用いることが有益となる。

図２は、図１の半導体装置の模式的な構造例を示す断面図である。図２に示す半導体装置ＤＥＶは、半導体基板ＳＵＢ上に、ゲート層ＧＴと、複数のメタル配線層（…，Ｍ［ｋ］，Ｍ［ｋ＋１］，…，Ｍ［ｊ］，Ｍ［ｊ＋１］）とが順に積層された構造を備える。半導体基板ＳＵＢには、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタの拡散層ＤＦ等が形成され、ゲート層ＧＴには、ＭＯＳトランジスタのゲート配線ＧＬ等が形成される。

メタル配線層（…，Ｍ［ｋ］，Ｍ［ｋ＋１］，…）には、ＭＯＳトランジスタ等を含む各回路素子を適宜結合するためのメタル配線（…，ＭＬ［ｋ］，ＭＬ［ｋ＋１］，…）が形成される。各メタル配線層のメタル配線（…，ＭＬ［ｋ］，ＭＬ［ｋ＋１］，…）は、層間絶縁膜ＩＳＬで分離される。実際に各回路素子を結合する際には、上下のメタル配線層（…，Ｍ［ｋ］，Ｍ［ｋ＋１］，…）間で、適宜、ビアＶＡを介してメタル配線（…，ＭＬ［ｋ］，ＭＬ［ｋ＋１］，…）の打ち替えが行われる。また、最上層部分のメタル配線層（…，Ｍ［ｊ］，Ｍ［ｊ＋１］）には、主に、チップ全体に電源電圧ＰＷＲ（具体的には高電位側の電源電圧（ＶＣＣ）および低電位側の電源電圧（ＧＮＤ））を供給するためのメタル配線（…，ＭＬ［ｊ］，ＭＬ［ｊ＋１］）が形成される。

《メタル配線層のレイアウト》
図３Ａおよび図３Ｂは、図２におけるメタル配線層の模式的なレイアウト構成例を示す平面図である。図３Ａには、図２のメタル配線層Ｍ［ｋ］のレイアウト構成例が示され、図３Ｂには、その一つ上の層となるメタル配線層Ｍ［ｋ＋１］のレイアウト構成例が示される。

図３Ａおよび図３Ｂに示すメタル配線層Ｍ［ｋ］，Ｍ［ｋ＋１］は、境界となる辺によってそれぞれ分割される複数の階層ブロック（配線領域）ＨＢＫ１〜ＨＢＫ４を備える。図３Ａおよび図３Ｂにおいて、複数の階層ブロックＨＢＫ１〜ＨＢＫ４を除く配線領域は、トップ領域ＴＰとなる。なお、本明細書では、説明の便宜上、複数の階層ブロックＨＢＫ１〜ＨＢＫ４を除く配線領域をトップ領域ＴＰと呼ぶが、トップ領域ＴＰは、厳密には、複数の階層ブロックＨＢＫ１〜ＨＢＫ４を下位の階層ブロックとして、当該下位の階層ブロックを包含する上位のブロックとして位置付けられる。

この例では、トップ領域ＴＰには、半導体チップの外周に沿って配置され、半導体チップ外部との入出力を担う複数のＩＯ（input output）セルＩＯＣが含まれる。また、特に限定はされないが、複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれは、トップ領域ＴＰと隣接する（言い換えれば境界辺を持つ）ように配置され、加えて、階層ブロックＨＢＫ３，ＨＢＫ４は、互いに隣接するように配置される。

複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれは、例えば、レイアウトのやり易さ等に応じて、図１の回路ブロックのいずれかに対応する場合や、複数の回路ブロックの組合せに対応する場合や、１個の回路ブロックを分割したものに対応する場合等がある。トップ領域ＴＰは、必ずしも限定はされないが、主に複数の階層ブロックＨＢＫ１〜ＨＢＫ４の間や、複数の階層ブロックＨＢＫ１〜ＨＢＫ４とＩＯセルＩＯＣとの間の結合を担う場合が多い。

一般的に、メタル配線層にメタル配線を形成する際には、自動配置配線等の設計ツールに基づいて、配線を延伸する際の優先方向が定められる。当該優先方向と直交する方向は、非優先方向となる。この配線の優先方向および非優先方向は、メタル配線層毎に交互に入れ替えられる。例えば、図３Ａのメタル配線層Ｍ［ｋ］の優先方向は、ｘ軸方向であり、非優先方向は、ｙ軸方向である。反対に、一つ上の層（一つ下の層も同様）となる図３Ｂのメタル配線層Ｍ［ｋ＋１］の優先方向は、ｙ軸方向であり、非優先方向は、ｘ軸方向である。

図３Ａのメタル配線層Ｍ［ｋ］において、複数の階層ブロック（配線領域）ＨＢＫ１〜ＨＢＫ４のそれぞれは、シールドリング配線ＳＲと、複数本のメタル配線ＭＬ［ｋ］を備える。シールドリング配線ＳＲは、対応する階層ブロックの外周に沿って延伸するように配置され、必ずしも限定はされないが、外周となる境界辺を基準にレイアウトルールによって定まる最小スペース分だけ内側となる位置に配置される。また、シールドリング配線ＳＲの配線幅は、特に限定はされないが、ここでは、レイアウトルールによって定まる最小線幅を備える。

なお、シールドリング配線ＳＲは、この例では、一本のメタル配線で構成されるが、複数本のメタル配線の組合せで構成される場合（詳細は後述）もある。ここで、シールドリング配線ＳＲは、優先方向に向けて延伸する区間ＳＣ１と、非優先方向に向けて延伸する区間ＳＣ２とを有することが特徴となっている。

複数本のメタル配線ＭＬ［ｋ］は、シールドリング配線ＳＲで囲まれる領域内に配置され、優先方向（ここではｘ軸方向）に向けて延伸する。ここでは、模式的に優先方向に向けて延伸するメタル配線ＭＬ［ｋ］のみが示されているが、実際には、非優先方向（ここではｙ軸方向）に向けて延伸するメタル配線も存在し得る。ただし、例えば、配線全体の占有面積で見た場合、優先方向に向けて延伸するメタル配線の方が、非優先方向に向けて延伸するメタル配線よりも十分に大きい。

また、複数の階層ブロックＨＢＫ１〜ＨＢＫ４の中には、メタル配線層Ｍ［ｋ］において、他の配線領域（すなわちトップ領域ＴＰまたは他の階層ブロック）に結合される信号端子ＳＰを有する場合がある。図３Ａの例では、階層ブロックＨＢＫ２，ＨＢＫ３が信号端子ＳＰを有している。信号端子ＳＰは、非優先方向（ここではｙ軸方向）に向けて延伸する辺のいずれか一つの辺の中の一部の区間となる信号端子区間ＳＣ３に配置される。非優先方向となる区間ＳＣ２のシールドリング配線ＳＲは、当該いずれか一つの辺で、信号端子区間ＳＣ３を除く区間に配置される。

図３Ｂのメタル配線層Ｍ［ｋ＋１］も、図３Ａのメタル配線層Ｍ［ｋ］と同様の構成を備える。ただし、図３Ｂでは、各階層ブロックＨＢＫ１〜ＨＢＫ４内で、シールドリング配線ＳＲに囲まれる領域に配置される複数本のメタル配線ＭＬ［ｋ＋１］が、図３Ａの場合とは異なる優先方向（ここではｙ軸方向）に向けて延伸している。また、図３Ｂでは、図３Ａの場合と異なり、階層ブロックＨＢＫ１，ＨＢＫ４が信号端子ＳＰを備える。当該信号端子ＳＰは、図３Ａの場合と同様に、非優先方向（ここではｘ軸方向）に向けて延伸する辺の信号端子区間ＳＣ３に配置される。

また、図３Ａおよび図３Ｂのメタル配線層Ｍ［ｋ］，Ｍ［ｋ＋１］の例では、トップ領域ＴＰに、各階層ブロックＨＢＫ１〜ＨＢＫ４の信号端子ＳＰ間を結合するためのメタル配線が形成される。当該メタル配線も、優先方向に向けて延伸する。例えば、メタル配線層Ｍ［ｋ］には、階層ブロックＨＢＫ２，ＨＢＫ３の信号端子ＳＰ間を結合するメタル配線ＭＬ［ｋ］と、階層ブロックＨＢＫ２，ＨＢＫ３のそれぞれの信号端子ＳＰと階層ブロックＨＢＫ１の信号端子ＳＰとを結合する一部のメタル配線ＭＬ［ｋ］が形成される。

また、メタル配線層Ｍ［ｋ＋１］には、階層ブロックＨＢＫ１，ＨＢＫ４の信号端子ＳＰ間を結合するメタル配線ＭＬ［ｋ＋１］と、階層ブロックＨＢＫ２，ＨＢＫ３のそれぞれの信号端子ＳＰと階層ブロックＨＢＫ１の信号端子ＳＰとを結合する他の一部のメタル配線ＭＬ［ｋ＋１］が形成される。当該他の一部のメタル配線ＭＬ［ｋ＋１］と前述した一部のメタル配線ＭＬ［ｋ］は、それぞれ、信号端子ＳＰを起点に優先方向に向けて延伸したのちビアＶＡを介して結合される。

図４は、図３Ａおよび図３Ｂにおけるシールドリング配線への電源供給方式の一例を示す説明図である。図４には、図３Ｂに示したメタル配線層Ｍ［ｋ＋１］内のいずれかの階層ブロックＨＢＫを例に、電源供給経路を含めたレイアウト構成の一例が示される。階層ブロックＨＢＫの外周には、前述したように、シールドリング配線ＳＲが設けられる。階層ブロックＨＢＫの内部には、例えば、各回路に低電位側の電源電圧ＧＮＤを供給するための複数本のメタル配線ＭＬ［ｋ＋１］（ＧＮＤ）と、高電位側の電源電圧ＶＣＣを供給するための複数本のメタル配線ＭＬ［ｋ＋１］（ＶＣＣ）とが設けられる。

メタル配線ＭＬ［ｋ＋１］（ＧＮＤ）とメタル配線ＭＬ［ｋ＋１］（ＶＣＣ）は、共に優先方向（ここではｙ軸方向）に延伸し、非優先方向（ｘ軸方向）において、所定の間隔毎に交互に配置される。複数本のメタル配線ＭＬ［ｋ＋１］（ＧＮＤ）のそれぞれは、図２に示した最上層部分のメタル配線層（…，Ｍ［ｊ］、Ｍ［ｊ＋１］）に形成される電源電圧ＰＷＲ（低電位側の電源電圧ＧＮＤ）用のメタル配線に対しビアＶＡを介して直接的に結合される。同様に、複数本のメタル配線ＭＬ［ｋ＋１］（ＶＣＣ）のそれぞれは、最上層部分のメタル配線層（…，Ｍ［ｊ］、Ｍ［ｊ＋１］）に形成される電源電圧ＰＷＲ（高電位側の電源電圧ＶＣＣ）用のメタル配線に対しビアＶＡを介して直接的に結合される。

ここで、図４の例では、複数本のメタル配線ＭＬ［ｋ＋１］（ＧＮＤ）のそれぞれは、シールドリング配線ＳＲに結合している。その結果、シールドリング配線ＳＲには、低電位側の電源電圧ＧＮＤがメタル配線ＭＬ［ｋ＋１］（ＧＮＤ）を介して間接的に印加される。なお、シールドリング配線ＳＲは、低電位側の電源電圧ＧＮＤに限らず、高電位側の電源電圧ＶＣＣが印加される構成であってもよい。また、シールドリング配線ＳＲは、詳細は後述するが、電源供給を主目的とする配線ではないため、最上層部分のメタル配線層に対し間接的に結合される構成であってもよい。これにより、直接的に結合される構成と比較して、ビアＶＡの増大等を抑制することができる。

《半導体装置（比較例）の構成および設計方法》
図１７Ａおよび図１７Ｂは、本発明の比較例として検討した半導体装置において、メタル配線層のレイアウト構成例を示す平面図である。図１７Ａに示すメタル配線層Ｍ［ｋ］’では、図３Ａの場合と異なり、各階層ブロックＨＢＫ１〜ＨＢＫ４は、シールドリング配線ＳＲを備えない。一方、図１７Ｂに示すメタル配線層Ｍ［ｋ］”では、各階層ブロックＨＢＫ１〜ＨＢＫ４は、シールド配線ＳＬを備える。ただし、当該シールド配線ＳＬは、優先方向の区間ＳＣ１を有するが、図３Ａの場合と異なり非優先方向の区間ＳＣ２を有しない。

図１８は、図１７Ａの半導体装置を対象とする設計方法の一例を示すフロー図である。図１８において、まず、設計者は、半導体装置（半導体チップ）の回路を設計し、ネットリスト等の回路データを生成する（ステップＳ１０１）。次いで、設計者は、階層レイアウト設計手法によるレイアウト設計を行うため、半導体装置を、トップ領域ＴＰと複数の階層ブロックＨＢＫ１〜ＨＢＫ４とに切り分ける（ステップＳ１０２）。

続いて、設計者は、半導体チップ全体のフロアプラン等の過程で、各階層ブロックＨＢＫ１〜ＨＢＫ４の形状や信号端子ＳＰの配置を決定し、また、トップ領域ＴＰの形状を決定する（ステップＳ１０３）。そして、各設計者は、ステップＳ１０３で決定されたトップ領域ＴＰと複数の階層ブロックＨＢＫ１〜ＨＢＫ４のレイアウトをそれぞれ並行して設計する（ステップＳ２０４，Ｓ２０５）。

階層ブロックの設計（ステップＳ２０４）において、設計者は、まず、対象の階層ブロックに信号端子ＳＰを配置し、対象の階層ブロックが含む回路のレイアウトを自動配置配線ツール等を用いた配置配線によって生成する（ステップＳ２０４ａ）。次いで、設計者は、所定の設計ツールを用いて対象の階層ブロックのメタル配線層に対してダミーメタルを挿入する（ステップＳ２０４ｂ）。当該ダミーメタルは、製造プロセス工程の一つとなるＣＭＰ（Chemical Mechanical Polishing）工程で各メタル配線層を平坦化することを目的として挿入される。

次いで、設計者は、ダミーメタルが挿入された階層ブロックに対し、所定の設計ツールを用いて配線抵抗、配線容量等の実負荷データを抽出する（ステップＳ２０４ｃ）。その後、設計者は、当該抽出された実負荷データを用いて対象の階層ブロックのタイミングを検証する（ステップＳ２０４ｄ）。また、設計者は、対象の階層ブロックに対し、レイアウトルールの検証等も行う。

一方、トップ領域ＴＰの設計（ステップＳ２０５）において、設計者は、まず、トップ領域ＴＰが含まれる回路のレイアウトを自動配置配線ツール等によって生成する（ステップＳ２０５ａ）。この際に、設計者は、例えば、トップ領域ＴＰに隣接する各階層ブロックの信号端子ＳＰを枠データとして参照した状態でトップ領域ＴＰの設計を行い、主に、当該信号端子ＳＰ間を結合するための配線レイアウトを作成する。

次いで、設計者は、所定の設計ツールを用いてトップ領域ＴＰのメタル配線層に対してダミーメタルを挿入する（ステップＳ２０５ｂ）。続いて、設計者は、ダミーメタルが挿入されたトップ領域ＴＰに対し、所定の設計ツールを用いて配線抵抗、配線容量等の実負荷データを抽出する（ステップＳ２０５ｃ）。その後、設計者は、当該抽出された実負荷データを用いてトップ領域ＴＰのタイミングを検証する（ステップＳ２０５ｄ）。また、設計者は、トップ領域ＴＰに対し、レイアウトルールの検証等も行う。

次に、設計者は、ステップＳ２０４，Ｓ２０５で設計されたトップ領域ＴＰと複数の階層ブロックＨＢＫ１〜ＨＢＫ４とを組み合わせて全体のレイアウト設計を行う（ステップＳ２０６）。具体的には、設計者は、まず、トップ領域ＴＰおよび複数の階層ブロックＨＢＫ１〜ＨＢＫ４のレイアウトデータを収集し（ステップＳ２０６ａ）、これによるチップ全体のレイアウトを対象にダミーメタルを挿入する（ステップＳ２０６ｂ）。続いて、設計者は、ダミーメタルが挿入されたチップレイアウトに対して実負荷データを抽出し（ステップＳ２０６ｃ）、当該実負荷データを用いてチップ全体のタイミングを検証する（ステップＳ２０６ｄ）。

図１９は、図１７Ａまたは図１７Ｂの半導体装置を用いた場合の問題点の一例を示す説明図である。図１９には、２個の配線領域（階層ブロックＨＢＫｙと、トップ領域ＴＰまたは階層ブロックＨＢＫｘ）が隣接配置される構成を例として、その境界辺周りのメタル配線層のレイアウト構成例が示される。

階層ブロックＨＢＫｙには、図１８のステップＳ２０４ａの工程によりメタル配線ＭＬ［ｋ］＿Ｂ１，ＭＬ［ｋ］＿Ｂ２が形成され、加えて、ステップＳ２０４ｂの工程によりダミーメタルＤＭｂが挿入される。同様に、トップ領域ＴＰまたは階層ブロックＨＢＫｘには、図１８のステップＳ２０５ａまたはステップＳ２０４ａの工程によりメタル配線ＭＬ［ｋ］＿Ａ１，ＭＬ［ｋ］＿Ａ２が形成され、加えて、ステップＳ２０５ｂまたはステップＳ２０４ｂの工程によりダミーメタルＤＭａが挿入される。

一方、この２個の配線領域を隣接して組み合わせた場合、図１８のステップＳ２０６ｂの工程により、境界部の領域ＡＲ１にダミーメタルＤＭｃが挿入される場合がある。設計ツールは、ダミーメタルを自動挿入するルールとして、例えば、配線密度ルールや、空白スペースルール等を備える。配線密度ルールとは、メタル配線の密度を規定の下限値と上限値の範囲内に収めるようにするためのルールである。空白スペースルールとは、一定の面積内に必ずメタル配線が含まれるようにするためのルールである。なお、ダミーメタルは、特に限定はされないが、フローティング電圧等に設定される。

ここで、図１９の領域ＡＲ１に着目すると、図１９における２個の配線領域の一方のみを設計対象とした場合、境界辺との間に空白スペースルールに違反するほどのスペースはなく、図１８のステップＳ２０４ｂ等ではダミーメタルが挿入されない。しかし、２個の配線領域の組み合わせを設計対象とした場合、領域ＡＲ１で空白スペースルールに違反するほどのスペースが生じ、図１８のステップＳ２０６ｂでダミーメタルＤＭｃが挿入されるような事態が生じ得る。これは、結果的に、図１８のステップＳ２０４ｃ，Ｓ２０５ｃにおいて、境界部での実負荷データの抽出精度を低下させることになる。

このような事態は、図１７Ａの半導体装置では、各階層ブロックＨＢＫ１〜ＨＢＫ４の各境界辺で生じる恐れがあり、図１７Ｂの半導体装置では、各階層ブロックＨＢＫ１〜ＨＢＫ４のシールド配線ＳＬを有しない境界辺で生じる恐れがある。なお、仮に、当該シールド配線ＳＬを有しない境界辺で、ダミーメタル自体を挿入させないようにすると、前述したメタル配線層の平坦化に問題が生じ得る。

このように、図１８のステップＳ２０６ｂでダミーメタルＤＭｃが挿入されると、図１９における境界部で２個の配線領域のレイアウト自体が変わってしまう。このため、図１８のステップＳ２０６ｃにおいて、再度、実負荷データを抽出する工程が必要となる。ただし、当該工程は、ステップＳ２０４ｃ，Ｓ２０５ｃの場合と異なりチップ全体を対象として行われるため、取り扱うデータ量が大きく、設計ツールの処理時間に多くの時間を要する恐れがある。

さらに、ステップＳ２０６ｂでダミーメタルＤＭｃが挿入されると、その後のステップＳ２０６ｄでのタイミング検証の工程で、ダミーメタルＤＭｃの挿入に起因してタイミング制約を満たせなくなるような事態が生じる可能性がある。そうすると、最悪の場合、ステップＳ２０４，Ｓ２０５の工程への手戻りが生じ、設計期間の大幅な長期化を招く恐れがある。

図２０は、図１７Ａの半導体装置を用いた場合の他の問題点の一例を示す説明図である。図２０には、図１９の場合と同様に、２個の配線領域（階層ブロックＨＢＫｙと、トップ領域ＴＰまたは階層ブロックＨＢＫｘ）が隣接配置される構成を例として、その境界辺周りのメタル配線層のレイアウト構成例が示される。

図２０において、２個の配線領域を並行して設計する場合、一方の配線領域（ここでは階層ブロックＨＢＫｙ）の設計者は、他方の配線領域（トップ領域ＴＰまたは階層ブロックＨＢＫｘ）のレイアウトが未確定の状態で設計を行う必要がある。この場合、例えば、境界辺に隣接する信号伝送用のメタル配線ＭＬ［ｋ］＿Ｂ１の実負荷データ（例えば寄生容量等）は、他方の配線領域における境界部のレイアウトに依存して変化する。その結果、図１８のステップＳ２０４ｃ（ステップＳ２０５ｃも同様）では、境界部での実負荷データを高精度に抽出することが困難となり得る。

このような事態は、図１７Ａの半導体装置では、各階層ブロックＨＢＫ１〜ＨＢＫ４の各境界辺で生じる恐れがある。一方、図１７Ｂの半導体装置では、各階層ブロックＨＢＫ１〜ＨＢＫ４の信号端子ＳＰを有する辺で生じる可能性がある。ここで、仮に当該信号端子ＳＰを有する辺の近傍を配線抑制領域に定めると、図２０のような事態は特に問題とならない場合もある。ただし、この場合、ダミーメタルも挿入できなくなるため、メタル配線層の平坦化に問題が生じ得る。

このように、図１８のステップＳ２０４ｃ，Ｓ２０５ｃで実負荷データの抽出精度が低くなると、ステップＳ２０６ｃにおいて、再度、実負荷データを抽出する工程が必要となる。そうすると、図１９の場合と同様に、設計ツールの処理時間に多くの時間を要する恐れがある。

また、ステップＳ２０６ｄでのタイミング検証の工程では、例えばメタル配線ＭＬ［ｋ］＿Ｂ１の寄生容量の増大等に伴いタイミング制約を満たせなくなるような事態が生じ得る。さらに、このようなタイミング制約のほかに、例えばメタル配線ＭＬ［ｋ］＿Ｂ１のカップリング容量の増大に伴いクロストークノイズの仕様を満たせなくなるような事態も生じ得る。そうすると、図１９の場合と同様に、設計の手戻りが生じ、設計期間の大幅な長期化を招く恐れがある。そこで、図３Ａおよび図３Ｂに示したような半導体装置、および図５に示すような半導体装置の設計方法を用いることが有益となる。

《半導体装置（実施の形態１）の設計方法》
図５は、図３Ａおよび図３Ｂの半導体装置を対象とする設計方法の一例を示すフロー図である。図５では、図１８の場合と同様に、設計者は、ステップＳ１０１〜Ｓ１０３の工程を経て、ステップＳ１０３で決定したトップ領域ＴＰと複数の階層ブロックＨＢＫ１〜ＨＢＫ４のレイアウトを、それぞれ並行して設計する（ステップＳ１０４，Ｓ１０５）。

階層ブロックの設計（ステップＳ１０４）において、設計者は、まず、所定の設計ツールを用いて、対象の階層ブロックのメタル配線層の外周に沿って延伸するようにシールドリング配線ＳＲを配置する（ステップＳ１０４ａ）。また、設計者は、所定の設計ツールを用いて、対象の階層ブロックの境界となる辺のうち、非優先方向に向けて延伸する辺の少なくともいずれか一つの辺に対し、一部の区間となる信号端子区間ＳＣ３に、トップ領域ＴＰ（または他の階層ブロック）に結合される信号端子ＳＰを配置する（ステップＳ１０４ａ）。

その後、設計者は、所定の設計ツールを用いて、図１８のステップＳ２０４ａ〜Ｓ２０４ｄの場合と同様にしてステップＳ１０４ｂ〜Ｓ１０４ｅの工程を行う。簡単に説明すると、ステップＳ１０４ｂでは、配置配線によって回路のレイアウトが生成され、ステップＳ１０４ｃでは、ダミーメタルが挿入される。ステップＳ１０４ｄでは、実負荷データが抽出され、ステップＳ１０４ｅでは、タイミング検証が行われる。

一方、トップ領域ＴＰの設計（ステップＳ１０５）において、設計者は、所定の設計ツールを用いて、図１８のステップＳ２０５ａ〜Ｓ２０５ｄの場合と同様にしてステップＳ１０５ａ〜Ｓ１０５ｄの工程を行う。簡単に説明すると、ステップＳ１０５ａでは、配置配線によって回路のレイアウトが生成され、ステップＳ１０５ｂでは、ダミーメタルが挿入される。ステップＳ１０５ｃでは、実負荷データが抽出され、ステップＳ１０５ｄでは、タイミング検証が行われる。

次に、設計者は、ステップＳ１０４，Ｓ１０５で設計されたトップ領域ＴＰと複数の階層ブロックＨＢＫ１〜ＨＢＫ４とを組み合わせて全体のレイアウト設計を行う（ステップＳ１０６）。この際に、設計者は、図１８の場合と異なり、まず、ステップＳ１０４ｄ，Ｓ１０５ｃで抽出された複数の階層ブロックＨＢＫ１〜ＨＢＫ４およびトップ領域ＴＰの実負荷データを収集する（ステップＳ１０６ａ）。そして、設計者は、当該収集した実負荷データを用いて、所定の設計ツールによりチップ全体のタイミングを検証する（ステップＳ１０６ｂ）。

《本実施の形態１の主要な効果》
図６は、図３Ａおよび図３Ｂの半導体装置を用いた場合の効果の一例を示す説明図である。図６には、図１９の場合と同様に、２個の配線領域（階層ブロックＨＢＫｙと、トップ領域ＴＰ）が隣接配置される構成を例として、その境界辺周りのメタル配線層のレイアウト構成例が示される。階層ブロックＨＢＫｙには、図１９の場合と異なり、メタル配線ＭＬ［ｋ］＿Ｂ１と境界辺との間にシールドリング配線ＳＲが設けられる。

シールドリング配線ＳＲと境界辺との間隔は、階層ブロックＨＢＫｙの設計段階で、この間隔内に何らかのメタル配線（ダミーメタルも含む）が自動挿入されることがない程度の値に定められる。必ずしも限定はされないが、当該間隔は、例えば、レイアウトルールによって定まる最小スペース等である。

このように、シールドリング配線ＳＲを設けることで、図１９の場合と異なり、２個の配線領域を組み合わせても、境界部に空白スペースルール違反となるほどの大きな空白スペースは生じない。これにより、境界部にダミーメタルを挿入する必要性自体を排除でき、図５のステップＳ１０６に示したように、全体設計の中でダミーメタルを挿入する工程（図１８のステップＳ２０６ｂ）も不要となる。さらに、これに伴い、実負荷データを再度抽出する工程（図１８のステップＳ２０６ｃ）も不要となり、図５のステップＳ１０６に示したように、ステップＳ１０４，Ｓ１０５で抽出した実負荷データをそのまま用いてタイミング検証を行うことができる。

その結果、実質的な効果として、階層レイアウト設計（すなわち図５のステップＳ１０４ｄ，Ｓ１０５ｃ）の段階で、各階層ブロックの実負荷データを高精度に抽出することが可能になる。さらに、これに伴い、図１９の場合と比較して、設計期間を大幅に短縮することが可能になる。具体的には、図１８のステップＳ２０６ｂ，Ｓ２０６ｃの工程を削除することができ、加えて、ステップＳ１０４，Ｓ１０５の工程への手戻りを無くすことができる。

図７は、図３Ａおよび図３Ｂの半導体装置を用いた場合の他の効果の一例を示す説明図である。図７には、図２０の場合と同様に、２個の配線領域（階層ブロックＨＢＫｙと、トップ領域ＴＰ）が隣接配置される構成を例として、その境界辺周りのメタル配線層のレイアウト構成例が示される。ただし、階層ブロックＨＢＫｙには、図２０の場合と異なり、メタル配線ＭＬ［ｋ］＿Ｂ１と境界辺との間に、低電位側の電源電圧ＧＮＤが印加されるシールドリング配線ＳＲが設けられる。

図７において、まず、トップ領域ＴＰのレイアウトが未確定の状態で階層ブロックＨＢＫｙの設計を行う場合を想定する。この場合、例えば、信号伝送用のメタル配線ＭＬ［ｋ］＿Ｂ１の実負荷データは、図２０の場合と異なり、トップ領域ＴＰのレイアウトには依存せず、シールドリング配線ＳＲとの間の容量（ｙｙ）等を用いて定めることができる。また、シールドリング配線ＳＲには電源電圧ＧＮＤが印加されるため、メタル配線ＭＬ［ｋ］＿Ｂ１とトップ領域ＴＰとの間のクロストークノイズは、シールドリング配線ＳＲによってシールドされる。

次に、階層ブロックＨＢＫｙのレイアウトが未確定の状態でトップ領域ＴＰの設計を行う場合を想定する。この場合、例えば、信号伝送用のメタル配線ＭＬ［ｋ］＿Ａ１の実負荷データは、階層ブロックＨＢＫｙ内のシールドリング配線ＳＲとの間の容量（ｘｘ）等を用いて定めることができる。また、メタル配線ＭＬ［ｋ］＿Ａ１と階層ブロックＨＢＫｙとの間のクロストークノイズは、階層ブロックＨＢＫｙ内のシールドリング配線ＳＲによってシールドされる。具体的にトップ領域ＴＰを設計する際には、隣接する階層ブロック内にシールドリング配線ＳＲが設けられることを前提として、このシールドリング配線ＳＲを枠データとして参照しながら設計を行えばよい。

これにより、階層レイアウト設計（すなわち図５のステップＳ１０４ｄ，Ｓ１０５ｃ）の段階で、各階層ブロックの実負荷データを高精度に抽出することが可能になる。さらに、これに伴い、図２０の場合と比較して、設計期間を大幅に短縮することが可能になる。具体的には、図６の場合と同様に、図１８のステップＳ２０６ｂ，Ｓ２０６ｃの工程を削除することができ、加えて、ステップＳ１０４，Ｓ１０５の工程への手戻りを無くすことができる。

（実施の形態２）
《階層ブロックのレイアウト（応用例［１Ａ］）》
図８Ａおよび図８Ｂは、本発明の実施の形態２による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。図８Ａに示す階層ブロックＨＢＫは、図３Ａに示したメタル配線層Ｍ［ｋ］内の複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれに対応する。同様に、図８Ｂに示す階層ブロックＨＢＫは、図３Ｂに示したメタル配線層Ｍ［ｋ＋１］内の複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれに対応する。

図８Ａおよび図８Ｂに示す階層ブロックＨＢＫは、図３Ａおよび図３Ｂの場合と同様に、一本のメタル配線で構成されるシールドリング配線ＳＲを有する。ただし、当該シールドリング配線ＳＲは、図３Ａおよび図３Ｂの場合と異なり、優先方向に延伸する区間ＳＣ１の配線幅Ｗ１が、非優先方向に延伸する区間ＳＣ２の配線幅Ｗ２よりも広くなっている。なお、階層ブロックＨＢＫの境界辺とシールドリング配線ＳＲとの間の間隔Ｌ１は、区間ＳＣ１，ＳＣ２を問わず一定である。また、図８Ａおよび図８Ｂの例では、特に限定はされないが、図８Ａと図８Ｂのシールドリング配線ＳＲをメタル配線層Ｍ［ｋ］，Ｍ［ｋ＋１］間で結合するためのビアＶＡが設けられる。この例では、ビアＶＡは、区間ＳＣ１と区間ＳＣ２の交点にそれぞれ設けられる。

《本実施の形態２の主要な効果》
以上、本実施の形態２の半導体装置を用いることで、実施の形態１で述べた各種効果に加えて、さらに次のような効果が得られる。図９Ａは、図８Ａおよび図８Ｂの半導体装置の効果の一例を示す説明図であり、図８Ａおよび図８ＢのＡ−Ａ’間の構造例を示す断面図である。図９Ｂおよび図９Ｃは、図９Ａの比較例となる半導体装置の構造例を示す断面図である。図９Ａ、図９Ｂおよび図９Ｃには、図８Ａおよび図８Ｂに対応するメタル配線層Ｍ［ｋ］，Ｍ［ｋ＋１］に加えて、その上層に位置するメタル配線層Ｍ［ｋ＋２］，Ｍ［ｋ＋３］の構造例も示されている。

まず、図９Ｂには、シールドリング配線ＳＲの配線幅が区間ＳＣ１，ＳＣ２で共に同じであった場合の構造例が示される。ここで、例えば、シールドリング配線ＳＲに隣接する箇所でメタル配線ＭＬ［ｋ＋１］とメタル配線ＭＬ［ｋ＋２］とをビアＶＡを介して結合する場合を想定する。この場合、ビアＶＡを設けたことに伴い、例えば、メタル配線ＭＬ［ｋ＋２］を、シールドリング配線ＳＲが存在する側にΔＬだけ延ばす必要性が生じることがある。

そうすると、当該メタル配線ＭＬ［ｋ＋２］とシールドリング配線ＳＲとの間のスペースが不足し、レイアウトルール違反を招く場合がある。このため、設計者は、このようなレイアウトルール違反を回避するよう、例えば、ビアＶＡの位置を変えたり、メタル配線ＭＬ［ｋ＋２］の位置をずらしたり等の注意を払う必要があり、設計者の負担が増大する恐れがある。

また、図９Ｃには、図８Ａおよび図８Ｂの場合とは逆に、区間ＳＣ２の配線幅が区間ＳＣ１の配線幅よりも広い場合の構造例が示される。この場合、この配線幅の違いに伴い余った領域ＡＲ２にメタル配線ＭＬ［ｋ＋１］，ＭＬ［ｋ＋３］を配置することができる。しかし、当該メタル配線（例えばＭＬ［ｋ＋１］）は、原則的に優先方向となるｙ軸方向に向けて延伸するため、当該メタル配線をビアＶＡによって上下のメタル配線（ＭＬ［ｋ］，ＭＬ［ｋ＋２］）へ打ち替えることは困難である。その結果、領域ＡＲ２を十分に利用できない場合があり、レイアウトの面積効率が低下する恐れがある。

（効果１）図９Ａでは、図９Ｂの場合と異なり、区間ＳＣ１，ＳＣ２の配線幅の違いに伴い、メタル配線ＭＬ［ｋ＋２］とシールドリング配線ＳＲとの間に、ある程度のスペースが確保される。このため、図９Ｂの場合と同様のビアＶＡを設けても、レイアウトルール違反は生じない。その結果、設計者等の負担を低減でき、例えば、レイアウト設計の容易化等が図れる。

（効果２）図９Ａでは、区間ＳＣ１，ＳＣ２の配線幅の違いに伴い余った領域ＡＲ３にメタル配線ＭＬ［ｋ］，ＭＬ［ｋ＋２］を配置することができる。当該メタル配線は、図９Ｃの場合と異なり、優先方向がｘ軸方向となるため、当該メタル配線（例えばＭＬ［ｋ＋２］）をビアＶＡによって上下のメタル配線（ＭＬ［ｋ＋１］，ＭＬ［ｋ＋３］）へ打ち替えることも容易である。その結果、領域ＡＲ３を十分に有効活用でき、図９Ｃの場合と比較して、例えば、レイアウトの面積効率の向上等が図れる。

（効果３）図９Ａと図９Ｂの比較から判るように、図９Ａでは、例えば、ｙ軸方向に延伸するメタル配線ＭＬ［ｋ＋３］の隣に、図９Ｂの場合よりも広い配線幅を持つシールドリング配線ＳＲが平行に設けられることになる。その結果、当該シールドリング配線ＳＲは、図９Ｂの場合よりも抵抗値が小さくなり、図７で述べたクロストークノイズの低減効果がより向上する。

（効果４）例えば、図９Ｂのメタル配線ＭＬ［ｋ＋３］の寄生容量には、同一のメタル配線層Ｍ［ｋ＋３］のシールドリング配線ＳＲとの間の容量（すなわちメタル配線層Ｍ［ｋ＋３］の層間絶縁膜の容量）が大きく影響する。ただし、場合によっては、これに加えて、例えばメタル配線層Ｍ［ｋ＋２］の層間絶縁膜の容量等が影響を及ぼすこともある。すなわち、横方向（および縦方向）だけでなく、斜め方向に寄生容量が見える場合がある。この場合、実負荷データは、境界面を越えた領域のレイアウトに若干依存することになり、図５のステップＳ１０４ｄ，Ｓ１０５ｃにおける実負荷データの抽出精度が若干低下する恐れがある。この抽出精度の低下は、特に、メタル配線の（厚さ／幅）の値が大きいほどより顕著になり得る。

一方、図９Ａでは、図９Ｂの場合と比較して、シールドリング配線ＳＲの配線幅を広げることによって、その配置箇所に十分なスペース（配線幅Ｗ１）を確保することができる。このため、斜め方向の寄生容量に関しても、境界面を越えた領域に依存することなく、シールドリング配線ＳＲの配置領域を越えない範囲で定めることができる。その結果、図５のステップＳ１０４ｄ，Ｓ１０５ｃにおける実負荷データの抽出精度を、実施の形態１の場合よりも更に高精度に抽出することが可能になる。

（効果５）境界部では、一般的に、メタル配線の密度が低下する傾向にある。この場合、図６に示した境界辺でのダミーメタルの自動挿入に関して、前述した空白スペースルールを回避することができるが、配線密度ルールを回避できない可能性が考えられる。シールドリング配線ＳＲの配線幅を広くすると、境界辺近傍での配線密度を高めることができるため、配線密度ルールも十分に回避することが可能になる。

（実施の形態３）
《階層ブロックのレイアウト（応用例［１Ｂ］）》
図１０Ａおよび図１０Ｂは、本発明の実施の形態３による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。図１０Ａおよび図１０Ｂに示す階層ブロックＨＢＫは、それぞれ、図８Ａおよび図８Ｂに示した階層ブロックの変形例に相当する。

図１０Ａおよび図１０Ｂに示す階層ブロックＨＢＫは、図８Ａおよび図８Ｂの場合と同様に、シールドリング配線ＳＲを有する。ただし、当該シールドリング配線ＳＲは、図８Ａおよび図８Ｂの場合と異なり、優先方向に向けて延伸する区間ＳＣ１では、並んで延伸する複数本（この例では２本）のメタル配線で構成され、非優先方向に向けて延伸する区間ＳＣ２では、一本のメタル配線で構成される。当該各メタル配線は、共に同じ配線幅で構成される。その結果、図１０Ａおよび図１０Ｂのシールドリング配線ＳＲは、図８Ａおよび図８Ｂの場合と同様に、区間ＳＣ１の配線幅Ｗ１が区間ＳＣ２の配線幅Ｗ２よりも広くなっている。

このように、区間ＳＣ１，ＳＣ２の配線幅に違いを設けることで、実施の形態２で述べた各種効果と同様の効果が得られる。これに加えてさらに、次のような効果が得られる場合がある。図１１Ａおよび図１１Ｂは、図１０Ａおよび図１０Ｂの半導体装置の効果の一例を示す説明図である。

図１１Ａに示すように、レイアウトルールの中には、製造プロセス上の都合等によって、隣接する２本のメタル配線ＭＬを対象とするルールだけでなく、順に配置される３本のメタル配線ＭＬを対象とするルールが存在する場合がある。図１１Ａの例では、例えば、順に配置される３本のメタル配線ＭＬが、最小ピッチＬａの間隔で順に配置される場合にはルールを満たすが、最小ピッチＬａと、最小ピッチＬａよりも大きいピッチＬｂで順に配置される場合には、ルール違反となる。

図１１Ｂには、２個の配線領域（階層ブロックＨＢＫと、トップ領域ＴＰ）が隣接配置される構成を例として、その境界辺周りのメタル配線層Ｍ［ｋ］のレイアウト構成例が示される。階層ブロックＨＢＫは、境界辺に隣接する箇所に、２本のメタル配線で構成されるシールドリング配線ＳＲを備える。

ここで、仮に、シールドリング配線ＳＲが一本のメタル配線で構成される場合を想定する。この場合、例えば、設計者は、トップ領域ＴＰの設計の中で、境界辺の近傍にメタル配線ＭＬ［ｋ］を配置する場合、当該メタル配線ＭＬ［ｋ］が図１１Ａのレイアウトルールを満たすか否かを、階層ブロックＨＢＫのレイアウトが完成するまで判別することができない。一方、図１１Ｂのように、シールドリング配線ＳＲが２本のメタル配線で構成される場合、設計者は、この２本のメタル配線が存在することを前提としてトップ領域ＴＰの設計を行うことで、図１１Ａのレイアウトルールを満たすか否かを、階層ブロックＨＢＫのレイアウトの完成を待たずに判別することができる。

なお、図１１Ａに示したようなレイアウトルールは、特に、各メタル配線ＭＬが最小線幅（例えばＬａ）で形成される場合に適用されることが多い。したがって、図８Ａおよび図８Ｂの場合のように、シールドリング配線ＳＲの区間ＳＣ１の配線幅を広げることでも、本実施の形態３と同様の効果が得られる場合がある。また、区間ＳＣ１のシールドリング配線ＳＲは、場合によっては、２本に限らず３本以上であってもよい。ただし、回路面積等の観点からは、２本が望ましい。

図１２Ａおよび図１２Ｂは、図１０Ａおよび図１０Ｂの変形例となるレイアウト構成例を示す平面図である。図１２Ａおよび図１２Ｂに示す階層ブロックＨＢＫは、図１０Ａおよび図１０Ｂの構成例と比較して、シールドリング配線ＳＲにおける非優先方向に延伸する区間ＳＣ２の配線幅Ｗ２が広くなっている。ただし、図１０Ａおよび図１０Ｂの場合と同様に、区間ＳＣ１の配線幅Ｗ１が区間ＳＣ２の配線幅Ｗ２よりも広いという関係は満たす。特に限定はされないが、最小線幅をＬａとして、配線幅Ｗ１は“３×Ｌａ”等であり、配線幅Ｗ２は、“２×Ｌａ”等である。

レイアウトルールによっては、非優先方向に延伸するメタル配線は、配線幅を最小線幅よりも広く形成することが求められる場合がある。図１２Ａおよび図１２Ｂの構成例を用いることで、このような要求を満たすことができる。

（実施の形態４）
《階層ブロックのレイアウト（その他の変形例）》
図１３Ａおよび図１３Ｂは、本発明の実施の形態４による半導体装置において、メタル配線層内の各階層ブロックの模式的なレイアウト構成例を示す平面図である。図１３Ａに示す階層ブロックＨＢＫは、図３Ａに示したメタル配線層Ｍ［ｋ］内の複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれに対応する。同様に、図１３Ｂに示す階層ブロックＨＢＫは、図３Ｂに示したメタル配線層Ｍ［ｋ＋１］内の複数の階層ブロックＨＢＫ１〜ＨＢＫ４のそれぞれに対応する。また、ここでは、実施の形態３で述べたシールドリング配線が適用される。

各階層ブロックＨＢＫの形状は、図１３Ａおよび図１３Ｂに示すように、四角形に限らず多角形（この例では六角形）であってもよい。この場合も実施の形態３と同様に、シールドリング配線ＳＲは、優先方向に向けて延伸する区間ＳＣ１では２本のメタル配線で構成され、非優先方向に向けて延伸する区間ＳＣ２では一本のメタル配線で構成される。さらに、この例では、非優先方向に向けて延伸する辺の一つに、信号端子ＳＰを配置するための信号端子区間ＳＣ３が設けられる。当該辺において、区間ＳＣ２のシールドリング配線ＳＲは、信号端子区間ＳＣ３を除く区間に配置される。

ここで、例えば、図１３Ｂに示すように、当該区間ＳＣ２のシールドリング配線ＳＲと、信号端子区間ＳＣ３に配置される両端の信号端子ＳＰとの間隔Ｌ３は、ダミーメタルの空白スペースルールを満たす値に定められる。詳細には、当該間隔Ｌ３は、スペースルール（メタル配線の最小間隔を定めるルール）で定められる値以上で、空白スペースルールで定められる値以下となる。これにより、当該信号端子ＳＰを有する辺でも、図１９で述べたようなダミーメタルＤＭｃが自動挿入される事態を回避できる。なお、信号端子区間ＳＣ３でも、信号端子ＳＰの配置に伴いダミーメタルは自動挿入されない。

図１４は、図１３Ｂの変形例となるレイアウト構成例を示す平面図である。図１３Ｂの階層ブロックＨＢＫでは、シールドリング配線ＳＲは、区間ＳＣ１，ＳＣ２で連続する形状を有していた。一方、図１４に示す階層ブロックＨＢＫでは、シールドリング配線ＳＲは、区間ＳＣ２で不連続の形状を有する。言い換えれば、区間ＳＣ２のシールドリング配線ＳＲは、延伸方向で適宜分断された複数のメタル配線で構成される。

区間ＳＣ１のシールドリング配線ＳＲは、例えば、図９Ａのメタル配線層Ｍ［ｋ＋１］の場合と同様に、クロストークノイズを低減する役目も担うため、連続する形状であることが望ましい。一方、区間ＳＣ２のシールドリング配線ＳＲに関しては、例えば、図９Ａのメタル配線層Ｍ［ｋ＋２］の場合と同様に、原則的には、隣接して並行に延伸するメタル配線は配置されないため、このような役目は不必要となる場合がある。このため、区間ＳＣ２のシールドリング配線ＳＲは、場合によっては、不連続の形状であってもよい。

一方、ダミーメタルの自動挿入を回避する必要はあるため、当該不連続のメタル配線の中の隣接するメタル配線の間隔Ｌ４は、前述した間隔Ｌ３の場合と同様にして定められる。また、当該不連続のメタル配線は、クロストークノイズを低減する役目を担わないため、場合によってはフローティング電圧に定められてもよい。ただし、通常、実負荷データの抽出精度は、フローティング電圧の場合よりも固定電圧（例えば電源電圧ＧＮＤ）の場合の方が高まるため、当該不連続のメタル配線に対しても電源電圧（例えばＧＮＤ）を印加する方が望ましい。なお、この場合、当該不連続のメタル配線に対して電源電圧（例えばＧＮＤ）を印加する仕組みが複雑化する恐れがある。したがって、この観点からは、図１３Ｂの場合のように、連続する形状を用いる方が望ましい。

（実施の形態５）
《メタル配線層のレイアウト（変形例）》
図１５Ａは、本発明の実施の形態５による半導体装置において、図２におけるメタル配線層の模式的なレイアウト構成例を示す平面図である。図１５Ｂは、図１５Ａとは異なるレイアウト構成例を示す平面図である。図１５Ａおよび図１５Ｂに示されるメタル配線層Ｍ［ｋ］のレイアウトは、それぞれ、図３Ａに示したレイアウトの変形例に相当する。図１５Ａおよび図１５Ｂに示すレイアウトは、それぞれ、図３Ａのレイアウトと比較して、階層ブロックＨＢＫ３，ＨＢＫ４のレイアウトが異なっている。

階層ブロックは、トップ領域（上位）と階層ブロック（下位）の関係と同様にして、上位の階層ブロックと下位の階層ブロックに切り分けて設計することができる。図１５Ａおよび図１５Ｂの例では、階層ブロックＨＢＫ３が上位の階層ブロックであり、階層ブロックＨＢＫ４が下位の階層ブロックである。ここで、図１５Ｂの例では、実施の形態１等の場合と同様に、上位の階層ブロックＨＢＫ３と下位の階層ブロックＨＢＫ４のそれぞれが、自階層ブロックの外周に沿って延伸するシールドリング配線ＳＲを備える。

一方、図１５Ａの例では、図１５Ｂの場合と異なり、上位の階層ブロックＨＢＫ３と下位の階層ブロックＨＢＫ４とで、一部の区間のシールドリング配線ＳＲが共有化された構成となっている。具体的には、例えば、下位の階層ブロックＨＢＫ４の外周の一部を上位の階層ブロックＨＢＫ３の外周に重複させることで、この重複させた一部の区間において、上位の階層ブロックＨＢＫ３に設けるシールドリング配線ＳＲを省略することができる。図１５Ａの例では、下位の階層ブロックＨＢＫ４の外周となる３辺（ｘ軸方向に延伸する２辺とｙ軸方向に延伸する１辺）が上位の階層ブロックＨＢＫ３の外周と重複しており、この区間に配置される上位の階層ブロックＨＢＫ３のシールドリング配線ＳＲが省略されている。

《半導体装置の設計方法（変形例）》
図１６は、図１５Ａおよび図１５Ｂの半導体装置を対象とする設計方法の一例を示すフロー図である。本実施の形態５による設計方法は、図５の場合と同様のフローが用いられ、その中の階層ブロックの設計に際して図５のステップＳ１０４の代わりに図１６に示すステップＳ１０４が用いられる。図１６のステップＳ１０４において、設計者は、まず、図５のステップＳ１０２，Ｓ１０３の場合と同様に、所定の階層ブロックを上位の階層ブロックと下位の階層ブロックとに切り分け（ステップＳ１０４１）、下位の階層ブロックの形状や、信号端子の配置を決定する（ステップＳ１０４２）。

次いで、設計者は、図５のステップＳ１０４，Ｓ１０５（すなわち階層ブロックの設計とトップ領域の設計）の場合と同様に、ステップＳ１０４２で決定した下位の階層ブロックと上位の階層ブロックのレイアウトを、それぞれ並行して設計する（ステップＳ１０４３，Ｓ１０４４）。下位の階層ブロックの設計フロー（ステップＳ１０４３）は、図５のステップＳ１０４（すなわち階層ブロックの設計）のフローと同様である。

一方、上位の階層ブロックの設計フロー（ステップＳ１０４４）も、図５のステップＳ１０５（すなわちトップ領域の設計）のフローとほぼ同様であるが、当該ステップＳ１０５の場合と異なり、最初に、信号端子の配置や、シールドリング配線ＳＲの配置が行われる（ステップＳ１０４４ａ）。設計者は、当該シールドリング配線ＳＲの配置に際し、ステップＳ１０４２で定めた下位の階層ブロックの形状によっては、図１５Ａに示したように一部の区間のシールドリング配線ＳＲを省略する（すなわち下位の階層ブロックと共有化する）ことも可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

例えば、前述した各実施の形態では、階層ブロックの全てにシールドリング配線ＳＲを設けたが、必ずしも全てに設ける必要はない。例えば、ある階層ブロック（配線領域）を設計する際に、隣接する配線領域のレイアウトが既に確定している場合（例えばハードマクロのような場合）が挙げられる。あるいは、隣接する階層ブロックが電源遮断機能を備えるような場合が挙げられる。電源遮断機能を備える階層ブロックは、外周に電源スイッチが設けられるため、境界部のレイアウトが既に確定している。このような場合、当該隣接する配線領域における境界部のレイアウトを枠データとして参照しながら設計できるため、図５のステップＳ１０４ｄ，Ｓ１０５ｃにおける実負荷データの抽出精度の観点からは、シールドリング配線ＳＲを省略することも可能である。

ＤＥＶ 半導体装置
ＤＭ ダミーメタル
ＨＢＫ 階層ブロック（配線領域）
Ｍ メタル配線層
ＭＬ メタル配線
ＳＣ１ 区間（優先方向）
ＳＣ２ 区間（非優先方向）
ＳＣ３ 信号端子区間
ＳＬ シールド配線
ＳＰ 信号端子
ＳＲ シールドリング配線
ＴＰ トップ領域（配線領域）
ＶＣＣ，ＧＮＤ，ＰＷＲ 電源電圧

Claims (18)

1. 一個の半導体チップで構成され、メタル配線層を備える半導体装置であって、
   前記メタル配線層は、境界となる辺によってそれぞれ分割される複数の配線領域を備え、
   前記複数の配線領域の一つである第１の配線領域は、
   前記第１の配線領域の外周に沿って延伸するように配置され、一本のメタル配線または複数本のメタル配線の組合せで構成される第１のシールドリング配線と、
   前記第１のシールドリング配線で囲まれる領域内に配置され、予め定められる優先方向に向けて延伸する複数本のメタル配線と、
   を備え、
   前記第１のシールドリング配線は、
   前記優先方向に向けて延伸する第１の区間と、
   前記優先方向と直交する非優先方向に向けて延伸する第２の区間と、
   を有する、
   半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１のシールドリング配線は、前記第１の区間の配線幅が前記第２の区間の配線幅よりも広い、
   半導体装置。
3. 請求項２記載の半導体装置において、
   前記第１のシールドリング配線は、
   前記第１の区間では、並んで延伸する複数本のメタル配線で構成され、
   前記第２の区間では、一本のメタル配線で構成される、
   半導体装置。
4. 請求項２記載の半導体装置において、
   前記第１のシールドリング配線は、前記第１の区間および前記第２の区間で、共に一本のメタル配線で構成される、
   半導体装置。
5. 請求項１記載の半導体装置において、
   前記複数の配線領域の他の一つであり、前記第１の配線領域に隣接して配置される第２の配線領域は、
   前記第２の配線領域の外周に沿って延伸するように配置され、一本のメタル配線または複数本のメタル配線の組合せで構成され、前記第１の区間および前記第２の区間を有する第２のシールドリング配線と、
   前記第２のシールドリング配線で囲まれる領域内に配置され、前記優先方向に向けて延伸する複数本のメタル配線と、
   を備える、
   半導体装置。
6. 請求項５記載の半導体装置において、
   前記第２のシールドリング配線は、前記第１の区間の配線幅が前記第２の区間の配線幅よりも広い、
   半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１のシールドリング配線は、前記第１の区間と前記第２の区間で連続する形状を有する、
   半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１のシールドリング配線には、低電位側または高電位側の電源電圧が印加される、
   半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１の配線領域は、内部に第３の配線領域を備え、
   前記第３の配線領域は、前記第３の配線領域の外周に沿って延伸するように配置され、一本のメタル配線または複数本のメタル配線の組合せで構成される第３のシールドリング配線を備え、
   前記第１の配線領域の前記第１のシールドリング配線は、一部の区間で前記第３のシールドリング配線と共有化されている、
   半導体装置。
10. 一個の半導体チップで構成され、メタル配線層を備える半導体装置であって、
    前記メタル配線層は、境界となる辺によってそれぞれ分割される複数の配線領域を備え、
    前記複数の配線領域の一つである第１の配線領域は、
    前記第１の配線領域の外周に沿って延伸するように配置され、一本のメタル配線または複数本のメタル配線の組合せで構成されるシールドリング配線と、
    前記シールドリング配線で囲まれる領域内に配置され、予め定められる優先方向に向けて延伸する複数本のメタル配線と、
    他の配線領域に結合される信号端子と、
    を備え、
    前記シールドリング配線は、
    前記優先方向に向けて延伸する第１の区間と、
    前記優先方向と直交する非優先方向に向けて延伸する第２の区間と、
    を有し、
    前記信号端子は、前記非優先方向に向けて延伸する辺のいずれか一つの辺の中の一部の区間となる第３の区間に配置され、
    前記第２の区間の前記シールドリング配線は、前記いずれか一つの辺で、前記第３の区間を除く区間に配置される、
    半導体装置。
11. 請求項１０記載の半導体装置において、
    前記シールドリング配線は、前記第１の区間の配線幅が前記第２の区間の配線幅よりも広い、
    半導体装置。
12. 請求項１０記載の半導体装置において、
    前記シールドリング配線には、低電位側または高電位側の電源電圧が印加される、
    半導体装置。
13. 一個の半導体チップで構成される半導体装置の設計方法であって、
    前記半導体装置の回路を設計する第１の工程と、
    前記第１の工程ののちに、前記半導体装置を、トップ領域と複数の階層ブロックとに切り分ける第２の工程と、
    前記トップ領域と前記複数の階層ブロックのレイアウトをそれぞれ並行して設計する第３の工程と、
    前記第３の工程ののちに、前記トップ領域と前記複数の階層ブロックとを組み合わせて検証する第４の工程と、
    を有し、
    前記複数の階層ブロックを対象とする前記第３の工程は、
    前記対象の階層ブロックのメタル配線層の外周に沿って延伸するように、一本のメタル配線または複数本のメタル配線の組合せで構成されるシールドリング配線を配置する第３（ａ１）の工程と、
    前記第３（ａ１）の工程ののち、前記対象の階層ブロックが含む回路のレイアウトを配置配線によって生成する第３（ａ２）の工程と、
    前記第３（ａ２）の工程ののち、前記メタル配線層に対してダミーメタルを挿入する第３（ａ３）の工程と、
    前記第３（ａ３）の工程ののち、実負荷データを抽出する第３（ａ４）の工程と、
    前記第３（ａ４）の工程で抽出された前記実負荷データを用いてタイミングを検証する第３（ａ５）の工程と、
    を有し、
    前記シールドリング配線は、
    予め定められる優先方向に向けて延伸する第１の区間と、
    前記優先方向と直交する非優先方向に向けて延伸する第２の区間と、
    を有し、
    前記第４の工程は、前記第３の工程で抽出された前記複数の階層ブロックの前記実負荷データを用いてタイミングを検証する工程を有する、
    半導体装置の設計方法。
14. 請求項１３記載の半導体装置の設計方法において、
    前記トップ領域を対象とする前記第３の工程は、
    前記トップ領域が含まれる回路のレイアウトを配置配線によって生成する第３（ｂ１）の工程と、
    前記第３（ｂ１）の工程ののち、前記メタル配線層に対してダミーメタルを挿入する第３（ｂ２）の工程と、
    前記第３（ｂ２）の工程ののち、実負荷データを抽出する第３（ｂ３）の工程と、
    前記第３（ｂ３）の工程で抽出された前記実負荷データを用いてタイミングを検証する第３（ｂ４）の工程と、
    を有し、
    前記第４の工程は、前記第３の工程で抽出された前記複数の階層ブロックおよび前記トップ領域の前記実負荷データを用いてタイミングを検証する工程を有する、
    半導体装置の設計方法。
15. 請求項１３記載の半導体装置の設計方法において、
    前記第３（ａ１）の工程は、さらに、前記対象の階層ブロックの境界となる辺のうち、前記非優先方向に向けて延伸する辺のいずれか一つの辺に対し、一部の区間となる第３の区間に、前記トップ領域に結合される信号端子を配置する工程を含み、
    前記第２の区間の前記シールドリング配線は、前記いずれか一つの辺で、前記第３の区間を除く区間に配置される、
    半導体装置の設計方法。
16. 請求項１３記載の半導体装置の設計方法において、
    前記シールドリング配線は、前記第１の区間の配線幅が前記第２の区間の配線幅よりも広い、
    半導体装置の設計方法。
17. 請求項１６記載の半導体装置の設計方法において、
    前記シールドリング配線は、
    前記第１の区間では、並んで延伸する複数本のメタル配線で構成され、
    前記第２の区間では、一本のメタル配線で構成される、
    半導体装置の設計方法。
18. 請求項１６記載の半導体装置の設計方法において、
    前記シールドリング配線は、前記第１の区間および前記第２の区間で、共に一本のメタル配線で構成される、
    半導体装置の設計方法。

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