JP2008078508A - 半導体集積回路及び半導体集積回路の製造方法 - Google Patents
半導体集積回路及び半導体集積回路の製造方法 Download PDFInfo
- Publication number
- JP2008078508A JP2008078508A JP2006257941A JP2006257941A JP2008078508A JP 2008078508 A JP2008078508 A JP 2008078508A JP 2006257941 A JP2006257941 A JP 2006257941A JP 2006257941 A JP2006257941 A JP 2006257941A JP 2008078508 A JP2008078508 A JP 2008078508A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- wiring
- basic
- wiring layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000012938 design process Methods 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 abstract description 26
- 230000006870 function Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 7
- 238000011161 development Methods 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000272525 Anas platyrhynchos Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。
【解決手段】複数種類の基本セルBS1〜BSnの長さHを同一とし、この基本セルの長さHの整数倍の長さを有する複数種類のマクロセルMS1等を用意し、基本セルBS1〜BSnとマクロセルMS1等とを混在して周辺回路領域2を構成する。マクロセルMS1等内の配線には、半導体基板Bの上に形成された第1の配線層のM0配線を用いる。基本セルBS1〜BSnとマクロセルMS1等とは、第1の配線層の上に形成された第2の配線層のM1配線及び第3の配線層のM2配線で接続する。
【選択図】 図3
【解決手段】複数種類の基本セルBS1〜BSnの長さHを同一とし、この基本セルの長さHの整数倍の長さを有する複数種類のマクロセルMS1等を用意し、基本セルBS1〜BSnとマクロセルMS1等とを混在して周辺回路領域2を構成する。マクロセルMS1等内の配線には、半導体基板Bの上に形成された第1の配線層のM0配線を用いる。基本セルBS1〜BSnとマクロセルMS1等とは、第1の配線層の上に形成された第2の配線層のM1配線及び第3の配線層のM2配線で接続する。
【選択図】 図3
Description
本発明は、半導体集積回路に関し、特に、スタンダードセル方式で設計される半導体集積回路及びその製造方法に関する。
半導体集積回路の半導体基板にはトランジスタをはじめとする電子素子が多数、形成されている。これらの電子素子同士は、半導体基板上に設けられた複数の配線層の配線により互いに接続される。ここで、各配線層の抵抗値は大きく異なることから、各配線層にはそれぞれの抵抗値等を考慮したデザインルールが設けられている。
例えば、半導体基板に最も近い第1の配線層(以下、「M0層」)は抵抗値が高い。このため、M0層の配線は一般的には、互いに近接する電子素子同士を接続するために用いられており、例えばCMOSを構成するN型MOSトランジスタ(以下、「NMOS」)とP型MOSトランジスタ(以下、「PMOS」)とを接続するために用いられている。一方、M0層の上に形成された第2の配線層(以下、「M1層」)のさらに上に設けられた第3の配線層(以下、「M2層」)は抵抗値が小さいため、一般的には互いに離れた位置にある電子素子同士を接続するために用いられている。
このように、半導体集積回路の設計に際しては様々なデザインルールを考慮する必要があるため、半導体集積回路の高集積化に伴って回路設計もより複雑化している。そこで、回路設計に要する開発時間を短縮化するため、スタンダードセル方式と呼ばれる設計方法が用いられている(例えば特許文献1)。スタンダードセル方式では、特定の論理機能を持つように予め設計され検証されたトランジスタレイアウト(セル)を基本単位とすることで、適宜、計算機を利用してセル間の配線を行う。
スタンダードセル方式において基本単位として用意されるセルは、「基本セル」と呼ばれる。基本セルはNANDゲートのような単純な論理機能を持ち、特定の論理機能を持つように複数のトランジスタが接続されて構成された部分(以下、「機能領域」)はひとつとみなせる。一般に、M0層の配線は基本セル内のトランジスタ同士を接続する配線として用いられる。一方、基本セル間を接続する配線としては、M0層より上層に設けられた配線層、具体的にはM2層の配線が用いられている。
特開平5−347354号公報
ところで、半導体メモリのような半導体集積回路には複数の記憶素子がマトリクス状に配置されて構成されたメモリセルアレイと、このメモリセルアレイの周辺に配置された周辺回路とが含まれる。近年、半導体メモリ等の大容量化が進展するに伴い、半導体集積回路においてメモリセルアレイが占める部分が大きくなり、周辺回路が配置される領域(以下、「周辺回路領域」)が細長くなる傾向がある。
ここで、低抵抗のM2層の配線は、一般的には互いに離れた位置に配置されたトランジスタ等の電子素子同士を接続するために用いられているので、M2層の配線は細長い周辺回路領域を長手方向(縦方向)に配線される。このため、メモリセルアレイを配置する領域を大きくしようとすると、M2層の配線を配置する周辺回路領域の幅を狭くしなければならず、M2層に配線する導体の本数を減らす必要が生じる。一方で、M2層に配線する導体の本数を減らさないようにしようとすれば、メモリセルアレイの配置領域を大きくすることができず、高集積化が困難となる。
また、スタンダードセル方式では基本セルは予め設計及び検証され、セルライブラリに登録されているため、計算機を用いてセル間の配線を自動的に決定(すなわち、自動配置)することができる。一方、基本セルより大規模な回路はセルライブラリに登録されていないため、自動配置ができない。このため、基本セルより大規模なセルと基本セルとを混在させた状態でセル間の配線配置を決定することは容易ではなく、特に、計算機による自動配置を行うことは困難であった。
本発明は上記課題に鑑み、半導体集積回路におけるM2層の配線の混雑を緩和し、メモリセルアレイの設置領域を拡大して高集積化を図ることができる半導体集積回路を提供することを目的とする。本発明はまた、スタンダードセル方式で半導体集積回路を設計し製造する場合において、基本セルより大規模なセル(以下、本明細書において「マクロセル」と称する)と基本セルとを混在させた状態で容易に回路設計を行うことができ、開発期間を短縮できる半導体集積回路の製造方法を提供することを目的とする。
本発明の一実施態様によると、複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第1配線層と、前記第1配線層の上に形成された第2配線層と、前記第2配線層の上に形成された第3配線層と、が積層されてなる半導体集積回路であって、前記第1配線層に形成され特定の論理機能を持つように前記複数のトランジスタの幾つかを接続する第1のM0配線と、前記第1配線層と異なる配線層に形成され当該第1のM0配線により接続されたトランジスタに電源を供給する電源用配線と、を含む機能領域が形成され所定の長さを有する基本セルと、複数の前記機能領域が形成されたマクロセルと、を有し、前記マクロセルは、前記基本セルの長さの整数倍の長さを有し、前記第1配線層に形成され前記電源用の配線をくぐって当該マイクロセル内の一の機能領域から他の機能領域に延伸する第2のM0配線を含むことを特徴とする半導体集積回路が提供される。
本発明によれば、M2層の配線の混雑を緩和し、メモリセルアレイの配置領域を大きくすることができる。また、本発明によれば基本セルとマクロセルとを混在した状態で、スタンダードセル方式による自動配置を行うことができるので、回路設計が容易で半導体集積回路の開発に要する時間を短縮できる。
以下、本発明の実施態様について図面を参照して説明する。以下、同一部材には同一符号を付し説明を省略又は簡略化する。なお、図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
図1は、本発明の第1実施例に係る半導体集積回路としての半導体メモリ装置(以下、「半導体メモリ」)1の模式図である。半導体メモリ1は、メモリセルアレイ10と、メモリセルアレイ10の周辺部に設けられた周辺回路領域2とを有している。メモリセルアレイ10内の記憶素子同士はNAND型で接続されている。図2は、周辺回路領域2の一部を拡大した平面模式図であり、図3は、図2の破線で囲った部分の部分拡大図である。
本明細書においては、ある特定の論理ゲートまたはフリップフロップ等の単純な論理機能(これらを「基本回路」と総称する場合がある)を実現する一の機能領域が形成されている部分を「基本セル」と称することとする。また、基本セルより複雑で大規模な論理機能を実現するように、複数の機能領域を組み合わせて構成される部分を「マクロセル」と称する。基本セル及びマクロセルは、予め論理設計及び検証される。少なくとも各種基本セルのセル情報は、セルライブラリに登録され後述するスタンダードセル方式での回路設計を行う際には自動配置できるようにする。なお、図2において、基本セルおよびマクロセルの全てには符号を付しておらず、一部の基本セルについて符号BS、一部のマクロセルについて符号MSを例示的に付している。
マクロセルは複数の基本セルを組み合わせて構成されたセルとみなしうるが、マクロセル内の基本セル同士は後述する第2のM0層の配線で接続されるように予め設計される。そこで本明細書では、マクロセル内の基本セルに相当する領域とマクロセル外の基本セルとを区別するため、一の基本セルとして形成されある特定の基本回路を実現する領域を「機能領域」と称する。すなわち「機能領域」とは、一群のトランジスタが目的とする特定の基本回路を実現するように接続された領域を意味する。機能領域には通常、数個〜十数個程度のトランジスタが含まれる。同一の機能領域内にあってある特定の基本回路を構成するトランジスタ同士は、後述するM0層の配線(第1のM0配線)により接続される。
基本セルの具体例としては、NOTゲート(インバータ)、ANDゲート、NANDゲート、ORゲート、NORゲート、及びXORゲートといった論理ゲート、並びにフリップフロップ、カウンタ、シフトレジスタ、デコーダ、マルチプレクサ及び加算回路等を実現するセルが挙げられる。マクロセルは、複数の基本セルに相当する領域を組み合わせて構成され、周辺回路領域で繰り返し使用される回路が形成された領域である。
図3は、周辺回路領域2の一部であって、複数種類の基本セルBS1〜BSn及び2種類のマクロセルM1、M2を混在した状態で並べた長方形の領域を示す。図4及び図5は図3の部分拡大図、図6は図4のY1−Y1´線に沿った断面図、図7は図5のY2−Y2´線に沿った断面図である。図4は、基本セルBSの一種であり、インバータとして機能するインバータセルBS1の平面図である。図5は、2つのインバータセルBS1で構成された第1のマクロセルMS1の平面図である。
図6及び図7に示すように、半導体メモリは、半導体基板B、第1絶縁層IL1、第1配線(M0)層、第2絶縁層IL2、第2配線(M1)層、第3絶縁層IL3、及び第3配線(M2)層がこの順に積層された断面構成を有する。半導体基板Bには電子素子としてのトランジスタ(具体的にはNMOS及びPMOS)が複数、形成されている。これらのトランジスタ同士が各配線層の配線により結線されることにより、ある特定の論理機能を実現する機能領域が形成される。
なお、トランジスタNMOS、PMOS、及び各配線層の配線はそれぞれ異なる厚さにある層に形成されているため、これらのトランジスタ及び配線は同一面上に現れるものではない。ただし、図面では理解を容易とするためにこれらのトランジスタ及び配線を適宜、同一面上に表す場合がある。例えば、図2ではM1層の配線とM2層の配線とを同一面上に記載する一方、M0層に形成された配線については省略している。また、M0ピンと第1のM0配線との境界、M1ピンとその両端の配線層の配線との境界、および第1のM0配線と第2のM0配線との境界には便宜上、線を引いているが、これらの境界は必ずしも明確なものではなく、連続していてよい。
インバータセルBS1には、トランジスタとしてNMOS及びPMOSが一つずつ含まれている。これらNMOSとPMOSとは、M0層に形成された第1のM0配線によりインバータとして機能するように接続され、機能領域LAが形成されている。本実施例では、機能領域LA1はインバータセルBS1全体を占め、インバータセルBSと同一の平面視略矩形状をなす。
NMOSとPMOSとを接続する第1のM0配線は、ビア等を介してより上位のM2層等の配線に接続されている。これにより、機能領域LA内の回路から出力された信号は、第1のM0配線を介してM2層等に形成された信号伝達用の配線へ送られる。
機能領域LA内には、NMOS及びPMOSにそれぞれ電源を供給する電源用配線(以下、「電源線」と省略する)Vcc及びVssが配置されている。電源線Vcc、Vssは、略矩形状の機能領域LAの向かい合う一組の辺縁に沿って延び、この例ではM1層に配置されている。電源線Vcc、Vssの延伸方向は、M0配線によるNMOSとPMOSとの接続方向(M0配線の延伸方向)とほぼ直角となる。以下、M0配線が延びている方向を「Y方向」と称し、Y方向と直交する方向であって電源線Vcc及びVssに平行な方向を「X方向」と称する。
周辺回路領域1には、複数種類の基本セルBS1〜BSnが含まれる。異なる種類の基本セルBS1〜BSnの機能領域は、それぞれ形状及び構成が異なるが、複数種類の基本セルBS1〜BSnのY方向に平行な辺の長さ(「高さ」とも称する)はすべて同一のHとされている。このため、複数種類の基本セルBS1〜BSnをX方向平行となるように並べて配置し、M1層のM1配線を基本セルBS1〜BSnのX方向に平行に配置することにより、M1配線はX方向に隣接する複数の基本セルBS1〜BSn間を直線状に延びることになる(図3参照)。
同様に、複数種類のマクロセルのY方向に平行な辺の長さは、すべて基本セルの長さHの整数倍、例えば2倍、3倍、4倍等とされている。このため、複数種類の基本セルとマクロセルとを混在して配置し、M1配線をX方向に平行に延ばせば、M1配線は異なる種類のセル間をX方向に平行に直線上に延びる。このため、異なる種類のセルを混在して配置しても、X方向に平行に延びる配線によるセル間接続が容易にできる。
一方、基本セル及びマクロセルのX方向に平行な辺の長さ(幅)は各セルの種類ごとに異なってよい。図3に示した例では、第1マクロセルMS1の長さは2H、第2マクロセルMS2の長さは3Hであり、基本セルの長さHの整数倍であるのに対し、基本セルBS1〜BSn及びマクロセルMS1、MS2の幅W1〜Wnは任意とされている。
次に、基本セル及びマクロセル内での配線について説明する。基本セル内にはトランジスタと、トランジスタ同士を接続する第1のM0配線と、トランジスタに電源電圧を供給する電源線とが含まれる。本実施例では図4に示すように、電源線Vcc、Vssは機能領域LAの辺縁付近に位置しており、トランジスタNMOS、PMOSは機能領域LAの内側に設けられている。M0層に形成された第1のM0配線は、機能領域LAの内側に設けられたトランジスタNMOS及びPMOSを接続しているので、電源線Vcc、Vssの内側に位置している。
M0層の配線は一般的には同一機能領域内のトランジスタの接続に限定されていたが、本発明ではM0層の配線を同一マクロセル内の異なる機能領域同士の接続にも用いる。このためM0層には同一機能領域内のトランジスタ間を結ぶ第1のM0線に加え、同一マクロセル内で電源線と立体交差して別の機能領域内へ延びる第2のM0配線が形成される。
具体的には、本実施例では図5に示すように第1マクロセルMS1には、2つの機能領域LA1、LA1´が含まれている。機能領域LA1、LA1´にはそれぞれ一対の高圧電源線Vccと低圧電源線VssとがX方向に平行な辺縁部に沿って設けられている。第1マクロセルMS1内の第1の機能領域LA1(一点鎖線で囲った部分)と第2の機能領域LA1´(2点鎖線で囲った部分)とは、低圧電源線Vss同士が隣り合って平行に並ぶように配置されている。第1の機能領域LA1及び第2の機能領域LA1´内にはそれぞれの域内のトランジスタNMOS及びPMOSを接続する第1のM0配線が配置されている。
さらに、この第1のM0配線とは別に、第1の機能領域LA1と第2の機能領域LA1´をM2配線と同じ方向(すなわち本実施例ではY方向)に接続する第2のM0配線が第1マクロセルMS1内に形成されている。第2のM0配線は一方の端が第1の機能領域LA1内にあり、他方の端が第2の機能領域LA1´内にある。すなわち、第2のM0配線は、第1の機能領域LA1及び第2の機能領域LA1´のそれぞれの辺縁部に配置された電源線Vssと立体交差している。なお本明細書において「立体交差する」とは、配線同士が同一平面で交差しないように垂直位置を違えて交差することを意味するものとし、具体的には一方の配線(例えば第2の配線M0)が他方の配線(電源線)の上を跨ぐ、または下をくぐることを意味するものとする。本実施例では、電源線Vcc、VssはM1層に配置されており、第2のM0配線は一の機能領域LA1の内側から外側へ延び、電源線の下をくぐって他の機能領域LA1´に至る。
このように、本発明では同一のマクロセル内において、一の機能領域から他の機能領域に延びる第2のM0配線をM0層に配置することで、M2層のM2配線の混雑を回避し、メモリセルアレイ設置面積を大きくできるようにする。以下、この点について第2のM0配線を配置しない例と比較して詳述する。
一般には、半導体基板に最も近いM0配線層のM0配線は同一の機能領域内のトランジスタ同士を接続する配線としてのみ用いられ、当該一の機能領域の外へ延びない。つまり通常は、M0配線は同一の機能領域内にあって、基本セル間での配線、すなわち異なる機能領域間の接続には用いられていない。このため、一般的には異なるセル間の接続には、M0層より上位の配線層の配線であるM1配線又はM2配線が用いられる。
ところで、本明細書では「マクロセル」とは、基本セルより大規模で複雑な特定の論理機能を実現するように設計された領域であり、複数の基本セルを組み合わせて構成される。このように、マクロセルには複数の基本セル相当部分(すなわち機能領域)が含まれるが、一般にはマクロセル内においても機能領域同士の接続にはM0層より上位の配線層の配線が用いられていた。
ここで、同一配線層内では複数の配線同士が交差しないように、同一配線層内の同士は互いに同一方向に延びるように配置される。一方、半導体集積回路の厚さ方向において隣り合う2層の配線層(M1層とM2層)に形成された2種類の配線(M1配線とM2配線)は互いに直交するように配置される。例えば、図2及び図3に示すように、M1層とM2層とに形成された配線M1及びM2は互いに直交する。具体的には、本実施例ではM1配線は周辺回路領域2の短辺に実質的に平行なX方向に延び、M2配線は周辺回路領域2の長辺に実質的に平行なY方向に延びている。
周辺回路領域2は上述したとおり細長く、M2配線は図2に示すように周辺回路領域2をY方向に細長く延びる。このため、メモリセルアレイ10の設置面積を大きくすることにより周辺回路領域2の幅が狭くなるに従って、M2層の配線可能領域の幅も狭くなる。よって、M0層のM0配線を同一機能領域内のトランジスタ同士の接続に限定する場合はメモリセルアレイ10の設置面積を増大しようとするとM2層の配線が混雑するという問題が生じていた。
これに対し本発明では、同一のマクロセル内に含まれる複数の機能領域間についてもM0層の配線により接続するため、M2層の配線の混雑を回避できる。ここで、M0層のM0配線(第2のM0配線)はバス配線として使用せず、同一のマクロセルに含まれる複数の機能領域間を接続するために用いるように限定すれば、タイミングケアは同一のマクロセル内についてのみ、保証すればよいことになる。
マクロセルは、セル内の異なる機能領域同士をM0層の第2のM0配線で接続し、かつ、遅延を防止するため、規模を大きくしすぎないことが好ましい。このため一マクロセル内に形成される機能領域の数は、基本セル5セル相当分以下、特に2又は3セル分に相当する数とすることが好ましい。また、同一マクロセル内において第2のM0配線が電源線と立体交差する回数は3回以下、特に1回とすることが好ましい。
本発明においてマクロセルは、基本セルのY方向に所定の長さ(高さ)の整数倍の高さを有し、当該マクロセル内にある複数の基本セルに相当する領域(機能領域)間の接続に原則としてM0層の配線が用いられていればよく、形状やトランジスタの配置等は特に限定されない。図8に、上述したマクロセルMS1の他の例として、基本セル3セル相当の機能領域を有するマクロセルMS2の回路図を示す。このマクロセルMS2は、ラッチセルRSとインバータセルBSという2種類の基本セルを組み合わせて構成されている。
ラッチセルRS1、RS2は実質的に同一の形状をなす領域であり、この例では当該領域のY方向の長さ(高さ)はインバータセルBSの高さHと同一とされている。また、マクロセルM2自体の領域のY方向の長さ(高さ)は基本セルであるラッチ回路セルRS等の整数倍とされ、例えば3倍の3Hとされている。なお、マクロセルMS2自体の高さが基本セルの整数倍であれば、マクロセルMS2内にある基本セル相当領域の大きさは任意であってよい。
マクロセルMS2は、2つのラッチセルRS1、RS2の間に、インバータセルBSが一つ配置された構成であり、フリップフロップとして機能する。第1のラッチセルRS1および第2のラッチセルRS2はどちらもインバータセルBSと第2のM0配線で接続されている。インバータセルBSと2つのラッチセルRS1、RS2とを接続する第2のM0配線は、インバータセルBSおよびラッチセルRS内の電源用の配線をくぐる。電源用の配線は、各基本セル内に形成されたトランジスタに電源を供給する配線であり、M0層より上にある配線層(すなわちM1層またはM2層)に配置されている。マクロセルMS2においては、基本セル同士を接続する配線(すなわち、ラッチセルRS1とインバータセルBSとを接続する配線、およびラッチRS2とインバータセルBSとを接続する配線)は、M0層に形成されるため、電源用配線をくぐることになる。
図9は、さらに別のマクロセルMS3の回路図を示す。このマクロセルMS3は、マクロセルMS2と同様に基本セル3セル相当の機能領域を有する。マクロセルMS3は、3種類の基本セル、具体的にはORゲートセルORS、ANDゲートセルADS、およびフリップフロップセルFSを組み合わせて構成されている。
ORゲートセルORS、ANDゲートセルADS、およびフリップフロップセルFSのY方向の長さ(高さ)は本例ではいずれも同一(本例ではH)である。ただし、マクロセルMS3内にある基本セル相当領域の大きさは任意であってよい。マクロセルM3自体の領域のY方向の長さ(高さ)は基本セルの整数倍、例えば4倍の4Hとなるように設定されている。
この例ではマクロセルMS3は、ORゲートセルORS、ANDゲートセルADS、およびフリップフロップセルFSをこの順に直列に接続して構成され、フリップフロップセルFSにはクロックが設けられている。このようなマクロセルMS3は、例えばORゲートセルORSに3種類の信号(例えばセット/リセット信号)が入力されることで、セット/リセット動作を行う。
マクロセルMS3においても、当該セル内の基本セル同士は原則として第2のM0配線で接続されている。すなわち、ORゲートセルORSとANDゲートセルADSとは、M0層の配線で接続されている。ORゲートセルORSおよびANDゲートセルADSはそれぞれトランジスタとこれらのトランジスタに電源を供給する電源用の配線を含み、前記M0層の配線はこれら電源用の配線をくぐってORゲートセルORSまたはANDゲートセルADSに延びる。
図10に、さらに別のマクロセルMS4の回路図を示す。このマクロセルMS4は、基本セル4セル相当の機能領域を有する。マクロセルMS4は、3種類の基本セル、具体的にはANDゲートセルADS、マルチプレクサセルMXS、およびフリップフロップセルFSを組み合わせて構成されている。
マルチプレクサセルMXSと他の基本セル(ANDゲートセルADS、フリップフロップセルFS)とは、Y方向の長さ(高さ)がいずれも同一(本例ではH)である。マクロセルMS4自体のY方向の長さ(高さ)は基本セルの整数倍、例えば5倍の5Hとなるように設定されている。なお、マクロセルMS4内の基本セル相当領域の大きさはこれに限定されず、例えば、基本セル相当領域の形状を工夫して、例えば基本セルの3倍の3Hの高さとなるようにしてもよい。
この例ではマクロセルMS4では、ANDゲートセルADS、2つのマルチプレクサセルMXS、およびフリップフロップセルFSはこの順に直列に接続され、フリップフロップセルFSにはクロックが設けられている。このようなマクロセルMS4は、例えばANDゲートセルADSに4種類の信号(例えばアドレス信号)が入力され、目的とするアドレスを選択するアドレスデコーダとして機能する。
マクロセルMS4においても、当該セル内の基本セル同士は原則として第2のM0配線で接続されている。すなわち、ANDゲートセルADSとマルチプレクサセルMXS、2つのマルチプレクサセルMXS同士、マルチプレクサセルMXSとフリップフロップセルFSは、それぞれM0層の配線で接続されている。これらの基本セル内にはそれぞれ、トランジスタとこれらのトランジスタに電源を供給する電源用の配線とが設けられ、基本セル同士を接続する前記M0層の配線はこれら電源用の配線をくぐって接続対象の他の基本セルへ延びる。
次に、上述した半導体集積回路の製造方法について述べる。半導体集積回路の製造は、設計工程と製造工程とに大別して説明する。設計工程ではまず、セル設計工程として複数の基本回路ごとに特定された一の機能領域を有する基本セルを複数、用意する。同様に、数セル程度の基本セルを組み合わせて実現される程度の比較的小規模な論理機能を実行するセルを複数、マクロセルとして用意する。複数の基本セル及びマクロセルはそれぞれ、予め設計及び検証を行い、少なくとも基本セルについてはセルライブラリにセル情報を登録する。
特にメモリについては、周辺回路領域において繰り返し用いられ、例えば3〜80程度、配置される論理機能を実行する領域をマクロセルとすることが好ましい。具体的には、上述したようにセット条件やリセット条件が入力され、アドレスをデコードしてセットまたは/およびリセットを行うデコードロジックが実行される領域をマクロセルとするとよい。
なお、本明細書において「基本セル」と「マクロセル」とは、ある特定の論理機能を実行する複数の領域を、主としてY方向の長さ(高さ)に着目して分類するために用いるものであり、マクロセルは上述したものに限定されない。すなわち、本明細書においてはある特定の論理機能を実行しマクロセルのY方向の長さ(高さ)の基準となるY方向の長さ(高さ)を有するセルを「基本セル」と称し、基本セルの整数倍のY方向の長さ(高さ)を有し基本セルより大きなセルを「マクロセル」と称する。このため、ANDゲート等の基本セルを複数組み合わせることによりある特定の論理機能を実行するように設計されたセルであっても、周辺回路領域での出現頻度が多い(例えば100以上)セルは、基本セルとしてライブラリ登録してよい。
また、上述した例では、マクロセルは一基本セルを一ブロックと見立てて複数のブロックを並べたものとしたが、マクロセル内にある基本セルに相当する領域の大きさは任意でよい。すなわち、基本セルとしてY方向の長さ(高さ)がHのラッチセルとフリップフロップセルが用意され、あるマクロセル内がラッチセルとをフリップフロップ組み合わせて構成されている場合、当該マクロセル内のラッチセルやフリップフロップに相当する領域のY方向の長さ(高さ)はHでなくてもよい。
基本セル及びマクロセルは、上述した構成となるように設計し、特に複数種類の基本セルはすべて同一の長さとなるように設計する。また、複数のマクロセルは複数の基本セル、具体的には2〜3程度の基本セル相当の機能領域を含むように設計し、その長さはいずれも基本セルの長さの整数倍とする。また、マクロセル内の機能領域同士の接続は、M0層のM0配線(第2のM0配線)で接続するように予め設計する。
なお、一マクロセル内にある基本セル相当領域(機能領域)同士の接続には、M0層以外の配線層の配線を用いることは排除されないが、原則としてM0配線を用いる。このように、同一のマクロセル内にある異なる論理機能を果たす機能領域同士の接続に、原則としてM0配線を用いることで、より上層の配線層、特にM0層と同一方向に走るM2層の配線の混雑を回避できる。
次に、セル配置設計工程としてセルライブラリに登録されているセルを選択して周辺回路領域に基本セルとマクロセルとを周辺回路領域に配置する。ここで、本発明においては複数種類の基本セルの長さHはすべて同一であり、複数種類のマクロセルの長さは基本セルの長さHの整数倍、好ましくは2Hまたは3Hである。このため、セル配置を行う際に各種セルの長さ方向の両方の辺縁(上辺と下辺)を揃えるための調整をすることなく、基本セルとマクロセルとを混在状態で容易に配置できる。
セル配置設計工程に続き、配線配置設計工程としてM0層より上位の配線層の配線を用いてセル間の接続を行う。スタンダードセル方式では、基本セル間の配置配線は、セルライブラリに登録された情報に基づいてセルの端子及び配線データを自動抽出する自動配置により行うことができる。マクロセル同士又は基本セルとマクロセルとのセル間配置はマクロセル情報がセルライブラリに登録されていれば自動配置すればよい。
上述した半導体集積回路は、図11に示すフローで動作するプログラムを実行するソフトウェアがインストールされたコンピュータ等を製造装置として用いて設計できる。図12は、かかるソフトウェアがインストールされ、半導体集積回路の製造装置として用いられるコンピュータの構成を示すブロック図である。
まず、基本セルおよびマクロセルのトランジスタの配置および配線を決定し、各セルについてのセルライブラリデータを求めておく。そして、ステップS1で、キーボード等の入力手段50を介して基本セルおよびマクロセルのセルライブラリデータを入力する。このステップS1で入力されたセルライブラリデータは、ROM等の記憶手段51に記憶される。
次に、CPU等で構成される演算手段52を用いて記憶手段51に記憶されたセルライブラリデータを読み出し、セルの配置を決定する演算処理を行い、セルを配置する(ステップS2)。ステップ2で、セル配置を決定した後、演算処理手段52を用いて、各セル同士を接続する配線を決定する演算処理を行う(ステップS3)。かかるステップでセル配置および配線が決定されることにより、メモリ等の半導体集積回路が設計される。
このようにして設計工程でセルを単位として配線配置を行った後、製造工程でシリコンウェハ等の半導体基板にトランジスタを形成し、次いで第1絶縁層IL1、第1配線(M0)層、第2絶縁層IL2、第2配線(M1)層、第3絶縁層IL3、及び第3配線(M2)層を順次、形成し、半導体集積回路を製造する。
半導体基板Bの材料は特に制限されず、例えば単結晶シリコン基板に燐(P)等の不純物を添加したP型シリコン基板等を用いることができる。第1〜第3絶縁層IL1は、シリコン酸化膜等で形成できる。M0層は、タングステン、ポリシリコン、銅等で形成できる。M1層及びM2層は、銅、金等で形成できる。
1 半導体メモリ装置
2 周辺回路領域
10 メモリセルアレイ
BS1〜BSn 基本セル
MS1〜MSn マクロセル
B 半導体基板
IL1 第1絶縁層
IL2 第2絶縁層
IL3 第3絶縁層
M0 第1の配線層
M1 第2の配線層
M2 第3の配線層
2 周辺回路領域
10 メモリセルアレイ
BS1〜BSn 基本セル
MS1〜MSn マクロセル
B 半導体基板
IL1 第1絶縁層
IL2 第2絶縁層
IL3 第3絶縁層
M0 第1の配線層
M1 第2の配線層
M2 第3の配線層
Claims (5)
- 複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第1配線層と、前記第1配線層の上に形成された第2配線層と、前記第2配線層の上に形成された第3配線層と、が積層されてなる半導体集積回路であって、
前記第1配線層に形成され特定の論理機能を持つように前記複数のトランジスタの幾つかを接続する第1のM0配線と、前記第1配線層と異なる配線層に形成され当該第1のM0配線により接続されたトランジスタに電源を供給する電源用配線と、を含む機能領域が形成され所定の長さを有する基本セルと、
複数の前記機能領域が形成されたマクロセルと、を有し、
前記マクロセルは、前記基本セルの長さの整数倍の長さを有し、前記第1配線層に形成され前記電源用の配線をくぐって当該マイクロセル内の一の機能領域から他の機能領域に延伸する第2のM0配線を含むことを特徴とする半導体集積回路。 - 前記基本セルと前記マクロセルは、前記第2の配線層に形成されたM1配線により幅方向に平行に接続され、前記第3の配線層に形成されたM2配線により前記長さ方向に平行に接続され、
前記第2のM0配線は、前記マクロセルに含まれる機能領域同士を前記長さ方向に平行に接続することを特徴とする請求項1に記載の半導体集積回路。 - 前記マクロセルの複数の機能領域の長さは、いずれも前記基本セルの長さと同一である請求項1または2に記載の半導体集積回路。
- 前記マクロセルは、2又は3つの前記基本セル相当分の機能領域を含む請求項3に記載の半導体集積回路。
- 複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第1配線層と、前記第1配線層の上に形成された第2配線層と、前記第2配線層の上に形成された第3配線層と、が積層されてなる半導体集積回路の製造方法であって、
特定の論理機能を持つように前記複数のトランジスタの幾つかを接続してなり所定の長さを有する基本セルと、前記基本セルの長さの整数倍の長さを有し前記基本セルより大規模な論理機能を持つマクロセルと、を用意し、少なくとも前記基本セルのセル情報をセルライブラリに登録するセル設計工程と、
前記基本セルと前記マクロセルとを混在させた状態で前記セル情報を用いて前記基本セルと前記マクロセル間の配線を行うセル配置設計工程と、を含む半導体集積回路の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006257941A JP2008078508A (ja) | 2006-09-22 | 2006-09-22 | 半導体集積回路及び半導体集積回路の製造方法 |
US11/858,556 US7800136B2 (en) | 2006-09-22 | 2007-09-20 | Semiconductor integrated circuit and semiconductor integrated circuit design method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006257941A JP2008078508A (ja) | 2006-09-22 | 2006-09-22 | 半導体集積回路及び半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008078508A true JP2008078508A (ja) | 2008-04-03 |
Family
ID=39223990
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006257941A Pending JP2008078508A (ja) | 2006-09-22 | 2006-09-22 | 半導体集積回路及び半導体集積回路の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7800136B2 (ja) |
JP (1) | JP2008078508A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011049477A (ja) * | 2009-08-28 | 2011-03-10 | Sony Corp | 半導体集積回路 |
US9871103B2 (en) | 2015-07-30 | 2018-01-16 | Samsung Electronics Co., Ltd. | Semiconductor device |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008091722A (ja) * | 2006-10-03 | 2008-04-17 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US7861204B2 (en) * | 2007-12-20 | 2010-12-28 | International Business Machines Corporation | Structures including integrated circuits for reducing electromigration effect |
US8161446B2 (en) * | 2008-09-23 | 2012-04-17 | Qualcomm Incorporated | System and method of connecting a macro cell to a system power supply |
US8631377B2 (en) | 2009-05-14 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for designing cell rows with differing cell heights |
JP5603768B2 (ja) | 2010-12-28 | 2014-10-08 | 株式会社東芝 | 半導体集積回路の配線方法、半導体回路配線装置および半導体集積回路 |
JP5554303B2 (ja) * | 2011-09-08 | 2014-07-23 | 株式会社東芝 | 半導体集積回路および半導体集積回路の設計方法 |
US9984029B2 (en) | 2014-04-18 | 2018-05-29 | Qualcomm Incorporated | Variable interconnect pitch for improved performance |
US10541243B2 (en) | 2015-11-19 | 2020-01-21 | Samsung Electronics Co., Ltd. | Semiconductor device including a gate electrode and a conductive structure |
CN106971042B (zh) * | 2017-03-31 | 2019-10-15 | 福州大学 | 一种用于混合高度标准单元电路设计的合法化方法 |
US11227084B2 (en) * | 2018-11-14 | 2022-01-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Multi-bit standard cell |
CN114068522A (zh) * | 2021-11-12 | 2022-02-18 | 杭州广立微电子股份有限公司 | 一种晶体管网格状绕线的方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60123042A (ja) * | 1983-12-08 | 1985-07-01 | Toshiba Corp | 半導体集積回路 |
JP2001506429A (ja) * | 1997-12-02 | 2001-05-15 | ニュルロジック デザイン インコーポレーテッド | 半導体素子の電源/アース金属配線 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05347354A (ja) | 1992-06-15 | 1993-12-27 | Fujitsu Ltd | スタンダードセル型半導体集積回路の製造方法 |
JP3152635B2 (ja) * | 1996-09-09 | 2001-04-03 | 三洋電機株式会社 | マスタスライス方式の基本セル、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 |
JP2000022084A (ja) | 1998-07-06 | 2000-01-21 | Toshiba Corp | 半導体集積回路のパターン設計方法 |
US6763511B2 (en) * | 2001-07-02 | 2004-07-13 | Nec Electronics Corporation | Semiconductor integrated circuit having macro cells and designing method of the same |
US6979306B2 (en) * | 2003-08-13 | 2005-12-27 | Moll Family Trust | Method and device for monitoring loss of body fluid and dislodgment of medical instrument from body |
US20060130591A1 (en) * | 2004-12-21 | 2006-06-22 | Perkins, Corban Enterprises | Venous needle dislodgement sensor |
-
2006
- 2006-09-22 JP JP2006257941A patent/JP2008078508A/ja active Pending
-
2007
- 2007-09-20 US US11/858,556 patent/US7800136B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60123042A (ja) * | 1983-12-08 | 1985-07-01 | Toshiba Corp | 半導体集積回路 |
JP2001506429A (ja) * | 1997-12-02 | 2001-05-15 | ニュルロジック デザイン インコーポレーテッド | 半導体素子の電源/アース金属配線 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011049477A (ja) * | 2009-08-28 | 2011-03-10 | Sony Corp | 半導体集積回路 |
US9871103B2 (en) | 2015-07-30 | 2018-01-16 | Samsung Electronics Co., Ltd. | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
US7800136B2 (en) | 2010-09-21 |
US20080073673A1 (en) | 2008-03-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2008078508A (ja) | 半導体集積回路及び半導体集積回路の製造方法 | |
CN109314109B (zh) | 用于基于鳍片计数的扩散的标准单元架构 | |
JP6467476B2 (ja) | リニアFinFET構造をもつ回路 | |
JP3420694B2 (ja) | スタンダードセル方式の集積回路 | |
US20130334576A1 (en) | Gate array architecture with multiple programmable regions | |
US20240037309A1 (en) | Multiplexer | |
TWI771698B (zh) | 多工器電路、多工器及製造多工器方法 | |
JP2017163031A (ja) | 半導体装置および半導体装置の設計方法 | |
JP2001306641A (ja) | 半導体集積回路の自動配置配線方法 | |
KR19990007090A (ko) | Soi. cmos 기술을 이용한 소형 반도체 장치 | |
JP2010287768A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2000068488A (ja) | 半導体集積回路のレイアウト方法 | |
KR20020042507A (ko) | 반도체장치, 그 제조방법 및 기억매체 | |
WO2023095616A1 (ja) | 半導体集積回路装置 | |
JP6836137B2 (ja) | 半導体装置及びそのレイアウト設計方法 | |
JP2007066974A (ja) | 半導体集積回路および半導体集積回路のレイアウト方法 | |
JP2006054780A (ja) | 半導体装置、半導体装置の製造方法 | |
JP2005229061A (ja) | スタンダードセル、セル列および複合セル列 | |
JP5956964B2 (ja) | 半導体装置 | |
JP4441541B2 (ja) | 半導体装置 | |
JP2004172594A (ja) | 半導体集積回路装置製造方法、半導体集積回路装置製造装置、プログラム、半導体集積回路装置および半導体集積回路装置の自動配置指示方法 | |
JP2007299800A (ja) | 半導体集積回路装置 | |
JP2001036050A (ja) | 半導体集積回路用の基本セル | |
JPH09246501A (ja) | 半導体集積回路およびそのレイアウト設計方法 | |
JP2004259723A (ja) | 半導体集積回路及びそのレイアウト方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090210 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110927 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110929 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120207 |