JP3152635B2 - マスタスライス方式の基本セル、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 - Google Patents

マスタスライス方式の基本セル、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器

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JP3152635B2 JP20927297A JP20927297A JP3152635B2 JP 3152635 B2 JP3152635 B2 JP 3152635B2 JP 20927297 A JP20927297 A JP 20927297A JP 20927297 A JP20927297 A JP 20927297A JP 3152635 B2 JP3152635 B2 JP 3152635B2
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  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マスタスライス方
式の基本セル、半導体集積回路装置、フリップフロップ
回路、排他的論理和回路、マルチプレクサ及び加算器に
係り、特に、マスタスライス方式の半導体集積回路及び
それを構成する基本セルの構造に関する。
【０００２】
【従来の技術】従来より、顧客からの要求に迅速に対処
するために、ＬＳＩの設計から拡散処理までを画一的に
処理しておき、その後の回路配線のみを品種毎に行うマ
スタスライス方式がよく知られている。このマスタスラ
イス方式は、開発期間の短縮化、開発費用の低減など少
量多品種の生産に適した利点を有している。
【０００３】このマスタスライス方式の半導体集積回路
装置は、マトリクス状又は一方向に配列された複数の基
本セルを、完成品の仕様に合わせて結線する事により実
現される。
【０００４】例えば、特開平５−６３０４６号に記載さ
れているようなマスタスライス方式半導体集積回路装置
に搭載されている一般的な基本セル１００の構造は、図
１６に示す通り、Ｐ型ＭＯＳトランジスタのゲート電極
１０１と１０２、Ｐ型ＭＯＳトランジスタのドレイン端
子又はソース端子となるＰ型不純物拡散領域１０３、Ｎ
型ＭＯＳトランジスタのゲート電極１０４と１０５、Ｎ
型ＭＯＳトランジスタのドレイン端子又はソース端子と
なるＮ型不純物拡散領域１０６及び二本の電源配線１０
７、１０８から構成されている。
【０００５】
【発明が解決しようとする課題】図１７は、例えばレジ
スタの一記憶素子として用いられる遅延型フリップフロ
ップ回路（Delayed Flip Flop ：以下、ＤＦＦ回路とい
う）１０９を表した回路図である。
【０００６】図において、ＤＦＦ回路１０９は２段のラ
ッチ回路１１３，１１７と、クロック回路１２０とから
なる。ラッチ回路１１３はインバータ１１０、ＮＡＮＤ
回路１１１及びトランスファーゲート１１２からなる。
ラッチ回路１１７はインバータ１１４、ＮＡＮＤ回路１
１５及びトランスファーゲート１１６からなる。最終段
のラッチ回路１１７から信号Ｑとその反転信号ＱＮが出
力される。入力端子Ｄとラッチ回路１１３との間及びラ
ッチ回路１１３とラッチ回路１１７との間は、それぞれ
トランスファーゲート１１８，１１９によって開閉され
る。各トランスファーゲート１１２，１１６，１１８，
１１９は、クロック回路１２０からのクロック信号ＣＫ
２、ＣＫＮによって開閉される。クロック回路１２０
は、インバータ１２１，１２２を２段に接続することに
より構成され、クロック信号ＣＫ２とその反転信号ＣＫ
Ｎを出力する。
【０００７】図１６に示す従来の基本セル１００は、イ
ンバータや２入力ＮＡＮＤ、ＮＯＲといった素子数の少
ない回路を実現するには適している。ところが、図１７
に示すＤＦＦ回路１０９のようにラッチ回路、トランス
ファーゲート、インバータなどの複数種類の回路が混在
するセル、その他複合ゲートセルや高駆動能力セルなど
のようなチップ占有面積が大きく素子数の多いセルを実
現するには次のような問題が生じる。
【０００８】（１）例えば、図１７に示すようなＤＦＦ
回路１０９には、比較的小さな駆動能力でよいトランス
ファーゲート１１２，１１６，１１８，１１９やクロッ
ク回路１２０と、大きな駆動能力を要する出力回路（イ
ンバータ１１４やＮＡＮＤ回路１１５）とが混在してい
る。ところが、従来の基本セル１００の構成であると、
トランジスタのサイズが全て同じであるため、基本セル
１００のトランジスタをトランスファーゲートやクロッ
ク回路に対応できるだけのサイズに設定すると、出力回
路を構成する際に、多くのトランジスタを並列接続しな
ければならず、セル面積が増大し、結果、チップ面積も
大きくなる。
【０００９】一方、基本セル１００のトランジスタを出
力回路に対応できるだけのサイズに設定すると、本来な
ら小さなサイズでよいトランスファーゲートやクロック
回路にまで大きなサイズのトランジスタを使用しなけれ
ばならず、やはりセル面積の増大は免れない。
【００１０】図１８に、前記基本セル１００を横方向に
８個配列した後、各端子を結線し、図１７に示すＤＦＦ
回路１０９を実現した例を示す。 （２）本来なら小さなサイズのトランジスタで構成すれ
ばよいトランスファーゲートやクロック回路に大きなサ
イズのトランジスタを用いると、入力容量の増大を招
き、結果として高い駆動能力を持つ外部回路が必要とな
り、その分だけ消費電力が増大する。
【００１１】（３）簡素な構造の基本セルを多数組み合
わせる方式であるため、回路配線がトランジスタを跨い
で結線される確率が高くなる。これは、必然的に、トラ
ンジスタと回路配線とのコンタクト領域を減少させ、ド
レインやソースとのコンタクト抵抗が増加する。これに
よって、個々のトランジスタの駆動能力が低下し、その
低下分を補うために更にトランジスタを追加する必要が
生じ、結果として回路配線の複雑化、セル面積の増大を
招く。
【００１２】本発明は、マスタスライス方式の基本セ
ル、半導体集積回路装置、フリップフロップ回路、排他
的論理和回路、マルチプレクサ及び加算器に関し、斯か
る問題点を解消せんとするものである。
【００１３】
【課題を解決するための手段】請求項１のマスタスライ
ス方式の基本セルは、基板上に、第１導電型トランジス
タとこれに隣接する第２導電型トランジスタとを有する
第１デバイス領域と、第１導電型トランジスタとこれに
隣接する第２導電型トランジスタとを有する第２デバイ
ス領域とを有し、前記第２デバイス領域の少なくとも一
方のトランジスタのサイズが前記第１デバイス領域にお
ける同じ導電型のトランジスタのサイズと異なり、且つ
前記第１デバイス領域の各トランジスタの向きと前記第
２デバイス領域の各トランジスタの向きとが異なること
をその要旨とする。
【００１４】請求項２のマスタスライス方式の基本セル
は、基板上に、第１導電型トランジスタとこれに隣接す
る第２導電型トランジスタとを有する第１デバイス領域
と、第１導電型トランジスタとこれに隣接する第２導電
型トランジスタとを有する第２デバイス領域とを有し、
前記第２デバイス領域のトランジスタのサイズが前記第
１デバイス領域における同じ導電型のトランジスタのサ
イズと異なり、且つ前記第１デバイス領域の各トランジ
スタの向きと前記第２デバイス領域の各トランジスタの
向きとが異なることをその要旨とする。
【００１５】請求項３のマスタスライス方式の基本セル
は、請求項１又は２に記載の発明において、前記第１デ
バイス領域および第２デバイス領域において、前記第１
導電型トランジスタおよび第２導電型トランジスタを複
数設けたことをその要旨とする。 請求項４のマスタスラ
イス方式の基本セルは、請求項１〜３のいずれか１項に
記載の発明において、第１導電型トランジスタと第２導
電型トランジスタとを有する第３デバイス領域を更に備
え、前記第３デバイス領域の少なくとも一方のトランジ
スタのサイズが前記第１および第２デバイス領域におけ
る同じ導電型のトランジスタのサイズと異なることをそ
の要旨とする。
【００１６】請求項５のマスタスライス方式の基本セル
は、請求項１〜４のいずれか１項に記載の発明におい
て、第１導電型トランジスタと第２導電型トランジスタ
とを有する第３デバイス領域を更に備え、前記第３デバ
イス領域において、第１導電型トランジスタ及び第２導
電型トランジスタからなるデバイスを少なくとも２組有
し、このデバイス群のうちの少なくとも２組のデバイス
における一方のデバイスの第１導電型トランジスタと他
方のデバイスの第２導電型トランジスタとがほぼ上下又
は左右方向に位置するように配列した構造を有すること
をその要旨とする。
【００１７】請求項６のマスタスライス方式の基本セル
は、基板上に、ゲートラインが共通化された第１導電型
トランジスタ及び第２導電型トランジスタからなるデバ
イスを少なくとも２組有し、このデバイス群のうちの少
なくとも２組のデバイスにおける一方のデバイスの第１
導電型トランジスタと他方のデバイスの第２導電型トラ
ンジスタとがほぼ上下又は左右方向に位置するように配
列した構造を有することをその要旨とする。
【００１８】請求項７のマスタスライス方式の基本セル
は、請求項５又は６に記載の発明において、前記少なく
とも２組の第１導電型トランジスタは、３つのＰ型ソー
ス・ドレイン領域と、３つのＰ型ソース・ドレイン領域
の内、互いに隣接する２つのＰ型ソース・ドレイン領域
間に設けられ、平行に延びる一対の第１および第２ゲー
ト電極とを含み、前記少なくとも２組の第２導電型トラ
ンジスタは、３つのＮ型ソース・ドレイン領域と、３つ
のＮ型ソース・ドレイン領域の内、互いに隣接する２つ
のＮ型ソース・ドレイン領域間に設けられ、平行に延び
る一対の第１および第２ゲート電極とを含み、前記第１
導電型トランジスタの第１ゲート電極は、第２導電型ト
ランジスタの第２ゲート電極と接続され、前記第１導電
型トランジスタの第２ゲート電極は、第２導電型トラン
ジスタの第１ゲート電極と接続され、前記第１導電型ト
ランジスタの第１ゲート電極は、第２導電型トランジス
タの第１ゲート電極とほぼ同一直線上に配置され、前記
第１導電型トランジスタの第２ゲート電極は、第２導電
型トランジスタの第２ゲート電極とほぼ同一直線上に配
置されていることをその要旨とする。
【００１９】請求項８のマスタスライス方式の基本セル
は、請求項１〜５，７のいずれか１項に記載の発明にお
いて、前記第１導電型トランジスタ及び第２導電型トラ
ンジスタのゲートラインを共通化したことをその要旨と
する。請求項９のマスタスライス方式の基本セルは、請
求項１〜８のいずれか１項に記載の発明において、前記
第１導電型トランジスタはＰ型であり、第２導電型トラ
ンジスタはＮ型であり、第１導電型トランジスタのサイ
ズが第２導電型トランジスタのサイズよりも大きいこと
をその要旨とする。
【００２０】請求項１０のマスタスライス方式の基本セ
ルは、請求項１〜９のいずれか１項に記載の発明におい
て、前記基板の空隙部に配線ラインを形成したことをそ
の要旨とする。 請求項１１のマスタスライス方式の基本
セルは、請求項１〜１０のいずれか１項に記載の発明に
おいて、水平端と垂直端とに電源ラインを設けたことを
その要旨とする。
【００２１】請求項１２のマスタスライス方式の基本セ
ルは、請求項１１に記載の発明において、前記各電源ラ
インを設ける位置を２層に分け、一方の電源ラインを１
層目に、他方の電源ラインを２層目に位置させたことを
その要旨とする。 請求項１３のマスタスライス方式の基
本セルは、請求項１〜１２のいずれか１項に記載の発明
において、前記トランジスタのゲートにコンタクト部形
成可能な幅広部を設けたことをその要旨とする。
【００２２】
【００２３】
【００２４】
【００２５】請求項１４の半導体集積回路装置は、請求
項１〜１３のいずれか１項に記載のマスタスライス方式
の基本セルを１又は複数配列した状態で、前記基本セル
のトランジスタを、素子の駆動能力に応じて結線するこ
とにより構成したことをその要旨とする。
【００２６】請求項１５の半導体集積回路装置は、請求
項１４に記載の発明において、水平方向に延びる電源ラ
インと垂直方向に延びる電源ラインとを設けたことをそ
の要旨とする。請求項１６の半導体集積回路装置は、請
求項１５に記載の発明において、各トランジスタを結ぶ
配線、水平方向に延びる電源ライン及び垂直方向に延び
る電源ラインを設ける位置を２層に分け、各トランジス
タを結ぶ配線及び一方の方向に延びる電源ラインが１層
目に、他方の方向に延びる電源ラインが２層目に位置す
るように構成したことをその要旨とする。
【００２７】請求項１７のフリップフロップ回路は、基
板に、第１導電型トランジスタと第２導電型トランジス
タとからなる第１のデバイスを複数平行に配列し、前記
第１のデバイスの少なくとも一方のトランジスタのサイ
ズを異ならせた第２のデバイスを複数平行に、且つ前記
第１のデバイスに対し向きを異ならせて配列し、基板の
空き領域に、前記第１のデバイスの少なくとも一方のト
ランジスタのサイズを前記第２のデバイスのトランジス
タのサイズよりも更に異ならせた第３のデバイスを複数
配列し、これを基本セルとして、この基本セルを複数配
列した状態で各基本セルのトランジスタを、素子の駆動
能力に応じて結線することにより構成したことをその要
旨とする。
【００２８】請求項１８の排他的論理和回路は、基板
に、第１導電型トランジスタと第２導電型トランジスタ
とからなる第１のデバイスを複数平行に配列し、前記第
１のデバイスの少なくとも一方のトランジスタのサイズ
を異ならせた第２のデバイスを複数平行に、且つ前記第
１のデバイスに対し向きを異ならせて配列し、基板の空
き領域に、前記第１のデバイスの少なくとも一方のトラ
ンジスタのサイズを前記第２のデバイスのトランジスタ
のサイズよりも更に異ならせた第３のデバイスを複数配
列し、これを基本セルとして、この基本セルのトランジ
スタを、素子の駆動能力に応じて結線することにより構
成したことをその要旨とする。
【００２９】請求項１９マルチプレクサは、基板に、第
１導電型トランジスタと第２導電型トランジスタとから
なる第１のデバイスを複数平行に配列し、前記第１のデ
バイスの少なくとも一方のトランジスタのサイズを異な
らせた第２のデバイスを複数平行に、且つ前記第１のデ
バイスに対し向きを異ならせて配列し、基板の空き領域
に、前記第１のデバイスの少なくとも一方のトランジス
タのサイズを前記第２のデバイスのトランジスタのサイ
ズよりも更に異ならせた第３のデバイスを複数配列し、
これを基本セルとして、この基本セルのトランジスタ
を、素子の駆動能力に応じて結線することにより構成し
たことをその要旨とする。
【００３０】請求項２０の加算器は、基板に、第１導電
型トランジスタと第２導電型トランジスタとからなる第
１のデバイスを複数平行に配列し、前記第１のデバイス
の少なくとも一方のトランジスタのサイズを異ならせた
第２のデバイスを複数平行に、且つ前記第１のデバイス
に対し向きを異ならせて配列し、基板の空き領域に、前
記第１のデバイスの少なくとも一方のトランジスタのサ
イズを前記第２のデバイスのトランジスタのサイズより
も更に異ならせた第３のデバイスを複数配列し、これを
基本セルとして、この基本セルを複数配列した状態で各
基本セルのトランジスタを、素子の駆動能力に応じて結
線することにより構成したことをその要旨とする。
【００３１】尚、本発明において、電源ラインとは、Ｇ
ＮＤ、ＶＤＤ、ＶＳＳ、ＶＣＣなどのラインのことをい
う。すなわち、請求項１〜５のマスタスライス方式の基
本セルにあっては、トランジスタのサイズを異ならせて
あるので、回路の大きさに応じたサイズのトランジスタ
を自由に選定することができる。
【００３２】更には、トランジスタを配列する向きを異
ならせてあるので、結線方向の自由度が増す。また、請
求項５又は６の発明にあっては、例えば、Ｐ型トランジ
スタとＮ型トランジスタとからなるトランスファーゲー
トを形成する場合、Ｐ型トランジスタとＮ型トランジス
タとを接続する配線がクロスしない。
【００３３】従って、Ｐ型トランジスタとＮ型トランジ
スタとを接続する配線の長さが最短になる。また、請求
項８の発明にあっては、第１導電型トランジスタと第２
導電型トランジスタとのゲート電極を共有させているの
で、結線時に金属配線を用いて接続する必要がなく、そ
の分配線領域に自由度が生じる。
【００３４】また、請求項１０の発明にあっては、結線
時に配線ラインを使用することにより、金属配線を用い
て接続する必要がなくなり、その分配線領域に自由度が
生じる。
【００３５】また、請求項１１の発明にあっては、従来
のように、水平方向ばかりではなく、垂直方向にも電源
ラインを設けたので、トランジスタの配列向きが異なる
ものにおいては、電源ラインと各トランジスタとを接続
する配線の長さを最短化できる。
【００３６】また、請求項１２の発明にあっては、各電
源ラインを設ける位置を２層に分け、一方の電源ライン
が１層目に、他方の電源ラインが２層目に位置するよう
にすることにより、各トランジスタを結ぶ配線を基板の
多くの箇所から引き出すことができ、配線の自由度が高
くなる。
【００３７】また、請求項１３の発明にあっては、各ゲ
ート電極の中央部や端部にコンタクト用幅広部を設けて
いるので、セル内の空き領域を有効に活用しつつ、結線
位置の自由度が増す。特に、各ゲート電極の中央部にも
幅広部を設けることにより、従来にも増してコンタクト
の選択枝が広がる。
【００３８】また、請求項１８又は１９の発明にあって
は、配線が簡素で面積の小さな半導体集積回路装置を提
供できる。また、請求項２０の発明にあっては、各トラ
ンジスタを結ぶ配線、水平方向に延びる電源ライン及び
垂直方向に延びる電源ラインを設ける位置を２層に分
け、各トランジスタを結ぶ配線及び一方の方向に延びる
電源ラインが１層目に、他方の方向に延びる電源ライン
が２層目に位置するように構成している。これにより、
前記各トランジスタを結ぶ配線（例えば、基本セル間を
接続する配線）が、他方の方向に延びる電源ラインをク
ロスする場合でも、この電源ラインの下を通すことがで
き、配線の自由度が高くなる。
【００３９】また、請求項２１の発明にあっては、チッ
プの中でも比較的大きな面積を占めるフリップフロップ
回路が省面積化され、チップの小型化に寄与できる。ま
た、請求項２２の発明にあっては、チップの中でも比較
的大きな面積を占める排他的論理和回路が省面積化さ
れ、チップの小型化に寄与できる。
【００４０】また、請求項２３の発明にあっては、チッ
プの中でも比較的大きな面積を占めるマルチプレクサが
省面積化され、チップの小型化に寄与できる。また、請
求項２４の発明にあっては、チップの中でも比較的大き
な面積を占める加算器が省面積化され、チップの小型化
に寄与できる。
【００４１】
【発明の実施の形態】
（第１実施形態）本発明を具体化した第１の実施形態を
図１〜５に基づいて説明する。
【００４２】図１は本第１実施形態における基本セル１
の構造を示したものである。この基本セル１は、方形状
のセル基板２と、このセル基板２の上部約３分の１の面
積を占める第１デバイス領域３と、セル基板２の左下約
４分の１の面積を占める第２デバイス領域４と、セル基
板２の右下約３分の１の面積を占める第３デバイス領域
５と、第１デバイス領域３と第３デバイス領域５との間
の空隙部に設けられた配線パターン６とから構成されて
いる。配線パターン６は例えばタングステンポリサイド
からなる。
【００４３】前記第１デバイス領域３には、第１Ｐ型ト
ランジスタ群９と第１Ｎ型トランジスタ群１０とが設け
られている。第１Ｐ型トランジスタ群９は、互いに平行
に図の左右方向に延びるポリシリコン製の第１及び第２
ゲート電極１１，１２と、第１，第２及び第３Ｐ型ソー
ス・ドレイン領域１３，１４，１５とを備える。第１，
第２及び第３Ｐ型ソース・ドレイン領域１３，１４，１
５は第１及び第２ゲート電極１１，１２の左側領域部分
によって互いに上下方向に隔てられている。
【００４４】また、第１Ｎ型トランジスタ群１０は、前
記第１及び第２ゲート電極１１，１２と、第１，第２及
び第３Ｎ型ソース・ドレイン領域１６，１７，１８とを
備える。第１，第２及び第３Ｎ型ソース・ドレイン領域
１６，１７，１８は、第１及び第２ゲート電極１１，１
２の右側領域部分によって互いに上下方向に隔てられて
いる。
【００４５】すなわち、第１Ｐ型トランジスタ群９の２
個のＰ型トランジスタと第１Ｎ型トランジスタ群１０の
２個のＮ型トランジスタとは、それぞれ１対１の関係で
第１ゲート電極１１又は第２ゲート電極１２を共有して
いる。
【００４６】更に、前記第１デバイス領域３の空隙部を
有効利用するために、前記第１及び第２ゲート電極１
１，１２の中央部や端部の適宜な箇所を拡張することに
よりコンタクト部を形成可能な幅広部１９，２０，２１
を形成している。
【００４７】前記第２デバイス領域４には、第２Ｐ型ト
ランジスタ群２２と第２Ｎ型トランジスタ群２３とが設
けられている。第１Ｐ型トランジスタ群２２は、互いに
平行に図の上下方向に延びるポリシリコン製の第３，第
４及び第５ゲート電極２４，２５，２６と、第４，第
５，第６及び第７Ｐ型ソース・ドレイン領域２７，２
８，２９，３０とを備える。第４，第５，第６及び第７
Ｐ型ソース・ドレイン領域２７，２８，２９，３０は、
第３〜第５ゲート電極２４〜２６の上側領域部分によっ
て互いに左右方向に隔てられている。
【００４８】また、第１Ｎ型トランジスタ群２３は、前
記第３〜第５ゲート電極２４〜２６と、第４，第５，第
６及び第７Ｎ型ソース・ドレイン領域３１，３２，３
３，３４とを備える。第４，第５，第６及び第７Ｎ型ソ
ース・ドレイン領域３１，３２，３３，３４は、第３〜
第５ゲート電極２４〜２６の下側領域部分によって互い
に左右方向に隔てられている。
【００４９】すなわち、第２Ｐ型トランジスタ群２２の
３個のＰ型トランジスタと第２Ｎ型トランジスタ群２３
の３個のＮ型トランジスタとは、それぞれ１対１の関係
で第３ゲート電極２４、第４ゲート電極２５又は第５ゲ
ート電極２６を共有している。
【００５０】更に、前記第２デバイス領域４の空隙部を
有効利用するために、前記第３〜第５ゲート電極２４〜
２６の中央部や端部の適宜な箇所を拡張することにより
コンタクト部を形成可能な幅広部３５，３６，３７，３
８，３９を形成している。
【００５１】前記第３デバイス領域５は、ポリシリコン
製の第６，第７及び第８ゲート電極４０，４１，４２を
備える。第６ゲート電極４０は、鉤状に複数箇所で屈曲
しながら延びる。第７ゲート電極４１は、同じく鉤状に
複数箇所で屈曲しながら延び、第６ゲート電極４０との
間に隘路を構成するように設けられている。第８ゲート
電極４２は、この第７ゲート電極４１の端部から更にセ
ル基板２の右端に沿って図の上下方向に延びている。
【００５２】前記第６ゲート電極４０の一端部４０ａと
前記第７ゲート電極４１の他端部４１ｂとは互いに平行
に図の上下方向に延びている。前記第６ゲート電極４０
の他端部４０ｂと前記第７ゲート電極４１の一端部４１
ａとは互いに平行に図の上下方向に延びている。前記第
６及び第７ゲート電極４０，４１の各一端部４０ａ，４
１ａ同士及び各他端部４０ｂ，４１ｂ同士は、左右方向
に若干ずれる程度で、ほぼ上下方向直線上に位置するよ
うに配置されている。
【００５３】更に、第３デバイス領域５は、第８，第９
及び第１０Ｐ型ソース・ドレイン領域４３，４４，４５
と、第８，第９及び第１０Ｎ型ソース・ドレイン領域４
６，４７，４８と、第１１及び第１２Ｐ型ソース・ドレ
イン領域４９，５０と、第１１及び第１２Ｎ型ソース・
ドレイン領域５１，５２とを有する。第８，第９及び第
１０Ｐ型ソース・ドレイン領域４３，４４，４５は、前
記第６ゲート電極４０の他端部４０ｂと前記第７ゲート
電極４１の一端部４１ａとによって互いに図の左右方向
に隔てられている。第８，第９及び第１０Ｎ型ソース・
ドレイン領域４６，４７，４８は、前記第６ゲート電極
４０の一端部４０ａと前記第７ゲート電極４１の他端部
４１ｂとによって互いに図の左右方向に隔てられてい
る。第１１及び第１２Ｐ型ソース・ドレイン領域４９，
５０は、前記第８ゲート電極４２の一端部４２ａによっ
て隔てられている。第１１及び第１２Ｎ型ソース・ドレ
イン領域５１，５２は、前記第８ゲート電極４２の他端
部４２ｂによって隔てられている。
【００５４】そして、第６ゲート電極４０の他端部４０
ｂと、第７ゲート電極４１の一端部４１ａと、第８，第
９及び第１０Ｐ型ソース・ドレイン領域４３，４４，４
５と、第８ゲート電極４２の一端部４２ａと、第１１及
び第１２Ｐ型ソース・ドレイン領域４９，５０とにより
第３Ｐ型トランジスタ群５３が構成されている。また、
第６ゲート電極４０の一端部４０ａと、第７ゲート電極
４１の他端部４１ｂと、第８，第９及び第１０Ｎ型ソー
ス・ドレイン領域４６，４７，４８と、第８ゲート電極
４２の他端部４２ｂと、第１１及び第１２Ｎ型ソース・
ドレイン領域５１，５２とにより第３Ｎ型トランジスタ
群５４が構成されている。
【００５５】更に、前記第３デバイス領域５の空隙部を
有効利用するために、前記第６〜第８ゲート電極４０〜
４２の中央部や端部の適宜な箇所を拡張することにより
コンタクト部を形成可能な幅広部５５，５６，５７を形
成している。
【００５６】そして、本実施形態における基本セル１に
あっては、前記第１〜第３Ｐ型ソース・ドレイン領域１
３〜１５の幅Ｗ１（すなわち第１Ｐ型トランジスタ群９
のゲート幅）と、前記第４〜第７Ｐ型ソース・ドレイン
領域２７〜３０の幅Ｗ２（すなわち第２Ｐ型トランジス
タ群２２のゲート幅）と、前記第８〜第１２Ｐ型ソース
・ドレイン領域４３〜４５，４９，５０の幅Ｗ３（すな
わち第３Ｐ型トランジスタ群５３のゲート幅）との比
（Ｗ１：Ｗ２：Ｗ３）が６：３：２になるように設定さ
れている。
【００５７】また、前記第１〜第３Ｎ型ソース・ドレイ
ン領域１６〜１８の幅Ｗ４（すなわち第１Ｎ型トランジ
スタ群１０のゲート幅）と、前記第４〜第７Ｎ型ソース
・ドレイン領域３１〜３４の幅Ｗ５（すなわち第２Ｎ型
トランジスタ群２３のゲート幅）と、前記第８〜第１２
Ｎ型ソース・ドレイン領域４６〜４８，５１，５２の幅
Ｗ６（すなわち第３Ｎ型トランジスタ群５４のゲート
幅）との比（Ｗ４：Ｗ５：Ｗ６）が１０：４：３になる
ように設定されている。
【００５８】さらに、本実施形態における基本セル１に
あっては、第１Ｐ型トランジスタ群９のゲート幅Ｗ１と
第１Ｎ型トランジスタ群１０のゲート幅Ｗ４との比が
６：５になるように設定され、第２Ｐ型トランジスタ群
２２のゲート幅Ｗ２と第２Ｎ型トランジスタ群２３のゲ
ート幅Ｗ５との比が３：２になるように設定され、さら
に第３Ｐ型トランジスタ群５３のゲート幅Ｗ３と第３Ｎ
型トランジスタ群５４のゲート幅Ｗ６との比が４：３に
なるように設定されている。
【００５９】すなわち、本実施形態にあっては、セル基
板１上の第１，第２，第３Ｐ型トランジスタ群９，２
２，５３のサイズを個々に異ならせ、且つ、第１，第
２，第３Ｎ型トランジスタ群１０，２３，５４のサイズ
を個々に異ならせている。
【００６０】図２に示すように、基本セル１は半導体基
板上にマトリックス状に配置される。この際、互いに隣
接する基本セル１はミラー配置される。図４は、図１に
示す基本セル１を用いて、図１７に示すＤＦＦ回路１０
９を構成した場合の実体回路図であり、図５は、その内
の配線部分を太い実線で表したものである。各トランジ
スタを接続する配線は金属配線層の１層目に形成されて
いる。図中の■印はコンタクト部を示している。
【００６１】基本セル１は左右にミラー配置されてお
り、大きな駆動能力を要するインバータ１１０やＮＡＮ
Ｄ回路１１５には、第１デバイス領域３の大きなサイズ
のトランジスタを選定し、これらの回路よりも小さな駆
動能力でよいＮＡＮＤ回路１１１やインバータ１１４に
は、第２デバイス領域４の中位のサイズのトランジスタ
を選定し、小さな駆動能力でよいトランスファーゲート
１１２，１１６，１１８，１１９やクロック回路１２０
には、第３デバイス領域５の小さなサイズのトランジス
タを選定し、ＤＦＦ回路１０９を構成するように各トラ
ンジスタを相互に接続する。
【００６２】また、セル基板２の下端部には図の左右方
向に延びるようにＧＮＤ配線７（以下、水平配線７とい
う）が設けられ、セル基板２の側端部には図の上下方向
に延びるようにＶＤＤ配線８（以下、垂直配線８とい
う）が設けられる。水平配線７は金属配線層の１層目に
設けられ、垂直配線８は金属配線層の２層目に設けられ
る。更に、右方の基本セル１の側端部には図の上下方向
に延びるように金属配線層の２層目に垂直配線５８が設
けられ、同垂直配線５８は１層のＧＮＤ配線７に接続さ
れる。そして、水平配線７及び垂直配線５８，８と各ト
ランジスタとを結線している。
【００６３】本実施形態における基本セル１は、以下の
通りの特徴を有する。 ａ）第１〜第３デバイス領域３〜５におけるトランジス
タのサイズを異ならせてあるので、インバータ、ＮＡＮ
Ｄ回路等の各論理回路の駆動能力の大きさに応じたサイ
ズのトランジスタを自由に選定することができる。
【００６４】ｂ）第１デバイス領域３のトランジスタ群
９，１０の配列方向と、第２デバイス領域４のトランジ
スタ群２２，２３の配列方向とを異ならせてある（特
に、配列方向が９０度異なるように設定している）。従
って、トランジスタ領域を跨がないように各トランジス
タを結線する際に配線層を変更しないで済み、配線効率
を向上できるとともに、配線長を短くすることができ
る。
【００６５】すなわち、図３（ｂ）は従来の基本セルの
概念図を示し、２つの基本セル１３０を隣接して配置し
た概念図を示す。基本セル１３０は、サイズの異なる２
つのＭＯＳトランジスタ１３１，１３２の配置の向きを
同一にしている。この場合、各トランジスタ１３１，１
３２のトランジスタ領域を跨がないように各トランジス
タを結線する際には６つの配線経路（破線で示す）があ
る。
【００６６】これに対し、図３（ａ）は本実施形態の基
本セルの概念図を示し、２つの基本セル９０を隣接して
配置した概念図を示す。基本セル９０は、サイズの異な
る２つのＭＯＳトランジスタ９１，９２の配置の向きを
直交するようにしている。この場合、各トランジスタ９
１，９２のトランジスタ領域を跨がないように各トラン
ジスタを結線する際には７つの配線経路（破線で示す）
がある。これは、ＭＯＳトランジスタ９１，９２を直交
するように配置することにより、一対のＭＯＳトランジ
スタ９１の２つのトランジスタ領域が対向する。その結
果、配線経路が増加し、結線方向の自由度を増加させる
ことができる。
【００６７】ｃ）第３デバイス領域５において、第６ゲ
ート電極４０の他端部４０ｂをゲート電極とするＰ型ト
ランジスタと第７ゲート電極４１の他端部４１ｂをゲー
ト電極とするＮ型トランジスタとが上下方向の直線上に
ほぼずれることなく位置し、更には、第６ゲート電極４
０の一端部４０ａをゲート電極とするＮ型トランジスタ
と第７ゲート電極４１の一端部４１ａをゲート電極とす
るＰ型トランジスタとが上下方向の直線上にほぼずれる
ことなく位置するように、第６及び第７ゲート電極４
０，４１を屈曲させている。従って、この部分を用いて
トランスファーゲートを形成する場合、Ｐ型トランジス
タのソース・ドレイン領域とＮ型トランジスタのソース
・ドレイン領域とを接続する各配線がクロスしない。
【００６８】従って、Ｐ型トランジスタとＮ型トランジ
スタとを接続する配線を１層に形成できるとともに、こ
れらの配線の長さが最短になり、トランスファーゲート
自身の回路面積を縮小でき、半導体集積回路の省面積化
に寄与できる。
【００６９】ｄ）配線ライン６を設けたり、各ゲート電
極の中央部や端部にコンタクト用幅広部を設けているの
で、セル内の空き領域を有効に活用しつつ、結線位置の
自由度が増す。
【００７０】特に、各ゲート電極の中央部に幅広部１
９，２０，３５〜３７，５６を設けることにより、従来
にも増してコンタクトの選択枝が広がる。 ｅ）第１〜第３デバイス領域３〜５の各領域において、
Ｐ型トランジスタとＮ型トランジスタとのゲート電極を
共有させているので、結線時に金属配線を用いて接続す
る必要がなく、その分配線領域に自由度が生じる。
【００７１】ｆ）従来のように、水平方向ばかりではな
く、水平配線７と垂直配線５８，８とでＧＮＤ，ＶＤＤ
用の配線を構成している。従って、本実施形態のように
トランジスタの向きが９０度異なる基本セル１にあって
は、水平配線７又は垂直配線５８，８と各トランジスタ
とを接続する配線の長さを最短化できる。
【００７２】ｇ）各配線を設ける位置を、絶縁膜を介し
た２層に分け、前記各トランジスタを結ぶ配線及び水平
配線７が１層目に、垂直配線５８，８が２層目に位置す
るように構成している。これにより、前記各トランジス
タを結ぶ配線（例えば、基本セル間を接続する配線）
が、垂直配線５８，８をクロスする場合でも、これら垂
直配線５８，８の下を通すことができ、配線の自由度が
高くなる。
【００７３】ｈ）回路として使用しないゲート電極は、
そのまま配線の一部として使用することができる。以上
のことより、本実施形態の基本セル１を用いて構成した
ＤＦＦ回路１０９は、図５から明らかなように、配線が
クロスしたり、トランジスタのコンタクト領域を跨いだ
りする率が非常に小さく、総配線距離が短くなる上にソ
ース・ドレイン領域でのコンタクト数が多い。しかも、
回路の駆動能力に応じたトランジスタを選定できてい
る。従って、ＤＦＦ回路としての高速化、低消費電力化
を実現できる。
【００７４】特に、ＤＦＦ回路は、一般に、半導体チッ
プの中でも大きな面積を占めるため、このＤＦＦ回路を
省面積化することは、半導体チップの小型化に大いに寄
与するものである。
【００７５】しかも、ＤＦＦ回路の面積も、図１８の回
路の面積が１６３０．８９μｍ２（＝５８．０８×２
８．０８μｍ）であるのに対し、図４（図５）の回路の
面積は７６６．６６μｍ２（＝３８．７２×１９．８０
μｍ）と従来の約４７％に縮小できる。
【００７６】また、入力容量の比較として、クロック回
路に用いるトランジスタのゲート幅を比較すると、従来
の基本セル１００のＰ型トランジスタのゲート幅が９．
２８μｍ、Ｎ型トランジスタのゲート幅が５．０μｍと
すると、本実施形態の基本セル１では、ゲート幅（Ｗ
３）２．０μｍの第３Ｐ型トランジスタ群５３のトラン
ジスタ及びゲート幅（Ｗ６）１．５μｍの第３Ｎ型トラ
ンジスタ群５４のトランジスタを選定することができ、
従来の約４分の１の入力容量で済む。
【００７７】尚、上記実施形態は以下のように変更して
もよく、その場合でも同様の作用および効果を得ること
ができる。 （１）第１実施形態の基本セル１には、ＧＮＤ配線７と
ＶＤＤ配線８とを設けていないが、第２実施形態とし
て、図６のように、基本セル１の状態から、セル基板２
の下端部に図の左右方向に延びるようにＧＮＤ配線７を
設け、セル基板２の左端部に図の上下方向に延びるよう
にＶＤＤ配線８を設ける。
【００７８】そして、この場合、第１実施形態と同様
に、各配線を設ける位置を、絶縁膜を介した２層に分
け、一方の配線が１層目に、他方の配線が２層目に位置
するようにすることにより、各トランジスタを結ぶ配線
を基本セル１の下端部以外の３辺から引き出すことがで
き、配線の自由度が高くなる。
【００７９】尚、この第２実施形態において、ＧＮＤ配
線７及びＶＤＤ配線８を設ける位置は、それぞれセルの
下端部や左端部に限定されるものではなく、上端部や右
端部であってもよく、要は、両者の延びる向きが異なっ
て（好ましくは９０度）いればよい。
【００８０】（２）第３実施形態として、図７は第２デ
バイス領域４のゲート電極を２本に減らしたものであ
り、図８は第１デバイス領域３にゲート電極Ａを増やし
て３本にしたものである。このように各デバイス領域の
ゲート電極の本数を、その基本セルを用いて構成する集
積回路の種類に応じて調整する。例えば、図７に示す基
本セル１は、ＤＦＦ回路だけでなく、インバータ、ＡＮ
Ｄ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、複合ゲ
ートなどの中でも、４入力までの単純ゲート回路におい
て基本セル面積が１ゲート分減少できるため、省面積化
が可能である。図８に示す基本セル１は、ＤＦＦ回路だ
けでなく、インバータ、ＡＮＤ回路、ＯＲ回路、ＮＡＮ
Ｄ回路、ＮＯＲ回路、複合ゲートなどの中でも、６入力
の素子における省面積化が可能で、特に、第１デバイス
領域３の３本のトランジスタを並列接続することで、第
１実施形態の基本セルよりも高い駆動能力を得ることが
できる。
【００８１】（３）第４実施形態として、図９に示すよ
うに、基本セル１上において、第１〜第３デバイス領域
３〜５の配置を変更する。この場合、更なる配線パター
ンＢを付加できる。
【００８２】（４）以上の実施形態では、第１〜第３デ
バイス領域３〜５において、各領域のトランジスタのサ
イズを異ならせたが、各領域内のトランジスタのサイズ
（ゲート幅）の比（Ｗ１：Ｗ４、Ｗ２：Ｗ５、Ｗ３：Ｗ
６）をそれぞれ任意の値に変更しても良い。
【００８３】（５）以上の実施形態では、トランジスタ
のサイズを異ならせる手段として、トランジスタのゲー
ト幅Ｗを変化させたが、ゲート長Ｌを変化させても良
く、また、双方を変化させても良い。
【００８４】（６）以上の実施形態では、基本セル１を
用いてＤＦＦ回路を構成した例を示したが、これに限定
するものではなく、以上の実施形態で説明した基本セル
１を１又は複数配列することにより、ＤＦＦ以外にも、
例えば、インバータ、バッファ、ＮＡＮＤ回路、ＮＯＲ
回路、ＡＮＤ回路、ＯＲ回路、ＡＮＤ−ＮＯＲ回路、Ｏ
Ｒ−ＮＡＮＤ回路、排他的論理和回路(Exclusive-OR 回
路) 、排他的否定論理和回路(Exclusive-NOR回路) 、マ
ルチプレクサ、加算器(Adder) 、半加算器(Half-Adde
r)、デコーダ、ラッチ回路などの回路を実現することが
できる。
【００８５】図１０は、排他的論理和回路６０を表した
回路図である。図において、排他的論理和回路６０は３
つのインバータ６１，６２，６４と、２つのトランスフ
ァーゲートからなるゲート部６３とからなる。最終段の
インバータ６４から信号Ｙが出力される。ゲート部６３
の各トランスファーゲートは、入力信号Ａ及びその反転
信号によって開閉される。
【００８６】図１１は、図１に示す基本セル１を用い
て、図１０に示す排他的論理和回路６０を構成した場合
の実体回路図であり、その内の配線部分を太い実線で表
したものである。各トランジスタを接続する配線は金属
配線層の１層目に形成されている。図中の■印はコンタ
クト部を示している。この排他的論理和回路６０は１つ
の基本セル１を使用して構成されている。
【００８７】図１１に示す排他的論理和回路６０におい
ては、チップの中でも比較的大きな面積を占める排他的
論理和回路６０を省面積化でき、チップの小型化に寄与
できる。また、排他的論理和回路６０は、基本セル１の
領域６６を配線領域として使用できるため、さらなる省
面積化を実現することができ、回路規模によっては１層
配線も可能である。
【００８８】図１２は、マルチプレクサ７０を表した回
路図である。図において、マルチプレクサ７０は３つの
インバータ７１，７３，７４と、２つのトランスファー
ゲートからなるゲート部７２とからなる。最終段のイン
バータ７４から信号Ｙが出力され、その前段のインバー
タ７３から反転信号ＹＮが出力される。ゲート部７２の
各トランスファーゲートは、選択信号Ｓ及びその反転信
号によって開閉され、データ信号Ｄ０，Ｄ１のいずれか
一方が出力信号Ｙとして出力される。
【００８９】図１３は、図１に示す基本セル１を用い
て、図１２に示すマルチプレクサ７０を構成した場合の
実体回路図であり、その内の配線部分を太い実線で表し
たものである。各トランジスタを接続する配線は金属配
線層の１層目に形成されている。図中の■印はコンタク
ト部を示している。このマルチプレクサ７０は１つの基
本セル１を使用して構成されている。
【００９０】図１３に示すマルチプレクサ７０において
は、チップの中でも比較的大きな面積を占めるマルチプ
レクサ７０を省面積化でき、チップの小型化に寄与でき
る。また、マルチプレクサ７０は、基本セル１の領域６
６を配線領域として使用できるため、さらなる省面積化
を実現することができ、回路規模によっては１層配線も
可能である。
【００９１】図１４は、加算器８０を表した回路図であ
る。図において、加算器８０は排他的論理和回路８１
と、４つのインバータ８２，８４，８６，８７と、２つ
の選択回路部８３，８５とからなる。各選択回路部８
３，８５は１つのインバータと２つのトランスファーゲ
ートとを有する。インバータ８４からキャリ信号Ｃ０が
出力され、インバータ８７から加算値信号Ｙが出力され
る。選択回路部８３，８５の各トランスファーゲート
は、排他的論理和回路８１の出力信号及びその反転信号
によって開閉される。
【００９２】図１５は、図１に示す基本セル１を用い
て、図１４に示す加算器８０を構成した場合の実体回路
図であり、その内の配線部分を太い実線で表したもので
ある。各トランジスタを接続する配線は金属配線層の１
層目に形成されている。図中の■印はコンタクト部を示
している。この加算器８０は、左右にミラー配置された
３つの基本セル１を使用して構成されている。本形態に
おいても、チップの中でも比較的大きな面積を占める加
算器８０を省面積化でき、チップの小型化に寄与でき
る。
【００９３】
【発明の効果】以上詳述したように本発明のマスタスラ
イス方式の基本セルは、集積回路化したときの設計の自
由度が高く、配線が容易で、且つ配線効率も良い。
【００９４】そして、本発明のマスタスライス方式の基
本セルを用いて構成した半導体集積回路装置、フリップ
フロップ回路、排他的論理和回路、マルチプレクサ及び
加算器は、回路面積が小さく、且つ高速化、低消費電力
化を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における基本セルの構造
を示した平面図
【図２】本発明の第１実施形態における基本セルの構造
を示した平面図
【図３】本発明の第１実施形態における基本セルの構造
を示した平面図
【図４】図１に示す基本セルを用いて図１７に示すＤＦ
Ｆ回路を構成した場合の実体回路図
【図５】図４の配線部を簡略化した回路図
【図６】第２実施形態における基本セルの構造を示した
平面図
【図７】第３実施形態における基本セルの構造を示した
平面図
【図８】第３実施形態における基本セルの構造を示した
平面図
【図９】第４実施形態における基本セルの構造を示した
平面図
【図１０】排他的論理和回路を示す回路図
【図１１】図１に示す基本セルを用いて図１０に示す排
他的論理和回路を構成した場合の実体回路図
【図１２】マルチプレクサを示す回路図
【図１３】図１に示す基本セルを用いて図１２に示すマ
ルチプレクサを構成した場合の実体回路図
【図１４】加算回路を示す回路図
【図１５】図１に示す基本セルを用いて図１４に示す加
算回路を構成した場合の実体回路図
【図１６】従来例における基本セルの構造を示した平面
図
【図１７】ＤＦＦ回路を示す回路図
【図１８】図１６に示す基本セルを用いて図１７に示す
ＤＦＦ回路を構成した場合の実体回路図
【符号の説明】
１…基本セル ２…セル基板 ６…配線パターン（配線ライン） ９，２２，５３…第１，第２，第３Ｐ型トランジスタ群 １０，２３，５４…第１，第２，第３Ｎ型トランジスタ
群 １１，１２，２４〜２６，４０〜４２…ゲート電極 ６０…排他的論理和回路 ７０…マルチプレクサ ８０…加算器 １０９…ＤＦＦ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−45565（ＪＰ，Ａ) 特開 平２−181949（ＪＰ，Ａ) 特開 平５−48050（ＪＰ，Ａ) 特開 平３−8357（ＪＰ，Ａ) 特開 平２−181949（ＪＰ，Ａ) 特開 平４−10468（ＪＰ，Ａ) 特開 昭63−314847（ＪＰ，Ａ) 特表 平６−501813（ＪＰ，Ａ) 欧州特許出願公開72188（ＥＰ，Ａ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/118 H01L 21/822 H01L 27/04

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に、第１導電型トランジスタとこ
    れに隣接する第２導電型トランジスタとを有する第１デ
    バイス領域と、 第１導電型トランジスタとこれに隣接する第２導電型ト
    ランジスタとを有する第２デバイス領域とを有し、 前記第２デバイス領域の少なくとも一方のトランジスタ
    のサイズが前記第１デバイス領域における同じ導電型の
    トランジスタのサイズと異なり、且つ前記第１デバイス
    領域の各トランジスタの向きと前記第２デバイス領域の
    各トランジスタの向きとが異なることを特徴としたマス
    タスライス方式の基本セル。
  2. 【請求項２】 基板上に、第１導電型トランジスタとこ
    れに隣接する第２導電型トランジスタとを有する第１デ
    バイス領域と、 第１導電型トランジスタとこれに隣接する第２導電型ト
    ランジスタとを有する第２デバイス領域とを有し、 前記第２デバイス領域のトランジスタのサイズが前記第
    １デバイス領域における同じ導電型のトランジスタのサ
    イズと異なり、且つ前記第１デバイス領域の各トランジ
    スタの向きと前記第２デバイス領域の各トランジスタの
    向きとが異なることを特徴としたマスタスライス方式の
    基本セル。
  3. 【請求項３】 前記第１デバイス領域および第２デバイ
    ス領域において、前記第１導電型トランジスタおよび第
    ２導電型トランジスタを複数設けたことを特徴とした請
    求項１又は２に記載のマスタスライス方式の基本セル。
  4. 【請求項４】 第１導電型トランジスタと第２導電型ト
    ランジスタとを有する第３デバイス領域を更に備え、前
    記第３デバイス領域の少なくとも一方のトランジスタの
    サイズが前記第１および第２デバイス領域における同じ
    導電型のトランジスタのサイズと異なることを特徴とし
    た請求項１〜３のいずれか１項に記載のマスタスライス
    方式の基本セル。
  5. 【請求項５】 第１導電型トランジスタと第２導電型ト
    ランジスタとを有する第３デバイス領域を更に備え、前
    記第３デバイス領域において、第１導電型トランジスタ
    及び第２導電型トランジスタからなるデバイスを少なく
    とも２組有し、このデバイス群のうちの少なくとも２組
    のデバイスにおける一方のデバイスの第１導電型トラン
    ジスタと他方のデバイスの第２導電型トランジスタとが
    ほぼ上下又は左右方向に位置するように配列した構造を
    有することを特徴とした請求項１〜４のいずれか１項に
    記載のマスタスライス方式の基本セル。
  6. 【請求項６】 基板上に、ゲートラインが共通化された
    第１導電型トランジスタ及び第２導電型トランジスタか
    らなるデバイスを少なくとも２組有し、このデバイス群
    のうちの少なくとも２組のデバイスにおける一方のデバ
    イスの第１導電型トランジスタと他方のデバイスの第２
    導電型トランジスタとがほぼ上下又は左右方向に位置す
    るように配列した構造を有することを特徴としたマスタ
    スライス方式の基本セル。
  7. 【請求項７】 前記少なくとも２組の第１導電型トラン
    ジスタは、３つのＰ型ソース・ドレイン領域と、３つの
    Ｐ型ソース・ドレイン領域の内、互いに隣接する２つの
    Ｐ型ソース・ドレイン領域間に設けられ、平行に延びる
    一対の第１および第２ゲート電極とを含み、 前記少なくとも２組の第２導電型トランジスタは、３つ
    のＮ型ソース・ドレイン領域と、３つのＮ型ソース・ド
    レイン領域の内、互いに隣接する２つのＮ型ソース・ド
    レイン領域間に設けられ、平行に延びる一対の第１およ
    び第２ゲート電極とを含み、 前記第１導電型トランジスタの第１ゲート電極は、第２
    導電型トランジスタの第２ゲート電極と接続され、前記
    第１導電型トランジスタの第２ゲート電極は、第２導電
    型トランジスタの第１ゲート電極と接続され、 前記第１導電型トランジスタの第１ゲート電極は、第２
    導電型トランジスタの第１ゲート電極とほぼ同一直線上
    に配置され、前記第１導電型トランジスタの第２ゲート
    電極は、第２導電型トランジスタの第２ゲート電極とほ
    ぼ同一直線上に配置されていることを特徴とした請求項
    ５又は６に記載のマスタスライス方式の基本セル。
  8. 【請求項８】 前記第１導電型トランジスタ及び第２導
    電型トランジスタのゲートラインを共通化したことを特
    徴とする請求項１〜５，７のいずれか１項に記載のマス
    タスライス方式の基本セル。
  9. 【請求項９】 前記第１導電型トランジスタはＰ型であ
    り、第２導電型トランジスタはＮ型であり、第１導電型
    トランジスタのサイズが第２導電型トランジスタのサイ
    ズよりも大きいことを特徴とした請求項１乃至８のいず
    れか１項に記載のマスタスライス方式の基本セル。
  10. 【請求項１０】 前記基板の空隙部に配線ラインを形成
    したことを特徴とする請求項１〜９のいずれか１項に記
    載のマスタスライス方式の基本セル。
  11. 【請求項１１】 水平端と垂直端とに電源ラインを設け
    たことを特徴とする請求項１〜１０のいずれか１項に記
    載のマスタスライス方式の基本セル。
  12. 【請求項１２】 前記各電源ラインを設ける位置を２層
    に分け、一方の電源ラインを１層目に、他方の電源ライ
    ンを２層目に位置させたことを特徴とする請求項１１に
    記載のマスタスライス方式の基本セル。
  13. 【請求項１３】 前記トランジスタのゲートにコンタク
    ト部形成可能な幅広部を設けたことを特徴とする請求項
    １〜１２のいずれか１項に記載のマスタスライス方式の
    基本セル。
  14. 【請求項１４】 請求項１〜１３のいずれか１項に記載
    のマスタスライス方式の基本セルを１又は複数配列した
    状態で、前記基本セルのトランジスタを、素子の駆動能
    力に応じて結線することにより構成したことを特徴とし
    た半導体集積回路装置。
  15. 【請求項１５】 水平方向に延びる電源ラインと垂直方
    向に延びる電源ラインとを設けたことを特徴とする請求
    項１４に記載の半導体集積回路装置。
  16. 【請求項１６】 各トランジスタを結ぶ配線、水平方向
    に延びる電源ライン及び垂直方向に延びる電源ラインを
    設ける位置を２層に分け、各トランジスタを結ぶ配線及
    び一方の方向に延びる電源ラインが１層目に、他方の方
    向に延びる電源ラインが２層目に位置するように構成し
    たことを特徴とする請求項１５に記載の半導体集積回路
    装置。
  17. 【請求項１７】 基板に、第１導電型トランジスタと第
    ２導電型トランジスタとからなる第１のデバイスを複数
    平行に配列し、前記第１のデバイスの少なくとも一方の
    トランジスタのサイズを異ならせた第２のデバイスを複
    数平行に、且つ前記第１のデバイスに対し向きを異なら
    せて配列し、基板の空き領域に、前記第１のデバイスの
    少なくとも一方のトランジスタのサイズを前記第２のデ
    バイスのトランジスタのサイズよりも更に異ならせた第
    ３のデバイスを複数配列し、これを基本セルとして、こ
    の基本セルを複数配列した状態で各基本セルのトランジ
    スタを、素子の駆動能力に応じて結線することにより構
    成したフリップフロップ回路。
  18. 【請求項１８】 基板に、第１導電型トランジスタと第
    ２導電型トランジスタとからなる第１のデバイスを複数
    平行に配列し、前記第１のデバイスの少なくとも一方の
    トランジスタのサイズを異ならせた第２のデバイスを複
    数平行に、且つ前記第１のデバイスに対し向きを異なら
    せて配列し、基板の空き領域に、前記第１のデバイスの
    少なくとも一方のトランジスタのサイズを前記第２のデ
    バイスのトランジスタのサイズよりも更に異ならせた第
    ３のデバイスを複数配列し、これを基本セルとして、こ
    の基本セルのトランジスタを、素子の駆動能力に応じて
    結線することにより構成した排他的論理和回路。
  19. 【請求項１９】 基板に、第１導電型トランジスタと第
    ２導電型トランジスタとからなる第１のデバイスを複数
    平行に配列し、前記第１のデバイスの少なくとも一方の
    トランジスタのサイズを異ならせた第２のデバイスを複
    数平行に、且つ前記第１のデバイスに対し向きを異なら
    せて配列し、基板の空き領域に、前記第１のデバイスの
    少なくとも一方のトランジスタのサイズを前記第２のデ
    バイスのトランジスタのサイズよりも更に異ならせた第
    ３のデバイスを複数配列し、これを基本セルとして、こ
    の基本セルのトランジスタを、素子の駆動能力に応じて
    結線することにより構成したマルチプレクサ。
  20. 【請求項２０】 基板に、第１導電型トランジスタと第
    ２導電型トランジスタとからなる第１のデバイスを複数
    平行に配列し、前記第１のデバイスの少なくとも一方の
    トランジスタのサイズを異ならせた第２のデバイスを複
    数平行に、且つ前記第１のデバイスに対し向きを異なら
    せて配列し、基板の空き領域に、前記第１のデバイスの
    少なくとも一方のトランジスタのサイズを前記第２のデ
    バイスのトランジスタのサイズよりも更に異ならせた第
    ３のデバイスを複数配列し、これを基本セルとして、こ
    の基本セルを複数配列した状態で各基本セルのトランジ
    スタを、素子の駆動能力に応じて結線することにより構
    成した加算器。
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