JP2001110903A - 集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置 - Google Patents
集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
(57)【要約】
【課題】 昨今の製造技術の進展に伴い、より効率的な
レイアウトを得るのに適した集積回路のレイアウト構造
およびレイアウト設計方法を提供する。 【解決手段】 ＣＭＯＳ回路のレイアウト設計におい
て、双対関係をなすＰ型トランジスタＴ１およびＮ型ト
ランジスタＴ２を、レイアウトの一単位となるトランジ
スタペアとして扱う。このトランジスタペアを、Ｐ型ト
ランジスタＴ１とＮ型トランジスタＴ２とが近接し、か
つ、Ｐ型トランジスタＴ１のソースまたはドレインと接
続される配線４１ａ，４１ｂと、Ｎ型トランジスタのＴ
２ソースまたはドレインと接続される配線４２ａ，４２
ｂとがほぼ直交方向に引き出し可能となるように、配置
する。
レイアウトを得るのに適した集積回路のレイアウト構造
およびレイアウト設計方法を提供する。 【解決手段】 ＣＭＯＳ回路のレイアウト設計におい
て、双対関係をなすＰ型トランジスタＴ１およびＮ型ト
ランジスタＴ２を、レイアウトの一単位となるトランジ
スタペアとして扱う。このトランジスタペアを、Ｐ型ト
ランジスタＴ１とＮ型トランジスタＴ２とが近接し、か
つ、Ｐ型トランジスタＴ１のソースまたはドレインと接
続される配線４１ａ，４１ｂと、Ｎ型トランジスタのＴ
２ソースまたはドレインと接続される配線４２ａ，４２
ｂとがほぼ直交方向に引き出し可能となるように、配置
する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のレイア
ウト設計に関する技術に属する。
ウト設計に関する技術に属する。
【０００２】
【従来の技術】従来の集積回路のレイアウト設計では、
一般には、Ｐ型ウェルとＮ型ウェルとの間に幅の大きい
分離領域が必要になるという製造上の制約によって、Ｐ
型トランジスタの配置領域とＮ型トランジスタの配置領
域とは分けられていた。これにより、レイアウト面積が
削減され、また、寄生サイリスタの発生を抑えることが
できた。
一般には、Ｐ型ウェルとＮ型ウェルとの間に幅の大きい
分離領域が必要になるという製造上の制約によって、Ｐ
型トランジスタの配置領域とＮ型トランジスタの配置領
域とは分けられていた。これにより、レイアウト面積が
削減され、また、寄生サイリスタの発生を抑えることが
できた。
【０００３】
【発明が解決しようとする課題】しかしながら、昨今の
トレンチ分離等のウエル分離技術によって、Ｐ型ウェル
とＮ型ウェルとの間の分離領域はより小さくなる傾向に
ある。また、低抵抗基板の開発によって、寄生サイリス
タも抑制可能になっている。さらには、ＳＯＩ（Silico
n-on-Insulator）構造の場合には、トランジスタの拡散
領域自体が分離領域の役割を果たし、しかも寄生サイリ
スタが発生しないという特徴を有する。
トレンチ分離等のウエル分離技術によって、Ｐ型ウェル
とＮ型ウェルとの間の分離領域はより小さくなる傾向に
ある。また、低抵抗基板の開発によって、寄生サイリス
タも抑制可能になっている。さらには、ＳＯＩ（Silico
n-on-Insulator）構造の場合には、トランジスタの拡散
領域自体が分離領域の役割を果たし、しかも寄生サイリ
スタが発生しないという特徴を有する。
【０００４】このような製造技術の進展を考慮すると、
従来のように、Ｐ型トランジスタの配置領域とＮ型トラ
ンジスタの配置領域とを分離してレイアウト設計した場
合には、配線がかえって複雑になったり、面積や遅延時
間がともに増大したりする可能性がある。したがって、
Ｐ型トランジスタとＮ型トランジスタを、その配置領域
を分けないで混在させたレイアウト構造の方が、面積等
の面で有望となる。
従来のように、Ｐ型トランジスタの配置領域とＮ型トラ
ンジスタの配置領域とを分離してレイアウト設計した場
合には、配線がかえって複雑になったり、面積や遅延時
間がともに増大したりする可能性がある。したがって、
Ｐ型トランジスタとＮ型トランジスタを、その配置領域
を分けないで混在させたレイアウト構造の方が、面積等
の面で有望となる。
【０００５】しかしながら、このようなレイアウト構造
やレイアウト方法については、未だほとんど提案がな
い。例えば文献（“CMOS VLSI Engineering Silicon-on
-Insulator(SOI)”, James B. Kuo and Ker-Wei Su, Ch
apter 3. P.72, Kluwer Academic Publishers.）には、
ＳＯＩ構造のインバータ回路のレイアウトの一例が示さ
れているが、一般的な回路をＳＯＩ構造の特徴を生かし
て効率よくレイアウトするための構造や方法に関して
は、何ら提案はなされていない。
やレイアウト方法については、未だほとんど提案がな
い。例えば文献（“CMOS VLSI Engineering Silicon-on
-Insulator(SOI)”, James B. Kuo and Ker-Wei Su, Ch
apter 3. P.72, Kluwer Academic Publishers.）には、
ＳＯＩ構造のインバータ回路のレイアウトの一例が示さ
れているが、一般的な回路をＳＯＩ構造の特徴を生かし
て効率よくレイアウトするための構造や方法に関して
は、何ら提案はなされていない。
【０００６】前記の問題に鑑み、本発明は、昨今の製造
技術の進展に伴い、より効率的なレイアウトを得るのに
適したレイアウト構造およびレイアウト設計方法を提供
することを課題とする。
技術の進展に伴い、より効率的なレイアウトを得るのに
適したレイアウト構造およびレイアウト設計方法を提供
することを課題とする。
【０００７】
【課題を解決するための手段】ＣＭＯＳ回路において、
Ｐ型トランジスタのスイッチング回路とＮ型トランジス
タのスイッチング回路とは、それぞれ双対な２進動作関
係にある。このため、ＣＭＯＳ回路のレイアウト構造に
ついては、Ｐ型トランジスタ回路とＮ型トランジスタ回
路とを互いに双対なトランジスタ接続構造（グラフ構
造）として表し、得られた双対グラフを平面上に描画す
る問題に帰着させることが可能である。これにより、配
線が簡略化された最良のレイアウト構造を得ることがで
きる。本発明は、このような観点からなされたものであ
る。
Ｐ型トランジスタのスイッチング回路とＮ型トランジス
タのスイッチング回路とは、それぞれ双対な２進動作関
係にある。このため、ＣＭＯＳ回路のレイアウト構造に
ついては、Ｐ型トランジスタ回路とＮ型トランジスタ回
路とを互いに双対なトランジスタ接続構造（グラフ構
造）として表し、得られた双対グラフを平面上に描画す
る問題に帰着させることが可能である。これにより、配
線が簡略化された最良のレイアウト構造を得ることがで
きる。本発明は、このような観点からなされたものであ
る。
【０００８】具体的には、請求項１の発明が講じた解決
手段は、集積回路のレイアウト構造として、Ｐ型トラン
ジスタとＮ型トランジスタとが近接して配置されてなる
トランジスタペアを備え、前記Ｐ型トランジスタのソー
スまたはドレインと接続された配線の引き出し方向と前
記Ｎ型トランジスタのソースまたはドレインと接続され
た配線の引き出し方向とがほぼ直交しているものであ
る。
手段は、集積回路のレイアウト構造として、Ｐ型トラン
ジスタとＮ型トランジスタとが近接して配置されてなる
トランジスタペアを備え、前記Ｐ型トランジスタのソー
スまたはドレインと接続された配線の引き出し方向と前
記Ｎ型トランジスタのソースまたはドレインと接続され
た配線の引き出し方向とがほぼ直交しているものであ
る。
【０００９】請求項１の発明によると、集積回路を効率
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
【００１０】そして、請求項２の発明では、前記請求項
１の集積回路のレイアウト構造におけるトランジスタペ
アは５個の端子を有し、前記５個の端子のうちの１個は
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタ
のゲートとに接続されたゲート端子であるものとする。
１の集積回路のレイアウト構造におけるトランジスタペ
アは５個の端子を有し、前記５個の端子のうちの１個は
前記Ｐ型トランジスタのゲートと前記Ｎ型トランジスタ
のゲートとに接続されたゲート端子であるものとする。
【００１１】また、請求項３の発明では、前記請求項１
の集積回路のレイアウト構造におけるトランジスタペア
の配置領域は、方形状であるものとする。
の集積回路のレイアウト構造におけるトランジスタペア
の配置領域は、方形状であるものとする。
【００１２】また、請求項４の発明が講じた解決手段
は、集積回路のレイアウト構造として、Ｐ型トランジス
タとＮ型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは、前記Ｐ
型トランジスタのソースまたはドレインと接続される配
線と前記Ｎ型トランジスタのソースまたはドレインと接
続される配線とがほぼ直交方向に引き出し可能に構成さ
れているものである。
は、集積回路のレイアウト構造として、Ｐ型トランジス
タとＮ型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは、前記Ｐ
型トランジスタのソースまたはドレインと接続される配
線と前記Ｎ型トランジスタのソースまたはドレインと接
続される配線とがほぼ直交方向に引き出し可能に構成さ
れているものである。
【００１３】請求項４の発明によると、集積回路を効率
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
よくレイアウトすることができ、かつ、配線を、トラン
ジスタの上の配線層一層のみにおいて、引き回しを行う
ことなく実現することができる。
【００１４】そして、請求項５の発明が講じた解決手段
は、集積回路のレイアウト構造として、Ｐ型トランジス
タとＮ型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは５個の端
子を有し、前記５個の端子のうちの１個は、前記Ｐ型ト
ランジスタのゲートと前記Ｎ型トランジスタのゲートと
に接続されたゲート端子であるものである。
は、集積回路のレイアウト構造として、Ｐ型トランジス
タとＮ型トランジスタとが近接して配置されてなるトラ
ンジスタペアを備え、前記トランジスタペアは５個の端
子を有し、前記５個の端子のうちの１個は、前記Ｐ型ト
ランジスタのゲートと前記Ｎ型トランジスタのゲートと
に接続されたゲート端子であるものである。
【００１５】請求項５の発明によると、ゲートアレイの
基本セルとして有効な構造を提供できる。
基本セルとして有効な構造を提供できる。
【００１６】そして、請求項６の発明では、前記請求項
１，４または５の集積回路のレイアウト構造は、前記ト
ランジスタペアを複数個備えており、前記複数のトラン
ジスタペアがアレイ状に配置されているものとする。
１，４または５の集積回路のレイアウト構造は、前記ト
ランジスタペアを複数個備えており、前記複数のトラン
ジスタペアがアレイ状に配置されているものとする。
【００１７】また、請求項７の発明が講じた解決手段
は、ＣＭＯＳ回路のレイアウト設計方法として、前記Ｃ
ＭＯＳ回路が有するトランジスタのうち、双対関係をな
すＰ型トランジスタおよびＮ型トランジスタを、レイア
ウトの一単位となるトランジスタペアとして扱い、前記
トランジスタペアを、前記Ｐ型トランジスタと前記Ｎ型
トランジスタとが近接し、かつ、前記Ｐ型トランジスタ
のソースまたはドレインと接続される配線と前記Ｎ型ト
ランジスタのソースまたはドレインと接続される配線と
がほぼ直交方向に引き出し可能となるように、配置する
ものである。
は、ＣＭＯＳ回路のレイアウト設計方法として、前記Ｃ
ＭＯＳ回路が有するトランジスタのうち、双対関係をな
すＰ型トランジスタおよびＮ型トランジスタを、レイア
ウトの一単位となるトランジスタペアとして扱い、前記
トランジスタペアを、前記Ｐ型トランジスタと前記Ｎ型
トランジスタとが近接し、かつ、前記Ｐ型トランジスタ
のソースまたはドレインと接続される配線と前記Ｎ型ト
ランジスタのソースまたはドレインと接続される配線と
がほぼ直交方向に引き出し可能となるように、配置する
ものである。
【００１８】そして、請求項８の発明では、前記請求項
７のＣＭＯＳ回路のレイアウト設計方法において、Ｐ型
トランジスタとＮ型トランジスタとが近接して配置され
てなり、かつ、前記Ｐ型トランジスタのソースまたはド
レインと接続される配線と前記Ｎ型トランジスタのソー
スまたはドレインと接続される配線とがほぼ直交方向に
引き出し可能に構成されている基本セルがアレイ状に配
置されたゲートアレイを準備し、前記トランジスタペア
をなすＰ型トランジスタおよびＮ型トランジスタを前記
基本セルのＰ型トランジスタおよびＮ型トランジスタに
それぞれ割り当てるものとする。
７のＣＭＯＳ回路のレイアウト設計方法において、Ｐ型
トランジスタとＮ型トランジスタとが近接して配置され
てなり、かつ、前記Ｐ型トランジスタのソースまたはド
レインと接続される配線と前記Ｎ型トランジスタのソー
スまたはドレインと接続される配線とがほぼ直交方向に
引き出し可能に構成されている基本セルがアレイ状に配
置されたゲートアレイを準備し、前記トランジスタペア
をなすＰ型トランジスタおよびＮ型トランジスタを前記
基本セルのＰ型トランジスタおよびＮ型トランジスタに
それぞれ割り当てるものとする。
【００１９】また、請求項９の発明では、前記請求項７
または８のＣＭＯＳ回路のレイアウト設計方法は、前記
ＣＭＯＳ回路についてＰ型トランジスタ回路およびＮ型
トランジスタ回路の平面描画を求める工程と、前記平面
描画から双対関係をなすＰ型トランジスタおよびＮ型ト
ランジスタを前記トランジスタペアとしてグルーピング
する工程とを備えているものとする。
または８のＣＭＯＳ回路のレイアウト設計方法は、前記
ＣＭＯＳ回路についてＰ型トランジスタ回路およびＮ型
トランジスタ回路の平面描画を求める工程と、前記平面
描画から双対関係をなすＰ型トランジスタおよびＮ型ト
ランジスタを前記トランジスタペアとしてグルーピング
する工程とを備えているものとする。
【００２０】また、請求項１０の発明が講じた解決手段
は、ＣＭＯＳ回路のレイアウト設計装置として、前記Ｃ
ＭＯＳ回路についてＰ型トランジスタ回路およびＮ型ト
ランジスタ回路の平面描画を求める手段と、前記平面描
画から双対関係をなすＰ型トランジスタおよびＮ型トラ
ンジスタをレイアウトの一単位となるトランジスタペア
としてグルーピングする手段と、前記平面描画における
相対的な位置関係に従って、前記各トランジスタペア
を、当該Ｐ型トランジスタと当該Ｎ型トランジスタとが
近接しかつ当該Ｐ型トランジスタのソースまたはドレイ
ンと接続される配線と当該Ｎ型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように初期配置する手段と、各トランジ
スタペアについて、互いの重なりを除去しかつ互いに接
続されるトランジスタペア同士が近接するように配置改
善を行う手段と、配置されたトランジスタペアの端子間
の配線を行う手段とを備えているものである。
は、ＣＭＯＳ回路のレイアウト設計装置として、前記Ｃ
ＭＯＳ回路についてＰ型トランジスタ回路およびＮ型ト
ランジスタ回路の平面描画を求める手段と、前記平面描
画から双対関係をなすＰ型トランジスタおよびＮ型トラ
ンジスタをレイアウトの一単位となるトランジスタペア
としてグルーピングする手段と、前記平面描画における
相対的な位置関係に従って、前記各トランジスタペア
を、当該Ｐ型トランジスタと当該Ｎ型トランジスタとが
近接しかつ当該Ｐ型トランジスタのソースまたはドレイ
ンと接続される配線と当該Ｎ型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように初期配置する手段と、各トランジ
スタペアについて、互いの重なりを除去しかつ互いに接
続されるトランジスタペア同士が近接するように配置改
善を行う手段と、配置されたトランジスタペアの端子間
の配線を行う手段とを備えているものである。
【００２１】また、請求項１１の発明が講じた解決手段
は、ＣＭＯＳ回路のレイアウト設計装置として、Ｐ型ト
ランジスタとＮ型トランジスタとが近接して配置されて
なりかつ前記Ｐ型トランジスタのソースまたはドレイン
と接続される配線と前記Ｎ型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能に構成されている基本セルがアレイ状に配置され
たゲートアレイを用い、かつ、前記ＣＭＯＳ回路につい
てＰ型トランジスタ回路およびＮ型トランジスタ回路の
平面描画を求める手段と、前記平面描画から双対関係を
なすＰ型トランジスタおよびＮ型トランジスタをレイア
ウトの一単位となるトランジスタペアとしてグルーピン
グする手段と、前記平面描画における相対的な位置関係
に従って、前記トランジスタペアを前記ゲートアレイの
基本セルに初期割り当てする手段と、各トランジスタペ
アの割り当てを面積または総配線長等の指標に従って改
善する手段と、配置されたトランジスタペアの端子間の
配線を行う手段とを備えているものである。
は、ＣＭＯＳ回路のレイアウト設計装置として、Ｐ型ト
ランジスタとＮ型トランジスタとが近接して配置されて
なりかつ前記Ｐ型トランジスタのソースまたはドレイン
と接続される配線と前記Ｎ型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能に構成されている基本セルがアレイ状に配置され
たゲートアレイを用い、かつ、前記ＣＭＯＳ回路につい
てＰ型トランジスタ回路およびＮ型トランジスタ回路の
平面描画を求める手段と、前記平面描画から双対関係を
なすＰ型トランジスタおよびＮ型トランジスタをレイア
ウトの一単位となるトランジスタペアとしてグルーピン
グする手段と、前記平面描画における相対的な位置関係
に従って、前記トランジスタペアを前記ゲートアレイの
基本セルに初期割り当てする手段と、各トランジスタペ
アの割り当てを面積または総配線長等の指標に従って改
善する手段と、配置されたトランジスタペアの端子間の
配線を行う手段とを備えているものである。
【００２２】
【発明の実施の形態】図１は集積回路であるＣＭＯＳ回
路の回路例を示す図である。図１に示すように、ＣＭＯ
Ｓ回路とは、Ｐチャネルトランジスタ回路１Ａ，１Ｂと
Ｎチャネルトランジスタ回路２とによって構成され、Ｐ
チャネルトランジスタ回路１Ａ，１ＢおよびＮチャネル
トランジスタ回路２が、その一方が導通状態のときは他
方が必ず非導通状態になり、その一方が非導通状態のと
きは他方が必ず導通状態になる、というような、相補的
な動作を行う回路のことをいう。
路の回路例を示す図である。図１に示すように、ＣＭＯ
Ｓ回路とは、Ｐチャネルトランジスタ回路１Ａ，１Ｂと
Ｎチャネルトランジスタ回路２とによって構成され、Ｐ
チャネルトランジスタ回路１Ａ，１ＢおよびＮチャネル
トランジスタ回路２が、その一方が導通状態のときは他
方が必ず非導通状態になり、その一方が非導通状態のと
きは他方が必ず導通状態になる、というような、相補的
な動作を行う回路のことをいう。
【００２３】図１（ａ），（ｂ）の回路は、構造は異な
るが、その動作はいずれも次の式で与えられる。
るが、その動作はいずれも次の式で与えられる。
【００２４】 Ｚ＝Ａ＊Ｂ＋Ｃ＊（Ａ＋Ｄ） ＝Ａ（Ｂ＋Ｃ）＋Ｃ＊Ｄ
【００２５】図１（ａ）の回路において、Ｐチャネルト
ランジスタ回路１ＡとＮチャネルトランジスタ回路２と
は、その接続構造が双対な関係にある。このような場合
には、Ｐチャネルトランジスタ回路１ＡとＮチャネルト
ランジスタ回路２の接続構造は双対グラフによって表す
ことができ、一方の接続情報を表すグラフの平面描画か
ら他方の接続情報を表すグラフの平面描画を得ることが
できる。
ランジスタ回路１ＡとＮチャネルトランジスタ回路２と
は、その接続構造が双対な関係にある。このような場合
には、Ｐチャネルトランジスタ回路１ＡとＮチャネルト
ランジスタ回路２の接続構造は双対グラフによって表す
ことができ、一方の接続情報を表すグラフの平面描画か
ら他方の接続情報を表すグラフの平面描画を得ることが
できる。
【００２６】ここで、平面描画とは、与えられたグラフ
の枝が互いに交差しないように平面上に描画することを
いう。全ての２進回路は、動作記述を満たす平面描画可
能なグラフに変換することが可能である。ただし、ＣＭ
ＯＳ回路が全て平面描画可能であるとは限らない。
の枝が互いに交差しないように平面上に描画することを
いう。全ての２進回路は、動作記述を満たす平面描画可
能なグラフに変換することが可能である。ただし、ＣＭ
ＯＳ回路が全て平面描画可能であるとは限らない。
【００２７】図２を用いて接続構造を表す双対グラフに
ついて説明する。ここでは、図１（ａ）の回路について
平面描画を行うものとする。接続構造の双対性に関する
説明を容易にするために、Ｐチャネルトランジスタ回路
１Ａの接続情報をグラフＡ，Ｎチャネルトランジスタ回
路２の接続情報をグラフＢと表し、グラフの点を頂点、
線を枝と呼ぶ。また、複数の枝によって囲まれた閉平面
領域を面と呼ぶ。
ついて説明する。ここでは、図１（ａ）の回路について
平面描画を行うものとする。接続構造の双対性に関する
説明を容易にするために、Ｐチャネルトランジスタ回路
１Ａの接続情報をグラフＡ，Ｎチャネルトランジスタ回
路２の接続情報をグラフＢと表し、グラフの点を頂点、
線を枝と呼ぶ。また、複数の枝によって囲まれた閉平面
領域を面と呼ぶ。
【００２８】図２（ａ）はＰチャネルトランジスタ回路
１Ａの接続情報を表すグラフＡを平面描画した結果を示
す図である。図２（ａ）に示すように、グラフＡを平面
に描いたときには、グラフＡの各枝によって、平面が複
数の面１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄに分割され
る。
１Ａの接続情報を表すグラフＡを平面描画した結果を示
す図である。図２（ａ）に示すように、グラフＡを平面
に描いたときには、グラフＡの各枝によって、平面が複
数の面１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄに分割され
る。
【００２９】次に、図２（ｂ）に示すように、グラフＡ
の各面１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄ上にグラフ
Ｂの頂点１１Ａ，１１Ｂ，１１Ｃおよび１１Ｄをそれぞ
れ配置し、グラフＢの各頂点同士の間に、その間に存在
するグラフＡの枝に対応させてグラフＢの枝を引く。例
えば、グラフＢの頂点１１Ａ，１１Ｂの間には、グラフ
Ａの枝１２Ａ，１２Ｂのそれぞれに対応させて、グラフ
Ｂの枝１３Ａ，１３Ｂを引く。同様の処理を、各頂点同
士の間に対してそれぞれ行う。
の各面１０Ａ，１０Ｂ，１０Ｃおよび１０Ｄ上にグラフ
Ｂの頂点１１Ａ，１１Ｂ，１１Ｃおよび１１Ｄをそれぞ
れ配置し、グラフＢの各頂点同士の間に、その間に存在
するグラフＡの枝に対応させてグラフＢの枝を引く。例
えば、グラフＢの頂点１１Ａ，１１Ｂの間には、グラフ
Ａの枝１２Ａ，１２Ｂのそれぞれに対応させて、グラフ
Ｂの枝１３Ａ，１３Ｂを引く。同様の処理を、各頂点同
士の間に対してそれぞれ行う。
【００３０】この結果、図２（ｃ）に一点鎖線で示すよ
うに、Ｎチャネルトランジスタ回路２の接続情報を表す
グラフＢを得ることができる。このように、ＣＭＯＳ回
路において、Ｐチャネルトランジスタ回路の平面描画が
与えられたときには、これと双対関係にあるＮチャネル
トランジスタの構造を表す平面描画を必ず得ることがで
きる。
うに、Ｎチャネルトランジスタ回路２の接続情報を表す
グラフＢを得ることができる。このように、ＣＭＯＳ回
路において、Ｐチャネルトランジスタ回路の平面描画が
与えられたときには、これと双対関係にあるＮチャネル
トランジスタの構造を表す平面描画を必ず得ることがで
きる。
【００３１】図３は図２（ｃ）の双対グラフにおいて、
対応関係にあるトランジスタをペアにしたものを示す図
である。図３に示すように、トランジスタＰ１，Ｎ１に
よってトランジスタペア２０Ａ１が構成され、同様に、
トランジスタＰ２，Ｎ３によってトランジスタペア２０
Ｂが、トランジスタＰ３，Ｎ２によってトランジスタペ
ア２０Ｃが、トランジスタＰ４，Ｎ４によってトランジ
スタペア２０Ａ２が、トランジスタＰ５，Ｎ５によって
トランジスタペア２０Ｄが、それぞれ構成されている。
対応関係にあるトランジスタをペアにしたものを示す図
である。図３に示すように、トランジスタＰ１，Ｎ１に
よってトランジスタペア２０Ａ１が構成され、同様に、
トランジスタＰ２，Ｎ３によってトランジスタペア２０
Ｂが、トランジスタＰ３，Ｎ２によってトランジスタペ
ア２０Ｃが、トランジスタＰ４，Ｎ４によってトランジ
スタペア２０Ａ２が、トランジスタＰ５，Ｎ５によって
トランジスタペア２０Ｄが、それぞれ構成されている。
【００３２】図３に示す各トランジスタペアについて、
これに属するＰチャネルトランジスタおよびＮチャネル
トランジスタを近接して配置すれば、各トランジスタペ
アのトランジスタ間の配線は、図３から伺えるように、
単純な一層配線で済む。本発明は、以上のような知見に
基づいてなされたものである。
これに属するＰチャネルトランジスタおよびＮチャネル
トランジスタを近接して配置すれば、各トランジスタペ
アのトランジスタ間の配線は、図３から伺えるように、
単純な一層配線で済む。本発明は、以上のような知見に
基づいてなされたものである。
【００３３】すなわち本発明は、ＣＭＯＳ回路につい
て、Ｐ型トランジスタ回路およびＮ型トランジスタ回路
を平面描画し、双対関係をなすＰ型トランジスタおよび
Ｎ型トランジスタを、レイアウトの一単位となるトラン
ジスタペアとして扱うものである。そして、このトラン
ジスタペアを、Ｐ型トランジスタとＮ型トランジスタと
が近接し、かつ、Ｐ型トランジスタのソースまたはドレ
インと接続される配線とＮ型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能となるように、配置する。このような配置によ
り、各トランジスタペアの間の配線を１層配線によって
行うことができる。
て、Ｐ型トランジスタ回路およびＮ型トランジスタ回路
を平面描画し、双対関係をなすＰ型トランジスタおよび
Ｎ型トランジスタを、レイアウトの一単位となるトラン
ジスタペアとして扱うものである。そして、このトラン
ジスタペアを、Ｐ型トランジスタとＮ型トランジスタと
が近接し、かつ、Ｐ型トランジスタのソースまたはドレ
インと接続される配線とＮ型トランジスタのソースまた
はドレインと接続される配線とがほぼ直交方向に引き出
し可能となるように、配置する。このような配置によ
り、各トランジスタペアの間の配線を１層配線によって
行うことができる。
【００３４】図４は図３の双対グラフに従って、Ｐ型ト
ランジスタの配置領域とＮ型トランジスタの配置領域と
を分離しないで配置配線を行ったレイアウト結果を示す
図である。これに対して図５は比較例としての従来の配
置配線を行ったレイアウト結果を示す図である。
ランジスタの配置領域とＮ型トランジスタの配置領域と
を分離しないで配置配線を行ったレイアウト結果を示す
図である。これに対して図５は比較例としての従来の配
置配線を行ったレイアウト結果を示す図である。
【００３５】従来のＣＭＯＳ回路では、製造上の理由か
ら、Ｐチャネル領域とＮチャネル領域との間に分離領域
を設ける必要があった。このため一般には、図５に示す
ように、Ｐ型トランジスタの配置領域とＮ型トランジス
タの配置領域とは分離してそれぞれ帯状に形成されてい
た。
ら、Ｐチャネル領域とＮチャネル領域との間に分離領域
を設ける必要があった。このため一般には、図５に示す
ように、Ｐ型トランジスタの配置領域とＮ型トランジス
タの配置領域とは分離してそれぞれ帯状に形成されてい
た。
【００３６】これに対して図４に示すレイアウトでは、
図５と比べて約１０％ほど面積が縮小されている。しか
しながら、図４の例で見る限りにおいては、ゲートや金
属配線等が必ずしも簡略化されているとは限らない。ま
た、拡散共有による面積削減の点では、従来の方が有利
である。一方、本発明の方が、トランジスタの配置位置
に関する制約が少ないため、面積をより削減できる可能
性がある。このため、拡散共有個所が予め特定できない
ゲートアレイのようなセル構造に対して、本発明の効果
は顕著に得られる。
図５と比べて約１０％ほど面積が縮小されている。しか
しながら、図４の例で見る限りにおいては、ゲートや金
属配線等が必ずしも簡略化されているとは限らない。ま
た、拡散共有による面積削減の点では、従来の方が有利
である。一方、本発明の方が、トランジスタの配置位置
に関する制約が少ないため、面積をより削減できる可能
性がある。このため、拡散共有個所が予め特定できない
ゲートアレイのようなセル構造に対して、本発明の効果
は顕著に得られる。
【００３７】図６は本実施形態に係るトランジスタペア
の基本的なレイアウトの例を示す図である。まず、図６
（ａ）に示すレイアウトでは、Ｐ型トランジスタＴ１の
ソース、ゲートおよびドレインを結ぶ線Ｌ１と、Ｎ型ト
ランジスタＴ２のソース、ゲートおよびドレインを結ぶ
線Ｌ２とが直交している。このため、Ｐ型トランジスタ
Ｔ１のソースまたはドレインと接続された上層配線４１
ａ，４１ｂの引き出し方向と、Ｎ型トランジスタＴ２の
ソースまたはドレインと接続された上層配線４２ａ，４
２ｂの引き出し方向とを、ほぼ直交させることができ
る。
の基本的なレイアウトの例を示す図である。まず、図６
（ａ）に示すレイアウトでは、Ｐ型トランジスタＴ１の
ソース、ゲートおよびドレインを結ぶ線Ｌ１と、Ｎ型ト
ランジスタＴ２のソース、ゲートおよびドレインを結ぶ
線Ｌ２とが直交している。このため、Ｐ型トランジスタ
Ｔ１のソースまたはドレインと接続された上層配線４１
ａ，４１ｂの引き出し方向と、Ｎ型トランジスタＴ２の
ソースまたはドレインと接続された上層配線４２ａ，４
２ｂの引き出し方向とを、ほぼ直交させることができ
る。
【００３８】また、このトランジスタペアは５個の端子
７１ａ〜７１ｄ，７２を有し、ゲート端子７２はＰ型ト
ランジスタＴ１のゲートとＮ型トランジスタＴ２のゲー
トとに接続されている。
７１ａ〜７１ｄ，７２を有し、ゲート端子７２はＰ型ト
ランジスタＴ１のゲートとＮ型トランジスタＴ２のゲー
トとに接続されている。
【００３９】図６（ｂ），（ｃ）に示すレイアウトはそ
れぞれ図６（ａ）のレイアウトをコンパクションしたも
のであり、Ｐ型トランジスタＴ１のソースまたはドレイ
ンと接続される配線とＮ型トランジスタＴ２のソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能に、構成されている。また、面積の面でより有
利になるように、トランジスタペアの配置領域はほぼ正
方形状になっている。
れぞれ図６（ａ）のレイアウトをコンパクションしたも
のであり、Ｐ型トランジスタＴ１のソースまたはドレイ
ンと接続される配線とＮ型トランジスタＴ２のソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能に、構成されている。また、面積の面でより有
利になるように、トランジスタペアの配置領域はほぼ正
方形状になっている。
【００４０】さらに、図６に示すようなレイアウトを持
つ基本セルがアレイ状に配置されたゲートアレイのマス
タースライスを準備することによって、ＣＭＯＳ回路を
図３に示すような平面描画に基づいて、ＬＳＩ上に容易
にマッピングさせることができる。
つ基本セルがアレイ状に配置されたゲートアレイのマス
タースライスを準備することによって、ＣＭＯＳ回路を
図３に示すような平面描画に基づいて、ＬＳＩ上に容易
にマッピングさせることができる。
【００４１】図７は本実施形態に係るゲートアレイのマ
スタースライスの例を示す図である。同図中、（ａ）は
図６（ｂ）のレイアウトを有する基本セルをアレイ状に
配置したゲートアレイのマスタースライスであり、
（ｂ）は、図７（ａ）を配置配線用にシンボリック表現
したものである。
スタースライスの例を示す図である。同図中、（ａ）は
図６（ｂ）のレイアウトを有する基本セルをアレイ状に
配置したゲートアレイのマスタースライスであり、
（ｂ）は、図７（ａ）を配置配線用にシンボリック表現
したものである。
【００４２】図８は本実施形態に係るＣＭＯＳ回路のレ
イアウト設計方法の処理の流れを示すフローチャートで
ある。ここでは、図７に示すようなゲートアレイのマス
タースライスがすでに準備されているものとする。
イアウト設計方法の処理の流れを示すフローチャートで
ある。ここでは、図７に示すようなゲートアレイのマス
タースライスがすでに準備されているものとする。
【００４３】図１（ａ）に示すようなＣＭＯＳ回路が与
えられたとすると、まずステップＳ１１において、図３
に示すようなＰ型トランジスタ回路およびＮ型トランジ
スタ回路の平面描画を求める。次にステップＳ１２にお
いて、双対関係をなすＰ型トランジスタおよびＮ型トラ
ンジスタをトランジスタペアとしてグルーピングする。
そしてステップＳ１３において、平面描画における相対
的な位置関係に従って、各トランジスタペアを、ゲート
アレイ上の基本セルに初期割り当てする。その後ステッ
プＳ１４において、必要に応じて、配置の移動、入れ替
え等の配置改善を行う。この場合、面積や総配線長等の
配置最適化のための指標を定義し、この指標に対する評
価値が改善されるように配置改善を行う。そしてステッ
プＳ１５において、配置されたトランジスタペアの端子
間の配線を行う。この場合、平面描画における枝の位置
に従って、配線経路を決定する。図９は配線結果の一例
を示す図である。
えられたとすると、まずステップＳ１１において、図３
に示すようなＰ型トランジスタ回路およびＮ型トランジ
スタ回路の平面描画を求める。次にステップＳ１２にお
いて、双対関係をなすＰ型トランジスタおよびＮ型トラ
ンジスタをトランジスタペアとしてグルーピングする。
そしてステップＳ１３において、平面描画における相対
的な位置関係に従って、各トランジスタペアを、ゲート
アレイ上の基本セルに初期割り当てする。その後ステッ
プＳ１４において、必要に応じて、配置の移動、入れ替
え等の配置改善を行う。この場合、面積や総配線長等の
配置最適化のための指標を定義し、この指標に対する評
価値が改善されるように配置改善を行う。そしてステッ
プＳ１５において、配置されたトランジスタペアの端子
間の配線を行う。この場合、平面描画における枝の位置
に従って、配線経路を決定する。図９は配線結果の一例
を示す図である。
【００４４】ゲートアレイ以外の方式の場合には、次の
ようにレイアウト設計を実行すればよい。ゲートアレイ
のマスタースライスが予め準備されていないので、ステ
ップＳ１２においてトランジスタペアをグルーピングし
た後に、ステップＳ１３において、トランジスタペアを
レイアウトの単位として、互いの重なりを許容した上
で、平面描画における相対的な位置関係を満たすよう
に、初期配置する。その後ステップＳ１４において、重
なりのあるトランジスタペア同士の間には反発力を、離
れたトランジスタペア同士の間には引力をそれぞれ仮想
的に定義し、これらの仮想的な力に従って配置改善を行
う。その後、ステップＳ１５において、配置されたトラ
ンジスタペアの端子間の配線を行う。
ようにレイアウト設計を実行すればよい。ゲートアレイ
のマスタースライスが予め準備されていないので、ステ
ップＳ１２においてトランジスタペアをグルーピングし
た後に、ステップＳ１３において、トランジスタペアを
レイアウトの単位として、互いの重なりを許容した上
で、平面描画における相対的な位置関係を満たすよう
に、初期配置する。その後ステップＳ１４において、重
なりのあるトランジスタペア同士の間には反発力を、離
れたトランジスタペア同士の間には引力をそれぞれ仮想
的に定義し、これらの仮想的な力に従って配置改善を行
う。その後、ステップＳ１５において、配置されたトラ
ンジスタペアの端子間の配線を行う。
【００４５】図１０は本実施形態に係るレイアウト設計
を実行可能な装置の構成例を示すブロック図である。図
１０に示すレイアウト設計装置は、実際にはコンピュー
タとソフトウェアの組み合わせによって実現される。図
１０に示すレイアウト設計装置は、平面描画を求める手
段５１（Ｓ１１に対応）、トランジスタペアをグルーピ
ングする手段５２（Ｓ１２に対応）、初期配置を行う手
段５３（Ｓ１３に対応）、配置改善を行う手段５４（Ｓ
１４に対応）および配線を行う手段５５（Ｓ１５に対
応）を備えており、回路データ６１および、ゲートアレ
イの基本セル、デザインルールまたはゲートアレイチッ
プ等の情報を持つテクノロジデータ６２を用いて、本実
施形態に係るレイアウト設計を実行し、配置配線結果６
３を得る。
を実行可能な装置の構成例を示すブロック図である。図
１０に示すレイアウト設計装置は、実際にはコンピュー
タとソフトウェアの組み合わせによって実現される。図
１０に示すレイアウト設計装置は、平面描画を求める手
段５１（Ｓ１１に対応）、トランジスタペアをグルーピ
ングする手段５２（Ｓ１２に対応）、初期配置を行う手
段５３（Ｓ１３に対応）、配置改善を行う手段５４（Ｓ
１４に対応）および配線を行う手段５５（Ｓ１５に対
応）を備えており、回路データ６１および、ゲートアレ
イの基本セル、デザインルールまたはゲートアレイチッ
プ等の情報を持つテクノロジデータ６２を用いて、本実
施形態に係るレイアウト設計を実行し、配置配線結果６
３を得る。
【００４６】
【発明の効果】以上のように本発明によると、集積回路
について、効率が良く、面積の小さなレイアウトを容易
に設計することができる。これにより、集積回路の低コ
スト化および高性能化を実現することができ、その産業
的効果は大きい。
について、効率が良く、面積の小さなレイアウトを容易
に設計することができる。これにより、集積回路の低コ
スト化および高性能化を実現することができ、その産業
的効果は大きい。
【図１】（ａ），（ｂ）はＣＭＯＳ回路の回路例を示す
図である。
図である。
【図２】（ａ）〜（ｃ）は接続構造を表す双対グラフを
説明するための図である。
説明するための図である。
【図３】トランジスタペアを表す双対グラフである。
【図４】図３に従った本実施形態に係るレイアウト結果
を示す図である。
を示す図である。
【図５】従来の配置配線を行ったレイアウト結果を示す
図である。
図である。
【図６】（ａ）〜（ｃ）は本発明の一実施形態に係るト
ランジスタペアの基本的なレイアウトの例と、これに上
層配線が施された結果とを示す図である。
ランジスタペアの基本的なレイアウトの例と、これに上
層配線が施された結果とを示す図である。
【図７】（ａ），（ｂ）は本発明の一実施形態に係るゲ
ートアレイのマスタースライスの例を示す図である。
ートアレイのマスタースライスの例を示す図である。
【図８】本発明の一実施形態に係るレイアウト設計方法
を示すフローチャートである。
を示すフローチャートである。
【図９】本発明の一実施形態に係るレイアウト設計方法
による配線結果の一例を示す図である。
による配線結果の一例を示す図である。
【図１０】本発明の一実施形態に係るレイアウト設計装
置の構成例を示すブロック図である。
置の構成例を示すブロック図である。
Ｔ１ Ｐ型トランジスタ Ｔ２ Ｎ型トランジスタ １Ａ，１Ｂ Ｐ型トランジスタ回路 ２ Ｎ型トランジスタ回路 ２０Ａ１，２０Ａ２，２０Ｂ，２０Ｃ，２０Ｄ トラン
ジスタペア ４１ａ，４１ｂ，４２ａ，４２ｂ 配線 ７１ａ，７１ｂ，７１ｃ，７１ｄ 端子 ７２ ゲート端子
ジスタペア ４１ａ，４１ｂ，４２ａ，４２ｂ 配線 ７１ａ，７１ｂ，７１ｃ，７１ｄ 端子 ７２ ゲート端子
Claims (11)
- 【請求項１】 集積回路のレイアウト構造であって、 Ｐ型トランジスタとＮ型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記Ｐ型トランジスタのソースまたはドレインと接続さ
れた配線の引き出し方向と、前記Ｎ型トランジスタのソ
ースまたはドレインと接続された配線の引き出し方向と
が、ほぼ直交していることを特徴とする集積回路のレイ
アウト構造。 - 【請求項２】 請求項１記載の集積回路のレイアウト構
造において、 前記トランジスタペアは、５個の端子を有し、 前記５個の端子のうちの１個は、前記Ｐ型トランジスタ
のゲートと前記Ｎ型トランジスタのゲートとに接続され
たゲート端子であることを特徴とする集積回路のレイア
ウト構造。 - 【請求項３】 請求項１記載の集積回路のレイアウト構
造において、 前記トランジスタペアの配置領域は、ほぼ正方形状であ
ることを特徴とする集積回路のレイアウト構造。 - 【請求項４】 集積回路のレイアウト構造であって、 Ｐ型トランジスタとＮ型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記トランジスタペアは、前記Ｐ型トランジスタのソー
スまたはドレインと接続される配線と前記Ｎ型トランジ
スタのソースまたはドレインと接続される配線とがほぼ
直交方向に引き出し可能に、構成されていることを特徴
とする集積回路のレイアウト構造。 - 【請求項５】 集積回路のレイアウト構造であって、 Ｐ型トランジスタとＮ型トランジスタとが近接して配置
されてなるトランジスタペアを備え、 前記トランジスタペアは、５個の端子を有し、 前記５個の端子のうちの１個は、前記Ｐ型トランジスタ
のゲートと前記Ｎ型トランジスタのゲートとに接続され
たゲート端子であることを特徴とする集積回路のレイア
ウト構造。 - 【請求項６】 請求項１，４または５記載の集積回路の
レイアウト構造において、 前記トランジスタペアを、複数個備えており、 前記複数のトランジスタペアが、アレイ状に配置されて
いることを特徴とする集積回路のレイアウト構造。 - 【請求項７】 ＣＭＯＳ回路のレイアウト設計方法であ
って、 前記ＣＭＯＳ回路が有するトランジスタのうち、双対関
係をなすＰ型トランジスタおよびＮ型トランジスタを、
レイアウトの一単位となるトランジスタペアとして扱
い、 前記トランジスタペアを、 前記Ｐ型トランジスタと前記Ｎ型トランジスタとが近接
し、かつ、前記Ｐ型トランジスタのソースまたはドレイ
ンと接続される配線と前記Ｎ型トランジスタのソースま
たはドレインと接続される配線とがほぼ直交方向に引き
出し可能となるように、配置することを特徴とするＣＭ
ＯＳ回路のレイアウト設計方法。 - 【請求項８】 請求項７記載のＣＭＯＳ回路のレイアウ
ト設計方法において、 Ｐ型トランジスタとＮ型トランジスタとが近接して配置
されてなり、かつ、前記Ｐ型トランジスタのソースまた
はドレインと接続される配線と前記Ｎ型トランジスタの
ソースまたはドレインと接続される配線とがほぼ直交方
向に引き出し可能に構成されている基本セルが、アレイ
状に配置されたゲートアレイを準備し、 前記トランジスタペアをなすＰ型トランジスタおよびＮ
型トランジスタを、前記基本セルのＰ型トランジスタお
よびＮ型トランジスタに、それぞれ割り当てることを特
徴とするＣＭＯＳ回路のレイアウト設計方法。 - 【請求項９】 請求項７または８記載のＣＭＯＳ回路の
レイアウト設計方法において、 前記ＣＭＯＳ回路について、Ｐ型トランジスタ回路およ
びＮ型トランジスタ回路の平面描画を求める工程と、 前記平面描画から、双対関係をなすＰ型トランジスタお
よびＮ型トランジスタを、前記トランジスタペアとし
て、グルーピングする工程とを備えていることを特徴と
するＣＭＯＳ回路のレイアウト設計方法。 - 【請求項１０】 ＣＭＯＳ回路のレイアウト設計装置で
あって、 前記ＣＭＯＳ回路について、Ｐ型トランジスタ回路およ
びＮ型トランジスタ回路の平面描画を求める手段と、 前記平面描画から、双対関係をなすＰ型トランジスタお
よびＮ型トランジスタを、レイアウトの一単位となるト
ランジスタペアとして、グルーピングする手段と、 前記平面描画における相対的な位置関係に従って、前記
各トランジスタペアを、当該Ｐ型トランジスタと当該Ｎ
型トランジスタとが近接し、かつ、当該Ｐ型トランジス
タのソースまたはドレインと接続される配線と当該Ｎ型
トランジスタのソースまたはドレインと接続される配線
とがほぼ直交方向に引き出し可能となるように、初期配
置する手段と、 各トランジスタペアについて、互いの重なりを除去し、
かつ、互いに接続されるトランジスタペア同士が近接す
るように、配置改善を行う手段と、 配置されたトランジスタペアの端子間の配線を行う手段
とを備えていることを特徴とするＣＭＯＳ回路のレイア
ウト設計装置。 - 【請求項１１】 ＣＭＯＳ回路のレイアウト設計装置で
あって、 Ｐ型トランジスタとＮ型トランジスタとが近接して配置
されてなり、かつ、前記Ｐ型トランジスタのソースまた
はドレインと接続される配線と前記Ｎ型トランジスタの
ソースまたはドレインと接続される配線とがほぼ直交方
向に引き出し可能に構成されている基本セルが、アレイ
状に配置されたゲートアレイを用い、かつ、 前記ＣＭＯＳ回路について、Ｐ型トランジスタ回路およ
びＮ型トランジスタ回路の平面描画を求める手段と、 前記平面描画から、双対関係をなすＰ型トランジスタお
よびＮ型トランジスタを、レイアウトの一単位となるト
ランジスタペアとして、グルーピングする手段と、 前記平面描画における相対的な位置関係に従って、前記
トランジスタペアを、前記ゲートアレイの基本セルに初
期割り当てする手段と、 各トランジスタペアの割り当てを、面積または総配線長
等の指標に従って改善する手段と、 配置されたトランジスタペアの端子間の配線を行う手段
とを備えていることを特徴とするＣＭＯＳ回路のレイア
ウト設計装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29087399A JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置 |
| US09/684,621 US6516458B1 (en) | 1999-10-13 | 2000-10-10 | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit |
| TW089121375A TW476143B (en) | 1999-10-13 | 2000-10-12 | Layout structure for integrated circuit, method and system for generating layout for CMOS circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29087399A JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001110903A true JP2001110903A (ja) | 2001-04-20 |
Family
ID=17761617
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29087399A Pending JP2001110903A (ja) | 1999-10-13 | 1999-10-13 | 集積回路のレイアウト構造、並びにｃｍｏｓ回路のレイアウト設計方法および設計装置 |
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| Country | Link |
|---|---|
| US (1) | US6516458B1 (ja) |
| JP (1) | JP2001110903A (ja) |
| TW (1) | TW476143B (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| US6845198B2 (en) * | 2003-03-25 | 2005-01-18 | Sioptical, Inc. | High-speed silicon-based electro-optic modulator |
| JP2006156929A (ja) * | 2004-04-19 | 2006-06-15 | Fujitsu Ltd | 半導体集積回路及びその設計方法 |
| US7448012B1 (en) | 2004-04-21 | 2008-11-04 | Qi-De Qian | Methods and system for improving integrated circuit layout |
| EP2079109A3 (en) * | 2004-11-05 | 2010-06-30 | Fujitsu Semiconductor Limited | Design method for semiconductor integrated circuit |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61100947A (ja) * | 1984-10-22 | 1986-05-19 | Toshiba Corp | 半導体集積回路装置 |
| US4742471A (en) * | 1985-10-31 | 1988-05-03 | International Business Machines Corporation | Method for improving wirability of master-image DCVS chips |
| DE69034088T2 (de) * | 1989-04-19 | 2004-02-05 | Seiko Epson Corp. | Halbleiteranordnung |
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
| US5313079A (en) * | 1992-06-22 | 1994-05-17 | Vlsi Technology, Inc. | Gate array bases with flexible routing |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
| JPH0774253A (ja) | 1993-06-29 | 1995-03-17 | Toshiba Corp | 半導体集積回路の設計方法 |
| US5701255A (en) | 1994-09-14 | 1997-12-23 | Matsushita Electric Industrial Co., Ltd. | Cell generation method and cell generation system |
| US5923569A (en) * | 1995-10-17 | 1999-07-13 | Matsushita Electric Industrial Co., Ltd. | Method for designing layout of semiconductor integrated circuit semiconductor integrated circuit obtained by the same method and method for verifying timing thereof |
| JP3152635B2 (ja) | 1996-09-09 | 2001-04-03 | 三洋電機株式会社 | マスタスライス方式の基本セル、半導体集積回路装置、フリップフロップ回路、排他的論理和回路、マルチプレクサ及び加算器 |
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