JPH0774253A - 半導体集積回路の設計方法 - Google Patents

Abstract

(57)【要約】 【目的】 回路面積の縮小化を図る半導体集積回路の設
計方法を提供することを目的とする。 【構成】 同一導電型のトランジスタの拡散層を、接続
するネットの重み付けを重くすることにより近くに配置
して、トランジスタ島の配置を決定する第２のステップ
Ｓ３と、上下に隣接する第１導電型または第２導電型ト
ランジスタの拡散層が同一ネットである場合には、該接
続を拡散層で行うことを決定する第３のステップＳ４
と、配置の決定されたトランジスタ島について、該トラ
ンジスタ島を上下方向の軸を中心に裏返すことにより、
上下に隣接するトランジスタを拡散層によって接続でき
る場合、並びに横に隣接するトランジスタ島間を拡散層
の共有によって合体できる場合には、該トランジスタ島
を上下方向の軸を中心に裏返して配置を決定する第４の
ステップＳ５とを有して構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の設計
方法に関し、特に、同一導電型のトランジスタのソース
・ドレインを接続するネットを、重み付けの調整によっ
て近くに配置することで拡散層を用いて接続し、一般の
配線層での配線を減らすと共に、面積の縮小化を図った
半導体集積回路の設計方法に関する。

【０００２】また、ＣＭＯＳ複合ゲートの合成を行う際
に、レイアウトレベルで対称の部分を持つ論理回路に対
して、接続関係を変えても全体として論理的に等価であ
る場合に、該論理素子の位置を入れ換えることにより、
ゲート面積を最小化した半導体集積回路の設計方法に関
する。

【０００３】

【従来の技術】従来の半導体集積回路では、レイアウト
設計の方法として、トランジスタの並び順を考えること
で横方向の拡散層の共有を多くする、即ち、トランジス
タ島をできるだけ長くするという方法がとられていた。
しかし、接続すべきネットがＰチャネルトランジスタ間
またはＮチャネルトランジスタ間のソース・ドレインの
２点のみにつながっている場合には該方法で効果が上が
るが、３点以上に接続のあるネットの場合は拡散層以外
を使った配線をしなければならず、効果が薄れるという
問題があった。

【０００４】また、ＣＭＯＳ複合ゲートには、単純なＡ
ＮＤゲート、ＯＲゲートだけでなく図８（１）に示され
るようなゲートを１段のゲートとして実現できる特徴が
ある。図８（１）の回路の実現例として、図９に示され
るような配置が考えられる。

【０００５】この図９の配置ではトランジスタの電流駆
動能力を考慮してトランジスタのチチャネル幅を変えて
ある。この配置は図８（１）の回路のＰチャネルトラン
ジスタ、及びＮチャネルトランジスタの接続が対称であ
るという特徴を利用したものであるが、トランジスタの
チャネル幅がトランジスタ毎に違うため、何も存在しな
い領域が存在し、無駄な領域が存在するという欠点があ
った。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
半導体集積回路の設計方法では、レイアウト設計の方法
として、トランジスタの並び順を考えることで横方向の
拡散層の共有を多くする方法が採られていたが、接続す
べきネットがＰチャネルトランジスタ間またはＮチャネ
ルトランジスタ間の３点以上に接続のあるネットの場合
には拡散層以外を使った配線をしなければならず、チッ
プ面積が増大するという問題があった。

【０００７】また、従来の半導体集積回路の設計方法で
は、ＣＭＯＳ複合ゲート合成方式において、トランジス
タの電流駆動能力を考慮してトランジスタのチャネル幅
を変えた場合に、トランジスタの大きさの差に起因する
無駄な領域が存在し、これにより最小の面積のＣＭＯＳ
複合ゲートが得られないという問題があった。

【０００８】本発明は、上記問題点を解決するもので、
その目的は、３点以上に接続のあるネットでも、同じタ
イプのトランジスタのソース・ドレインを接続するネッ
トの重み付けの調整により、近くに配置することで拡散
層を用いて接続し、一般の配線層での配線を減らすと共
に、面積の縮小を図る半導体集積回路の設計方法を提供
することである。

【０００９】また本発明の他の目的は、ＣＭＯＳ複合ゲ
ートの合成を行う際に、レイアウトレベルで対象の部分
を持つ論理回路に対して、接続関係を変えても全体とし
て論理的に等価である場合に、該論理素子の位置を入れ
換えることにより、ゲートの面積を最小化する半導体集
積回路の設計方法を提供することである。

【００１０】

【課題を解決するための手段】本発明の第１の特徴は、
横方向に第１導電型または第２導電型のトランジスタに
よって形成されたトランジスタ島が並び、第１導電型の
トランジスタ島と第２導電型のトランジスタ島を１組と
した時のトランジスタ島列の組の上下の順序が、…，第
１導電型，第２導電型，第２導電型，第１導電型，…、
の如く交互に並ぶ半導体集積回路の設計方法において、
図１に示す如く、前記第１導電型または第２導電型のト
ランジスタ島の長さが、予測トランジスタ島列の長さの
１／Ｎ（Ｎ≧１の実数）以下になるように前記第１導電
型または第２導電型のトランジスタ島を生成する第１の
ステップＳ２と、同一導電型のトランジスタの拡散層
を、接続するネットの重み付けを重くすることにより近
くに配置して、前記第１導電型または第２導電型のトラ
ンジスタ島の配置を決定する第２のステップＳ３と、上
下に隣接する第１導電型または第２導電型トランジスタ
の拡散層が同一ネットである場合には、該接続を拡散層
で行うことを決定する第３のステップＳ４と、配置の決
定された前記第１導電型または第２導電型のトランジス
タ島について、該トランジスタ島を上下方向の軸を中心
に裏返すことにより、上下に隣接するトランジスタを拡
散層によって接続できる場合、並びに横に隣接するトラ
ンジスタ島間を拡散層の共有によって合体できる場合に
は、該トランジスタ島を上下方向の軸を中心に裏返して
配置を決定する第４のステップＳ５とを具備することで
ある。

【００１１】前記課題を解決するために、本発明の第２
の特徴は、横方向に第１導電型または第２導電型のトラ
ンジスタによって形成されたトランジスタ島が並び、第
１導電型のトランジスタ島と第２導電型のトランジスタ
島を１組とした時のトランジスタ島列の組の上下の順序
が、…，第１導電型，第２導電型，第２導電型，第１導
電型，…、の如く交互に並ぶ半導体集積回路の設計方法
において、図１に示す如く、同一導電型のトランジスタ
の拡散層を、接続するネットの重み付けを重くすること
により近くに配置して、前記第１導電型または第２導電
型のトランジスタ島の配置を決定する第２のステップＳ
３と、上下に隣接する第１導電型または第２導電型トラ
ンジスタの拡散層が同一ネットである場合には、該接続
を拡散層で行うことを決定する第３のステップＳ４と、
配置の決定された前記第１導電型または第２導電型のト
ランジスタ島について、該トランジスタ島を上下方向の
軸を中心に裏返すことにより、上下に隣接するトランジ
スタを拡散層によって接続できる場合、並びに横に隣接
するトランジスタ島間を拡散層の共有によって合体でき
る場合には、該トランジスタ島を上下方向の軸を中心に
裏返して配置を決定する第４のステップＳ５とを具備す
ることである。

【００１２】更に、本発明の第３の特徴は、図７に示す
如く、レイアウトレベルで対象の部分を持つ論理回路に
対して、接続関係を変えても全体として論理的に等価で
ある場合には、該論理素子の位置を入れ換える、配置改
善ステップＳ３２を具備することである。

【００１３】

【作用】本発明の第２の特徴の半導体集積回路の設計方
法では、横方向に第１導電型または第２導電型のトラン
ジスタによって形成されたトランジスタ島が並び、第１
導電型のトランジスタ島と第２導電型のトランジスタ島
を１組とした時のトランジスタ島列の組の上下の順序
が、…，第１導電型，第２導電型，第２導電型，第１導
電型，…、の如く交互に並ぶ半導体集積回路の設計方法
において、図１に示す如く、第２のステップＳ３によ
り、同一導電型のトランジスタの拡散層を、接続するネ
ットの重み付けを重くすることにより近くに配置して、
第１導電型または第２導電型のトランジスタ島の配置を
決定し、次に第３のステップＳ４により、上下に隣接す
る第１導電型または第２導電型トランジスタの拡散層が
同一ネットである場合には、該接続を拡散層で行うこと
を決定し、更に第４のステップＳ５により、配置の決定
された第１導電型または第２導電型のトランジスタ島に
ついて、該トランジスタ島を上下方向の軸を中心に裏返
すことにより、上下に隣接するトランジスタを拡散層に
よって接続できる場合、並びに横に隣接するトランジス
タ島間を拡散層の共有によって合体できる場合には、該
トランジスタ島を上下方向の軸を中心に裏返して配置を
決定するようにしている。

【００１４】つまり、先ず、Ｐチャネル及びＮチャネル
それぞれのトランジスタの接続関係からトランジスタ島
を生成する。配置はこのトランジスタ島のＰチャネル及
びＮチャネルのペアを１つの単位として扱う。トランジ
スタを積み上げる下段から順次、ＮＰＮＮＰまたはＰＮ
ＮＰＰＮのようにトランジスタペアのＰＮの上下が交互
になるよう並べる。この際、配置の方法としては従来の
手法を用いることができるが、拡散層間を接続するネッ
トの重みづけ等を行って、上下のＮチャネル同士または
Ｐチャネル同士のトランジスタの拡散層のネットがなる
べく同じ位置になるように配置する。更に上述の配置
後、トランジスタ島のＹ軸に対して対称の裏返しによっ
て、上下の拡散層が共有できるトランジスタ島を探索
し、あれば裏返す。また、隣合うトランジスタ島の拡散
層探索を行い、隣合う両端の拡散層が同じネットに接続
しているならば１つの島に合体する。これらの操作はＰ
チャネル及びＮチャネル毎に独立して行う。最後に、従
来の方法に従い配線を行い所望のレイアウトパタンを得
る。

【００１５】本発明の第２の特徴の半導体集積回路の設
計方法によれば、拡散層コンタクト幅、拡散層コンタク
ト余裕、及びポリシリコン拡散層コンタクト間隔等が必
要となる、従来のコンタクト間を第１金属層を用いて接
続していた部分を、拡散層による接続で実現し、この場
合、２つのトランジスタが並ぶ時に必要な拡散層の幅が
必要であるだけである。結果として、拡散層間を接続す
るための面積を節約することができる。

【００１６】また、配置後にトランジスタ島のＹ軸に対
して対称の裏返しを行うため、更に上下のＮチャネル同
士またはＰチャネル同士のトランジスタのネットが同じ
になる配置を増やすことができる。更に、隣合うトラン
ジスタ島の拡散層探索を行い、隣合う両端の拡散層が同
じネットに接続している場合には、合体させることによ
りトランジスタ島を短く生成する短所を補うことができ
る。

【００１７】また、本発明の第１の特徴の半導体集積回
路の設計方法では、図１に示す如く、先ず第１のステッ
プＳ２により、第１導電型または第２導電型のトランジ
スタ島の長さが、予測トランジスタ島列の長さの１／Ｎ
（Ｎ≧１の実数）以下になるように第１導電型または第
２導電型のトランジスタ島を生成した後、第１の特徴の
半導体集積回路の設計方法における第２、第３、及び第
４のステップを行うようにしている。

【００１８】つまり、第２の特徴の半導体集積回路の設
計方法と同様にトランジスタ島を生成するが、この際、
レイアウト全体の生成すべき形状、またはトランジスタ
の積み上げ段数とトランジスタの全体幅とから予測され
る１段当りのトランジスタ島幅をＷの１／Ｎ（ただしＮ
≧１）を最大幅として生成し、該Ｐチャネル及びＮチャ
ネルのペアのトランジスタ島を１つの単位として配置す
るため、上下のＰチャネル同士またはＮチャネル同士の
トランジスタの拡散層のネットが同じとなる配置を容易
に見つけることができる。

【００１９】また、本発明の第３の特徴の半導体集積回
路の設計方法では、図７に示す如く、ステップＳ３１で
従来用いられている配置手法で配置処理を行った後、配
置改善ステップＳ３２で、レイアウトレベルで対称の部
分を持つ論理回路に対して、接続関係を変えても全体と
して論理的に等価である場合には、該論理素子の位置を
入れ換え、更にステップＳ３３で、従来の配線手法で配
線処理を行い、レイアウト設計データＤＤを得ている。

【００２０】つまり配置改善ステップＳ３２では、複合
ゲート合成を行う際に、例えば同じ信号を入力する複数
のトランジスタがＰチャネル、Ｎチャネル共に直列に並
んでいるような場合には、接続記述レベルでその一方の
チャネルのトランジスタの並ぶ順番を入れ換えることと
し、これにより、実現されるゲートの面積を最小化する
ことができる。

【００２１】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。尚、以下に説明する第１、第２、及び第３の
実施例では、横方向にＰチャネルまたはＮチャネルのト
ランジスタによって形成されたトランジスタ島が並び、
Ｐチャネルのトランジスタ島とＮチャネルのトランジス
タ島を１組とした時のトランジスタ島列の組の上下の順
序が、…，Ｐ，Ｎ，Ｎ，Ｐ，…、の如く交互に並んだ半
導体集積回路を処理の対象としており、半導体集積回路
のレイアウト設計の内、特に、配置処理に特徴がある。

【００２２】図１に、本発明の第１の実施例に係る半導
体集積回路の設計方法の処理手順を示す。

【００２３】先ず、ステップＳ１において、ネット記述
（ネットリスト）ＮＬからＰチャネル及びＮチャネルそ
れぞれのトランジスタの接続関係を、トランジスタを辺
（edge）、トランジスタのソース・ドレインを節（nod
e）で表したグラフで表現する。

【００２４】次に、ステップＳ２及びＳ３で、グラフ表
現を基にトランジスタ島を生成する。ここでトランジス
タ島は、生成すべき形状、またはトランジスタの積み上
げ段数とトランジスタの全体幅とから予測される一段あ
たりの幅をＷとする時、Ｗ／Ｎ（但し、ＮはＮ＞１であ
る任意の正整数）を最大幅として生成される。また、ト
ランジスタ島はＰチャネル及びＮチャネルのペアで扱
い、Ｐチャネル及びＮチャネル共に、最大幅Ｗ／Ｎに最
も近くなるトランジスタ島数が最も多くなるような組み
合わせにする。

【００２５】次にステップＳ４の配置処理では、Ｐチャ
ネル及びＮチャネルのペアを１つの単位として扱う。ま
た、トランジスタを積み上げる下段から順次、ＮＰＰＮ
ＮＰまたはＰＮＮＰＰＮのようにトランジスタペアのＰ
チャネル及びＮチャネルの上下の順番が交互になるよう
に並べる。ここで、トランジスタ島の配置処理は、同タ
イプのトランジスタのソース・ドレインを接続するネッ
トを持つトランジスタ島同志を近くに配置するための重
み付けとして、同タイプのトランジスタ間のソース・ド
レインを接続する。即ち、拡散層間を接続するネットの
重みを一般ネットのｋ（ｋ＞１）倍にして配置を行う。

【００２６】例えば、図４（１）に示す配置例では、Ｐ
ウェルＰｗ１上にＮチャネルのトランジスタ島Ｎ１１
が、ＮウェルＮｗ１上にＰチャネルのトランジスタ島Ｐ
２１、Ｐ３１、及びＰ３２が、ＰウェルＰｗ２上にＮチ
ャネルのトランジスタ島Ｎ４１がそれぞれ配置され、下
からＮＰＰＮの順に並んでいる。

【００２７】更にステップＳ５では、配置処理後のトラ
ンジスタ島のＹ軸に対して対称となるものを裏返しする
ことによって、上下の拡散層が共有できるトランジスタ
島を探索し、あれば裏返す。また、隣合うトランジスタ
島の拡散層探索を行い、同じネットならば１つの島に合
体する。これらの操作はＰチャネル及びＮチャネル毎に
独立して行う。

【００２８】例えば、図４（１）に示す配置例におい
て、Ｐチャネルのトランジスタ島Ｐ３２について、拡散
層ＤP32aとＤP32bをＹ軸に対して裏返すことにより、Ｐ
チャネルトランジスタ島Ｐ３２の拡散層ＤP32bとＰチャ
ネルトランジスタ島Ｐ２１の拡散層ＤP31cとが上下に並
び、これらの間に接続ネットが存在する場合には、図４
（２）に示すように拡散層ＤB2による共有化を行うこと
ができる（但し、図４（２）においては、後述の第３実
施例における位置合わせ処理も行っていることに注
意）。

【００２９】最後に、従来の方法に従ってステップＳ６
の配線処理を行い、所望のレイアウトパタン（設計デー
タＤＤ）を得る。

【００３０】図２に、本発明の第２の実施例に係る半導
体集積回路の設計方法の処理手順を示す。トランジスタ
島生成まで（ステップＳ１１からステップＳ１３まで）
の手順は第１の実施例における処理（ステップＳ１から
ステップＳ３まで）と同様である。

【００３１】本実施例では配置をＭｉｎ−Ｃｕｔ手法を
用いて行う。この場合、ネットの重み付けの初期設定
（ステップＳ１４）は、第１の実施例と同様に、同タイ
プのトランジスタ間のソース・ドレインを接続するネッ
トの重みを一般ネットのｋ（ｋ＞１）倍にする。次にス
テップＳ１５で、通常と同じ方法で領域にトランジスタ
島を割り当てて行き、ステップＳ１６で配置領域の細分
化を行い、その結果に基づきステップＳ１７でネットの
重み付けの修正を行う。

【００３２】配置領域の細分化に従って、同タイプのト
ランジスタのソース・ドレインを接続するネットを持つ
トランジスタ島が、それぞれ図５中の領域Ｃと領域Ｅに
割り当てられた時、該ソース・ドレインは隣接して配置
されることはない。従って、拡散層で接続することはな
いので、該トランジスタ間のソース・ドレインを接続す
るネットの重みを一般ネットと同じ重みに変える。領域
Ｃと領域Ｄ及び領域Ｄと領域Ｅに割り当てられた場合
は、隣接して配置されるようにするため、重みは一般ネ
ットのｋ倍のままである。

【００３３】以上の配置処理を行った後、更に、ステッ
プＳ１８ではトランジスタ島のＹ軸に対して対称の裏返
しによって、上下の拡散層が同じネットと接続するトラ
ンジスタ島を探索し、あれば裏返しを行う。また、隣合
うトランジスタ島の拡散層の探索を行い、同じネットな
らば１つの島に合体する。これらの操作はＰチャネル及
びＮチャネル毎に独立して行う。最後に、従来の方法に
従って配線処理（ステップＳ１９）を行い所望のレイア
ウトパタン（設計データＤＤ）を得る。

【００３４】次に、図３に、本発明の第３の実施例に係
る半導体集積回路の設計方法の処理手順を示す。本実施
例では、トランジスタ島の裏返しまで（ステップＳ２１
からステップＳ２４まで）の手順を、第１の実施例にお
ける処理（ステップＳ１からステップＳ５まで）または
第２の実施例における処理（ステップＳ１１からステッ
プＳ１８まで）と同様に行い、ステップＳ２５におい
て、配置されたトランジスタ島列の中で、最大幅のトラ
ンジスタ島列以外に対してトランジスタ島列の長い順に
以下の位置合わせを行う。

【００３５】例えば、図４（１）において、トランジス
タ島Ｐ２１の拡散層ＤP21bとトランジスタ島Ｐ３１の拡
散層ＤP31b、トランジスタ島Ｐ２１の拡散層ＤP21cとト
ランジスタ島Ｐ３２の拡散層ＤP32aが同じネットの時、
拡散層ＤP21bと拡散層ＤP31bが拡散層ＤB1で接続できて
も、トランジスタ島Ｐ３１とトランジスタ島Ｐ３２との
拡散層間隔を保つために、拡散層ＤP21cと拡散層ＤP32a
の間にズレが生じ、これらの間を拡散層で接続するのは
好ましくない。

【００３６】そこで、トランジスタ島Ｐ２１の拡散層Ｄ
P21cを引き延ばし、矩形の拡散層ＤB2で接続する。この
ような処理を、トランジスタ島が左詰めで配置されてい
る場合には左から右へ、右詰めで配置されている場合に
は右から左へ、中央に置おかれている場合には中央から
外側へと２回、最大幅のトランジスタ島列より大きくな
らない範囲で行ってゆく。

【００３７】その後の配線処理（ステップＳ２６）も第
１及び第２の実施例と同様に従来使用されている配線手
法で行う。

【００３８】以上のように、本発明の第１、第２、また
は第３の実施例によれば、従来行われていた、予めトラ
ンジスタ島をできるだけ長く生成する方法と異なり、予
測される１段あたりのトランジスタ島幅をＷの１／Ｎ
（ただしＮ≧１）を最大幅として生成し、該Ｐチャネル
及びＮチャネルのペアのトランジスタ島を１つの単位と
して配置するため、上下のＰチャネル同士またはＮチャ
ネル同士のトランジスタの拡散層のネットが同じとなる
配置を容易に見つけることができる。

【００３９】また、配置後にトランジスタ島のＹ軸に対
して対称の裏返しを行うため、更に上下のＮチャネル同
士またはＰチャネル同士のトランジスタのネットが同じ
になる配置を増やすことができる。

【００４０】また、隣合うトランジスタ島の拡散層探索
を行い、隣合う両端の拡散層が同じネットに接続してい
る場合には、合体させることによりトランジスタ島を短
く生成する短所を補うことができる。

【００４１】例えば、図６（１）に示すように、従来の
第１金属層を用いて接続するコンタクトＣ１及びＣ３間
の配線、並びにコンタクトＣ２及びＣ４間の配線につい
て、拡散層コンタクト幅Ｃｗ、拡散層コンタクト余裕Ｄ
Ｃｄ、及びポリシリコン拡散層コンタクト間隔ＰＤｄが
必要である。これに対して、本発明の第１、第２、また
は第３の実施例による配置処理では、上下のＮチャネル
同士またはＰチャネル同士のトランジスタを拡散層ＤＢ
１及びＤＢ２によって接続した結果、２つのトランジス
タが並ぶ時に必要となる拡散層の幅が必要であるだけで
あり拡散層間を接続するための面積を節約することがで
きる。

【００４２】次に、本発明の第４の実施例による複合ゲ
ートの合成方式の実施例を説明する。図７は、本発明の
第４の実施例に係る半導体集積回路の設計方法の処理手
順である。

【００４３】先ずステップＳ３１で、従来用いられてい
るような配置手法で配置処理を行った後、配置改善ステ
ップＳ３２で、レイアウトレベルで対称の部分を持つ論
理回路に対して、接続関係を変えても全体として論理的
に等価である場合には、該論理素子の位置を入れ換え
る。更にステップＳ３３で、従来の配線手法で配線処理
を行い、レイアウト設計データＤＤを得ている。

【００４４】つまり配置改善ステップＳ３２では、ＣＭ
ＯＳ複合ゲート合成を行う際に、例えば同じ信号を入力
する複数のトランジスタがＰチャネル、Ｎチャネル共に
直列に並んでいるような場合には、接続記述レベルでそ
の一方のチャネルのトランジスタの並ぶ順番を入れ換
え、これにより、実現されるゲート面積の最小化を実現
している。

【００４５】次に、具体的な回路に対して、本実施例の
半導体集積回路の設計方法を適用して説明する。図８
（１）は、加算回路における加算段のトランジスタレベ
ルの回路図である。同図の回路は、ＰチャネルとＮチャ
ネルのトランジスタの接続が双対かつ対称であるという
特色を持っている。このため、ＰチャネルとＮチャネル
のトランジスタを全く同じ順番で並べた場合に、その配
置も図９に示すように対称とすることができる。このよ
うな対称性をもつ複合ゲートは、対称性を利用すること
により、非対称な複合ゲートに比べて、より小さな面積
で配置できることが期待できる。

【００４６】ところが、図９において各トランジスタ
は、必要とされる電流駆動能力に応じてそのチャネル幅
を最適化されているため、１００のような何もない空間
が存在してしまう。このような空間が生じたのは、図８
（１）の回路の後半部分の直列になったトランジスタ群
ＰＣ１’及びＰＣ２が、図９の配置では拡散領域Ｄ２’
及びＤ３’に対応し、そのチャネル幅が必要とする電流
駆動能力を満たすために、電源Ｖssまたは電源Ｖddに近
い物ほど大きくなっているためである。

【００４７】このようすは、拡散領域だけを図１０に示
すように抜き出して考えるとわかりやすい。図１０
（ａ）は、拡散領域Ｄ２’及びＤ３’の位置関係を表し
たものである。そこで、拡散領域Ｄ２’及びＤ３’が対
称であることを利用して、拡散領域Ｄ２’の向きを拡散
領域Ｄ２のように左右逆にすると、必要とする領域の高
さが図１０（ｂ）に示すように距離ｄだけ減り、空き領
域１００’が無くなることが分かる。

【００４８】拡散領域だけを考えると、このような手法
により、必要とする面積を減らすことができるように見
えるが、実際にはこの手法は単純には適用できない。何
故ならば、このような入れ換えを行うトランジスタのゲ
ートの位置も入れ換わるため、トランジスタのゲート間
を結ぶための配線が必要となり、このための空間が必要
となってしまうからである。つまり、図８（１）の回路
を忠実に実現しようとすると、上述の拡散層の入れ換え
を行っても、必要とする面積が実際に減ることが期待で
きないのである。

【００４９】そこで、図８（１）の回路の後半部分、即
ち部分回路ＰＣ１’及びＰＣ２を、図８（２）に示すよ
うに、部分回路ＰＣ１及びＰＣ２に変更してみる。この
変更は、直列に並ぶトランジスタの接続の順番を変更し
ただけであるため、回路の論理関数は変化しない。とこ
ろが、この変更を加えた図１１に示す回路を実際に配置
すると、図１２に示すように拡散層を入れ換えたのと同
じ効果が現れているのがわかる。このことは、シリコン
基板上に配置されたトランジスタの相対的位置の変更の
みでは面積を減少できないような場合でも、複合ゲート
の表す論理関数を変えない範囲で回路を変更することに
より、更に面積の小さい配置を得られることを示してい
る。

【００５０】本実施例では、完全対称なＣＭＯＳ複合ゲ
ートの配置に関して本手法を適用する方法を述べたが、
対象とする複合ゲートは、その一部分に図８（１）に示
すような同じ入力信号を共有するトランジスタが直列接
続されている場合に一般的に適用できることは明らかで
ある。

【００５１】

【発明の効果】以上のように本発明の第１の特徴の半導
体集積回路の設計方法によれば、横方向に第１導電型ま
たは第２導電型のトランジスタによって形成されたトラ
ンジスタ島が並び、第１導電型のトランジスタ島と第２
導電型のトランジスタ島を１組とした時のトランジスタ
島列の組の上下の順序が、…，第１導電型，第２導電
型，第２導電型，第１導電型，…、の如く交互に並ぶ半
導体集積回路の設計方法において、第２のステップによ
り、同一導電型のトランジスタの拡散層を、接続するネ
ットの重み付けを重くすることにより近くに配置して、
第１導電型または第２導電型のトランジスタ島の配置を
決定し、次に第３のステップにより、上下に隣接する第
１導電型または第２導電型トランジスタの拡散層が同一
ネットである場合には、該接続を拡散層で行うことを決
定し、更に第４のステップにより、配置の決定された第
１導電型または第２導電型のトランジスタ島について、
該トランジスタ島を上下方向の軸を中心に裏返すことに
より、上下に隣接するトランジスタを拡散層によって接
続できる場合、並びに横に隣接するトランジスタ島間を
拡散層の共有によって合体できる場合には、該トランジ
スタ島を上下方向の軸を中心に裏返して配置を決定する
こととしたので、拡散層コンタクト幅、拡散層コンタク
ト余裕、及びポリシリコン拡散層コンタクト間隔等が必
要となる、従来のコンタクト及び金属層を用いた接続部
分を、拡散層による接続で実現して拡散層間を接続する
ための面積を節約することができ、また、配置後にトラ
ンジスタ島のＹ軸に対して対称の裏返しを行うため、上
下の同一導電型同士のトランジスタのネットが同じにな
る配置を増やすことができ、更に、隣合うトランジスタ
島の拡散層探索を行い、隣合う両端の拡散層が同じネッ
トに接続している場合には、合体させることによりトラ
ンジスタ島を短く生成する短所を補うことができ、結果
として回路面積の縮小化を図り得る半導体集積回路の設
計方法を提供することができる。

【００５２】また、本発明の第２の特徴の半導体集積回
路の設計方法によれば、トランジスタ島を生成する際、
レイアウト全体の生成すべき形状、またはトランジスタ
の積み上げ段数とトランジスタの全体幅とから予測され
る１段当りのトランジスタ島幅をＷの１／Ｎ（ただしＮ
＞１）を最大幅として生成し、該導電型のペアのトラン
ジスタ島を１つの単位として配置するため、上下の同一
導電型同士のトランジスタの拡散層のネットが同じとな
る配置を容易に見つけることができ、結果として、回路
面積を更に縮小し得る半導体集積回路の設計方法を提供
することができる。

【００５３】また、本発明の第３の特徴の半導体集積回
路の設計方法によれば、配置改善ステップで、レイアウ
トレベルで対象の部分を持つ論理回路に対して、接続関
係を変えても全体として論理的に等価である場合には、
該論理素子の位置を入れ換えることとしたので、実現さ
れるゲート面積を最小化し得る半導体集積回路の設計方
法を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る半導体集積回路の
設計方法のフローチャートである。

【図２】本発明の第２の実施例に係る半導体集積回路の
設計方法のフローチャートである。

【図３】本発明の第３の実施例に係る半導体集積回路の
設計方法のフローチャートである。

【図４】本発明の実施例の設計方法を説明する配置図で
あり、図４（２）は図４（１）に対してトランジスタ島
の裏返し処理を行った後の配置図である。

【図５】本発明の実施例の設計方法を説明する（重み付
け調整をするためのクラスタの位置関係を示す）配置図
である。

【図６】本発明の実施例の設計方法を説明する配置図で
あり、図６（２）は各実施例の配置処理を行った後の配
置図である。

【図７】本発明の第４の実施例に係る半導体集積回路の
設計方法のフローチャートである。

【図８】図８（１）はＣＭＯＳ複合ゲートのトランジス
タレベルの回路例を示す回路図、図８（２）は直列のト
ランジスタ群の並び順変更後の回路図である。

【図９】図８（１）の回路をシリコン基盤上に実現した
レイアウトパタンである。

【図１０】第４の実施例の配置改善処理の説明図であ
り、図１０（ｂ）は図１０（ａ）における拡散領域を入
れ違いに配置した後の配置図である。

【図１１】図８（１）の回路に対して配置改善を行った
後の回路図である。

【図１２】図１１の回路をシリコン基盤上に実現したレ
イアウトパタンである。

【符号の説明】

Ｓ１〜Ｓ２６，Ｓ３１〜Ｓ３３ 処理ステップ ＮＬ ネットリスト（ネット記述） ＤＤ 設計データ Ｐｗ１，Ｐｗ２ Ｐウェル（Ｎチャネルのトランジスタ
島列） Ｎｗ１ Ｎウェル（Ｐチャネルのトランジスタ島列） Ｐ２１，Ｐ３１，Ｐ３２ Ｐチャネルのトランジスタ島 Ｎ１１，Ｎ１２，Ｎ４１ Ｎチャネルのトランジスタ島 ＤP21a〜ＤP21d，ＤP31a，ＤP31b，ＤP32a〜ＤP32c 拡
散層（トランジスタのソース・ドレインの拡散層） ＤN11a〜ＤN11d，ＤN41a〜ＤN41d 拡散層（トランジス
タのソース・ドレインの拡散層） ＤB1，ＤB2 拡散層（拡散層間を接続する拡散層） Ｃ１〜Ｃ４ 拡散層コンタクト ＰＤｄ ポリシリコン拡散層コンタクト間隔 Ｃｗ 拡散層コンタクト幅 ＤＣｄ 拡散層コンタクト余裕 Ａ，Ｂ，Ｃ，Ｄ，Ｅ 領域 ａ，ｂ，ｃ 入力信号 ｃｙ キャリー入力 Ｓ 和出力 Ｖdd，Ｖss 電源 Ｑ１〜Ｑ７ Ｎ型トランジスタ ＰＣ１ 部分回路（Ｐチャネルの直列のトランジスタ
群） ＰＣ２，ＰＣ２’ 部分回路（Ｎチャネルの直列のトラ
ンジスタ群） Ｄ１〜Ｄ４，Ｄ２’，Ｄ３’ 拡散領域 ＡＱ１〜ＡＱ７ Ｎ型トランジスタの形成されている領
域 １００ （Ｐチャネルの拡散領域とＮチャネルの拡散領
域の間に空いた）空間 １００’ （Ｐチャネルの拡散領域とＮチャネルの拡散
領域の間に空いた）領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】 横方向に第１導電型または第２導電型の
   トランジスタによって形成されたトランジスタ島が並
   び、第１導電型のトランジスタ島と第２導電型のトラン
   ジスタ島を１組とした時のトランジスタ島列の組の上下
   の順序が、…，第１導電型，第２導電型，第２導電型，
   第１導電型，…、の如く交互に並ぶ半導体集積回路の設
   計方法において、 前記第１導電型または第２導電型のトランジスタ島の長
   さが、予測トランジスタ島列の長さの１／Ｎ（Ｎ≧１な
   る実数）以下になるように前記第１導電型または第２導
   電型のトランジスタ島を生成する第１のステップと、 同一導電型のトランジスタの拡散層を、接続するネット
   の重み付けを重くすることにより近くに配置して、前記
   第１導電型または第２導電型のトランジスタ島の配置を
   決定する第２のステップと、 上下に隣接する第１導電型または第２導電型トランジス
   タの拡散層が同一ネットである場合には、該接続を拡散
   層で行うことを決定する第３のステップと、 配置の決定された前記第１導電型または第２導電型のト
   ランジスタ島について、該トランジスタ島を上下方向の
   軸を中心に裏返すことにより、上下に隣接するトランジ
   スタを拡散層によって接続できる場合、並びに横に隣接
   するトランジスタ島間を拡散層の共有によって合体でき
   る場合には、該トランジスタ島を上下方向の軸を中心に
   裏返して配置を決定する第４のステップと、 を有することを特徴とする半導体集積回路の設計方法。
2. 【請求項２】 レイアウトレベルで対称の部分を持つ論
   理回路に対して、接続関係を変えても全体として論理的
   に等価である場合には、該論理素子の位置を入れ換え
   る、配置改善ステップを有することを特徴とする半導体
   集積回路の設計方法。