JP4676201B2 - 回路レイアウト構造 - Google Patents
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Description
本発明は、回路レイアウト構造に関し、例えばカレントミラー回路や差動アンプのようにトランジスタペアを有した回路において、トランジスタペアのマッチング特性を向上させた回路レイアウト構造に関する。
トランジスタ間の精密なマッチングは、カレントミラー回路や差動アンプの構成にとって重要である。特に、この精密なマッチングは、低オフセットのオペアンプを得るための助けとなる。第７図は差動ゲイン段を示す回路図である。一対のＭＯＳトランジスタＭ３，Ｍ４がカレントミラー回路１０を形成しており、もう一対のＭＯＳトランジスタＭ１，Ｍ２が差動入力ペア１１を構成しており、それぞれの一対のＭＯＳトランジスタは精密にマッチングすることが要求される。
カレントミラー回路１０を構成するための最も基本的なレイアウトスキームは、横型レイアウトスキーム（Ｌａｔｅｒａｌ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）である。これよりも優れた選択肢は、共通中心点型レイアウトスキーム（Ｃｏｍｍｏｎ−Ｃｅｎｔｒｏｉｄ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）である。これらのレイアウトスキーム及び４セグメント型レイアウトスキーム（Ｆｏｕｒ−Ｓｅｇｍｅｎｔ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）と呼ばれるスキームは以下に掲げる文献に記載されている。
マオーフェング ラン，アニルクマル タミネディ及びランダール ガイア「マッチング特性向上のためのカレントミラーレイアウト戦略」アナログ イン テグレーテッド サーキッツ アンド シグナル プロセッシング 第２８巻、９−２６頁、２００１年７月
（Ｍａｏ−Ｆｅｎｇ Ｌａｎ，Ａｎｉｋｕｍａｒ Ｔａｍｍｉｎｅｅｄｉ ａｎｄ Ｒａｎｄａｌｌ Ｇｅｉｇｅｒ，”Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ Ｌａｙｏｕｔ Ｓｔｒａｔｅｇｉｅｓ ｆｏｒ Ｅｎｈａｎｃｅｄ Ｍａｔｃｈｉｎｇ Ｐｅｒｆｏｒｍａｎｃｅ”，Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｉｇａｎｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ２８，ＰＰ．９−２６，Ｊｕｌｙ ２００１）
以下、これらの従来のレイアウトスキームについて説明する。第８図は、共通中心点型レイアウトスキームを示す図である。第９図は第８図の等価回路を示す図である。Ｍ１，Ｍ２はマッチングがとられるべきＭＯＳ電界効果型トランジスタである。トランジスタＭ１はサブトランジスタＭＳ１１及びＭＳ２１に分割され、同様にトランジスタＭ２はサブトランジスタＭＳ２１及びＭＳ２２に分割されている。
第８図に示すようこれらのサブトランジスタは共通の中心点Ｐを有するため、共通中心点型レイアウトスキームと呼ばれている。また、第９図に示すように、サブトランジスタＭＳ１１及びＭＳ２１のゲート、ドレイン及びソースは共通に接続されてトランジスタＭ１を構成し、同様に、サブトランジスタＭＳ２１及びＭ２Ｓ２のゲート、ドレイン及びソースは共通に接続されてトランジスタＭ２を構成している。
ところで、以下に掲げるトランジスタのマッチングに関する文献及びプロセスに依存したレイアウト構造を参照すると、様々なレイアウトのトランジスタがモデル化されている。
エミ・ジェイ・エム ペルグロム，エー・シー・ジェイ ドウインマイジェル及びエー・ピー・ジー ウェルバース「ＭＯＳトランジスタマッチング特性」アイ・イー・イー・イー ジェイ・エス・エス・シー ＳＣ−２４巻、１４３３−１４３９頁、１９８９年
（Ｍ．Ｊ．Ｍ．Ｐｅｌｇｒｏｍ，Ａ．Ｃ．Ｊ．Ｄｕｉｎｍａｉｊｅｒ ａｎｄ Ａ．Ｐ．Ｇ．Ｗｅｌｂｅｒｓ，”Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ”ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．ｓｃ−２４，ＰＰ．１４３３−１４３９，１９８９．
そのようなデバイスの等価的なしきい値電圧は同文献によれば次式で与えられる。
ここで、Ａｃｔｉｖｅ Ａｒｅａとはサブトランジスタの活性化領域、つまり電流が流れるチャネル領域を意味している。ＶＴ（ｘ，ｙ）はｘ，ｙ座標に依存した局所的なしきい値電圧であり、これを活性化領域に亘って面積分してその平均値を求めている。
また、しきい値電圧はプロセス上の理由からウエハーの面内で場所によって変化しており、このしきい値電圧の変化を、第８図中に示す原点Ｏからの勾配振幅（ｇｒａｄｉｅｎｔ ａｍｐｌｉｔｕｄｅ）α及び勾配方位角（ｇｒａｄｉｅｎｔ ｄｉｒｅｃｔｉｏｎ）θを導入することでモデル化することができる。
そこで、このようなしきい値電圧モデルを上記のサブトランジスタＭＳ１１，ＭＳ１２，ＭＳ２１，ＭＳ２２に適用してそれぞれに対応するしきい値ＶＴ１１，ＶＴ１２，ＶＴ２１，ＶＴ２２を求めることができる。
まず、サブトランジスタＭＳ１１のしきい値ＶＴ１１については次式で与えられる。
同様にして、サブトランジスタＭＳ１２のしきい値ＶＴ１２については次式で与えられる。
同様にして、サブトランジスタＭＳ２１のしきい値ＶＴ２１については次式で与えられる。
同様にして、サブトランジスタＭＳ２２のしきい値ＶＴ２２については次式で与えられる。
上述の数式において、ｄ１は隣接するサブトランジスタのドレイン（ソース）間の距離、ｄ２は隣接するサブトランジスタ間のゲート間の距離、ＷＳはサブトランジスタのゲート幅、ＬＳはサブトランジスタのゲート長である。
次に、第１０図は、４セグメント型レイアウトスキームを示す図である。第１１図は第１０図の等価回路を示す図である。Ｍ１，Ｍ２はマッチングがとられるべきＭＯＳ電界効果型トランジスタである。トランジスタＭ１はサブトランジスタＭＳ１１，ＭＳ１２，ＭＳ１３及びＭＳ１４に分割され、これらのサブトランジスタは４つのセグメントに配置されている。
同様に、トランジスタＭ２はサブトランジスタＭＳ２１，ＭＳ２２，ＭＳ２３及びＭＳ２４に分割され、これらのサブトランジスタは４つのセグメントに配置されている。
この４セグメントレイアウトスキームについても第１０図中に示すように、原点Ｏ、勾配振幅α及び勾配方位角θが定義され、しきい値のモデリング結果を記述する以下の式が得られる。すなわち、以下の式においてサブトランジスタＭＳ１１のしきい値をＶＴ１１、サブトランジスタＭＳ１２のしきい値をＶＴ１２、サブトランジスタＭＳ１３のしきい値をＶＴ１３、サブトランジスタＭＳ１４のしきい値をＶＴ１４、サブトランジスタＭＳ２１のしきい値をＶＴ２１、サブトランジスタＭＳ２２のしきい値をＶＴ２２、サブトランジスタＭＳ２３のしきい値をＶＴ２３、サブトランジスタＭＳ２４のしきい値をＶＴ２４とする。
上述の数式において、ｄ１は隣接するサブトランジスタのドレイン（ソース）間の距離、ＷＳはサブトランジスタのゲート幅、ＬＳはサブトランジスタのゲート長である。
カレントミラー回路１０を構成するための最も基本的なレイアウトスキームは、横型レイアウトスキーム（Ｌａｔｅｒａｌ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）である。これよりも優れた選択肢は、共通中心点型レイアウトスキーム（Ｃｏｍｍｏｎ−Ｃｅｎｔｒｏｉｄ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）である。これらのレイアウトスキーム及び４セグメント型レイアウトスキーム（Ｆｏｕｒ−Ｓｅｇｍｅｎｔ Ｌａｙｏｕｔ Ｓｃｈｅｍｅ）と呼ばれるスキームは以下に掲げる文献に記載されている。
マオーフェング ラン，アニルクマル タミネディ及びランダール ガイア「マッチング特性向上のためのカレントミラーレイアウト戦略」アナログ イン テグレーテッド サーキッツ アンド シグナル プロセッシング 第２８巻、９−２６頁、２００１年７月
（Ｍａｏ−Ｆｅｎｇ Ｌａｎ，Ａｎｉｋｕｍａｒ Ｔａｍｍｉｎｅｅｄｉ ａｎｄ Ｒａｎｄａｌｌ Ｇｅｉｇｅｒ，”Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒ Ｌａｙｏｕｔ Ｓｔｒａｔｅｇｉｅｓ ｆｏｒ Ｅｎｈａｎｃｅｄ Ｍａｔｃｈｉｎｇ Ｐｅｒｆｏｒｍａｎｃｅ”，Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｉｇａｎｌ Ｐｒｏｃｅｓｓｉｎｇ，Ｖｏｌ２８，ＰＰ．９−２６，Ｊｕｌｙ ２００１）
以下、これらの従来のレイアウトスキームについて説明する。第８図は、共通中心点型レイアウトスキームを示す図である。第９図は第８図の等価回路を示す図である。Ｍ１，Ｍ２はマッチングがとられるべきＭＯＳ電界効果型トランジスタである。トランジスタＭ１はサブトランジスタＭＳ１１及びＭＳ２１に分割され、同様にトランジスタＭ２はサブトランジスタＭＳ２１及びＭＳ２２に分割されている。
第８図に示すようこれらのサブトランジスタは共通の中心点Ｐを有するため、共通中心点型レイアウトスキームと呼ばれている。また、第９図に示すように、サブトランジスタＭＳ１１及びＭＳ２１のゲート、ドレイン及びソースは共通に接続されてトランジスタＭ１を構成し、同様に、サブトランジスタＭＳ２１及びＭ２Ｓ２のゲート、ドレイン及びソースは共通に接続されてトランジスタＭ２を構成している。
ところで、以下に掲げるトランジスタのマッチングに関する文献及びプロセスに依存したレイアウト構造を参照すると、様々なレイアウトのトランジスタがモデル化されている。
エミ・ジェイ・エム ペルグロム，エー・シー・ジェイ ドウインマイジェル及びエー・ピー・ジー ウェルバース「ＭＯＳトランジスタマッチング特性」アイ・イー・イー・イー ジェイ・エス・エス・シー ＳＣ−２４巻、１４３３−１４３９頁、１９８９年
（Ｍ．Ｊ．Ｍ．Ｐｅｌｇｒｏｍ，Ａ．Ｃ．Ｊ．Ｄｕｉｎｍａｉｊｅｒ ａｎｄ Ａ．Ｐ．Ｇ．Ｗｅｌｂｅｒｓ，”Ｍａｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ ＭＯＳ ｔｒａｎｓｉｓｔｏｒｓ”ＩＥＥＥ ＪＳＳＣ，Ｖｏｌ．ｓｃ−２４，ＰＰ．１４３３−１４３９，１９８９．
そのようなデバイスの等価的なしきい値電圧は同文献によれば次式で与えられる。
また、しきい値電圧はプロセス上の理由からウエハーの面内で場所によって変化しており、このしきい値電圧の変化を、第８図中に示す原点Ｏからの勾配振幅（ｇｒａｄｉｅｎｔ ａｍｐｌｉｔｕｄｅ）α及び勾配方位角（ｇｒａｄｉｅｎｔ ｄｉｒｅｃｔｉｏｎ）θを導入することでモデル化することができる。
そこで、このようなしきい値電圧モデルを上記のサブトランジスタＭＳ１１，ＭＳ１２，ＭＳ２１，ＭＳ２２に適用してそれぞれに対応するしきい値ＶＴ１１，ＶＴ１２，ＶＴ２１，ＶＴ２２を求めることができる。
まず、サブトランジスタＭＳ１１のしきい値ＶＴ１１については次式で与えられる。
次に、第１０図は、４セグメント型レイアウトスキームを示す図である。第１１図は第１０図の等価回路を示す図である。Ｍ１，Ｍ２はマッチングがとられるべきＭＯＳ電界効果型トランジスタである。トランジスタＭ１はサブトランジスタＭＳ１１，ＭＳ１２，ＭＳ１３及びＭＳ１４に分割され、これらのサブトランジスタは４つのセグメントに配置されている。
同様に、トランジスタＭ２はサブトランジスタＭＳ２１，ＭＳ２２，ＭＳ２３及びＭＳ２４に分割され、これらのサブトランジスタは４つのセグメントに配置されている。
この４セグメントレイアウトスキームについても第１０図中に示すように、原点Ｏ、勾配振幅α及び勾配方位角θが定義され、しきい値のモデリング結果を記述する以下の式が得られる。すなわち、以下の式においてサブトランジスタＭＳ１１のしきい値をＶＴ１１、サブトランジスタＭＳ１２のしきい値をＶＴ１２、サブトランジスタＭＳ１３のしきい値をＶＴ１３、サブトランジスタＭＳ１４のしきい値をＶＴ１４、サブトランジスタＭＳ２１のしきい値をＶＴ２１、サブトランジスタＭＳ２２のしきい値をＶＴ２２、サブトランジスタＭＳ２３のしきい値をＶＴ２３、サブトランジスタＭＳ２４のしきい値をＶＴ２４とする。
上述した４セグメント型レイアウトスキームは、中心点型レイアウトスキームに比して優れたマッチング特性を発揮することができる。しかしながら、４セグメント型レイアウトスキームは大きなパターン面積を必要とするという欠点があった。
そこで、本発明の回路レイアウト構造は、精密なマッチングが要求される一対のトランジスタ第１図に示すように、４行４列のマトリクスに配置されたサブトランジスタに分割し、それぞれ４つのサブトランジスタから成る４つのセルを構成し、各セルに属するサブトランジスタが共通の中心点を有するようにしたレイアウト構造である。
これにより、一対のトランジスタのマッチングは４セグメント型レイアウトスキームのそれと同程度に優れ、しかもパターン面積が小さいレイアウト構造を実現することができる。
そこで、本発明の回路レイアウト構造は、精密なマッチングが要求される一対のトランジスタ第１図に示すように、４行４列のマトリクスに配置されたサブトランジスタに分割し、それぞれ４つのサブトランジスタから成る４つのセルを構成し、各セルに属するサブトランジスタが共通の中心点を有するようにしたレイアウト構造である。
これにより、一対のトランジスタのマッチングは４セグメント型レイアウトスキームのそれと同程度に優れ、しかもパターン面積が小さいレイアウト構造を実現することができる。
第１図は本発明の実施形態に係るマルチプル共通中心点型のレイアウト構造を示す平面図であり、第２図は本発明の実施形態に係るマルチプル共通中心点型のレイアウト構造の等価回路図であり、第３図は本発明の実施形態に係るマルチプル共通中心点型のレイアウト構造の概念図であり、第４図は各種のレイアウトのシミュレーションに用いた回路の回路図であり、第５図はＨＳＰＩＣＥを用いたシミュレーションの結果を示す図であり、第６図はＨＳＰＩＣＥを用いたシミュレーションの結果を示す図であり、第７図は差動ゲイン段を示す回路図であり、第８図は共通中心点型レイアウトスキームを示す平面図であり、第９図は共通中心点型レイアウトスキームの等価回路図であり、第１０図は４セグメント型レイアウトスキームを示す平面図であり、第１１図は４セグメント型レイアウトスキームの等価回路図である。
次に本発明の実施形態について図面を参照しながら詳細に説明する。第１図はマルチプル共通中心点型のレイアウト構造（Ｍｕｌｔｉｐｌｅ−Ｃｏｍｍｏｎ−Ｃｅｎｔｒｏｉｄ ｌａｙｏｕｔ ｃｏｎｆｉｇｕｒａｔｉｏｎ）を示す図であり、第２図は第１図の等価回路を示す図である。Ｍ１，Ｍ２はマッチングがとられるべきＭＯＳ電界効果型トランジスタである。メイントランジスタである第１のトランジスタＭ１は８個のサブトランジスタＭＳ１１，ＭＳ１２，ＭＳ１３，ＭＳ１４，ＭＳ１５，ＭＳ１６，ＭＳ１７，ＭＳ１８に分割されている。これらのサブトランジスタはゲート、ドレイン及びソースは共通に接続され、第１のトランジスタＭ１を形成している。
また、同様に、メイントランジスタである第２のトランジスタＭ２も８個のサブトランジスタＭＳ２１，ＭＳ２２，ＭＳ２３，ＭＳ２４，ＭＳ２５，ＭＳ２６，ＭＳ２７，ＭＳ２８に分割されている。そして、これらのサブトランジスタはゲート、ドレイン及びソースは共通に接続され、第２のトランジスタＭ２を形成している。
第１のトランジスタＭ１と第２のトランジスタＭ２とで差動アンプの差動入力ペアトランジスタを構成することができる。また、第１のトランジスタＭ１と第２のトランジスタＭ２とでカレントミラーを構成する場合には、それぞれのサブトランジスタのゲート同士を共通に接続すれば良い。
第１及び第２のトランジスタＭ１，Ｍ２を構成している上記の１６個のサブトランジスタは、全体として見ると４行４列のマトリクスに配置されている。このマトリクスは４つのセルから構成されている。第１のセルＣ１は、サブトランジスタＭＳ１１，ＭＳ１２、サブトランジスタＭＳ２１，ＭＳ２２によって構成されている。
第２のセルＣ２は、サブトランジスタＭＳ１３，ＭＳ１４、サブトランジスタＭＳ２３，ＭＳ２４によって構成されている。第３のセルＣ３は、サブトランジスタＭＳ１５，ＭＳ１６、サブトランジスタＭＳ２５，ＭＳ２６によって構成されている。第４のセルＣ４は、サブトランジスタＭＳ１７，ＭＳ１８、サブトランジスタＭＳ２７，ＭＳ２８によって構成されている。
第１のセルＣ１について詳細に説明すると、第１行第１列にサブトランジスタＭＳ２１、第２行第２列にサブトランジスタＭＳ２２が配置され、第１行第２列にサブトランジスタＭＳ１１、第２行第１列にサブトランジスタＭＳ１２が配置されおり、これらのサブトランジスタは共通の中心点Ｐ１を有している。
これらのサブトランジスタは列方向にソースドレインが平行に配置され、行方向にゲートが平行に配置されている。そして、第２のセルＣ２，第３のセルＣ３、第４のセルＣ４は第１のセルＣ１を基に対称配置により構成されている。これらの第２のセルＣ２，第３のセルＣ３、第４のセルＣ４はそれぞれの共通の中心点Ｐ２，Ｐ３，Ｐ４を有している。
第３図はその対称配置の概念をわかりやすく説明したレイアウト図である。図において、第１のトランジスタＭ１を構成するサブトランジスタに「１」の符号を付し、第２のトランジスタＭ２を構成するサブトランジスタに「２」の符号を付している。この図からわかるように、第２のセルＣ２は第１のセルＣ１を対称線ＭＲ１に対して線対称（ミラー対称）に配置することで得られる。また、第３のセルＣ３は第１のセルＣ１を対称線ＭＲ２に対して線対称に配置することで得られる。第４のセルＣ４は第２のセルＣ２を対称線ＭＲ２に対して線対称に配置することで得られる。
こうして、第１のトランジスタＭ１及び第２のトランジスタＭ２の回路レイアウト構造が得られる。これを１つのマクロセルＭＣ１とすると、このマクロセルＭＣ１を基に、対称線ＭＲ３に対して線対称なマクロセルＭＣ２が得られる。そして、更にマクロセルＭＣ１，ＭＣ２を基に、対称線ＭＲ４に対して線対称なマクロセルＭＣ３，ＭＣ４を得ることができる。
更に、マクロセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を対称線ＭＲ５に対して線対称に配置して不図示のマクロセルを構成することができる。このような対称配置を繰り返すことによりマクロセルを無限に増やすことができる。
次に、前述したしきい値電圧モデルを上記の１６個のサブトランジスタに適用すると、各サブトランジスタのしきい値は以下の式で与えられる。第１図において、原点Ｏ、勾配振幅α及び勾配方位角θが定義されている。
上述した数式において、ｄ１は隣接するサブトランジスタのドレイン（ソース）間の距離、ｄ２，ｄ３は隣接するサブトランジスタ間のゲート間の距離、ＷＳはサブトランジスタのゲート幅、ＬＳはサブトランジスタのゲート長である。
次に、ＨＳＰＩＣＥを用いたシミュレーションについて説明する。このシミュレーションの目的は、勾配方位角θの変化に対して、各種のトランジスタ−マッチング・レイアウトがどのような特性を示すかをチェックすることである。すべてのシミュレーションに共通なパラメータは、ｄ１＝ｄ２＝ｄ３
４μｍ，ａ＝０．５ｍＶ／μｍ，ＶＴ＝０．７Ｖである。
第４図はシミュレーションに用いた回路の回路図を示す。メイントランジスタである第１のトランジスタＭ１はＮ個のサブトランジスタＭＳ１１〜ＭＳ１Ｎから構成され、これらのゲートに共通にバイアス電圧ＶＢが印加されている。また、サブトランジスタＭＳ１１〜ＭＳ１Ｎの共通のドレインＤ１は抵抗Ｒを通して高い電源Ｖｄｄが印加されている。またサブトランジスタＭＳ１１〜ＭＳ１Ｎの共通のソースＳ１は低い電源Ｖｓｓが印加されている。
また、メイントランジスタである第２のトランジスタＭ２はＮ個のサブトランジスタＭＳ２１〜ＭＳ２Ｎから構成され、これらのゲートに共通にバイアス電圧ＶＢが印加されている。また、サブトランジスタＭＳ２１〜ＭＳ２Ｎの共通のドレインＤ２は抵抗Ｒを通して高い電源Ｖｄｄが印加されている。またサブトランジスタＭＳ２１〜ＭＳ２Ｎの共通のソースＳ２は低い電源Ｖｓｓが印加されている。
ここで、すべてのシミュレーションの実行に対して、百分率ミスマッチ（Ｐｅｒｃｅｎｔａｇｅ Ｍｉｓｍａｔｃｈ）を次式によって定義する。
ここで、ＩＭ１は第１のトランジスタＭ１を流れる電流、ＩＭ２は第２のトランジスタＭ２を流れる電流である。異なるトランジスターマッチング・レイアウトの特性を比較するために２セットのシミュレーションを行った。第１セットでは、サブトランジスタのサイズが全てのレイアウトスキームについて、ＷＳ＝１０μｍ、ＬＳ＝１０μｍに設定されている。
すると、各種のレイアウトスキームの幅Ｗ及び長さＬは以下の通りである。
共通中心型レイアウト： Ｗ＝２０μｍ Ｌ＝１０μｍ
４セグメント型レイアウト： Ｗ＝４０μｍ Ｌ＝１０μｍ
マルチプル共通中心点型レイアウト： Ｗ＝８０μｍ Ｌ＝１０μｍ
第５図はこの第１セットのシミュレーション結果を示す図である。横軸は勾配方位角θ、縦軸は百分率ミスマッチ（％）を示している。この結果から明らかなように、本発明のマルチプル共通中心点型レイアウトは共通中心点型レイアウトに匹敵するマッチング特性の改善を示している。すなわち、マルチプル共通中心点型レイアウトの百分率ミスマッチ（％）は、共通中心点型レイアウトのそれより３桁も小さい。
第２セットのシミュレーションは、第１のトランジスタＭ１及び第２のトランジスタＭ２のサイズが、すべてのレイアウトスキームについて等しいという条件の下に実行された。すなわち、第１のトランジスタＭ１及び第２のトランジスタＭ２の幅Ｗは８０μｍ、長さＷを１０μｍとした。すると、各種のレイアウトスキームのサブトランジスタの大きさは以下の通りになる。
共通中心型レイアウト： ＷＳ＝４０μｍ ＬＳ＝１０μｍ
４セグメント型レイアウト： ＷＳ＝２０μｍ ＬＳ＝１０μｍ
マルチプル共通中心点型レイアウト： ＷＳ＝１０μｍ ＬＳ＝１０μｍ
第６図は第２セットのシミュレーション結果を示す図である。横軸は勾配方位角θ、縦軸は百分率ミスマッチ（％）を示している。この結果から明らかなように、本発明のマルチプル共通中心点型レイアウトの百分率ミスマッチ（％）は他のレイアウトのいずれに比較しても改善されている。
また、本発明のマルチプル共通中心点型レイアウトは、４セグメント型レイアウトに比してレイアウト領域が少ないという特徴を有している。このマルチプル共通中心点型レイアウトによるマッチング改善効果は、共通中心点型レイアウトに比べて少しだけレイアウト領域を余分に必要とするだけで得ることができる。
次ページの表は、３つの異なるレイアウトスキームの面積を計算する式と、与えられた１セットのパラメータに対して計算された面積を示している。メイントランジスタである第１のトランジスタＭ１及び第２のトランジスタＭ２の大きさは、すべてのレイアウトスキームに対して、幅Ｗは８０μｍ、長さＷは１０μｍであり、ｄ１＝ｄ２＝ｄ３＝４μｍである。
共通中心点型レイアウトでは、それぞれのメイントランジスタが２つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは４０μｍ、長さＬＳは１０μｍである。４セグメント型レイアウトでは、それぞれのメイントランジスタが４つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは２０μｍ、長さＬＳは１０μｍである。
本発明のマルチプル共通中心点型レイアウトではそれぞれのメイントランジスタが８つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは１０μｍ、長さＬＳは１０μｍである。
上述したように、本発明のマルチプル共通中心点型レイアウトによれば、４セグメント型レイアウトに匹敵するマッチング特性が得られ、しかもレイアウト領域を少なくできるという効果を有する。
特に、本発明のレイアウトをオペアンプの差動トランジスタペアやカレントミラーを構成するトランジスタペアに適用することにより、低オフセットのオペアンプを実現することができる。
Ｍ１ 第１のトランジスタ
Ｍ２ 第２のトランジスタ
ＭＳ１１〜ＭＳ２８ サブトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ 共通の中心点
Ｃ１ 第１のセル
Ｃ２ 第２のセル
Ｃ３ 第３のセル
Ｃ４ 第４のセル
ＭＣ１ マクロセル
また、同様に、メイントランジスタである第２のトランジスタＭ２も８個のサブトランジスタＭＳ２１，ＭＳ２２，ＭＳ２３，ＭＳ２４，ＭＳ２５，ＭＳ２６，ＭＳ２７，ＭＳ２８に分割されている。そして、これらのサブトランジスタはゲート、ドレイン及びソースは共通に接続され、第２のトランジスタＭ２を形成している。
第１のトランジスタＭ１と第２のトランジスタＭ２とで差動アンプの差動入力ペアトランジスタを構成することができる。また、第１のトランジスタＭ１と第２のトランジスタＭ２とでカレントミラーを構成する場合には、それぞれのサブトランジスタのゲート同士を共通に接続すれば良い。
第１及び第２のトランジスタＭ１，Ｍ２を構成している上記の１６個のサブトランジスタは、全体として見ると４行４列のマトリクスに配置されている。このマトリクスは４つのセルから構成されている。第１のセルＣ１は、サブトランジスタＭＳ１１，ＭＳ１２、サブトランジスタＭＳ２１，ＭＳ２２によって構成されている。
第２のセルＣ２は、サブトランジスタＭＳ１３，ＭＳ１４、サブトランジスタＭＳ２３，ＭＳ２４によって構成されている。第３のセルＣ３は、サブトランジスタＭＳ１５，ＭＳ１６、サブトランジスタＭＳ２５，ＭＳ２６によって構成されている。第４のセルＣ４は、サブトランジスタＭＳ１７，ＭＳ１８、サブトランジスタＭＳ２７，ＭＳ２８によって構成されている。
第１のセルＣ１について詳細に説明すると、第１行第１列にサブトランジスタＭＳ２１、第２行第２列にサブトランジスタＭＳ２２が配置され、第１行第２列にサブトランジスタＭＳ１１、第２行第１列にサブトランジスタＭＳ１２が配置されおり、これらのサブトランジスタは共通の中心点Ｐ１を有している。
これらのサブトランジスタは列方向にソースドレインが平行に配置され、行方向にゲートが平行に配置されている。そして、第２のセルＣ２，第３のセルＣ３、第４のセルＣ４は第１のセルＣ１を基に対称配置により構成されている。これらの第２のセルＣ２，第３のセルＣ３、第４のセルＣ４はそれぞれの共通の中心点Ｐ２，Ｐ３，Ｐ４を有している。
第３図はその対称配置の概念をわかりやすく説明したレイアウト図である。図において、第１のトランジスタＭ１を構成するサブトランジスタに「１」の符号を付し、第２のトランジスタＭ２を構成するサブトランジスタに「２」の符号を付している。この図からわかるように、第２のセルＣ２は第１のセルＣ１を対称線ＭＲ１に対して線対称（ミラー対称）に配置することで得られる。また、第３のセルＣ３は第１のセルＣ１を対称線ＭＲ２に対して線対称に配置することで得られる。第４のセルＣ４は第２のセルＣ２を対称線ＭＲ２に対して線対称に配置することで得られる。
こうして、第１のトランジスタＭ１及び第２のトランジスタＭ２の回路レイアウト構造が得られる。これを１つのマクロセルＭＣ１とすると、このマクロセルＭＣ１を基に、対称線ＭＲ３に対して線対称なマクロセルＭＣ２が得られる。そして、更にマクロセルＭＣ１，ＭＣ２を基に、対称線ＭＲ４に対して線対称なマクロセルＭＣ３，ＭＣ４を得ることができる。
更に、マクロセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４を対称線ＭＲ５に対して線対称に配置して不図示のマクロセルを構成することができる。このような対称配置を繰り返すことによりマクロセルを無限に増やすことができる。
次に、前述したしきい値電圧モデルを上記の１６個のサブトランジスタに適用すると、各サブトランジスタのしきい値は以下の式で与えられる。第１図において、原点Ｏ、勾配振幅α及び勾配方位角θが定義されている。
次に、ＨＳＰＩＣＥを用いたシミュレーションについて説明する。このシミュレーションの目的は、勾配方位角θの変化に対して、各種のトランジスタ−マッチング・レイアウトがどのような特性を示すかをチェックすることである。すべてのシミュレーションに共通なパラメータは、ｄ１＝ｄ２＝ｄ３
４μｍ，ａ＝０．５ｍＶ／μｍ，ＶＴ＝０．７Ｖである。
第４図はシミュレーションに用いた回路の回路図を示す。メイントランジスタである第１のトランジスタＭ１はＮ個のサブトランジスタＭＳ１１〜ＭＳ１Ｎから構成され、これらのゲートに共通にバイアス電圧ＶＢが印加されている。また、サブトランジスタＭＳ１１〜ＭＳ１Ｎの共通のドレインＤ１は抵抗Ｒを通して高い電源Ｖｄｄが印加されている。またサブトランジスタＭＳ１１〜ＭＳ１Ｎの共通のソースＳ１は低い電源Ｖｓｓが印加されている。
また、メイントランジスタである第２のトランジスタＭ２はＮ個のサブトランジスタＭＳ２１〜ＭＳ２Ｎから構成され、これらのゲートに共通にバイアス電圧ＶＢが印加されている。また、サブトランジスタＭＳ２１〜ＭＳ２Ｎの共通のドレインＤ２は抵抗Ｒを通して高い電源Ｖｄｄが印加されている。またサブトランジスタＭＳ２１〜ＭＳ２Ｎの共通のソースＳ２は低い電源Ｖｓｓが印加されている。
ここで、すべてのシミュレーションの実行に対して、百分率ミスマッチ（Ｐｅｒｃｅｎｔａｇｅ Ｍｉｓｍａｔｃｈ）を次式によって定義する。
すると、各種のレイアウトスキームの幅Ｗ及び長さＬは以下の通りである。
共通中心型レイアウト： Ｗ＝２０μｍ Ｌ＝１０μｍ
４セグメント型レイアウト： Ｗ＝４０μｍ Ｌ＝１０μｍ
マルチプル共通中心点型レイアウト： Ｗ＝８０μｍ Ｌ＝１０μｍ
第５図はこの第１セットのシミュレーション結果を示す図である。横軸は勾配方位角θ、縦軸は百分率ミスマッチ（％）を示している。この結果から明らかなように、本発明のマルチプル共通中心点型レイアウトは共通中心点型レイアウトに匹敵するマッチング特性の改善を示している。すなわち、マルチプル共通中心点型レイアウトの百分率ミスマッチ（％）は、共通中心点型レイアウトのそれより３桁も小さい。
第２セットのシミュレーションは、第１のトランジスタＭ１及び第２のトランジスタＭ２のサイズが、すべてのレイアウトスキームについて等しいという条件の下に実行された。すなわち、第１のトランジスタＭ１及び第２のトランジスタＭ２の幅Ｗは８０μｍ、長さＷを１０μｍとした。すると、各種のレイアウトスキームのサブトランジスタの大きさは以下の通りになる。
共通中心型レイアウト： ＷＳ＝４０μｍ ＬＳ＝１０μｍ
４セグメント型レイアウト： ＷＳ＝２０μｍ ＬＳ＝１０μｍ
マルチプル共通中心点型レイアウト： ＷＳ＝１０μｍ ＬＳ＝１０μｍ
第６図は第２セットのシミュレーション結果を示す図である。横軸は勾配方位角θ、縦軸は百分率ミスマッチ（％）を示している。この結果から明らかなように、本発明のマルチプル共通中心点型レイアウトの百分率ミスマッチ（％）は他のレイアウトのいずれに比較しても改善されている。
また、本発明のマルチプル共通中心点型レイアウトは、４セグメント型レイアウトに比してレイアウト領域が少ないという特徴を有している。このマルチプル共通中心点型レイアウトによるマッチング改善効果は、共通中心点型レイアウトに比べて少しだけレイアウト領域を余分に必要とするだけで得ることができる。
次ページの表は、３つの異なるレイアウトスキームの面積を計算する式と、与えられた１セットのパラメータに対して計算された面積を示している。メイントランジスタである第１のトランジスタＭ１及び第２のトランジスタＭ２の大きさは、すべてのレイアウトスキームに対して、幅Ｗは８０μｍ、長さＷは１０μｍであり、ｄ１＝ｄ２＝ｄ３＝４μｍである。
共通中心点型レイアウトでは、それぞれのメイントランジスタが２つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは４０μｍ、長さＬＳは１０μｍである。４セグメント型レイアウトでは、それぞれのメイントランジスタが４つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは２０μｍ、長さＬＳは１０μｍである。
本発明のマルチプル共通中心点型レイアウトではそれぞれのメイントランジスタが８つのサブトランジスタに分割され、それぞれのサブトランジスタの幅ＷＳは１０μｍ、長さＬＳは１０μｍである。
特に、本発明のレイアウトをオペアンプの差動トランジスタペアやカレントミラーを構成するトランジスタペアに適用することにより、低オフセットのオペアンプを実現することができる。
Ｍ１ 第１のトランジスタ
Ｍ２ 第２のトランジスタ
ＭＳ１１〜ＭＳ２８ サブトランジスタ
Ｐ１，Ｐ２，Ｐ３，Ｐ４ 共通の中心点
Ｃ１ 第１のセル
Ｃ２ 第２のセル
Ｃ３ 第３のセル
Ｃ４ 第４のセル
ＭＣ１ マクロセル
Claims (7)
- 第１及び第２のトランジスタが、４つのサブトランジスタを含む第１のセル、第２のセル、第３のセル及び第４のセルから構成され、全体として４行４列のマトリックスに配置された１６個のサブトランジスタから成る回路レイアウト構造であって、
前記第１のセルは、第１行第１列及び第２行第２列に前記第２のトランジスタを構成するサブトランジスタがそれぞれ配置され、第１行第２列及び第２行第１列に前記第１のトランジスタを構成するサブトランジスタがそれぞれ配置され、かつこれらのサブトランジスタは共通の中心点に対して対称に配置されて成り、
前記第２のセルは、前記第１のセルに対して線対称に配置されて成り、
前記第３のセル及び前記第４のセルは、前記第１のセル及び前記第２のセルに対して線対称に配置されて成ることを特徴とする回路レイアウト構造。 - 前記第１のトランジスタを構成する各サブトランジスタのゲートと前記第２のトランジスタを構成する各サブトランジスタのゲートが共通接続され、前記第１及び第２のトランジスタがカレントミラー回路を構成することを特徴とする請求項１に記載の回路レイアウト構造。
- 前記第１のトランジスタを構成する各サブトランジスタのゲートが共通に接続されて前記第１のトランジスタのゲートを構成し、前記第２のトランジスタを構成する各サブトランジスタのゲートが共通接続されて前記第２のトランジスタのゲートを構成することを特徴とする請求項１に記載の回路レイアウト構造。
- 前記第１及び第２のトランジスタが差動アンプの差動入力ペアトランジスタを構成することを特徴とする請求項３に記載の回路レイアウト構造。
- 前記第１のトランジスタを構成する各サブトランジスタのソースが共通接続され、かつ前記第１のトランジスタを構成する各サブトランジスタのドレインが共通接続されたことを特徴とする請求項１、２、３、４のいずれかに記載の回路レイアウト構造。
- 前記第２のトランジスタを構成する各サブトランジスタのソースが共通接続され、かつ前記第２のトランジスタを構成する各サブトランジスタのドレインが共通接続されたことを特徴とする請求項５に記載の回路レイアウト構造。
- 前記第１のセル、第２のセル、第３のセル及び第４のセルから成る回路が、線対称となるように複数配置されていることを特徴とする請求項１、２、３、４のいずれかに記載の回路レイアウト構造。
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