JPH08274259A - 演算増幅器回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体ウエハ上に形成された複数の演算増幅
器の各入力オフセット電圧を互いに相殺し、出力が入力
オフセット電圧の影響を受けないようにする。 【構成】 演算増幅器１，２，３を有し、半導体ウエハ
上に形成される演算増幅器回路において、差動入力対１
１，２１を平行に配置し、差動入力対１１を構成するト
ランジスタＭ１１，Ｍ１２間の距離と差動入力対２１を
構成するトランジスタＭ２１，Ｍ２２間の距離とを略等
しくし、トランジスタＭ１１，Ｍ２１を配置する方向
と、トランジスタＭ１２，Ｍ２２を配置する方向とを略
等しくする。同様に、負荷対２１，２２も配置すること
で、差動入力対１１，２１の閾値電圧差を等しくし、か
つ負荷対１２，２２の閾値電圧差を等しくする。これに
より、半導体ウエハ上における不純物濃度や酸化膜厚の
ばらつきに関係なく、演算増幅器１および２の入力オフ
セット電圧を同じ値に設定して互いに相殺させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の演算増幅器によ
って各種の演算を行う演算増幅器回路に関し、回路全体
を半導体基板上に形成するものである。

【０００２】

【従来の技術】図８は複数の演算増幅器によって信号処
理を行う演算増幅器回路の一例を示す回路図である。図
８の差動増幅回路は、微小信号を高精度に増幅する差動
増幅回路または減算回路として動作するものであり、図
示のように演算増幅器１〜３と抵抗Ｒ１〜Ｒ４とで構成
される。差動増幅に直接関与するのは演算増幅器３と抵
抗Ｒ１，Ｒ２であり、演算増幅器１，２は前段（不図
示）のインピーダンスの影響を除去するための入力バッ
ファとして作用する。

【０００３】以下、図８の差動増幅回路の動作を説明す
る。図８の演算増幅器１の(+)端子に入力される電圧値
をＶin1、演算増幅器２の(+)端子に入力される電圧値を
Ｖin2とすると、演算増幅器３の出力Ｖoutは(1)式で表
される。

【数１】 (1)式において、Ｒ１＝Ｒ２かつＲ３＝Ｒ４の関係が成
り立つ場合には、(1)式は(2)式のように変形され、差動
増幅回路として動作する。

【数２】

【０００４】一方、(1)式において、Ｒ１＝Ｒ２＝Ｒ３
＝Ｒ４の関係が成り立つ場合には、(1)式は(3)式のよう
に変形され、減算回路として動作する。

【数３】Ｖout＝Ｖin2−Ｖin1 …（３）

【０００５】図８の差動増幅回路を半導体ウエハ上に形
成すると、差動増幅回路の出力Ｖoutは演算増幅器１，
２の入力オフセット電圧の影響を受けて変化する。この
入力オフセット電圧は一定の値ではなく、半導体ウエハ
上に形成される演算増幅器ごとにそれぞれ異なった値と
なる。図８の演算増幅器１，２の入力オフセット電圧を
それぞれＶos1，Ｖos2とすると、(3)式は(4)式のように
変形される。

【数４】 Ｖout＝（Ｖin2＋Ｖos2）−（Ｖin1＋Ｖos1） …（４）

【０００６】(4)式に示すように、入力オフセット電圧
Ｖos1，Ｖos2が変化すると、それに応じて差動増幅回路
の出力Ｖoutも変化する。すなわち、図８に示す差動増
幅回路の精度は入力オフセット電圧Ｖos1，Ｖos2のばら
つきの大きさによって定まる。言い換えれば、入力オフ
セット電圧Ｖos1，Ｖos2のばらつきのワーストケースに
よって差動増幅回路の精度が制限される。

【０００７】次に、入力オフセット電圧の発生原因につ
いて説明する。図９はＰチャネル型のＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタと呼ぶ）を用いて構成
した演算増幅器１，２の内部回路図である。演算増幅器
１，２は、図９に示すように、差動入力対を構成するＰ
ＭＯＳトランジスタＭ１，Ｍ２と、差動入力対の負荷対
を構成するＮＭＯＳトランジスタＭ３，Ｍ４と、定電流
源として動作するＰＭＯＳトランジスタＭ５〜Ｍ７と、
出力バッファとして動作するＮＭＯＳトランジスタＭ８
と、コンデンサＣ１と、抵抗Ｒ５とで構成される。入力
オフセット電圧は、特性にペア性が要求される差動入力
対Ｍ１，Ｍ２あるいは負荷対Ｍ３，Ｍ４のアンバランス
によって生じ、一般に(5)式で表される（Ｐ．Ｒ．グレ
イ：アナログ集積回路設計技術(下)参照）。

【数５】

【０００８】(5)式において、第１項は差動入力対Ｍ
１，Ｍ２の閾値電圧差を、第２項は負荷対Ｍ３，Ｍ４の
閾値電圧差を、第３項は製造誤差による影響分をそれぞ
れ示す。第１項および第２項の閾値電圧差は、半導体ウ
エハ上の不純物濃度や酸化膜厚のばらつき分布等によっ
て変化し、第３項の製造誤差による影響分はレジストパ
ターンニングやエッチングの際の製造誤差によって変化
する。

【０００９】図１０（ａ）はＰ型シリコン基板に注入さ
れる不純物濃度とＰ型シリコン基板上に形成されるトラ
ンジスタの閾値電圧との関係を示す図、図１０（ｂ）は
Ｐ型シリコン基板上に形成される酸化膜厚と閾値電圧と
の関係を示す図である（古川：半導体デバイス参照）。
図示のように、不純物濃度の変化に応じて、あるいは酸
化膜厚の変化に応じて、Ｐ型シリコン基板に形成される
トランジスタの閾値電圧が変化する。

【００１０】上述した演算増幅器回路の入力オフセット
電圧の変動はＭＯＳトランジスタに特有の問題ではな
く、図１１に示すように演算増幅器回路をバイポーラト
ランジスタで構成した場合にも問題になり、この場合に
はトランジスタのベース・エミッタ間電圧のばらつきに
よって入力オフセット電圧が変動する。

【００１１】図１２は図８の差動増幅回路の従来のパタ
ーン配置図である。図１２に示すように、演算増幅器１
内部の差動入力対１１を構成するトランジスタＭ１１，
Ｍ１２は領域２００に並べて配置され、隣接する領域２
１０に演算増幅器１内部の負荷対１２を構成するトラン
ジスタＭ１３，Ｍ１４が並べて配置される。同様に、演
算増幅器２内部の差動入力対２１と負荷対２２も互いに
隣接する領域２２０，２３０に配置される。このよう
に、図１２では、各トランジスタの入力オフセット電圧
の変動を考慮することなく単に各トランジスタを並べて
配置しているにすぎない。このため、半導体ウエハ上の
不純物濃度や酸化膜厚のばらつき等によって差動増幅回
路の出力Ｖoutが変化してしまう。

【００１２】図１３は入力オフセット電圧の低減を図っ
たパターン配置図である。図１３では、演算増幅器１内
部の差動入力対１１は領域３００に、演算増幅器１内部
の負荷対１２は領域３１０に配置される。また、差動入
力対１１を構成するトランジスタＭ１１，Ｍ１２はそれ
ぞれ２つの領域（３０１，３０２）、（３０３，３０
４）に分けて対角線上に配置される。同様に、負荷対１
１を構成するトランジスタＭ１３，Ｍ１４もそれぞれ２
つの領域（３０５，３０６）、（３０７，３０８）に分
けて対角線上に配置される。このように配置すること
で、差動入力対１１および負荷対１２のそれぞれについ
て、閾値電圧差を減らすことができる。

【００１３】

【発明が解決しようとする課題】しかしながら、図１３
のように配置しても、半導体ウエハ上の不純物濃度や酸
化膜厚分布のばらつきによる影響は依然として受けるた
め、入力オフセット電圧は減りはしてもゼロにはならな
い。したがって、演算増幅器１，２の入力オフセット電
圧は依然として変動し、それに応じて差動増幅回路の出
力も変動する。

【００１４】本発明の目的は、半導体ウエハ上に形成さ
れた複数の演算増幅器の各入力オフセット電圧を互いに
相殺することができる演算増幅器回路を提供することに
ある。

【００１５】

【課題を解決するための手段】実施例を示す図１に対応
づけて本発明を説明すると、本発明は、正入力側である
第１のトランジスタＭ１１および負入力側である第２の
トランジスタＭ１２から構成される差動入力対と、第１
のトランジスタＭ１１の負荷である第１の負荷Ｍ１３お
よび第２のトランジスタＭ１２の負荷である第２の負荷
Ｍ１４から構成される負荷対とを有する第１の演算増幅
器１と、正入力側である第３のトランジスタＭ２１およ
び負入力側である第４のトランジスタＭ２２から構成さ
れる差動入力対と、第３のトランジスタＭ２１の負荷で
ある第３の負荷Ｍ２３および第４のトランジスタＭ２２
の負荷である第４の負荷Ｍ２４から構成される負荷対と
を有する第２の演算増幅器２とを備え、第１および第２
の演算増幅器１，２の出力に基づいて演算処理を行う半
導体基板上に形成された演算増幅器回路に適用され、第
１および第２の演算増幅器１，２の各入力オフセット電
圧が互いに相殺されるように、半導体基板上の電気的特
性がリニアに変化すると近似できる程度の距離内に第１
〜第４のトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２
を配置するとともに、矩形領域の４つの頂点付近に第１
〜第４のトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２
をそれぞれ配置し、第１および第２のトランジスタＭ１
１，Ｍ１２の各形成領域を結ぶ方向と第３および第４の
トランジスタＭ２１，Ｍ２２の各形成領域を結ぶ方向と
を平行にし、かつ半導体基板上の電気的特性がリニアに
変化すると近似できる程度の距離内に第１〜第４の負荷
Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を配置するとともに、
矩形領域の４つの頂点付近に第１〜第４の負荷Ｍ１３，
Ｍ１４，Ｍ２３，Ｍ２４をそれぞれ配置し、第１および
第２の負荷Ｍ１３，Ｍ１４の各形成領域を結ぶ方向と第
３および第４の負荷Ｍ２３，Ｍ２４の各形成領域を結ぶ
方向とを平行にすることにより、上記目的は達成され
る。請求項２に記載の発明は、請求項１に記載の演算増
幅器回路において、第１および第２の演算増幅器１，２
の各出力の差分に応じた信号を出力する第３の演算増幅
器３を備え、第１〜第４のトランジスタＭ１１，Ｍ１
２，Ｍ２１，Ｍ２２を第１のトランジスタＭ１１を基準
として時計回りまたは反時計回り方向に第２、第４およ
び第３のトランジスタＭ１２，Ｍ２２，Ｍ２１の順に配
置し、かつ第１〜第４の負荷Ｍ１３，Ｍ１４，Ｍ２３，
Ｍ２４を第１の負荷Ｍ１３を基準として時計回りまたは
反時計回り方向に第２、第４および第３の負荷Ｍ１３，
Ｍ２４，２３の順に配置するものである。請求項３に記
載の発明は、請求項１に記載の演算増幅器回路におい
て、第１および第２の演算増幅器１，２を組とするｎ組
（ｎは１以上の整数）を並列に接続し、ｎ組の第１およ
び第２の演算増幅器１，２の各出力をそれぞれ加算する
第４の演算増幅器４を備え、各組ごとに、第１〜第４の
トランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を第１の
トランジスタＭ１１を基準として時計回りまたは反時計
回り方向に第２、第３および第４のトランジスタＭ１
２，Ｍ２１，Ｍ２２の順に配置し、かつ第１〜第４の負
荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を第１の負荷Ｍ１３
を基準として時計回りまたは反時計回り方向に第２、第
３および第４の負荷Ｍ１４，Ｍ２３，Ｍ２４の順に配置
するものである。請求項４に記載の発明は、請求項１に
記載の演算増幅器回路において、正転増幅器として動作
するように、従属接続された第１および第２の演算増幅
器１，２を組とするｎ組を従属接続し、第１〜第４のト
ランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２を第１のト
ランジスタＭ１１を基準として時計回りまたは反時計回
り方向に第２、第３および第４のトランジスタＭ１２，
Ｍ２１，Ｍ２２の順に配置し、かつ第１〜第４の負荷Ｍ
１３，Ｍ１４，Ｍ２３，Ｍ２４を第１の負荷Ｍ１３を基
準として時計回りまたは反時計回り方向に第２、第３お
よび第４の負荷Ｍ１４，Ｍ２３，Ｍ２４の順に配置する
ものである。請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の演算増幅器回路において、第１お
よび第２の演算増幅器１，２を同一回路で構成し、第１
および第２の演算増幅器１，２内部のトランジスタの形
成領域の形状および面積をすべて等しくし、かつ第１お
よび第２の演算増幅器１，２内部の負荷の形成領域の形
状および面積をすべて等しくするものである。

【００１６】

【作用】請求項１に記載の発明では、第１および第２の
演算増幅器１，２の各入力オフセット電圧が互いに相殺
されるように、各演算増幅器を半導体基板上に形成す
る。具体的には、半導体基板は場所によって電気的特性
がばらつくことを考慮に入れ、半導体基板上の電気的特
性がリニアに変化すると近似できる程度の距離内に第１
〜第４のトランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２
を配置する。また、各トランジスタを矩形領域の４つの
頂点付近にそれぞれ配置し、第１および第２のトランジ
スタＭ１１，Ｍ１２の各形成領域を結ぶ方向と、第３お
よび第４のトランジスタＭ２１，Ｍ２２の各形成領域を
結ぶ方向とを略平行にする。同様に、半導体基板上の電
気的特性がリニアに変化すると近似できる程度の距離内
に第１〜第４の負荷Ｍ１３，Ｍ１４，Ｍ２３，Ｍ２４を
配置する。また、各負荷を矩形領域の４つの頂点付近に
それぞれ配置し、第１および第２の負荷Ｍ１３，Ｍ１４
の各形成領域を結ぶ方向と、第３および第４の負荷Ｍ２
３，Ｍ２４の各形成領域を結ぶ方向とを略平行にする。
請求項２に記載の発明では、第１の演算増幅器１の出力
と第２の演算増幅器２の出力とをそれぞれ第３の演算増
幅器３に入力し、各出力の差分を演算する。その際、第
１のトランジスタＭ１１を基準として時計回りおよび反
時計回り方向に第２、第４および第３のトランジスタＭ
１２，Ｍ２２，Ｍ２１の順に配置し、かつ第１の負荷Ｍ
１３を基準として時計回りおよび反時計回り方向に第
２、第４および第３の負荷Ｍ１３，Ｍ２４，２３の順に
配置することで、第１の演算増幅器１の入力オフセット
電圧と第２の演算増幅器２の入力オフセット電圧とを極
性も含めて等しくする。これにより、第３の演算増幅器
３で差分演算を行ったときに、第１および第２の演算増
幅器１，２の各入力オフセット電圧を相殺する。請求項
３に記載の発明では、第１および第２の演算増幅器１，
２を組としてｎ組を並列に接続し、各組ごとに、第１の
トランジスタＭ１１を基準として時計回りおよび反時計
回り方向に第２、第３および第４のトランジスタＭ１
２，Ｍ２１，Ｍ２２の順に配置し、かつ第１の負荷Ｍ１
３を基準として時計回りおよび反時計回り方向に第２、
第３および第４の負荷Ｍ１４，Ｍ２３，Ｍ２４の順に配
置することで、各組ごとに第１および第２の演算増幅器
１，２の入力オフセット電圧を相殺する。そして、各組
の出力を第４の演算増幅器４に入力してｎ組分の加算値
を演算する。すなわち、第４の演算増幅器４では、各組
の第１および第２の演算増幅器１，２の入力オフセット
電圧に影響されずにｎ組分の出力の加算を行う。請求項
４に記載の発明では、第１のトランジスタＭ１１を基準
として時計回りおよび反時計回り方向に第２、第４およ
び第３のトランジスタＭ１２，Ｍ２２，Ｍ２１の順に配
置し、かつ第１の負荷Ｍ１３を基準として時計回りおよ
び反時計回り方向に第２、第４および第３の負荷Ｍ１
３，Ｍ２４，２３の順に配置することで、第１の演算増
幅器１の入力オフセット電圧の極性と、第２の演算増幅
器２の入力オフセット電圧の極性とを逆にする。これに
より、各組ごとに入力オフセット電圧を相殺し、ｎ組が
従属接続された演算増幅器の最終段の出力が入力オフセ
ット電圧の影響を受けないようにする。請求項５に記載
の発明では、第１および第２の演算増幅器１，２を同一
の回路で構成し、かつ第１および第２の演算増幅器１，
２内部のトランジスタの形成領域の形状および面積をす
べて等しくし、かつ第１および第２の演算増幅器１，２
内部の負荷の形成領域の形状および面積をすべて等しく
することで、第１および第２の演算増幅器１，２の電気
的特性、例えば入力オフセット電圧等を等しくする。

【００１７】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００１８】

【実施例】以下、図１〜７を参照して本発明による演算
増幅器回路の第１〜第３の実施例を説明する。

【００１９】−第１の実施例− 図１（ａ）は図８に示す差動増幅回路についての第１の
実施例のパターン配置図である。図１の領域１００には
演算増幅器１内部の差動入力対１１と演算増幅器２内部
の差動入力対２１が配置され、領域１１０には演算増幅
器１内部の負荷対１２と演算増幅器２内部の負荷対２２
が配置される。領域１００内部には、差動入力対１１と
差動入力対２１がそれぞれ平行かつ近接した距離で配置
され、かつ差動入力対１１を構成するトランジスタＭ１
１，Ｍ１２の各配置領域間の距離と差動入力対２１を構
成するトランジスタＭ２１，Ｍ２２の各配置領域間の距
離とを略等しくしている。さらに、トランジスタＭ１１
およびトランジスタＭ２１を配置する方向と、トランジ
スタＭ１２およびトランジスタＭ２２を配置する方向と
を略等しくしている。

【００２０】同様に、領域１１０内部には、負荷対１２
と負荷対２２がそれぞれ平行かつ近接した距離で配置さ
れ、かつ負荷対１２を構成するトランジスタＭ１３，Ｍ
１４の各配置領域間の距離と負荷対２２を構成するトラ
ンジスタＭ２３，Ｍ２４の各配置領域間の距離を略等し
くし、さらに、トランジスタＭ１３およびトランジスタ
Ｍ２３を配置する方向とトランジスタＭ１４およびＭ２
４を配置する方向とを略等しくしている。

【００２１】次に、図１（ａ）のように配置された差動
増幅回路の作用を説明する。前述したように、半導体ウ
エハ上に演算増幅器１，２を形成すると、半導体ウエハ
上の不純物濃度や酸化膜厚のばらつき等によって演算増
幅器１，２内部の差動入力対１１，２１および負荷対１
２，２２に特性上のアンバランスが生じ、このアンバラ
ンスによって各トランジスタの閾値電圧が変化する。

【００２２】図２は半導体ウエハ上における不純物濃度
のばらつきの一例を示す図であり、不純物濃度の設計値
を「１０８」とした例を示す。図示のように、不純物濃
度は半導体ウエハ上で２次元的に緩やかに変化し、その
変化の度合いは、差動入力対１１，２２や負荷対２１，
２２を構成する各トランジスタのサイズに比べてはるか
に小さい。したがって、半導体ウエハ上に配置される各
トランジスタから見ると、不純物濃度はリニアに変化し
ているといえる。また、酸化膜厚のばらつきについても
同様のことがいえる。

【００２３】このように、半導体ウエハ上の不純物濃度
や酸化膜厚のばらつきの度合いは、差動入力対１１，２
１や負荷対１２，２２を構成する各トランジスタのサイ
ズに比べてはるかに小さいため、各トランジスタを所定
の方向に所定間隔で配置すれば、不純物濃度や酸化膜厚
のばらつきによる影響を相殺できる。

【００２４】例えば、演算増幅器１，２を図１（ａ）の
ように配置したときに、差動入力対１１を構成する一方
のトランジスタＭ１１よりも他方のトランジスタＭ１２
の閾値電圧がＶa高い場合には、差動入力対１１の直近
に平行配置される差動入力対２１についても、一方のト
ランジスタＭ２１よりも他方のトランジスタＭ２２の閾
値電圧がＶa高くなると推定される。これは半導体ウエ
ハ上の不純物濃度等が、狭い範囲に限って考えればリニ
アに変化すると考えられるためである。同様に、負荷対
２１を構成する一方のトランジスタＭ１３よりも他方の
トランジスタＭ１４の閾値電圧がＶａ高い場合には、直
近の負荷対２２についても、一方のトランジスタＭ２３
よりも他方のトランジスタＭ２４の閾値電圧がＶａ高く
なると推定される。したがって、図１（ａ）のように配
置すれば、演算増幅器１，２の入力オフセット電圧Ｖos
1，Ｖos2を等しくでき、(5)式で示す差動増幅回路の出
力Ｖoutは入力オフセット電圧Ｖos1，Ｖos2の影響を受
けなくなる。

【００２５】なお、差動入力対１１，２１や負荷対２
１，２２を図１（ａ）のように配置する代わりに図１
（ｂ）のように配置してもよい。図１（ｂ）は、差動入
力対１１，２１や負荷対２１，２２の配置方向を図１
（ａ）に対して９０度変更したものであり、この場合
も、差動入力対１１，２１および負荷対２１，２２のそ
れぞれの閾値電圧差を等しくできる。

【００２６】このように、第１の実施例では、図１
（ａ）あるいは図１（ｂ）のようにパターン配置するこ
とによって、差動入力対１１を構成するトランジスタＭ
１１，Ｍ１２の閾値電圧差と差動入力対２１を構成する
トランジスタＭ２１，Ｍ２２の閾値電圧差とを共通に
し、かつ負荷対１２を構成するトランジスタＭ１３，Ｍ
１４の閾値電圧差と負荷対２２を構成するトランジスタ
Ｍ２３，Ｍ２４の閾値電圧差とを共通にするため、半導
体ウエハ上における不純物濃度や酸化膜厚のばらつきに
関係なく、演算増幅器１の入力オフセット電圧と演算増
幅器２の入力オフセット電圧とを常に同じ値に設定でき
る。したがって、図８の回路を構成した場合に、演算増
幅器１，２の各入力オフセット電圧を互いに相殺でき、
出力Ｖoutは入力オフセット電圧の影響を受けなくな
る。

【００２７】上述した第１の実施例では、負荷対２１，
２２としてＮＭＯＳトランジスタを用いる例を説明した
が、抵抗によって負荷対２１，２２を構成する場合にも
同様に本発明を適用できる。すなわち、半導体ウエハ上
に抵抗を形成すると、抵抗値は一般に不純物濃度によっ
て変化するため、上述したように抵抗の配置間隔を制御
することで、不純物濃度のばらつきによる抵抗値の変化
を相殺できる。

【００２８】−第２の実施例− 第２の実施例は、加算回路として動作する演算増幅器回
路を半導体ウエハ上に形成するものである。図３は加算
回路として動作する演算増幅器回路の回路図である。図
３に示すように、演算増幅器１，２の出力は抵抗Ｒ６，
Ｒ７を介して演算増幅器４の(-)端子に接続され、演算
増幅器４の出力は抵抗Ｒ８を介して演算増幅器４の(-)
端子に接続されている。

【００２９】図３の演算増幅器１，２にそれぞれ入力さ
れる電圧をＶin1，Ｖin2とし、Ｒ６＝Ｒ８とすると、加
算回路の出力Ｖoutは(6)式で表される。

【数６】 演算増幅器１，２の入力オフセット電圧Ｖos1，Ｖos2を
考慮に入れると、(6)式は(7)式のように変形される。

【数７】

【００３０】(7)式に示すように、加算回路の場合には
入力オフセット電圧Ｖos1，Ｖos2の加算値が出力Ｖout
に加わるため、図１（ａ）のように配置しても、入力オ
フセット電圧Ｖos1，Ｖos2を相殺できない。

【００３１】図４は第２の実施例のパターン配置図であ
る。領域１００内部に差動入力対１１と差動入力対２１
とをそれぞれ平行に配置し、かつ差動入力対１１を構成
するトランジスタＭ１１，Ｍ１２の各配置領域間の距離
と差動入力対２１を構成するトランジスタＭ２１，Ｍ２
２の各配置領域間の距離とを略等しくする点では第１の
実施例と共通する。一方、トランジスタＭ１１およびト
ランジスタＭ２２を配置する方向とトランジスタＭ１２
およびトランジスタＭ２１を配置する方向とを略等しく
する点で第１の実施例と異なる。すなわち、第２の実施
例では、トランジスタＭ１１およびＭ２１を対角線上に
配置し、かつトランジスタＭ１２およびＭ２２を対角線
上に配置する点で第１の実施例と異なる。

【００３２】同様に、負荷対１２，２２についても、ト
ランジスタＭ１３およびトランジスタＭ２４を配置する
方向とトランジスタＭ１４およびトランジスタＭ２３を
配置する方向を略等しくする点で第１の実施例と異な
る。

【００３３】図４のように配置することで、演算増幅器
１と演算増幅器２の入力オフセット電圧の極性を逆にす
ることができる。例えば、差動入力対１１を構成する一
方のトランジスタＭ１１よりも他方のトランジスタＭ１
２の閾値電圧がＶa高い場合には、差動入力対１１の直
近に平行配置される差動入力対２１については、一方の
トランジスタＭ２１よりも他方のトランジスタＭ２２の
閾値電圧がＶa低くなる。同様に、負荷対１２，２２に
ついても、負荷対１２を構成する一方のトランジスタＭ
１３よりも他方のトランジスタＭ１４の閾値電圧がＶａ
高い場合には、直近に配置される負荷対２２を構成する
一方のトランジスタＭ２３よりも他方のトランジスタＭ
２４の閾値電圧がＶａ低くなる。

【００３４】したがって、図４の配置により、演算増幅
器１の入力オフセット電圧Ｖos1と演算増幅器２の入力
オフセット電圧Ｖos2の極性を逆にでき、(7)式で示す加
算回路の出力Ｖoutは入力オフセット電圧の影響を受け
なくなる。

【００３５】図５は、２ｎ個の入力電圧Ｖ1〜Ｖ2nを加
算する加算回路の回路図である。図５の回路を半導体ウ
エハ上に形成する場合には、図示の一点鎖線で示すよう
に、演算増幅器を２個ずつ組にし、各組ごとに図４のよ
うに配置すればよい。これにより、各組ごとに入力オフ
セット電圧が相殺され、回路全体としても入力オフセッ
ト電圧の影響を受けなくなる。

【００３６】−第３の実施例− 第３の実施例は、演算増幅器を従属接続して正転増幅回
路を構成するものである。図６は正転増幅回路として動
作する演算増幅器回路の回路図である。図６に示す演算
増幅器回路は反転増幅回路として動作する演算増幅器を
２段従属接続したものであり、２段目の演算増幅器２の
出力Ｖoutは(8)式で表される。

【数８】

【００３７】また、１段目の演算増幅器１の出力は自己
の入力オフセット電圧によって変化し、その変化分Ｖof
f1は(9)式で表される。

【数９】 同様に、２段目の演算増幅器２の自己の入力オフセット
電圧による出力変化分Ｖoff2は(10)式で表される。

【数１０】

【００３８】したがって、正転増幅回路全体での入力オ
フセット電圧による変化分Ｖoffxは(11)式で表される。

【数１１】Ｖoffx＝Ｖoff1＋Ｖoff2 …（１１） (11)式のＶoffxをゼロにするには、Ｖoff1＝−Ｖoff2ま
たは−Ｖoff1＝Ｖoff2とすればよく、前者の場合には(1
2)式が、後者の場合には(13)式が成り立てばよい。

【数１２】

【００３９】さらに、抵抗Ｒ９〜Ｒ１２の間に(14)式の
関係が成り立てば(12)式は−Ｖos1＝Ｖos2となり、(13)
式はＶos1＝−Ｖos2となり、いずれも第２の実施例と同
様になる。

【数１３】 したがって、(14)式が成り立つようにそれぞれの抵抗を
定数設定することで、第２の実施例と同様の図４に示す
パターン配置によって入力オフセット電圧を相殺でき
る。

【００４０】図７は反転増幅回路として動作する演算増
幅器を２ｎ個従属接続させた回路図である。この場合に
は、図示のように２個ずつを組にし、各組ごとに図４の
ように配置すればよい。これにより、各組ごとにオフセ
ット電圧を相殺でき、回路全体としてもオフセット電圧
の影響を受けなくなる。

【００４１】上述した第１〜第３の実施例では、演算増
幅器回路の一例として、減算回路、加算回路および差動
増幅回路について説明したが、本発明は演算増幅器を用
いた各種の回路に適用できる。

【００４２】このように構成した実施例にあっては、ト
ランジスタＭ１１，Ｍ１２が第１および第２のトランジ
スタに、トランジスタＭ１３，Ｍ１４が第１および第２
の負荷に、演算増幅器１が第１の演算増幅器に、トラン
ジスタＭ２１，Ｍ２２が第３および第４のトランジスタ
に、トランジスタＭ２３，Ｍ２４が第３および第４の負
荷に、演算増幅器２が第２の演算増幅器に、演算増幅器
３が第３の演算増幅器に、演算増幅器４が第４の演算増
幅器に、それぞれ対応する。

【００４３】

【発明の効果】以上詳細に説明したように、本発明によ
れば、演算増幅器回路を半導体ウエハ上に形成する際、
第１および第２の演算増幅器のそれぞれの入力オフセッ
ト電圧が互いに相殺されるように差動入力対と負荷対と
を配置するようにしたため、半導体基板上で不純物濃度
や酸化膜厚等がばらついて第１および第２の演算増幅器
の入力オフセット電圧が変化しても、演算増幅器回路の
出力変化を抑制できる。すなわち、本発明では、入力オ
フセット電圧自体を減らすのではなく、第１および第２
の演算増幅器の各入力オフセット電圧が等しくなるよう
にパターン配置するため、これら入力オフセット電圧を
互いに相殺することで入力オフセット電圧の影響を抑制
できる。請求項２に記載の発明によれば、第１および第
２の演算増幅器の各出力の差分に応じた信号を第３の演
算増幅器から出力する際には、第１のトランジスタを基
準として時計回りまたは反時計回り方向に第２、第４お
よび第３のトランジスタの順に配置し、かつ第１の負荷
を基準として時計回りまたは反時計回り方向に第２、第
４および第３の負荷の順に配置するようにしたため、第
１の演算増幅器の入力オフセット電圧と第２の演算増幅
器の入力オフセット電圧とを略等しくでき、これら第１
および第２の差動増幅回路の出力を第３の演算増幅器に
入力して差動増幅あるいは減算出力を得る場合に、その
出力が入力オフセット電圧の影響を受けなくなる。請求
項３に記載の発明によれば、第１および第２の演算増幅
器を組とするｎ組の第１および第２の演算増幅器の出力
をそれぞれ加算する際、各組ごとに第１のトランジスタ
を基準として時計回りまたは反時計回り方向に第２、第
３および第４のトランジスタの順に配置し、かつ第１の
負荷を基準として時計回りまたは反時計回り方向に第
２、第３および第４の負荷の順に配置するようにしたた
め、各組ごとに入力オフセット電圧を相殺でき、これら
各組の出力を第４の演算増幅器に入力して各組の出力加
算値を得る場合に、その値が入力オフセット電圧の影響
を受けなくなる。請求項４に記載の発明によれば、第１
および第２の演算増幅器を組とするｎ組を従属接続して
正転増幅器を構成する際、各組ごとに第１のトランジス
タを基準として時計回りまたは反時計回り方向に第２、
第３および第４のトランジスタの順に配置し、かつ第１
の負荷を基準として時計回りまたは反時計回り方向に第
２、第３および第４の負荷の順に配置するようにしたた
め、各組ごとに入力オフセット電圧を相殺でき、正転増
幅器の最終段の出力が入力オフセット電圧の影響を受け
なくなる。

【図面の簡単な説明】

【図１】第１の実施例のパターン配置図。

【図２】半導体ウエハ上における不純物濃度のばらつき
の一例を示す図。

【図３】加算回路として動作する演算増幅器回路の回路
図。

【図４】第２の実施例のパターン配置図。

【図５】２ｎ個の入力電圧Ｖ1〜Ｖ2nを加算する加算回
路の回路図。

【図６】正転増幅回路として動作する演算増幅器回路の
回路図。

【図７】反転増幅器として動作する演算増幅器を２ｎ個
従属接続させた回路図。

【図８】複数の演算増幅器によって信号処理を行う差動
入力回路の回路図。

【図９】ＰＭＯＳトランジスタを用いて構成した演算増
幅器の内部回路図。

【図１０】（ａ）は不純物濃度と閾値電圧との関係を示
す図、（ｂ）は酸化膜厚と閾値電圧との関係を示す図。

【図１１】バイポーラトランジスタを用いて構成した演
算増幅器の内部回路図。

【図１２】演算増幅器回路の従来のパターン配置図。

【図１３】入力オフセット電圧の低減を図ったパターン
配置図。

【符号の説明】

１〜４ 演算増幅器 １１，２１ 差動入力対 １２，２２ 負荷対 M11,M12,M13,M14,M21,M22,M23,M24 トランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 3/68

Claims (5)

【特許請求の範囲】
1. 【請求項１】 正入力側である第１のトランジスタおよ
   び負入力側である第２のトランジスタから構成される差
   動入力対と、前記第１のトランジスタの負荷である第１
   の負荷および前記第２のトランジスタの負荷である第２
   の負荷から構成される負荷対とを有する第１の演算増幅
   器と、 正入力側である第３のトランジスタおよび負入力側であ
   る第４のトランジスタから構成される差動入力対と、前
   記第３のトランジスタの負荷である第３の負荷および前
   記第４のトランジスタの負荷である第４の負荷から構成
   される負荷対とを有する第２の演算増幅器とを備え、 前記第１および第２の演算増幅器の出力に基づいて演算
   処理を行う半導体基板上に形成された演算増幅器回路に
   おいて、 前記第１および第２の演算増幅器の各入力オフセット電
   圧が互いに相殺されるように、半導体基板上の電気的特
   性がリニアに変化すると近似できる程度の距離内に前記
   第１〜第４のトランジスタを配置するとともに、矩形領
   域の４つの頂点付近に前記第１〜第４のトランジスタを
   それぞれ配置し、前記第１および第２のトランジスタの
   各形成領域を結ぶ方向と前記第３および第４のトランジ
   スタの各形成領域を結ぶ方向とを平行にし、かつ半導体
   基板上の電気的特性がリニアに変化すると近似できる程
   度の距離内に前記第１〜第４の負荷を配置するととも
   に、矩形領域の４つの頂点付近に前記第１〜第４の負荷
   をそれぞれ配置し、前記第１および第２の負荷の各形成
   領域を結ぶ方向と前記第３および第４の負荷の各形成領
   域を結ぶ方向とを平行にしたことを特徴とする演算増幅
   器回路。
2. 【請求項２】 請求項１に記載の演算増幅器回路におい
   て、 前記第１および第２の演算増幅器の各出力の差分に応じ
   た信号を出力する第３の演算増幅器を備え、 前記第１〜第４のトランジスタが前記第１のトランジス
   タを基準として時計回りまたは反時計回り方向に前記第
   ２、第４および第３のトランジスタの順に配置され、か
   つ前記第１〜第４の負荷が前記第１の負荷を基準として
   時計回りまたは反時計回り方向に前記第２、第４および
   第３の負荷の順に配置されることを特徴とする演算増幅
   器回路。
3. 【請求項３】 請求項１に記載の演算増幅器回路におい
   て、 前記第１および第２の演算増幅器を組とするｎ組（ｎは
   １以上の整数）が並列に接続され、前記ｎ組の前記第１
   および第２の演算増幅器の各出力をそれぞれ加算する第
   ４の演算増幅器を備え、 各組ごとに、前記第１〜第４のトランジスタが前記第１
   のトランジスタを基準として時計回りまたは反時計回り
   方向に前記第２、第３および第４のトランジスタの順に
   配置され、かつ前記第１〜第４の負荷が前記第１の負荷
   を基準として時計回りまたは反時計回り方向に前記第
   ２、第３および第４の負荷の順に配置されることを特徴
   とする演算増幅器回路。
4. 【請求項４】 請求項１に記載の演算増幅器回路におい
   て、 正転増幅器として動作するように、従属接続された前記
   第１および第２の演算増幅器を組とするｎ組が従属接続
   され、 前記第１〜第４のトランジスタが前記第１のトランジス
   タを基準として時計回りまたは反時計回り方向に前記第
   ２、第３および第４のトランジスタの順に配置され、か
   つ前記第１〜第４の負荷が前記第１の負荷を基準として
   時計回りまたは反時計回り方向に前記第２、第３および
   第４の負荷の順に配置されることを特徴とする演算増幅
   器回路。
5. 【請求項５】 請求項１〜４のいずれか１項に記載の演
   算増幅器回路において、 前記第１および第２の演算増幅器は同一回路で構成さ
   れ、前記第１および第２の演算増幅器内部のトランジス
   タの形成領域の形状および面積はすべて等しく、かつ前
   記第１および第２の演算増幅器内部の負荷の形成領域の
   形状および面積はすべて等しいことを特徴とする演算増
   幅器回路。