KR100658922B1 - 출력임피던스를 개선시킨 캐스코드 스테이지 및 그를사용한 캐스코드 증폭기 - Google Patents

Abstract

본 발명은 반도체메모리 장치의 집적회로에 관한 것으로 고출력임피던스를 요하는 증폭기에 넓은 출력전압 스윙 폭과 고출력임피던스를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 캐스코드 스테이지(Cascode Stage)에 있어서, 게이트단자에 제 1 바이어스 전압을 입력으로 하고 소오스단자가 접지된 제 1 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터의 드레인단자의 출력을 일 입력으로 하고, 제 3 바이어스 전압을 타 입력으로 하여 비반전증폭기의 역할을 하는 제 1 연산증폭기; 상기 제 1 연산증폭기의 출력을 타 입력으로 하고, 제 2 바이어스 전압을 일 입력으로 하여 반전증폭기의 역할을 하는 제 2 연산증폭기; 상기 제 2 연산증폭기의 출력을 게이트단자의 입력으로 하고, 상기 제 1 NMOS 트랜지스터의 드레인단자에 소오스단자가 연결되며 드레인단자가 출력단에 접속된 제 2 NMOS 트랜지스터를 포함하여 이루어진다.

캐스코드 스테이지, 고출력임피던스, 트랜스컨덕터스, 연산증폭기, 반전증폭기, 비반전증폭기

Description

출력임피던스를 개선시킨 캐스코드 스테이지 및 그를 사용한 캐스코드 증폭기 {Output impedance-enhanced Cascode Stage and Cascode Amplifier}

도 1은 제 1 종래기술의 캐스코드 스테이지를 나타내는 상세 회로도,

도 2는 제 2 종래기술의 캐스코드 스테이지를 나타내는 상세 회로도,

도 3은 본 발명의 캐스코드 스테이지를 나타내는 상세 회로도,

도 4는 상기 도 3의 소신호 모델을 나타내는 회로도,

도 5는 상기 도 4의 소신호 등가회로도,

도 6은 본 발명의 실시 예에 따른 차동증폭기 회로도.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 제 1 NMOS 트랜지스터 200 : 제 2 NMOS 트랜지스터

300 : 제 1 연산증폭기 400 : 제 2 연산증폭기

500a ∼ 500d : PMOS 트랜지스터 600a ∼ 600d : NMOS 트랜지스터

700a ∼ 700b : 완전차동증폭기 800a ∼ 800d : 연산증폭기

1000 : 제 1 차동증폭부 2000 : 제 2 차동증폭부

본 발명은 반도체 집적회로에 널리 이용되는 캐스코드 스테이지(Cascode Stage)에 관한 것으로, 특히 높은 출력임피던스가 필요한 증폭기와 비교기 및 ADC(Analog to Digital Converter)에 적용가능한 캐스코드 스테이지에 관한 것이다.

일반적으로 캐스코드 스테이지는 공통게이트단(Common Gate Stage)과 공통소오스단(Common Source Stage)으로 이루어지며, 출력임피던스가 공통소오스단의 출력임피던스에 공통소오스 증폭도를 곱한만큼 증가하며 주파수응답 특성이 증가한다.

도1은 종래기술의 일예에 따른 캐스코드 스테이지이다.

상기 도1을 참조하면, 종래 방식의 캐스코드 스테이지는 게이트단자에 바이어스 전압(V_B2)이 인가되고 드레인단자가 출력이 V_o인 제 2 NMOS 트랜지스터(200)와, 상기 제 2 NMOS 트랜지스터(200)의 소오스단자와 드레인단자가 연결되며, 게이트단자에 바이어스 전압(V_B1)이 인가되며 소오스단자가 접지된 제 1 NMOS 트랜지스터(100)로 구성된다.

상기와 같이 구성된 종래기술의 캐스코드 스테이지에 있어서, 상기 제 1 NMOS 트랜지스터(100)의 소오스단자와 드레인단자 사이의 내부저항을 r₁, 상기 제 2 NMOS 트랜지스터의 소오스단자와 드레인단자 사이의 내부저항을 r₂, 그리고 상기 제 1,2 NMOS 트랜지스터(100,200)의 트랜스컨덕턴스를 각각 g_m1, g_m2라고 했을 경우, 제 2 NMOS 트랜지스터 (200)의 드레인에서 바라본 이 회로의 출력임피던스(R₀₁)는 다음과 같다.

R ₀₁ = (g _{m2 ×} r ₂ )r ₁

상기 제 1 수학식에 나타난 바와 같이, 상기 종래기술의 출력저항은 상기 제 1 NMOS 트랜지스터(100)의 내부저항(r₁)과 상기 제 2 NMOS 트랜지스터(200)의 내부저항(r₂)의 곱에 비례하며, 상기 제 2 NMOS 트랜지스터(200)의 트랜스컨덕턴스(g_m2)에 의존한다.

도2는 종래기술의 다른 예를 나타내는 캐스코드 스테이지이다.

상기 도2를 참조하면, 상기 도 1의 구성에 제 2 NMOS 트랜지스터(200)의 소오스단자를 '-' 입력으로 하고, 바이어스 전압(V_B2)을 '+' 입력으로 하는 반전증폭기(Inverting Amplifier)인 제 2 연산증폭기(400)를 부궤환 루프를 통해 상기 제 2 NMOS 트랜지스터(200)의 게이트단자의 입력으로 루프시킨 구성으로 이루어진다.

상기와 같이 구성된 종래기술의 캐스코드 스테이지에 있어서, 상기 제 2 연산증폭기(400)의 증폭도를 A₁이라고 했을 경우, 제 2 NMOS 트랜지스터(200)의 드레인에서 바라본 이 회로의 출력임피던스(R₀₂)는 다음과 같다.

R ₀₂ = A ₁ (g _{m2 ×} r ₂ )r ₁

상기 제 2 수학식에 나타난 바와 같이, 도 2에 도시된 캐스코드 스테이지의 출력임피던스는 상기 제 1 종래기술의 출력임피던스와 부궤환 루프로 연결된 제 2 연산증폭기(400)의 증폭도(A₁)의 곱에 비례하며, 상기 제 2 NMOS 트랜지스터(200)의 트랜스컨덕턴스(g_m2)에 의존한다.

상기 제 1,2 종래기술의 예에서, 제 1 종래기술은 상기 제 1 수학식에 나타난 바와 같이 큰 출력임피던스를 필요로 하는 증폭기, 비교기 및 에이디컨버터에서 출력임피던스가 낮은 문제가 발생한다.

제 1 종래기술에서의 문제점을 해결하기 위해 상기 제 2 종래기술에서는 상기 제 2 NMOS 트랜지스터(200)의 드레인단자에 반전증폭기인 제 2 연산증폭기(400)을 부궤환 루프를 통해 그 출력을 상기 제 2 NMOS 트랜지스터(200)의 게이트단자의 입력으로 루프시킴으로써, 상기 제 2 수학식에 나타난 바와 같이 출력임피던스가 제 2 연산증폭기(400)의 증폭도(A₁)의 곱만큼 증가하도록 하였다. 그러나, 상기 제 1,2 종래기술보다 더 높은 출력임피던스를 얻기 위해 상기 제 1,2 종래기술의 캐스코드 스테이지를 직렬로 다단 연결했을 경우, 고출력임피던스는 얻을 수 있지만 출력전압의 스윙폭이 좁아지는 문제가 발생한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 출력전압의 스윙 폭을 줄이지 않으면서 높은 출력임피던스를 얻기 위한 캐스코드 스테이지를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 공통게이트 증폭단에서 국부적으로 등가 트랜스컨덕턴스를 증가시키는데 적합한 캐스코드 증폭기를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 반도체메모리의 집적회로에 있어서, 제 1 바이어스 전압을 게이트단자에 입력하고 소오스단자는 접지된 제 1 NMOS 트랜지스터; 상기 제 1 NMOS 트랜지스터의 드레인단자의 출력을 '+' 입력으로 하고, 제 3 바이어스 전압을 '- 입력으로 하며, 부궤환 루프를 형성하여 비반전증폭기의 역할을 하는 제 1 연산증폭기; 상기 제 1 연산증폭기의 출력을 '- 입력으로 하고, 제 2 바이어스 전압을 '+' 입력으로 하며, 부궤환루프를 형성하여 반전증폭기의 역할을 하는 제 2 연산증폭기; 상기 제 2 연산증폭기의 출력을 게이트단자의 입력으로 하고, 상기 제 1 NMOS 트랜지스터의 드레인단자에 소오스단자가 연결되며 드레인단자가 출력단에 접속된 제 2 NMOS 트랜지스터를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.

도3은 출력 단에 넓은 스윙 폭과 고출력임피던스를 제공하기 위한, 본 발명의 캐스코드 스테이지를 나타내는 상세 회로도이다.

이하, 본 발명의 실시예에 대해서 상기 도3을 참조하면, 본 발명의 캐스코드 스테이지는 게이트단자에 제 1 바이어스 전압 V_B1을 입력으로 하고 소오스단자가 접지된 제 1 NMOS 트랜지스터(100); 상기 제 1 NMOS 트랜지스터(100)의 드레인단자의 출력을 일 입력으로 하고, 제 3 바이어스 전압 V_B3를 타 입력으로 하여 비반전증폭기의 역할을 하는 제 1 연산증폭기(300); 상기 제 1 연산증폭기(300)의 출력을 타 입력으로 하고, 제 2 바이어스 전압 V_B2를 일 입력으로 하여 반전증폭기의 역할을 하는 제 2 연산증폭기(400); 상기 제 2 연산증폭기(400)의 출력을 게이트단자의 입력으로 하고, 상기 제 1 NMOS 트랜지스터(100)의 드레인단자에 소오스단자가 연결되며 드레인단자가 출력단에 접속된 제 2 NMOS 트랜지스터(200)를 포함하여 이루어진다.

여기서, 상기 제 1 NMOS 트랜지스터(100)는 내부저항이 r1이고, 내부 트랜스컨덕턴스가 g_m1이며, 차동증폭기의 공통소오스 스테이지에서의 부하(Load)로서의 역할을 하여 출력전압 V₀₃에 대한 출력전류 i_o에 대해 상기 내부저항(r₁)과 같은 저항 성분으로서의 역할을 하며, 제 1 연산증폭기(300)는 상기 제 1 NMOS 트랜지스터의 드레인단자의 출력을 '+' 입력으로 하고 바이어스전압 V_B3를 '-' 입력으로 하여 상기 입력에 증폭도 A₂를 곱한 값을 출력으로 하는 부궤환루프를 형성하며 상기 제 1 연산증폭기(300)의 출력을 '-' 입력으로 하고 바이어스전압 V_B2를 '+' 입력으로 하여 상기 입력에 증폭도 A₁를 곱한 값을 출력으로 하는 부궤환루프를 형성하는 제 2 연산증폭기(400)와, 내부저항이 r₂이고, 트랜스컨덕턴스가 g_m2이고, 상기 제 2 연산증폭기(400)의 출력을 게이트단자의 입력으로 하고 소오스단자는 상기 제 1 NMOS 트랜지스터(100)의 드레인단자와 연결되며 드레인단자를 출력전압 V_o3로 하는 제 2 NMOS 트랜지스터(200)로 구성되어 있다.

도4는 상기 도 3의 출력전압(V_o3)을 구하기 위한 소신호모델(Small Signal Model)로서, 상기 도 3의 바이어스전압인 V_B1,V_B2,V_B3를 생략하였으며, 상기 제 1 NMOS 트랜지스터(100)는 소신호 영역에서 보았을 경우 게이트단자의 전압이 상수이므로 내부저항과 동일한 r₁으로 대체하였다. 또한, 제 2 NMOS 트랜지스터(200)의 소오스단자의 전압을 V_S라 하면, 제 1 연산증폭기(300)의 출력전압은 상기 V_S에 증폭 도 A₂를 곱한 A₂×V_S가 되며, 상기 제 1 연산증폭기(300)의 출력을 입력으로 하는 제 2 연산증폭기(400)의 출력전압은 증폭도 A₁을 곱한 -A₁×A₂×V_S가 된다. 따라서, 상기 제 2 NMOS 트랜지스터(200)의 게이트전압 V_g2는 다음과 같다.

V _g2 = -A ₁ ×A ₂ ×V _S

도5는 상기 도 4에 대한 소신호등가회로(Small Signal Equivalent Circuits)이다.

상기 도5를 참조하면, 상기 도 4의 제 2 NMOS 트랜지스터(200)는 전압제어전류원 g_m2V_gs2와 소신호출력저항, 내부저항(r₂)의 병렬연결로 대체되었으며, 상기 제 2 NMOS 트랜지스터(200)의 게이트단자와 소오스단자의 전압차인 V_gs2는 다음과 같다.

V _gs2 = V _g2 - V _S

여기에서, 상기 출력전압 V_o3에 흐르는 전류를 i_o라 하면, 상기 출력단자에서의 출력임피던스 R_o3는 옴의 법칙에 의해 다음과 같이 구할 수 있다.

R _o3 = V _o3 /i _o

여기서, 상기 출력전류 i_o와 상기 내부저항 r₁에 흐르는 전류는 동일하므로, 상기 제 2 NMOS 트랜지스터(200)의 소오스단자의 전압 V_S는 다음과 같다.

V _S = i _o ×r ₁

따라서, 상기 제 3,4,6 수학식에 의해 출력전압 V_o3는 다음과 같다.

V _o3 = { r ₁ + r ₂ + (g _m2 × r ₂ )r ₁ + A ₁ ×A ₂ (g _m2 ×r ₂ )r ₁ }i _o

여기서, A₁ ×A₂(g_m2 ×r₂)r₁의 값이 r ₁ + r₂ + (g_m2 × r₂)r₁ 보다 훨씬 크기 때문에 r₁ + r₂ + (g_m2 × r₂)r₁는 무시할 수 있다. 따라서, 제 5,7 수학식에 의해 본 발명의 출력임피던스 R_o3는 다음과 같다.

R _o3 = A ₁ ×A ₂ (g _m2 ×r ₂ )r ₁

상기 제 8 수학식에 도시된 바와 같이 본 발명의 출력임피던스는 상기 제 1 종래기술에 비해서는 A₁ ×A₂ 배, 상기 제 2 종래기술에는 A₂ 배 증가하였음을 알 수 있다.

도 3 내지 도 5를 참조하면, 도 3,4에서 상기 제 2 NMOS 트랜지스터(200)의 소스게이트가 출력전류 i_o의 변화를 감지하여 상기 제 2 NMSO(200)의 게이트단자로 부궤환루프를 통해 전달하게 된다. 따라서, 상기 제 2 NMOS 트랜지스터(200)의 등가 트랜스컨덕턴스(Equivalent Transconductance)는 음의 부호가 되어 상기 출력전류 i_o의 일부분을 상기 제 2 NMOS 트랜지스터(200)의 소스게이트에서 드레인게이트로 상기 출력전류 i_o와 역방향으로 내보내게 된다. 이 역방향전류는 결국, 상기 제 2 NMOS 트랜지스터(200)의 드레인게이트에서 합쳐지게 되므로 상기 출력전류 i_o를 감소시키는 결과가 되어 출력임피던스 R_o3는 증가하게 된다.

상술한 것처럼 본 발명의 캐스코드 스테이지는 부궤환루프에 비반전증폭기와 반전증폭기를 각각 직렬로 접속하므로써, 상기 제 1,2 종래기술에 비해 넓은 출력 스윙 폭과 높은 출력임피던스를 가짐을 실시예를 통해 알아보았다.

도 6은 본 발명의 다른 실시예를 나타내는 것으로서, 상기 도 3의 캐스코드 스테이지를 차동증폭기의 공통게이트 증폭단에 적용시킴으로써 등가 트랜스컨덕턴스를 국부적으로 증가시켜 위상 여유 스펙(Spec) 내에서 사용할 수 있도록 적용한 것이다.

도 6에 도시된 바와 같이, 차동증폭기는 500a 내지 500d의 네개의 PMOS 트랜지스터와 800a,b 두개의 연산증폭기 및 하나의 제 1 완전차동증폭기(700a)로 이루어진 제 1 차동증폭부(1000)와, 600a 내지 600d의 네개의 NMOS 트랜지스터와 800c,d의 두개의 연산증폭기 및 하나의 제 2 완전차동증폭기로 이루어지며, 전류원 I_ss를 공통으로 갖고 공통소오스 스테이지를 형성하며, 게이트단자에 입력신호 V_i1과 V_i2가 각각 입력되는 상기 제 2,4 NMOS 트랜지스터(600b,d)로 이루어진 제 2 차동증폭부(2000)로 이루어진다.

상기와 같은 차동증폭기의 제 1 차동증폭부(1000)에서, 제 1 PMOS 트랜지스터(500a)와 제 2 PMOS 트랜지스터(500b)가 직렬 접속되고, 상기 제 1 PMOS 트랜지스터(500a)의 드레인단자에 제 1 연산증폭기(800a)와 제 1 완전차동증폭기(700a)가 부궤환 루프를 형성하여 상기 제 2 PMOS 트랜지스터(500b)의 게이트단자의 입력으로 루프되어 상기 제 1 연산증폭기(800a)의 증폭도 A₃와 상기 제 1 차동증폭기(700a)의 증폭도 A₅를 곱한만큼의 전압을 제 1 출력전압 V_o4에 전달한다. 따라서, 상기 제 1,2 PMOS 트랜지스터(500a,500b)와 상기 제 1 연산증폭기(800a) 및 상기 제 1 완전차동증폭기(700a)로 구성된 하나의 캐스코드 스테이지는 제 1 출력전압 V_o4에 상기 부궤환 루프를 통해 출력임피던스를 상기 제 1 연산증폭기(800a)의 증폭도 A₃와 상기 제 1 차동증폭기(700a)의 증폭도 A5를 곱한만큼의 배로 증가시킨다. 한편, 제 3 PMOS 트랜지스터(500c)와 제 4 PMOS 트랜지스터(500d)가 직렬 접 속되고, 상기 제 3 PMOS 트랜지스터(500c)의 드레인단자에 제 2 연산증폭기(800b)와 상기 제 1 완전차동증폭기(700a)가 부궤환 루프를 형성하여 상기 제 4 PMOS 트랜지스터(500d)의 게이트단자의 입력으로 루프되어 상기 제 3 연산증폭기(800c)의 증폭도 A₄와 상기 제 1 차동증폭기(700a)의 증폭도 A₅를 곱한만큼의 전압을 제 2 출력전압 V_o5에 전달한다. 따라서, 상기 제 3,4 PMOS 트랜지스터(500c,500d)와 상기 제 3 연산증폭기(800c) 및 상기 제 1 완전차동증폭기(700a)로 구성된 하나의 캐스코드 스테이지는 제 2 출력전압 V_o5에 상기 부궤환 루프를 통해 출력임피던스를 상기 제 2 연산증폭기(800b)의 증폭도 A₄와 상기 제 1 차동증폭기(700a)의 증폭도 A₅를 곱한만큼의 배로 증가시킨다.

상기와 같이 구성된 차동증폭기에서, 제 2 차동증폭부(2000)는 제 2 NMOS 트랜지스터(600b)와 제 4 NMOS 트랜지스터(600d)의 게이트단자에 두개의 입력 V_i1과 V_i2를 가해지면, 각 입력신호는 상기의 캐스코드 스테이지로 이루어진 증폭부를 거치면서 증폭이 되어 V_o4와 V_o5의 출력전압을 변화시키며, 상기 출력전압 V_o4와 V_o5의 변화에 의해 제 1 차동증폭부(1000)의 전류가 변동되어 또한, 상기의 캐스코드 스테이지로 이루어진 증폭부를 통해서 상기 제 2 증폭부(2000)의 출력과 동일한 출력을 각 V_o4, V_o5의 출력전압에 전달한다. 결국, V_o4와 V_o5의 출력전압은 제 1 차동증폭부 출력전압의 두배가 된다.

따라서, 본 발명의 캐스코드 스테이지는 도 6에 도시된 차동증폭기에서 처럼 공통게이트 증폭단에서 국부적으로 등가 트랜스컨덕턴스를 크게 해야 할 필요가 있는 곳에서는 위상 여유 스펙(Spec) 내에서 사용할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 본 발명은 증폭기의 캐스코드 스테이지의 부궤환 루프에 반전과 비반전 증폭기를 직렬 접속하여 출력단에 고출력임피던스를 제공하고, 출력전압의 스윙 폭을 넓게 할 수 있도록 한다.

Claims (3)

1. 반도체메모리 집적회로의 캐스코드 스테이지(Cascode Stage)에 있어서,

   제 1 바이어스 전압을 게이트단자에 입력하고 소오스단자는 접지된 제 1 NMOS 트랜지스터;

   상기 제 1 NMOS 트랜지스터의 드레인단자의 출력을 '+' 입력으로 하고, 제 3 바이어스 전압을 '- 입력으로 하며, 부궤환 루프를 형성하여 비반전증폭기의 역할을 하는 제 1 연산증폭기;

   상기 제 1 연산증폭기의 출력을 '- 입력으로 하고, 제 2 바이어스 전압을 '+' 입력으로 하며, 부궤환루프를 형성하여 반전증폭기의 역할을 하는 제 2 연산증폭기;

   상기 제 2 연산증폭기의 출력을 게이트단자의 입력으로 하고, 상기 제 1 NMOS 트랜지스터의 드레인단자에 소오스단자가 연결되며 드레인단자가 출력단에 접속된 제 2 NMOS 트랜지스터

   를 포함하여 구성됨을 특징으로 하는 캐스코드 스테이지 회로.
2. 반도체메모리 집적회로의 캐스코드스테이지(Cascode Stage)에 있어서,

   제 1 바이어스전압을 게이트단자에 입력하고 소오스단자는 접지된 제 1 NMOS 트랜지스터;

   상기 제 1 NMOS 트랜지스터의 드레인단자의 출력을 '+' 입력으로 하고, 제 3 바이어스전압을 '- 입력으로 하며, 부궤환 루프를 형성하는 제 1 연산증폭기;

   상기 제 1 연산증폭기의 출력을 '-' 입력으로 하고, 제 2 바이어스전압을 '+' 입력으로 하며, 부궤환루프를 형성하는 제 2 연산증폭기;

   상기 제 2 연산증폭기의 출력을 게이트단자의 입력으로 하고, 상기 제 1 NMOS 트랜지스터의 드레인단자와 소오스단자가 연결되며 드레인단자가 출력인 제 2 NMOS 트랜지스터

   를 포함하여 구성됨을 특징으로 하는 캐스코드 스테이지 회로.
3. 상기 청구항 1 또는 청구항 2항의 캐스코드 스테이지를 공통게이트 증폭단에 사용한 캐스코드 증폭기.

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