JP3685118B2 - Ｃｍｏｓインバータ回路及びｄｃオフセット検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＣＭＯＳを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタについて製造プロセス毎に生じる素子特性のバラツキに起因するＤＣオフセットを除去することでアナログ信号処理に適用し得るように成されたＣＭＯＳインバータ回路、並びにＣＭＯＳインバータ回路によるアナログ信号処理についての性能向上を図って改善が成されたＤＣオフセット検出回路に関するものである。
【０００２】
【従来の技術】
近年、デジタル信号処理技術の進歩に伴ったデジタル機器製造の増大に応じて、デジタル機器内部に設けられた半導体装置においてＣＭＯＳ集積回路が大幅に使用されるようになっている。ところが、高周波信号、映像信号、音声信号等についてはアナログ信号として処理するほうが容易な場合があり、またＡ／Ｄ変換回路、Ｄ／Ａ変換回路、クロック発振回路等を実現するためにはアナログ信号処理が必要となってくる。
【０００３】
アナログ信号処理回路としてはバイポーラトランジスタが良好な適性を有しており、ＣＭＯＳについては、サンプルホールド回路等の一部のアナログ信号処理回路を除いてアナログ信号処理回路としての適性は低いとされてきた。然るに、ＣＭＯＳインバータ回路は、非常に簡単な構成であるにもかかわらず、入力ダイナミックレンジが大きいこと、高い利得を得られること、電流供給能力が優れていること等の利点を有しており、ＣＭＯＳインバータ回路をアナログ信号処理回路として利用することで全体的な回路規模の縮小並びに性能の向上を実現することが期待されている。
【０００４】
図１０は、アナログ信号処理回路としてのＣＭＯＳインバータ回路の構成の一例を示す図である。ここで、（ａ）についてはＣＭＯＳインバータ回路自体が示されており、（ｂ）については、ＣＭＯＳインバータ回路の動作特性に係る説明を容易とする為に、アナログ信号処理を実施する際の理想的な動作点を与える仮想の電圧源等を付与した回路構成が示されている。図１０において、１１１は電圧源、１１２はＰＭＯＳトランジスタ、１１３はＮＭＯＳトランジスタ、１１４は接地部、１１５は入力端子、１１６は出力端子、１１７はＭＯＳトランジスタのドレイン抵抗により定まる負荷抵抗、１１８はバイアス電圧として仮想的に設定された電圧源である。なお、電圧源１１１の電圧値をＶｄｄ、電圧源１１８の電圧値をＶｄｄ／２、負荷抵抗の抵抗値をＲｄ、ＰＭＯＳトランジスタ１１２のドレイン電流をＩｐ、ＮＭＯＳトランジスタ１１３のドレイン電流をＩｎ、負荷抵抗１１７を流れる電流をＩｄ、入力端子１１５における入力電圧の電圧値をＶｇ、出力端子１１６における出力電圧の電圧値をＶｏとする。
【０００５】
次に、図１０に示されたＣＭＯＳインバータ回路の動作特性について説明する。ＣＭＯＳインバータ回路をアナログ信号処理回路として使用する場合には、入出力のダイナミックレンジをできるだけ大きくとれるように、入力電圧についてＶｇ＝Ｖｄｄ／２とした際に、出力電圧についてＶｏ＝Ｖｄｄ／２となるようにバイアス設定することが望まれる。このようにバイアス設定した際におけるＰＭＯＳトランジスタ１１２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ１１３のドレイン電流Ｉｎは、それぞれ式（１）および式（２）により示される。
【数１】
ここで、ＭｐはＰＭＯＳトランジスタ１１２のドレイン電流係数、ＶｔｐはＰＭＯＳトランジスタ１１２の閾値電圧、ＭｎはＮＭＯＳトランジスタ１１３のドレイン電流係数、ＶｔｎはＮＭＯＳトランジスタ１１３の閾値電圧である。
【０００６】
図１０（ｂ）に示されるように、出力電圧Ｖｏは、ＭＯＳトランジスタのドレイン抵抗により規定される負荷抵抗１１７の抵抗値Ｒｄと当該負荷抵抗１１７に流れる電流Ｉｄとにより定まり、式（３）により与えられる。また、適切なバイアス設定を実現するために、Ｖｏ＝Ｖｇ＝Ｖｄｄ／２とする条件は式（４）により与えられる。
【数２】
式（４）に示されるように、ＰＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１３について、ドレイン電流係数Ｍｐ，Ｍｎ、閾値電圧Ｖｔｐ，Ｖｔｎ等のパラメータが一致する場合にＶｏ＝Ｖｇとなる。したがって、ＰＭＯＳトランジスタ１１２およびＮＭＯＳトランジスタ１１３の素子特性に係るパラメータを等しくすることで所望のバイアス設定を実現することができる。
【０００７】
【発明が解決しようとする課題】
然るに、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子特性に係るパラメータは、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるＭＯＳトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。このために、Ｖｏ＝Ｖｇとはならず、素子特性のバラツキに基づいて、Ｉｐ＞Ｉｎとなる場合にはＶｏ＞Ｖｇとなり、Ｉｐ＜Ｉｎとなる場合にはＶｏ＜Ｖｇとなる。したがって、バイアス設定のために、入力電圧をＶｇ＝Ｖｄｄ／２としても出力電圧ＶｏはＶｄｄ／２からずれてしまって所謂ＤＣオフセットが生じることとなる。
【０００８】
したがって、製造バラツキに応じてＤＣオフセットが発生するために、出力について充分なダイナミックレンジをとることができす、このままでは高利得アンプあるいはバッファアンプ等のアナログ信号処理回路としては使用することができないという課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、製造バラツキに起因するＤＣオフセットを除去してアナログ信号処理に適用可能なＣＭＯＳインバータ回路及びＤＣオフセット検出回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るＣＭＯＳインバータ回路は、電圧源に直接的または間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、前記電圧源に直接的または間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成される。
【００１１】
この発明に係るＣＭＯＳインバータ回路は、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＮＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＮＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタと、前記第５のＮＭＯＳトランジスタのソースにドレインが接続される第７のＮＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのソースにドレインが接続される第８のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタのドレインにドレインが接続される第９のＮＭＯＳトランジスタと、前記第６のＰＭＯＳトランジスタのドレインにドレインが接続される第１０のＮＭＯＳトランジスタとを有して構成され、前記第７のＮＭＯＳトランジスタのゲートと前記第１０のＮＭＯＳトランジスタのゲートと前記第６のＮＭＯＳトランジスタのソースとが接続され、前記第８のＮＭＯＳトランジスタのゲートと前記第９のＮＭＯＳトランジスタのゲートと前記第５のＮＭＯＳトランジスタのソースとが接続され、前記第５のＰＭＯＳトランジスタのドレインと前記第９のＮＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＰＭＯＳトランジスタのドレインと前記第１０のＮＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続される。
【００１２】
この発明に係るＣＭＯＳインバータ回路は、電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に直接的または間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に直接的または間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成される。
この発明に係るＣＭＯＳインバータ回路は、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＰＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＰＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタのソースにドレインが接続される第７のＰＭＯＳトランジスタと、前記第６のＰＭＯＳトランジスタのソースにドレインが接続される第８のＰＭＯＳトランジスタと、前記第５のＮＭＯＳトランジスタのドレインにドレインが接続される第９のＰＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのドレインにドレインが接続される第１０のＰＭＯＳトランジスタとを有して構成され、前記第７のＰＭＯＳトランジスタのゲートと前記第１０のＰＭＯＳトランジスタのゲートと前記第６のＰＭＯＳトランジスタのソースとが接続され、前記第８のＰＭＯＳトランジスタのゲートと前記第９のＰＭＯＳトランジスタのゲートと前記第５のＰＭＯＳトランジスタのソースとが接続され、前記第５のＮＭＯＳトランジスタのドレインと前記第９のＰＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＮＭＯＳトランジスタのドレインと前記第１０のＰＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続される。
【００１３】
この発明に係るＣＭＯＳインバータ回路は、電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される第１の演算増幅器と、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される第２の演算増幅器とを有して構成される。
【００１４】
この発明に係るＤＣオフセット検出回路は、電圧源に接続される第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタのドレインにドレインが接続される第３のＮＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、第３のＮＭＯＳトランジスタのソースにドレインが接続されるとともに接地部にソースが接続される第４のＮＭＯＳトランジスタと、非反転入力部が第３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が第３のＰＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されるようにしたものである。
【００１５】
この発明に係るＤＣオフセット検出回路は、接地部に接続される第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのドレインにドレインが接続される第３のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、第３のＰＭＯＳトランジスタのソースにドレインが接続されるとともに電圧源にソースが接続される第４のＰＭＯＳトランジスタと、非反転入力部が第３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が第３のＰＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されるようにしたものである。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例の各要素と、特許請求の範囲に記載された発明の各要素との対応関係を明らかにするために、実施例の各要素にそれぞれ対応する特許請求の範囲に記載された発明の各要素を本願発明の実施の形態に係る説明文中において適宜かっこ書きにより示すものとする。
【００１９】
実施の形態１．
図１は、本願発明に係るＤＣオフセット検出回路の動作原理を示すための図である。図１において、１は電圧源、２はＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３はＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、４は接地部、５はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されＤＣオフセットを削減するようにＮＭＯＳトランジスタ３のソース電圧を上げる電圧源、６は入力端子、７は出力端子である。なお、ＰＭＯＳトランジスタ２のバックゲートはソースに接続され、ＮＭＯＳトランジスタ３のバックゲートは接地部４に接続される。なお、電圧源１の電源値をＶｄｄ、ＰＭＯＳトランジスタのドレイン電流をＩｐ、ＮＭＯＳトランジスタのドレイン電流をＩｎ、出力端子７へ流れる電流をＩｄ、電圧源５の電圧値（以下、シフト電圧と称する）をＶｓ、入力電圧をＶｇ、出力電圧をＶｏとする。
【００２０】
次に、図１に示されたＣＭＯＳ回路の動作特性について説明する。ここでも、適切なバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２としてＤＣオフセットに係る評価を実施する。上記条件下におけるＰＭＯＳトランジスタ２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ３のドレイン電流Ｉｎは、それぞれ式（５）および式（６）により与えられる。
【数３】
したがって、ＰＭＯＳトランジスタ２のドレイン電流ＩｐとＮＭＯＳトランジスタ３のドレイン電流Ｉｎとの差として与えられる電流Ｉｄは、式（７）により与えられる。
【数４】
【００２１】
式（７）から明らかなように、シフト電圧Ｖｓの電圧値を適宜調整することで、Ｉｄ＝０とすることができる。この際、出力電圧Ｖｏが入力電圧Ｖｇに一致する。ここで、Ｉｄ＝０とすることができるシフト電圧Ｖｓの電圧値は、以下の式（８）から算出される。
【数５】
例えば、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３のドレイン電流係数Ｍｎとが等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖｔｎとなってシフト電圧の電圧値が定まる。ところで、単一電源により動作する際にはＶｓ≧０となるから、Ｖｔｐ≧Ｖｔｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｖｔｐ＜Ｖｔｎである場合については、ＰＭＯＳトランジスタ２のソースと電圧源１との間に電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２２】
また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３の閾値電圧Ｖｔｎとが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、以下の式（９）に基づいてシフト電圧Ｖｓの電圧値を求めることができる。
【数６】
ところで、単一電源により動作する際にはＶｓ≧０であるとともに、Ｖｇ−Ｖｔ＞０であるから、Ｍｐ≦Ｍｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｍｐ＞Ｍｎである場合については、ＰＭＯＳトランジスタ２のソースと電圧源１との間に電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２３】
次に、製造バラツキに起因するＤＣオフセットを除去するようにシフト電圧を自動的に調整可能であるＤＣオフセット検出回路（ＤＣオフセット検出手段）について説明する。図２は、この発明の実施の形態１によるＤＣオフセット検出回路を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。８はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されたＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、９は非反転入力部が出力端子７に接続され反転入力部が入力端子６に接続され出力部がＮＭＯＳトランジスタ８のゲートに接続される演算増幅器（第１の演算増幅器）である。ここで、ＮＭＯＳトランジスタ８のバックゲートは接地部４に接続される。
【００２４】
次に、図２に示されたＤＣオフセット検出回路の動作特性について説明する。ＰＭＯＳトランジスタ２のドレイン電流Ｉｐは式（１０）により与えられ、ＮＭＯＳトランジスタ３のドレイン電流Ｉｎは式（１１）により与えられ、ＮＭＯＳトランジスタ８のドレイン電流Ｉｎは式（１２）により与えられる。ここでは説明を簡単にするために、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ８とは同一に形成されるものとして、ドレイン電流係数Ｍｎ、閾値電圧Ｖｔｎ等の素子特性については互いに等しいものとして解析を実施する。なお、本願発明に係るＤＣオフセット検出回路では、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ８とが同一に形成されることを必須要件とするものではない。
【数７】
ここで、ＶｎはＮＭＯＳトランジスタ８のゲート電圧である。演算増幅器９によりゲート電圧Ｖｎを印加することで、非飽和領域において動作するＮＭＯＳトランジスタ８のドレイン電流と飽和領域において動作するＮＭＯＳトランジスタ３のドレイン電流とが等しくなり、式（１１）と式（１２）とから、所望のシフト電圧Ｖｓを発生させるためのゲート電圧Ｖｎは式（１３）に示すように求められる。
【数８】
【００２５】
シフト電圧Ｖｓは、ＣＭＯＳインバータに係るＤＣオフセットを除去するための電圧値として式（８）に基づいて定められるから、式（１３）に式（８）を代入することにより、製造バラツキに起因して発生するＤＣオフセットを除去するためにＮＭＯＳトランジスタ８のゲートに与えられるべきゲート電圧Ｖｎは式（１４）により与えられる。
【数９】
上記のように、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ８に係るドレイン電流係数Ｍｐ、ドレイン電流係数Ｍｎ、閾値電圧Ｖｔｐ、閾値電圧Ｖｔｎ等の素子特性のバラツキに応じて、印加することが必要とされるゲート電圧Ｖｎの電圧値は式（１４）に基づき一意に決定されるものである。
【００２６】
例えば、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３，８のドレイン電流係数Ｍｎとが等しく、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３，８の閾値電圧Ｖｔｎとにバラツキが生じている場合には、式（１５）からゲート電圧Ｖｎは求められる。
【数１０】
また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３，８の閾値電圧Ｖｔｎとが等しくてＶｔｐ＝Ｖｔｎ＝Ｖｔとなり、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３，８のドレイン電流係数Ｍｎとにバラツキが生じている場合には、式（１６）からゲート電圧Ｖｎは求められる。
【数１１】
【００２７】
ここで、図２に示されるＤＣオフセット検出回路の動作について説明する。出力電圧Ｖｏが入力電圧Ｖｇより大きくなると、出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧がＮＭＯＳトランジスタ８のゲートに印加される。ＮＭＯＳトランジスタ８のゲート電圧が大きくなると当該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって出力電圧Ｖｏは低下する。したがって、演算増幅器９から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖｇとを等しくさせるような電圧値に収斂する。
【００２８】
次に、図２に示されるＤＣオフセット検出回路を利用したこの発明の実施の形態１によるＣＭＯＳインバータ回路について説明する。図３は、この発明の実施の形態１によるＣＭＯＳインバータ回路の構成を示す回路図である。図３において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。１０はアナログ信号処理を実施できるように設定されるバイアス電圧を印加する電圧源、１１はＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、１２はＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、１３はＮＭＯＳトランジスタ８と同一に形成されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４は入力端子、１５は出力端子である。ここで、入力端子１４における入力電圧をＶｉｎ、出力端子１５における出力電圧をＶｏｕｔとする。また、ＰＭＯＳトランジスタ１１のバックゲートはソースに接続され、ＮＭＯＳトランジスタ１２のバックゲートは接地部４に接続され、ＮＭＯＳトランジスタ１３のバックゲートは接地部４に接続される。なお、バイアス用電圧源１０については、例えば電圧源１の電源電圧を抵抗分割すること等の種々の方法を用いて実現することが可能である。また、上記のインバータ回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ８、演算増幅器９およびバイアス用電圧源１０等から成るＤＣオフセット検出回路（第１のＤＣオフセット検出手段）と、ＮＭＯＳトランジスタ１３とから、ＤＣオフセットを削減するように、ＮＭＯＳトランジスタ１２のソース電圧を上げる第１の電圧シフト手段が構成される。
【００２９】
次に、図３に示されたＣＭＯＳインバータ回路の動作について説明する。図２に示されるＤＣオフセット検出回路に係る動作において述べたように、ＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ３のドレインとの接続部位の電圧Ｖｏはバイアス設定用に電圧源１０により与えられるバイアス電圧Ｖｇに等しくなる。また、上述したように、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、およびＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれ素子特性が同一であるものとみなすことができるので、演算増幅器９の出力電圧をＮＭＯＳトランジスタ１３のゲートに印加することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＤＣオフセット検出回路により当該ＤＣオフセット検出回路を備えたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量を指標する電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することが可能となる。
【００３０】
次に、図２および図３に示される演算増幅器の構成について説明する。図４は、演算増幅器の構成の一例を示す回路図である。図４において、２１は電圧源、２２，２３，２４，２５はＰＭＯＳトランジスタ、２６，２７，２８，２９，３０はＮＭＯＳトランジスタ、３１は電圧源、３２は接地部、３３は反転入力部、３４は非反転入力部、３５は出力部である。
【００３１】
ＰＭＯＳトランジスタ２２，２３，２４，２５のソースは電圧源２１に接続され、ＰＭＯＳトランジスタ２２のゲートとＰＭＯＳトランジスタ２３のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ２３のドレインに接続される。ＰＭＯＳトランジスタ２４のゲートとＰＭＯＳトランジスタ２５のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２６については、ドレインがＰＭＯＳトランジスタ２３のドレインに接続され、ゲートが反転入力部３３に接続される。ＮＭＯＳトランジスタ２７については、ドレインがＰＭＯＳトランジスタ２４のドレインに接続され、ゲートが非反転入力部３４に接続される。ＮＭＯＳトランジスタ２６のソースとＮＭＯＳトランジスタ２７のソースとは、互いに接続されるとともにＮＭＯＳトランジスタ３０のドレインに接続される。ＮＭＯＳトランジスタ２８のドレインはＰＭＯＳトランジスタ２２のドレインに接続され、ＮＭＯＳトランジスタ２９のドレインはＰＭＯＳトランジスタ２５のドレインに接続される。ＮＭＯＳトランジスタ２８のゲートとＮＭＯＳトランジスタ２９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ２８のドレインに接続される。ＮＭＯＳトランジスタ３０のゲートは電圧源３１に接続される。ＮＭＯＳトランジスタ２８，２９，３０のソースは接地部３２に接続される。そして、ＰＭＯＳトランジスタ２５のドレインとＮＭＯＳトランジスタ２９のドレインとの接続部位が出力部３５に接続される。なお、ＰＭＯＳトランジスタ２２，２３，２４，２５のバックゲートは電圧源２１に接続され、ＮＭＯＳトランジスタ２６，２７のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ２８，２９，３０のバックゲートは接地部３２に接続される。
【００３２】
上記のような演算増幅器において、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９とにより、それぞれカレントミラーが構成される。また、ＮＭＯＳトランジスタ３０と電圧源３１とにより、定電流源が構成される。
【００３３】
次に、図４に示される演算増幅器の動作について説明する。演算増幅器の反転入力部３３はＤＣオフセット検出回路を構成するＣＭＯＳの入力部に接続されるとともに非反転入力部３４はＤＣオフセット検出回路を構成するＣＭＯＳの出力部に接続されるから、反転入力部３３に印加される電圧をＶｇ、非反転入力部３４に印加される電圧をＶｏ、ゲート電圧Ｖｇに応じてＮＭＯＳトランジスタ２６を流れるドレイン電流をＩｇ、およびゲート電圧Ｖｏに応じてＮＭＯＳトランジスタ２７を流れるドレイン電流をＩｏとする。
【００３４】
ＮＭＯＳトランジスタ２６のドレイン電流すなわちＰＭＯＳトランジスタ２３のドレイン電流は、ＰＭＯＳトランジスタ２２，２３から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ２２のドレイン電流と等しくなる。ＰＭＯＳトランジスタ２２のドレイン電流すなわちＮＭＯＳトランジスタ２８のドレイン電流は、ＮＭＯＳトランジスタ２８，２９から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ２９のドレイン電流と等しくなる。これにより、ＮＭＯＳトランジスタ２９のドレイン電流はＩｇとなる。また、ＮＭＯＳトランジスタ２７のドレイン電流すなわちＰＭＯＳトランジスタ２４のドレイン電流は、ＰＭＯＳトランジスタ２４，２５から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ２５のドレイン電流に等しくなる。これにより、ＰＭＯＳトランジスタ２５のドレイン電流はＩｏとなる。したがって、出力部３５を流れる電流はＩｏ−Ｉｇとなる。
【００３５】
ここで、ＮＭＯＳトランジスタ２９が引き込むドレイン電流Ｉｇに対してＰＭＯＳトランジスタ２５から流れ込むドレイン電流Ｉｏの方が大きくなると出力電圧Ｖｎは上昇し、逆にＰＭＯＳトランジスタ２５から流れ込むドレイン電流Ｉｏに対してＮＭＯＳトランジスタ２９が引き込むドレイン電流Ｉｇの方が大きくなると出力電圧Ｖｎは低下する。したがって、図４に示される演算増幅器は、ＤＣオフセット検出回路の出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを出力する。
【００３６】
次に、図２および図３に示される演算増幅器の変形例について説明する。図５は、演算増幅器の構成の他の例を示す図である。図５において、４１は電圧源、４２はＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、４３はＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、４４はＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、４５はＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、４６はＮＭＯＳトランジスタ（第９のＮＭＯＳトランジスタ）、４７はＮＭＯＳトランジスタ（第７のＮＭＯＳトランジスタ）、４８はＮＭＯＳトランジスタ（第８のＮＭＯＳトランジスタ）、４９はＮＭＯＳトランジスタ（第１０のＮＭＯＳトランジスタ）、５０は接地部、５１は非反転入力部、５２は反転入力部、５３は出力部である。
【００３７】
ＰＭＯＳトランジスタ４２，４３のソースは、電圧源４１に接続される。ＰＭＯＳトランジスタ４２のゲートとＰＭＯＳトランジスタ４３のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ４２のドレインに接続される。ＮＭＯＳトランジスタ４４のドレインとＮＭＯＳトランジスタ４５のドレインとは互いに接続され、ＮＭＯＳトランジスタ４４のゲートは非反転入力部５１に接続され、ＮＭＯＳトランジスタ４５のゲートは反転入力部５２に接続される。ＰＭＯＳトランジスタ４２のドレインとＮＭＯＳトランジスタ４６のドレインとは接続され、ＰＭＯＳトランジスタ４３のドレインとＮＭＯＳトランジスタ４９のドレインとは接続される。ＮＭＯＳトランジスタ４４のソースとＮＭＯＳトランジスタ４７のドレインとＮＭＯＳトランジスタ４６のゲートとＮＭＯＳトランジスタ４８のゲートとは、互いに接続される。ＮＭＯＳトランジスタ４５のソースとＮＭＯＳトランジスタ４８のドレインとＮＭＯＳトランジスタ４７のゲートとＮＭＯＳトランジスタ４９のゲートとは、互いに接続される。ＮＭＯＳトランジスタ４６，４７，４８，４９のソースは接地部５０に接続される。そして、ＰＭＯＳトランジスタ４３のドレインとＮＭＯＳトランジスタ４９のドレインとの接続部位が出力部５３に接続される。なお、ＰＭＯＳトランジスタ４２，４３のバックゲートは電圧源４１に接続され、ＮＭＯＳトランジスタ４４，４５のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ４６，４７，４８，４９のバックゲートは接地部５０に接続される。
【００３８】
上記のような演算増幅器において、ＮＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５から成る差動対と、ＮＭＯＳトランジスタ４７およびＮＭＯＳトランジスタ４８から成る負性コンダクタンス回路とから高Ｇｍ回路が構成される。また、ＰＭＯＳトランジスタ４２とＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４６とＮＭＯＳトランジスタ４８、ＮＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４９とにより、それぞれカレントミラーが構成される。
【００３９】
次に、図５に示される演算増幅器の動作について説明する。この演算増幅器においても、演算増幅器の反転入力部５２はＤＣオフセット検出回路を構成するＣＭＯＳの入力部に接続されるとともに非反転入力部５１はＤＣオフセット検出回路を構成するＣＭＯＳの出力部に接続されるから、反転入力部５２に印加される電圧をＶｇ、非反転入力部５１に印加される電圧をＶｏ、ゲート電圧Ｖｇに応じてＮＭＯＳトランジスタ４５を流れるドレイン電流をＩｇ、およびゲート電圧Ｖｏに応じてＮＭＯＳトランジスタ４４を流れるドレイン電流をＩｏとする。
【００４０】
ＮＭＯＳトランジスタ４４のドレイン電流すなわちＮＭＯＳトランジスタ４７のドレイン電流は、ＮＭＯＳトランジスタ４７，４９から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ４９のドレイン電流と等しくなる。これにより、ＮＭＯＳトランジスタ４９のドレイン電流はＩｏとなる。また、ＮＭＯＳトランジスタ４５のドレイン電流すなわちＮＭＯＳトランジスタ４８のドレイン電流は、ＮＭＯＳトランジスタ４６，４８から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ４６のドレイン電流と等しくなる。ＮＭＯＳトランジスタ４６のドレイン電流すなわちＰＭＯＳトランジスタ４２のドレイン電流は、ＰＭＯＳトランジスタ４２，４３から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ４３のドレイン電流と等しくなる。これにより、ＰＭＯＳトランジスタ４３のドレイン電流はＩｇとなる。したがって、出力部５３を流れる電流はＩｇ−Ｉｏとなる。ここで、ＰＭＯＳトランジスタ４３から流れ込むドレイン電流Ｉｇに対してＮＭＯＳトランジスタ４９が引き込むドレイン電流Ｉｏの方が小さくなると出力電圧Ｖｎは上昇し、逆にＰＭＯＳトランジスタ４３から流れ込むドレイン電流Ｉｇに対してＮＭＯＳトランジスタ４９が引き込むドレイン電流Ｉｏの方が大きくなると出力電圧Ｖｎは低下する。また、ＮＭＯＳトランジスタ４７のゲートがＮＭＯＳトランジスタ４５のソースとＮＭＯＳトランジスタ４８のドレインとの接続部位に接続されるとともにＮＭＯＳトランジスタ４８のゲートがＮＭＯＳトランジスタ４４のソースとＮＭＯＳトランジスタ４７のドレインとの接続部位に接続されることにより、電圧Ｖｏが電圧Ｖｇより大きくなると電流Ｉｇの電流量が大きくなるとともに電流Ｉｏの電流量は相当に小さくなり、電圧Ｖｇが電圧Ｖｏより大きくなると電流Ｉｏの電流量が大きくなるとともに電流Ｉｇの電流量は相当に小さくなる。したがって、この演算増幅器は、上記のような負性コンダクタンス特性を備えることで、ＤＣオフセット検出回路の出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを出力する。
【００４１】
ここで、図４に示される演算増幅器と図５に示される演算増幅器との差異について説明する。図４に示されるような演算増幅器においては、通常、オープンループゲインは差動対を構成するＮＭＯＳトランジスタ２６，２７のトランジスタサイズおよび定電流源を流れるバイアス電流に基づいて定まる。したがって、ＤＣオフセットを除去するためにオープンループゲインを大きくしようとすると、ＭＯＳトランジスタのサイズを大きくする必要並びにバイアス電流を増加させる必要が生じて、回路規模が大きくなるとともに消費電流が増加するという短所があった。
【００４２】
これに対して、図５に示される演算増幅器においては、ＮＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５から成る差動対と、ＮＭＯＳトランジスタ４７およびＮＭＯＳトランジスタ４８から成る負性コンダクタンス回路とから、高い相互コンダクタンスを有する増幅回路が構成される。これにより、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を増加させることなく、高利得の演算増幅器を得ることが可能となる。
【００４３】
以上のようにこの実施の形態１によれば、ＣＭＯＳインバータ回路に、ＤＣオフセットを削減するようにＮＭＯＳトランジスタ１２のソース電圧を上げる電圧シフト手段を備えるように構成したので、ＤＣオフセットを削減して出力電圧のダイナミックレンジを大きくとることができ、当該ＣＭＯＳインバータ回路をアナログ信号処理回路として使用可能とすることができるという効果を奏する。
【００４４】
また、電圧シフト手段がＮＭＯＳトランジスタ１３とＤＣオフセットを検出して当該ＮＭＯＳトランジスタ１３のゲートにＤＣオフセットを削減するように調整された電圧を印加するＤＣオフセット検出手段とを有して構成されるようにしたので、検出されたＤＣオフセット量に応じてＮＭＯＳトランジスタ１２のソース電圧を適切なレベルまで上げることができて、ＤＣオフセットを除去することが可能になるという効果を奏する。
【００４５】
また、ＤＣオフセット検出回路が、ＰＭＯＳトランジスタ１１と同一に形成されるＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ１２と同一に形成されるＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ１３と同一に形成されるＮＭＯＳトランジスタ８、並びにバイアス電圧とＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＣＭＯＳの出力電圧との差動電圧を増幅する演算増幅器９等から構成されるようにしたので、ＤＣオフセット検出回路を簡単な構成により実現することができるとともに、当該ＤＣオフセット検出回路を使用したＣＭＯＳインバータ回路の回路規模を小さくすることができるという効果を奏する。
【００４６】
さらに、演算増幅器９が、差動対を構成するＮＭＯＳトランジスタ４４，４５と、ＮＭＯＳトランジスタ４４，４５にそれぞれ接続されるＮＭＯＳトランジスタ４７，４８と、カレントミラーを構成するＰＭＯＳトランジスタ４２，４３と、ＰＭＯＳトランジスタ４２，４３にそれぞれ接続されるＮＭＯＳトランジスタ４６，４９とを有して構成されるとともに、ＮＭＯＳトランジスタ４６のゲートとＮＭＯＳトランジスタ４８のゲートとＮＭＯＳトランジスタ４４のソースとが接続され、ＮＭＯＳトランジスタ４７のゲートとＮＭＯＳトランジスタ４９のゲートとＮＭＯＳトランジスタ４５のソースとが接続されるようにしたので、ＮＭＯＳトランジスタ４４，４５から成る差動対とＮＭＯＳトランジスタ４７，４８から成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、演算増幅器を構成するＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したＤＣオフセット検出回路およびＣＭＯＳインバータ回路の回路規模を小さくすることができるという効果を奏する。
【００４７】
実施の形態２．
図６は、この発明の実施の形態２によるＣＭＯＳインバータ回路の構成を示す図である。上述したように、単一電源により動作させる際には、図３に示されるようなＣＭＯＳインバータ回路は、Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合において、ＤＣオフセットを除去することが可能である。これに対して、図６に示されるこの発明の実施の形態２によるＣＭＯＳインバータ回路はＶｔｐ＜Ｖｔｎである場合並びにＭｐ＞Ｍｎである場合において、ＤＣオフセットを除去できる点で実施の形態１によるＣＭＯＳインバータ回路と差異を有する。図６において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。６１はＰＭＯＳトランジスタ１１のソース電圧を下げてＤＣオフセットを除去するためにＰＭＯＳトランジスタ１１のソースと電圧源１との間に介装されたＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、６２はＰＭＯＳトランジスタ６１と同一に形成されＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されたＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、６３は反転入力部にＰＭＯＳトランジスタ２のゲートおよびＮＭＯＳトランジスタ３のゲートが接続され、非反転入力部にＰＭＯＳトランジスタ２のドレインおよびＮＭＯＳトランジスタ３のドレインが接続され、出力部にＰＭＯＳトランジスタ６１のゲートおよびＰＭＯＳトランジスタ６２のゲートが接続される演算増幅器（第２の演算増幅器）である。また、ＰＭＯＳトランジスタ６１のバックゲートは電圧源１に接続され、ＰＭＯＳトランジスタ６２のバックゲートは電圧源１に接続される。なお、上記のＣＭＯＳインバータ回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ６２、演算増幅器６３およびバイアス用電圧源１０等から成るＤＣオフセット検出回路（第２のＤＣオフセット検出手段）と、ＰＭＯＳトランジスタ６１とから、ＤＣオフセットを削減するように、ＰＭＯＳトランジスタ１１のソース電圧を下げる第２の電圧シフト手段が構成される。
【００４８】
次に、図６に示されるＣＭＯＳインバータ回路の動作について説明する。図６に示されるＣＭＯＳインバータ回路の動作は、基本的には図３に示されるＣＭＯＳインバータ回路と同様である。すなわち、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＣＭＯＳの出力電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電圧Ｖｏとバイアス電圧Ｖｇとの差動電圧を増幅した電圧がＰＭＯＳトランジスタ６２のゲートに印加される。ＰＭＯＳトランジスタ６２のゲート電圧が大きくなると当該ＰＭＯＳトランジスタのドレイン抵抗が大きくなって出力電圧Ｖｏは低下する。したがって、演算増幅器６３から出力される電圧Ｖｐは、出力電圧Ｖｏとバイアス電圧Ｖｇとを等しくさせるような電圧に収斂する。
【００４９】
ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、およびＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１とについては、それぞれ同一に形成されて素子特性が同一であるとみなすことができるので、演算増幅器６３の出力電圧ＶｐをＰＭＯＳトランジスタ６１のゲートに印加することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＤＣオフセット検出回路により当該ＤＣオフセット検出回路を備えたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量を指標する電圧Ｖｐを電圧シフト用のＰＭＯＳトランジスタ６１のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することが可能となる。
【００５０】
次に、図６に示される演算増幅器の構成について説明する。図７は、演算増幅器の構成の一例を示す回路図である。図７において、７１は電圧源、７２はＰＭＯＳトランジスタ、７３は電圧源、７４，７５，７６，７７はＰＭＯＳトランジスタ、７８，７９，８０，８１はＮＭＯＳトランジスタ、８２は接地部、８３は反転入力部、８４は非反転入力部、８５は出力部である。
【００５１】
ＰＭＯＳトランジスタ７２，７４，７５のソースは、電圧源７１に接続される。ＰＭＯＳトランジスタ７２のゲートは、電圧源７３の負極側に接続される。ＰＭＯＳトランジスタ７４のゲートとＰＭＯＳトランジスタ７５のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ７４のドレインに接続される。ＰＭＯＳトランジスタ７６のソースとＰＭＯＳトランジスタ７７のソースとは、互いに接続されるとともにＰＭＯＳトランジスタ７２のドレインに接続される。ＰＭＯＳトランジスタ７６のゲートは反転入力部８３に接続され、ＰＭＯＳトランジスタ７７のゲートは非反転入力部８４に接続される。ＰＭＯＳトランジスタ７４のドレインはＮＭＯＳトランジスタ７８のドレインに接続され、ＰＭＯＳトランジスタ７６のドレインはＮＭＯＳトランジスタ７９のドレインに接続され、ＰＭＯＳトランジスタ７７のドレインはＮＭＯＳトランジスタ８０のドレインに接続され、ＰＭＯＳトランジスタ７５のドレインはＮＭＯＳトランジスタ８１のドレインに接続される。ＮＭＯＳトランジスタ７８のゲートとＮＭＯＳトランジスタ７９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ７９のドレインに接続される。ＮＭＯＳトランジスタ８０のゲートとＮＭＯＳトランジスタ８１のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ８０のドレインに接続される。ＮＭＯＳトランジスタ７８のソース、ＮＭＯＳトランジスタ７９のソース、ＮＭＯＳトランジスタ８０のソースおよびＮＭＯＳトランジスタ８１のソースは、接地部８２に接続される。そして、ＰＭＯＳトランジスタ７５のドレインとＮＭＯＳトランジスタ８１のドレインとの接続部位が出力部８５に接続される。なお、ＰＭＯＳトランジスタ７２，７４，７５のバックゲートは電圧源７１に接続され、ＰＭＯＳトランジスタ７６，７７のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ７８，７９，８０，８１のバックゲートは接地部８２に接続される。
【００５２】
上記のような演算増幅器において、ＰＭＯＳトランジスタ７４とＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７８とＮＭＯＳトランジスタ７９、ＮＭＯＳトランジスタ８０とＮＭＯＳトランジスタ８１とにより、それぞれカレントミラーが構成される。また、ＰＭＯＳトランジスタ７２と電圧源７３とにより、定電流源が構成される。なお、図７に示される演算増幅器については、図４に示される演算増幅器と比較するとＮＭＯＳとＰＭＯＳとが入れ替わっているのみであり、基本的な動作は同様であるので、動作に係る説明についてはこれを省略する。
【００５３】
次に、図６に示される演算増幅器の変形例について説明する。図８は、演算増幅器の構成の他の例を示す図である。図８において、９１は電圧源、９２はＰＭＯＳトランジスタ（第９のＰＭＯＳトランジスタ）、９３はＰＭＯＳトランジスタ（第７のＰＭＯＳトランジスタ）、９４はＰＭＯＳトランジスタ（第８のＰＭＯＳトランジスタ）、９５はＰＭＯＳトランジスタ（第１０のＰＭＯＳトランジスタ）、９６はＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、９７はＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、９８はＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、９９はＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、１００は接地部、１０１は非反転入力部、１０２は反転入力部、１０３は出力部である。
【００５４】
ＰＭＯＳトランジスタ９２のソース、ＰＭＯＳトランジスタ９３のソース、ＰＭＯＳトランジスタ９４のソースおよびＰＭＯＳトランジスタ９５のソースは、電圧源９１に接続される。ＰＭＯＳトランジスタ９２のドレインはＮＭＯＳトランジスタ９８のドレインに接続され、ＰＭＯＳトランジスタ９５のドレインはＮＭＯＳトランジスタ９９のドレインに接続される。ＰＭＯＳトランジスタ９３のドレインはＰＭＯＳトランジスタ９６のソースに接続され、ＰＭＯＳトランジスタ９４のドレインはＰＭＯＳトランジスタ９７のソースに接続される。ＰＭＯＳトランジスタ９３のドレインとＰＭＯＳトランジスタ９６のソースとＰＭＯＳトランジスタ９２のゲートとＰＭＯＳトランジスタ９４のゲートとは、互いに接続される。ＰＭＯＳトランジスタ９４のドレインとＰＭＯＳトランジスタ９７のソースとＰＭＯＳトランジスタ９３のゲートとＰＭＯＳトランジスタ９５のゲートとは、互いに接続される。ＰＭＯＳトランジスタ９６のゲートは非反転入力部１０１に接続され、ＰＭＯＳトランジスタ９７のゲートは反転入力部１０２に接続される。ＰＭＯＳトランジスタ９６のドレインとＰＭＯＳトランジスタ９７のドレインとは、互いに接続されるとともに接地部１００に接続される。ＮＭＯＳトランジスタ９８のゲートとＮＭＯＳトランジスタ９９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ９８のドレインに接続される。ＮＭＯＳトランジスタ９８のソースとＮＭＯＳトランジスタ９９のソースとは、接地部１００に接続される。そして、ＰＭＯＳトランジスタ９５のドレインとＮＭＯＳトランジスタ９９のドレインとの接続部位が出力部１０３に接続される。
【００５５】
上記のような演算増幅器において、ＰＭＯＳトランジスタ９６およびＰＭＯＳトランジスタ９７から成る差動対と、ＰＭＯＳトランジスタ９３およびＰＭＯＳトランジスタ９４から成る負性コンダクタンス回路とから高Ｇｍ回路が構成される。また、ＰＭＯＳトランジスタ９２とＰＭＯＳトランジスタ９４、ＰＭＯＳトランジスタ９３とＰＭＯＳトランジスタ９５、ＮＭＯＳトランジスタ９８とＮＭＯＳトランジスタ９９とにより、それぞれカレントミラーが構成される。なお、図８に示される演算増幅器については、図５に示される演算増幅器と比較すると、ＮＭＯＳとＰＭＯＳとが入れ替わっているのみであり、基本的な動作は同様であるので、動作に係る説明についてはこれを省略する。
【００５６】
ここで、図７に示される演算増幅器と図８に示される演算増幅器との差異について説明する。図７に示されるような演算増幅器においては、通常、オープンループゲインは差動対を構成するＰＭＯＳトランジスタ７６，７７のトランジスタサイズおよび定電流源を流れるバイアス電流に基づいて定まる。したがって、ＤＣオフセットを除去するためにオープンループゲインを大きくしようとすると、ＭＯＳトランジスタのサイズを大きくする必要並びにバイアス電流を増加させる必要が生じて、回路規模が大きくなるとともに消費電流が増加するという短所があった。
【００５７】
これに対して、図８に示される演算増幅器においては、ＰＭＯＳトランジスタ９６およびＰＭＯＳトランジスタ９７から成る差動対と、ＰＭＯＳトランジスタ９３およびＰＭＯＳトランジスタ９４から成る負性コンダクタンス回路とから、高い相互コンダクタンスを有する増幅回路が構成される。これにより、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を増加させることなく、高利得の演算増幅器を得ることが可能となる。
【００５８】
以上のようにこの実施の形態２によれば、Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合にＤＣオフセットを削減する機能を有する実施の形態１によるＣＭＯＳインバータ回路と比較して、Ｖｔｐ＜Ｖｔｎである場合並びにＭｐ＞Ｍｎである場合においてＤＣオフセットの削減等について実施の形態１と同様の効果を奏することができる。
【００５９】
実施の形態３．
この実施の形態３によるＣＭＯＳインバータ回路は、図３に示されるようにＣＭＯＳインバータ回路を成すＮＭＯＳトランジスタのソース電圧を上げる第１の電圧シフト手段と、図６に示されるようにＣＭＯＳインバータ回路を成すＰＭＯＳトランジスタのソース電圧を下げる第２の電圧シフト手段とについて、共通部分を設けることにより、２つの電圧シフト手段を簡略な構成によって併合して実現している点で、実施の形態１および実施の形態２と差異を有している。図９は、この実施の形態３によるＣＭＯＳインバータ回路の構成を示す回路図である。図９において、図３および図６と同一符号は同一または相当部分を示すのでその説明を省略する。
【００６０】
次に、図９に示されるＣＭＯＳインバータ回路の動作について説明する。Ｖｔｐ≧Ｖｔｎの場合並びにＭｐ≦Ｍｎの場合には、演算増幅器９が機能して演算増幅器９からＮＭＯＳトランジスタ８へ出力される電圧ＶｎはＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳの出力電圧Ｖｏをバイアス電圧Ｖｇに等しくさせる電圧に収斂する。また、Ｖｔｐ＜Ｖｔｎの場合並びにＭｐ＞Ｍｎの場合には、演算増幅器６３が機能して演算増幅器６３からＰＭＯＳトランジスタ６２へ出力される電圧ＶｐはＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳの出力電圧Ｖｏをバイアス電圧Ｖｇに等しくさせる電圧に収斂する。
【００６１】
ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれ同一に形成されて素子特性が同一であるとみなすことができるので、演算増幅器９の出力電圧ＶｎをＮＭＯＳトランジスタ１３に入力すること、並びに演算増幅器６３の出力電圧ＶｐをＰＭＯＳトランジスタ６１に入力することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３，８、演算増幅器９およびバイアス設定用電圧源１０等を有して構成される第１のＤＣオフセット検出手段、あるいはＰＭＯＳトランジスタ２，６２、ＮＭＯＳトランジスタ３、演算増幅器６３およびバイアス設定用電圧源１０等を有して構成される第２のＤＣオフセット検出手段により、図９に示されたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、検出されたＤＣオフセット量を指標する電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加すること、あるいは検出されたＤＣオフセット量を指標する電圧Ｖｐを電圧シフト用のＰＭＯＳトランジスタ６１のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することができる。
【００６２】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２と同様の効果を奏するとともに、ＣＭＯＳインバータ回路に対して、ＤＣオフセットを削減するようにＮＭＯＳトランジスタ１２のソース電圧を上げる第１の電圧シフト手段と、ＤＣオフセットを削減するようにＰＭＯＳトランジスタ１１のソース電圧を下げる第２の電圧シフト手段とを備えるように構成したので、閾値電圧ＶｔｐとＶｔｎとの間の大小関係並びにドレイン電流係数ＭｐとＭｎとの間の大小関係にかかわりなく、ＤＣオフセットを削減して出力電圧のダイナミックレンジを大きくとることができ、当該ＣＭＯＳインバータ回路をアナログ信号処理回路として使用可能とすることができるという効果を奏する。
【００６３】
なお、実施の形態１から実施の形態３により説明されるＣＭＯＳインバータ回路は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲により定められるものであり、特許請求の範囲に記載された技術的範囲において種々の設計的変更が可能である。例えば、図３、図６および図９に示されるように、ＤＣオフセット検出回路に接続されるＣＭＯＳの数は１つに限定されるものではなく、ＤＣオフセット検出回路に対して複数のＣＭＯＳを接続するような構成を採ることもできる。このような構成において、各ＣＭＯＳの入力部および出力部を共通に接続することで、駆動能力の大きなＣＭＯＳインバータ回路を得ることができる。
【００６７】
【発明の効果】
以上のように、この発明によれば、第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、バイアス用電圧源と、第３のＮＭＯＳトランジスタと接地部との間あるいは第３のＰＭＯＳトランジスタと電圧源との間に介装され第２のＭＯＳトランジスタと同一に形成される第４のＭＯＳトランジスタと、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタから成るＣＭＯＳの入力部に反転入力部が接続されるとともに当該ＣＭＯＳの出力部に非反転入力部が接続されて出力電圧を第２のＭＯＳトランジスタのゲートおよび第４のＭＯＳトランジスタのゲートに印加する演算増幅器とを有して構成されるようにしたので、ＤＣオフセット検出回路を簡単な構成により実現することができるとともに、当該ＤＣオフセット検出回路を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【００６８】
この発明によれば、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＮＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＮＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジスタのソースにドレインが接続される第７のＮＭＯＳトランジスタと、第６のＮＭＯＳトランジスタのソースにドレインが接続される第８のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタのドレインにドレインが接続される第９のＮＭＯＳトランジスタと、第６のＰＭＯＳトランジスタのドレインにドレインが接続される第１０のＮＭＯＳトランジスタとを有して構成され、第７のＮＭＯＳトランジスタのゲートと第１０のＮＭＯＳトランジスタのゲートと第６のＮＭＯＳトランジスタのソースとが接続され、第８のＮＭＯＳトランジスタのゲートと第９のＮＭＯＳトランジスタのゲートと第５のＮＭＯＳトランジスタのソースとが接続されるようにしたので、第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタから成る差動対と第７のＮＭＯＳトランジスタおよび第８のＮＭＯＳトランジスタから成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【００６９】
この発明によれば、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＰＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＰＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタのソースにドレインが接続される第７のＰＭＯＳトランジスタと、第６のＰＭＯＳトランジスタのソースにドレインが接続される第８のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジスタのドレインにドレインが接続される第９のＰＭＯＳトランジスタと、第６のＮＭＯＳトランジスタのドレインにドレインが接続される第１０のＰＭＯＳトランジスタとを有して構成され、第７のＰＭＯＳトランジスタのゲートと第１０のＰＭＯＳトランジスタのゲートと第６のＰＭＯＳトランジスタのソースとが接続され、第８のＰＭＯＳトランジスタのゲートと第９のＰＭＯＳトランジスタのゲートと第５のＰＭＯＳトランジスタのソースとが接続されるようにしたので、第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタから成る差動対と第７のＰＭＯＳトランジスタおよび第８のＰＭＯＳトランジスタから成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】 本願発明のオフセット検出回路に係る動作原理を示すための回路図である。
【図２】 この発明の実施の形態１によるＣＭＯＳインバータ回路に含まれるＤＣオフセット検出回路を示す回路図である。
【図３】 この発明の実施の形態１によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図４】 この発明の実施の形態１によるＣＭＯＳインバータ回路に係る演算増幅器の構成の一例を示す回路図である。
【図５】 この発明の実施の形態１によるＣＭＯＳインバータ回路に係る演算増幅器の構成の他の例を示す回路図である。
【図６】 この発明の実施の形態２によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図７】 この発明の実施の形態２によるＣＭＯＳインバータ回路に係る演算増幅器の構成の一例を示す回路図である。
【図８】 この発明の実施の形態２によるＣＭＯＳインバータ回路に係る演算増幅器の構成の他の例を示す回路図である。
【図９】 この発明の実施の形態３によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図１０】 アナログ信号処理回路としてのＣＭＯＳインバータ回路の構成の一例を示す図である。
【符号の説明】
１ 電圧源、２ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、４ 接地部、５ 電圧シフト用電圧源、６ 入力部、７ 出力部、８ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、９ 演算増幅器（第１の演算増幅器）、１０ バイアス用電圧源、１１ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、１２ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、１３ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４ 入力端子、１５ 出力端子、２１ 電圧源、２２，２３，２４，２５ ＰＭＯＳトランジスタ、２６，２７，２８，２９，３０ ＮＭＯＳトランジスタ、３１ 電圧源、３２ 接地部、３３ 反転入力部、３４ 非反転入力部、３５ 出力部、４１ 電圧源、４２ ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、４３ ＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、４４ ＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、４５ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、４６ ＮＭＯＳトランジスタ（第９のＮＭＯＳトランジスタ）、４７ ＮＭＯＳトランジスタ（第７のＮＭＯＳトランジスタ）、４８ ＮＭＯＳトランジスタ（第８のＮＭＯＳトランジスタ）、４９ ＮＭＯＳトランジスタ（第１０のＮＭＯＳトランジスタ）、５０ 接地部、５１ 非反転入力部、５２ 反転入力部、５３ 出力部、６１ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、６２ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、６３ 演算増幅器（第２の演算増幅器）、７１ 電圧源、７２ ＰＭＯＳトランジスタ、７３ 電圧源、７４，７５，７６，７７ ＰＭＯＳトランジスタ、７８，７９，８０，８１ ＮＭＯＳトランジスタ、８２ 接地部、８３ 反転入力部、８４ 非反転入力部、８５ 出力部、９１ 電圧源、９２ ＰＭＯＳトランジスタ（第９のＰＭＯＳトランジスタ）、９３ ＰＭＯＳトランジスタ（第７のＰＭＯＳトランジスタ）、９４ ＰＭＯＳトランジスタ（第８のＰＭＯＳトランジスタ）、９５ ＰＭＯＳトランジスタ（第１０のＰＭＯＳトランジスタ）、９６ ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、９７ ＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、９８ ＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、９９ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、１００ 接地部、１０１ 非反転入力部、１０２ 反転入力部、１０３ 出力部
【発明の属する技術分野】
この発明は、ＣＭＯＳを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタについて製造プロセス毎に生じる素子特性のバラツキに起因するＤＣオフセットを除去することでアナログ信号処理に適用し得るように成されたＣＭＯＳインバータ回路、並びにＣＭＯＳインバータ回路によるアナログ信号処理についての性能向上を図って改善が成されたＤＣオフセット検出回路に関するものである。
【０００２】
【従来の技術】
近年、デジタル信号処理技術の進歩に伴ったデジタル機器製造の増大に応じて、デジタル機器内部に設けられた半導体装置においてＣＭＯＳ集積回路が大幅に使用されるようになっている。ところが、高周波信号、映像信号、音声信号等についてはアナログ信号として処理するほうが容易な場合があり、またＡ／Ｄ変換回路、Ｄ／Ａ変換回路、クロック発振回路等を実現するためにはアナログ信号処理が必要となってくる。
【０００３】
アナログ信号処理回路としてはバイポーラトランジスタが良好な適性を有しており、ＣＭＯＳについては、サンプルホールド回路等の一部のアナログ信号処理回路を除いてアナログ信号処理回路としての適性は低いとされてきた。然るに、ＣＭＯＳインバータ回路は、非常に簡単な構成であるにもかかわらず、入力ダイナミックレンジが大きいこと、高い利得を得られること、電流供給能力が優れていること等の利点を有しており、ＣＭＯＳインバータ回路をアナログ信号処理回路として利用することで全体的な回路規模の縮小並びに性能の向上を実現することが期待されている。
【０００４】
図１０は、アナログ信号処理回路としてのＣＭＯＳインバータ回路の構成の一例を示す図である。ここで、（ａ）についてはＣＭＯＳインバータ回路自体が示されており、（ｂ）については、ＣＭＯＳインバータ回路の動作特性に係る説明を容易とする為に、アナログ信号処理を実施する際の理想的な動作点を与える仮想の電圧源等を付与した回路構成が示されている。図１０において、１１１は電圧源、１１２はＰＭＯＳトランジスタ、１１３はＮＭＯＳトランジスタ、１１４は接地部、１１５は入力端子、１１６は出力端子、１１７はＭＯＳトランジスタのドレイン抵抗により定まる負荷抵抗、１１８はバイアス電圧として仮想的に設定された電圧源である。なお、電圧源１１１の電圧値をＶｄｄ、電圧源１１８の電圧値をＶｄｄ／２、負荷抵抗の抵抗値をＲｄ、ＰＭＯＳトランジスタ１１２のドレイン電流をＩｐ、ＮＭＯＳトランジスタ１１３のドレイン電流をＩｎ、負荷抵抗１１７を流れる電流をＩｄ、入力端子１１５における入力電圧の電圧値をＶｇ、出力端子１１６における出力電圧の電圧値をＶｏとする。
【０００５】
次に、図１０に示されたＣＭＯＳインバータ回路の動作特性について説明する。ＣＭＯＳインバータ回路をアナログ信号処理回路として使用する場合には、入出力のダイナミックレンジをできるだけ大きくとれるように、入力電圧についてＶｇ＝Ｖｄｄ／２とした際に、出力電圧についてＶｏ＝Ｖｄｄ／２となるようにバイアス設定することが望まれる。このようにバイアス設定した際におけるＰＭＯＳトランジスタ１１２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ１１３のドレイン電流Ｉｎは、それぞれ式（１）および式（２）により示される。
【数１】
【０００６】
図１０（ｂ）に示されるように、出力電圧Ｖｏは、ＭＯＳトランジスタのドレイン抵抗により規定される負荷抵抗１１７の抵抗値Ｒｄと当該負荷抵抗１１７に流れる電流Ｉｄとにより定まり、式（３）により与えられる。また、適切なバイアス設定を実現するために、Ｖｏ＝Ｖｇ＝Ｖｄｄ／２とする条件は式（４）により与えられる。
【数２】
【０００７】
【発明が解決しようとする課題】
然るに、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子特性に係るパラメータは、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるＭＯＳトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。このために、Ｖｏ＝Ｖｇとはならず、素子特性のバラツキに基づいて、Ｉｐ＞Ｉｎとなる場合にはＶｏ＞Ｖｇとなり、Ｉｐ＜Ｉｎとなる場合にはＶｏ＜Ｖｇとなる。したがって、バイアス設定のために、入力電圧をＶｇ＝Ｖｄｄ／２としても出力電圧ＶｏはＶｄｄ／２からずれてしまって所謂ＤＣオフセットが生じることとなる。
【０００８】
したがって、製造バラツキに応じてＤＣオフセットが発生するために、出力について充分なダイナミックレンジをとることができす、このままでは高利得アンプあるいはバッファアンプ等のアナログ信号処理回路としては使用することができないという課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、製造バラツキに起因するＤＣオフセットを除去してアナログ信号処理に適用可能なＣＭＯＳインバータ回路及びＤＣオフセット検出回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】
この発明に係るＣＭＯＳインバータ回路は、電圧源に直接的または間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、前記電圧源に直接的または間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成される。
【００１１】
この発明に係るＣＭＯＳインバータ回路は、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＮＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＮＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタと、前記第５のＮＭＯＳトランジスタのソースにドレインが接続される第７のＮＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのソースにドレインが接続される第８のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタのドレインにドレインが接続される第９のＮＭＯＳトランジスタと、前記第６のＰＭＯＳトランジスタのドレインにドレインが接続される第１０のＮＭＯＳトランジスタとを有して構成され、前記第７のＮＭＯＳトランジスタのゲートと前記第１０のＮＭＯＳトランジスタのゲートと前記第６のＮＭＯＳトランジスタのソースとが接続され、前記第８のＮＭＯＳトランジスタのゲートと前記第９のＮＭＯＳトランジスタのゲートと前記第５のＮＭＯＳトランジスタのソースとが接続され、前記第５のＰＭＯＳトランジスタのドレインと前記第９のＮＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＰＭＯＳトランジスタのドレインと前記第１０のＮＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続される。
【００１２】
この発明に係るＣＭＯＳインバータ回路は、電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に直接的または間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に直接的または間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成される。
この発明に係るＣＭＯＳインバータ回路は、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＰＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＰＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタと、前記第５のＰＭＯＳトランジスタのソースにドレインが接続される第７のＰＭＯＳトランジスタと、前記第６のＰＭＯＳトランジスタのソースにドレインが接続される第８のＰＭＯＳトランジスタと、前記第５のＮＭＯＳトランジスタのドレインにドレインが接続される第９のＰＭＯＳトランジスタと、前記第６のＮＭＯＳトランジスタのドレインにドレインが接続される第１０のＰＭＯＳトランジスタとを有して構成され、前記第７のＰＭＯＳトランジスタのゲートと前記第１０のＰＭＯＳトランジスタのゲートと前記第６のＰＭＯＳトランジスタのソースとが接続され、前記第８のＰＭＯＳトランジスタのゲートと前記第９のＰＭＯＳトランジスタのゲートと前記第５のＰＭＯＳトランジスタのソースとが接続され、前記第５のＮＭＯＳトランジスタのドレインと前記第９のＰＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＮＭＯＳトランジスタのドレインと前記第１０のＰＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続される。
【００１３】
この発明に係るＣＭＯＳインバータ回路は、電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される第１の演算増幅器と、非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される第２の演算増幅器とを有して構成される。
【００１４】
この発明に係るＤＣオフセット検出回路は、電圧源に接続される第３のＰＭＯＳトランジスタと、該第３のＰＭＯＳトランジスタのドレインにドレインが接続される第３のＮＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、第３のＮＭＯＳトランジスタのソースにドレインが接続されるとともに接地部にソースが接続される第４のＮＭＯＳトランジスタと、非反転入力部が第３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が第３のＰＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されるようにしたものである。
【００１５】
この発明に係るＤＣオフセット検出回路は、接地部に接続される第３のＮＭＯＳトランジスタと、該第３のＮＭＯＳトランジスタのドレインにドレインが接続される第３のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのゲートおよび第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、第３のＰＭＯＳトランジスタのソースにドレインが接続されるとともに電圧源にソースが接続される第４のＰＭＯＳトランジスタと、非反転入力部が第３のＰＭＯＳトランジスタのドレインと第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が第３のＰＭＯＳトランジスタのゲートと第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されるようにしたものである。
【００１８】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例の各要素と、特許請求の範囲に記載された発明の各要素との対応関係を明らかにするために、実施例の各要素にそれぞれ対応する特許請求の範囲に記載された発明の各要素を本願発明の実施の形態に係る説明文中において適宜かっこ書きにより示すものとする。
【００１９】
実施の形態１．
図１は、本願発明に係るＤＣオフセット検出回路の動作原理を示すための図である。図１において、１は電圧源、２はＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３はＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、４は接地部、５はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されＤＣオフセットを削減するようにＮＭＯＳトランジスタ３のソース電圧を上げる電圧源、６は入力端子、７は出力端子である。なお、ＰＭＯＳトランジスタ２のバックゲートはソースに接続され、ＮＭＯＳトランジスタ３のバックゲートは接地部４に接続される。なお、電圧源１の電源値をＶｄｄ、ＰＭＯＳトランジスタのドレイン電流をＩｐ、ＮＭＯＳトランジスタのドレイン電流をＩｎ、出力端子７へ流れる電流をＩｄ、電圧源５の電圧値（以下、シフト電圧と称する）をＶｓ、入力電圧をＶｇ、出力電圧をＶｏとする。
【００２０】
次に、図１に示されたＣＭＯＳ回路の動作特性について説明する。ここでも、適切なバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２としてＤＣオフセットに係る評価を実施する。上記条件下におけるＰＭＯＳトランジスタ２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ３のドレイン電流Ｉｎは、それぞれ式（５）および式（６）により与えられる。
【数３】
【数４】
式（７）から明らかなように、シフト電圧Ｖｓの電圧値を適宜調整することで、Ｉｄ＝０とすることができる。この際、出力電圧Ｖｏが入力電圧Ｖｇに一致する。ここで、Ｉｄ＝０とすることができるシフト電圧Ｖｓの電圧値は、以下の式（８）から算出される。
【数５】
【００２２】
また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３の閾値電圧Ｖｔｎとが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、以下の式（９）に基づいてシフト電圧Ｖｓの電圧値を求めることができる。
【数６】
【００２３】
次に、製造バラツキに起因するＤＣオフセットを除去するようにシフト電圧を自動的に調整可能であるＤＣオフセット検出回路（ＤＣオフセット検出手段）について説明する。図２は、この発明の実施の形態１によるＤＣオフセット検出回路を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。８はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されたＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、９は非反転入力部が出力端子７に接続され反転入力部が入力端子６に接続され出力部がＮＭＯＳトランジスタ８のゲートに接続される演算増幅器（第１の演算増幅器）である。ここで、ＮＭＯＳトランジスタ８のバックゲートは接地部４に接続される。
【００２４】
次に、図２に示されたＤＣオフセット検出回路の動作特性について説明する。ＰＭＯＳトランジスタ２のドレイン電流Ｉｐは式（１０）により与えられ、ＮＭＯＳトランジスタ３のドレイン電流Ｉｎは式（１１）により与えられ、ＮＭＯＳトランジスタ８のドレイン電流Ｉｎは式（１２）により与えられる。ここでは説明を簡単にするために、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ８とは同一に形成されるものとして、ドレイン電流係数Ｍｎ、閾値電圧Ｖｔｎ等の素子特性については互いに等しいものとして解析を実施する。なお、本願発明に係るＤＣオフセット検出回路では、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ８とが同一に形成されることを必須要件とするものではない。
【数７】
【数８】
シフト電圧Ｖｓは、ＣＭＯＳインバータに係るＤＣオフセットを除去するための電圧値として式（８）に基づいて定められるから、式（１３）に式（８）を代入することにより、製造バラツキに起因して発生するＤＣオフセットを除去するためにＮＭＯＳトランジスタ８のゲートに与えられるべきゲート電圧Ｖｎは式（１４）により与えられる。
【数９】
【００２６】
例えば、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３，８のドレイン電流係数Ｍｎとが等しく、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３，８の閾値電圧Ｖｔｎとにバラツキが生じている場合には、式（１５）からゲート電圧Ｖｎは求められる。
【数１０】
【数１１】
ここで、図２に示されるＤＣオフセット検出回路の動作について説明する。出力電圧Ｖｏが入力電圧Ｖｇより大きくなると、出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧がＮＭＯＳトランジスタ８のゲートに印加される。ＮＭＯＳトランジスタ８のゲート電圧が大きくなると当該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって出力電圧Ｖｏは低下する。したがって、演算増幅器９から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖｇとを等しくさせるような電圧値に収斂する。
【００２８】
次に、図２に示されるＤＣオフセット検出回路を利用したこの発明の実施の形態１によるＣＭＯＳインバータ回路について説明する。図３は、この発明の実施の形態１によるＣＭＯＳインバータ回路の構成を示す回路図である。図３において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。１０はアナログ信号処理を実施できるように設定されるバイアス電圧を印加する電圧源、１１はＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、１２はＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、１３はＮＭＯＳトランジスタ８と同一に形成されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４は入力端子、１５は出力端子である。ここで、入力端子１４における入力電圧をＶｉｎ、出力端子１５における出力電圧をＶｏｕｔとする。また、ＰＭＯＳトランジスタ１１のバックゲートはソースに接続され、ＮＭＯＳトランジスタ１２のバックゲートは接地部４に接続され、ＮＭＯＳトランジスタ１３のバックゲートは接地部４に接続される。なお、バイアス用電圧源１０については、例えば電圧源１の電源電圧を抵抗分割すること等の種々の方法を用いて実現することが可能である。また、上記のインバータ回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ８、演算増幅器９およびバイアス用電圧源１０等から成るＤＣオフセット検出回路（第１のＤＣオフセット検出手段）と、ＮＭＯＳトランジスタ１３とから、ＤＣオフセットを削減するように、ＮＭＯＳトランジスタ１２のソース電圧を上げる第１の電圧シフト手段が構成される。
【００２９】
次に、図３に示されたＣＭＯＳインバータ回路の動作について説明する。図２に示されるＤＣオフセット検出回路に係る動作において述べたように、ＰＭＯＳトランジスタ２のドレインとＮＭＯＳトランジスタ３のドレインとの接続部位の電圧Ｖｏはバイアス設定用に電圧源１０により与えられるバイアス電圧Ｖｇに等しくなる。また、上述したように、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、およびＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれ素子特性が同一であるものとみなすことができるので、演算増幅器９の出力電圧をＮＭＯＳトランジスタ１３のゲートに印加することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＤＣオフセット検出回路により当該ＤＣオフセット検出回路を備えたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量を指標する電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することが可能となる。
【００３０】
次に、図２および図３に示される演算増幅器の構成について説明する。図４は、演算増幅器の構成の一例を示す回路図である。図４において、２１は電圧源、２２，２３，２４，２５はＰＭＯＳトランジスタ、２６，２７，２８，２９，３０はＮＭＯＳトランジスタ、３１は電圧源、３２は接地部、３３は反転入力部、３４は非反転入力部、３５は出力部である。
【００３１】
ＰＭＯＳトランジスタ２２，２３，２４，２５のソースは電圧源２１に接続され、ＰＭＯＳトランジスタ２２のゲートとＰＭＯＳトランジスタ２３のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ２３のドレインに接続される。ＰＭＯＳトランジスタ２４のゲートとＰＭＯＳトランジスタ２５のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ２４のドレインに接続される。ＮＭＯＳトランジスタ２６については、ドレインがＰＭＯＳトランジスタ２３のドレインに接続され、ゲートが反転入力部３３に接続される。ＮＭＯＳトランジスタ２７については、ドレインがＰＭＯＳトランジスタ２４のドレインに接続され、ゲートが非反転入力部３４に接続される。ＮＭＯＳトランジスタ２６のソースとＮＭＯＳトランジスタ２７のソースとは、互いに接続されるとともにＮＭＯＳトランジスタ３０のドレインに接続される。ＮＭＯＳトランジスタ２８のドレインはＰＭＯＳトランジスタ２２のドレインに接続され、ＮＭＯＳトランジスタ２９のドレインはＰＭＯＳトランジスタ２５のドレインに接続される。ＮＭＯＳトランジスタ２８のゲートとＮＭＯＳトランジスタ２９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ２８のドレインに接続される。ＮＭＯＳトランジスタ３０のゲートは電圧源３１に接続される。ＮＭＯＳトランジスタ２８，２９，３０のソースは接地部３２に接続される。そして、ＰＭＯＳトランジスタ２５のドレインとＮＭＯＳトランジスタ２９のドレインとの接続部位が出力部３５に接続される。なお、ＰＭＯＳトランジスタ２２，２３，２４，２５のバックゲートは電圧源２１に接続され、ＮＭＯＳトランジスタ２６，２７のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ２８，２９，３０のバックゲートは接地部３２に接続される。
【００３２】
上記のような演算増幅器において、ＰＭＯＳトランジスタ２２とＰＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９とにより、それぞれカレントミラーが構成される。また、ＮＭＯＳトランジスタ３０と電圧源３１とにより、定電流源が構成される。
【００３３】
次に、図４に示される演算増幅器の動作について説明する。演算増幅器の反転入力部３３はＤＣオフセット検出回路を構成するＣＭＯＳの入力部に接続されるとともに非反転入力部３４はＤＣオフセット検出回路を構成するＣＭＯＳの出力部に接続されるから、反転入力部３３に印加される電圧をＶｇ、非反転入力部３４に印加される電圧をＶｏ、ゲート電圧Ｖｇに応じてＮＭＯＳトランジスタ２６を流れるドレイン電流をＩｇ、およびゲート電圧Ｖｏに応じてＮＭＯＳトランジスタ２７を流れるドレイン電流をＩｏとする。
【００３４】
ＮＭＯＳトランジスタ２６のドレイン電流すなわちＰＭＯＳトランジスタ２３のドレイン電流は、ＰＭＯＳトランジスタ２２，２３から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ２２のドレイン電流と等しくなる。ＰＭＯＳトランジスタ２２のドレイン電流すなわちＮＭＯＳトランジスタ２８のドレイン電流は、ＮＭＯＳトランジスタ２８，２９から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ２９のドレイン電流と等しくなる。これにより、ＮＭＯＳトランジスタ２９のドレイン電流はＩｇとなる。また、ＮＭＯＳトランジスタ２７のドレイン電流すなわちＰＭＯＳトランジスタ２４のドレイン電流は、ＰＭＯＳトランジスタ２４，２５から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ２５のドレイン電流に等しくなる。これにより、ＰＭＯＳトランジスタ２５のドレイン電流はＩｏとなる。したがって、出力部３５を流れる電流はＩｏ−Ｉｇとなる。
【００３５】
ここで、ＮＭＯＳトランジスタ２９が引き込むドレイン電流Ｉｇに対してＰＭＯＳトランジスタ２５から流れ込むドレイン電流Ｉｏの方が大きくなると出力電圧Ｖｎは上昇し、逆にＰＭＯＳトランジスタ２５から流れ込むドレイン電流Ｉｏに対してＮＭＯＳトランジスタ２９が引き込むドレイン電流Ｉｇの方が大きくなると出力電圧Ｖｎは低下する。したがって、図４に示される演算増幅器は、ＤＣオフセット検出回路の出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを出力する。
【００３６】
次に、図２および図３に示される演算増幅器の変形例について説明する。図５は、演算増幅器の構成の他の例を示す図である。図５において、４１は電圧源、４２はＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、４３はＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、４４はＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、４５はＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、４６はＮＭＯＳトランジスタ（第９のＮＭＯＳトランジスタ）、４７はＮＭＯＳトランジスタ（第７のＮＭＯＳトランジスタ）、４８はＮＭＯＳトランジスタ（第８のＮＭＯＳトランジスタ）、４９はＮＭＯＳトランジスタ（第１０のＮＭＯＳトランジスタ）、５０は接地部、５１は非反転入力部、５２は反転入力部、５３は出力部である。
【００３７】
ＰＭＯＳトランジスタ４２，４３のソースは、電圧源４１に接続される。ＰＭＯＳトランジスタ４２のゲートとＰＭＯＳトランジスタ４３のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ４２のドレインに接続される。ＮＭＯＳトランジスタ４４のドレインとＮＭＯＳトランジスタ４５のドレインとは互いに接続され、ＮＭＯＳトランジスタ４４のゲートは非反転入力部５１に接続され、ＮＭＯＳトランジスタ４５のゲートは反転入力部５２に接続される。ＰＭＯＳトランジスタ４２のドレインとＮＭＯＳトランジスタ４６のドレインとは接続され、ＰＭＯＳトランジスタ４３のドレインとＮＭＯＳトランジスタ４９のドレインとは接続される。ＮＭＯＳトランジスタ４４のソースとＮＭＯＳトランジスタ４７のドレインとＮＭＯＳトランジスタ４６のゲートとＮＭＯＳトランジスタ４８のゲートとは、互いに接続される。ＮＭＯＳトランジスタ４５のソースとＮＭＯＳトランジスタ４８のドレインとＮＭＯＳトランジスタ４７のゲートとＮＭＯＳトランジスタ４９のゲートとは、互いに接続される。ＮＭＯＳトランジスタ４６，４７，４８，４９のソースは接地部５０に接続される。そして、ＰＭＯＳトランジスタ４３のドレインとＮＭＯＳトランジスタ４９のドレインとの接続部位が出力部５３に接続される。なお、ＰＭＯＳトランジスタ４２，４３のバックゲートは電圧源４１に接続され、ＮＭＯＳトランジスタ４４，４５のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ４６，４７，４８，４９のバックゲートは接地部５０に接続される。
【００３８】
上記のような演算増幅器において、ＮＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５から成る差動対と、ＮＭＯＳトランジスタ４７およびＮＭＯＳトランジスタ４８から成る負性コンダクタンス回路とから高Ｇｍ回路が構成される。また、ＰＭＯＳトランジスタ４２とＰＭＯＳトランジスタ４３、ＮＭＯＳトランジスタ４６とＮＭＯＳトランジスタ４８、ＮＭＯＳトランジスタ４７とＮＭＯＳトランジスタ４９とにより、それぞれカレントミラーが構成される。
【００３９】
次に、図５に示される演算増幅器の動作について説明する。この演算増幅器においても、演算増幅器の反転入力部５２はＤＣオフセット検出回路を構成するＣＭＯＳの入力部に接続されるとともに非反転入力部５１はＤＣオフセット検出回路を構成するＣＭＯＳの出力部に接続されるから、反転入力部５２に印加される電圧をＶｇ、非反転入力部５１に印加される電圧をＶｏ、ゲート電圧Ｖｇに応じてＮＭＯＳトランジスタ４５を流れるドレイン電流をＩｇ、およびゲート電圧Ｖｏに応じてＮＭＯＳトランジスタ４４を流れるドレイン電流をＩｏとする。
【００４０】
ＮＭＯＳトランジスタ４４のドレイン電流すなわちＮＭＯＳトランジスタ４７のドレイン電流は、ＮＭＯＳトランジスタ４７，４９から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ４９のドレイン電流と等しくなる。これにより、ＮＭＯＳトランジスタ４９のドレイン電流はＩｏとなる。また、ＮＭＯＳトランジスタ４５のドレイン電流すなわちＮＭＯＳトランジスタ４８のドレイン電流は、ＮＭＯＳトランジスタ４６，４８から成るカレントミラーにより折り返されてＮＭＯＳトランジスタ４６のドレイン電流と等しくなる。ＮＭＯＳトランジスタ４６のドレイン電流すなわちＰＭＯＳトランジスタ４２のドレイン電流は、ＰＭＯＳトランジスタ４２，４３から成るカレントミラーにより折り返されてＰＭＯＳトランジスタ４３のドレイン電流と等しくなる。これにより、ＰＭＯＳトランジスタ４３のドレイン電流はＩｇとなる。したがって、出力部５３を流れる電流はＩｇ−Ｉｏとなる。ここで、ＰＭＯＳトランジスタ４３から流れ込むドレイン電流Ｉｇに対してＮＭＯＳトランジスタ４９が引き込むドレイン電流Ｉｏの方が小さくなると出力電圧Ｖｎは上昇し、逆にＰＭＯＳトランジスタ４３から流れ込むドレイン電流Ｉｇに対してＮＭＯＳトランジスタ４９が引き込むドレイン電流Ｉｏの方が大きくなると出力電圧Ｖｎは低下する。また、ＮＭＯＳトランジスタ４７のゲートがＮＭＯＳトランジスタ４５のソースとＮＭＯＳトランジスタ４８のドレインとの接続部位に接続されるとともにＮＭＯＳトランジスタ４８のゲートがＮＭＯＳトランジスタ４４のソースとＮＭＯＳトランジスタ４７のドレインとの接続部位に接続されることにより、電圧Ｖｏが電圧Ｖｇより大きくなると電流Ｉｇの電流量が大きくなるとともに電流Ｉｏの電流量は相当に小さくなり、電圧Ｖｇが電圧Ｖｏより大きくなると電流Ｉｏの電流量が大きくなるとともに電流Ｉｇの電流量は相当に小さくなる。したがって、この演算増幅器は、上記のような負性コンダクタンス特性を備えることで、ＤＣオフセット検出回路の出力電圧Ｖｏと入力電圧Ｖｇとの差動電圧を増幅した電圧Ｖｎを出力する。
【００４１】
ここで、図４に示される演算増幅器と図５に示される演算増幅器との差異について説明する。図４に示されるような演算増幅器においては、通常、オープンループゲインは差動対を構成するＮＭＯＳトランジスタ２６，２７のトランジスタサイズおよび定電流源を流れるバイアス電流に基づいて定まる。したがって、ＤＣオフセットを除去するためにオープンループゲインを大きくしようとすると、ＭＯＳトランジスタのサイズを大きくする必要並びにバイアス電流を増加させる必要が生じて、回路規模が大きくなるとともに消費電流が増加するという短所があった。
【００４２】
これに対して、図５に示される演算増幅器においては、ＮＭＯＳトランジスタ４４およびＮＭＯＳトランジスタ４５から成る差動対と、ＮＭＯＳトランジスタ４７およびＮＭＯＳトランジスタ４８から成る負性コンダクタンス回路とから、高い相互コンダクタンスを有する増幅回路が構成される。これにより、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を増加させることなく、高利得の演算増幅器を得ることが可能となる。
【００４３】
以上のようにこの実施の形態１によれば、ＣＭＯＳインバータ回路に、ＤＣオフセットを削減するようにＮＭＯＳトランジスタ１２のソース電圧を上げる電圧シフト手段を備えるように構成したので、ＤＣオフセットを削減して出力電圧のダイナミックレンジを大きくとることができ、当該ＣＭＯＳインバータ回路をアナログ信号処理回路として使用可能とすることができるという効果を奏する。
【００４４】
また、電圧シフト手段がＮＭＯＳトランジスタ１３とＤＣオフセットを検出して当該ＮＭＯＳトランジスタ１３のゲートにＤＣオフセットを削減するように調整された電圧を印加するＤＣオフセット検出手段とを有して構成されるようにしたので、検出されたＤＣオフセット量に応じてＮＭＯＳトランジスタ１２のソース電圧を適切なレベルまで上げることができて、ＤＣオフセットを除去することが可能になるという効果を奏する。
【００４５】
また、ＤＣオフセット検出回路が、ＰＭＯＳトランジスタ１１と同一に形成されるＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ１２と同一に形成されるＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ１３と同一に形成されるＮＭＯＳトランジスタ８、並びにバイアス電圧とＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＣＭＯＳの出力電圧との差動電圧を増幅する演算増幅器９等から構成されるようにしたので、ＤＣオフセット検出回路を簡単な構成により実現することができるとともに、当該ＤＣオフセット検出回路を使用したＣＭＯＳインバータ回路の回路規模を小さくすることができるという効果を奏する。
【００４６】
さらに、演算増幅器９が、差動対を構成するＮＭＯＳトランジスタ４４，４５と、ＮＭＯＳトランジスタ４４，４５にそれぞれ接続されるＮＭＯＳトランジスタ４７，４８と、カレントミラーを構成するＰＭＯＳトランジスタ４２，４３と、ＰＭＯＳトランジスタ４２，４３にそれぞれ接続されるＮＭＯＳトランジスタ４６，４９とを有して構成されるとともに、ＮＭＯＳトランジスタ４６のゲートとＮＭＯＳトランジスタ４８のゲートとＮＭＯＳトランジスタ４４のソースとが接続され、ＮＭＯＳトランジスタ４７のゲートとＮＭＯＳトランジスタ４９のゲートとＮＭＯＳトランジスタ４５のソースとが接続されるようにしたので、ＮＭＯＳトランジスタ４４，４５から成る差動対とＮＭＯＳトランジスタ４７，４８から成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、演算増幅器を構成するＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したＤＣオフセット検出回路およびＣＭＯＳインバータ回路の回路規模を小さくすることができるという効果を奏する。
【００４７】
実施の形態２．
図６は、この発明の実施の形態２によるＣＭＯＳインバータ回路の構成を示す図である。上述したように、単一電源により動作させる際には、図３に示されるようなＣＭＯＳインバータ回路は、Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合において、ＤＣオフセットを除去することが可能である。これに対して、図６に示されるこの発明の実施の形態２によるＣＭＯＳインバータ回路はＶｔｐ＜Ｖｔｎである場合並びにＭｐ＞Ｍｎである場合において、ＤＣオフセットを除去できる点で実施の形態１によるＣＭＯＳインバータ回路と差異を有する。図６において、図３と同一符号は同一または相当部分を示すのでその説明を省略する。６１はＰＭＯＳトランジスタ１１のソース電圧を下げてＤＣオフセットを除去するためにＰＭＯＳトランジスタ１１のソースと電圧源１との間に介装されたＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、６２はＰＭＯＳトランジスタ６１と同一に形成されＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されたＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、６３は反転入力部にＰＭＯＳトランジスタ２のゲートおよびＮＭＯＳトランジスタ３のゲートが接続され、非反転入力部にＰＭＯＳトランジスタ２のドレインおよびＮＭＯＳトランジスタ３のドレインが接続され、出力部にＰＭＯＳトランジスタ６１のゲートおよびＰＭＯＳトランジスタ６２のゲートが接続される演算増幅器（第２の演算増幅器）である。また、ＰＭＯＳトランジスタ６１のバックゲートは電圧源１に接続され、ＰＭＯＳトランジスタ６２のバックゲートは電圧源１に接続される。なお、上記のＣＭＯＳインバータ回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３、ＰＭＯＳトランジスタ６２、演算増幅器６３およびバイアス用電圧源１０等から成るＤＣオフセット検出回路（第２のＤＣオフセット検出手段）と、ＰＭＯＳトランジスタ６１とから、ＤＣオフセットを削減するように、ＰＭＯＳトランジスタ１１のソース電圧を下げる第２の電圧シフト手段が構成される。
【００４８】
次に、図６に示されるＣＭＯＳインバータ回路の動作について説明する。図６に示されるＣＭＯＳインバータ回路の動作は、基本的には図３に示されるＣＭＯＳインバータ回路と同様である。すなわち、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＣＭＯＳの出力電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電圧Ｖｏとバイアス電圧Ｖｇとの差動電圧を増幅した電圧がＰＭＯＳトランジスタ６２のゲートに印加される。ＰＭＯＳトランジスタ６２のゲート電圧が大きくなると当該ＰＭＯＳトランジスタのドレイン抵抗が大きくなって出力電圧Ｖｏは低下する。したがって、演算増幅器６３から出力される電圧Ｖｐは、出力電圧Ｖｏとバイアス電圧Ｖｇとを等しくさせるような電圧に収斂する。
【００４９】
ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、およびＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１とについては、それぞれ同一に形成されて素子特性が同一であるとみなすことができるので、演算増幅器６３の出力電圧ＶｐをＰＭＯＳトランジスタ６１のゲートに印加することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＤＣオフセット検出回路により当該ＤＣオフセット検出回路を備えたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量を指標する電圧Ｖｐを電圧シフト用のＰＭＯＳトランジスタ６１のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することが可能となる。
【００５０】
次に、図６に示される演算増幅器の構成について説明する。図７は、演算増幅器の構成の一例を示す回路図である。図７において、７１は電圧源、７２はＰＭＯＳトランジスタ、７３は電圧源、７４，７５，７６，７７はＰＭＯＳトランジスタ、７８，７９，８０，８１はＮＭＯＳトランジスタ、８２は接地部、８３は反転入力部、８４は非反転入力部、８５は出力部である。
【００５１】
ＰＭＯＳトランジスタ７２，７４，７５のソースは、電圧源７１に接続される。ＰＭＯＳトランジスタ７２のゲートは、電圧源７３の負極側に接続される。ＰＭＯＳトランジスタ７４のゲートとＰＭＯＳトランジスタ７５のゲートとは、互いに接続されるとともにＰＭＯＳトランジスタ７４のドレインに接続される。ＰＭＯＳトランジスタ７６のソースとＰＭＯＳトランジスタ７７のソースとは、互いに接続されるとともにＰＭＯＳトランジスタ７２のドレインに接続される。ＰＭＯＳトランジスタ７６のゲートは反転入力部８３に接続され、ＰＭＯＳトランジスタ７７のゲートは非反転入力部８４に接続される。ＰＭＯＳトランジスタ７４のドレインはＮＭＯＳトランジスタ７８のドレインに接続され、ＰＭＯＳトランジスタ７６のドレインはＮＭＯＳトランジスタ７９のドレインに接続され、ＰＭＯＳトランジスタ７７のドレインはＮＭＯＳトランジスタ８０のドレインに接続され、ＰＭＯＳトランジスタ７５のドレインはＮＭＯＳトランジスタ８１のドレインに接続される。ＮＭＯＳトランジスタ７８のゲートとＮＭＯＳトランジスタ７９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ７９のドレインに接続される。ＮＭＯＳトランジスタ８０のゲートとＮＭＯＳトランジスタ８１のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ８０のドレインに接続される。ＮＭＯＳトランジスタ７８のソース、ＮＭＯＳトランジスタ７９のソース、ＮＭＯＳトランジスタ８０のソースおよびＮＭＯＳトランジスタ８１のソースは、接地部８２に接続される。そして、ＰＭＯＳトランジスタ７５のドレインとＮＭＯＳトランジスタ８１のドレインとの接続部位が出力部８５に接続される。なお、ＰＭＯＳトランジスタ７２，７４，７５のバックゲートは電圧源７１に接続され、ＰＭＯＳトランジスタ７６，７７のバックゲートはそれぞれソースに接続され、ＮＭＯＳトランジスタ７８，７９，８０，８１のバックゲートは接地部８２に接続される。
【００５２】
上記のような演算増幅器において、ＰＭＯＳトランジスタ７４とＰＭＯＳトランジスタ７５、ＮＭＯＳトランジスタ７８とＮＭＯＳトランジスタ７９、ＮＭＯＳトランジスタ８０とＮＭＯＳトランジスタ８１とにより、それぞれカレントミラーが構成される。また、ＰＭＯＳトランジスタ７２と電圧源７３とにより、定電流源が構成される。なお、図７に示される演算増幅器については、図４に示される演算増幅器と比較するとＮＭＯＳとＰＭＯＳとが入れ替わっているのみであり、基本的な動作は同様であるので、動作に係る説明についてはこれを省略する。
【００５３】
次に、図６に示される演算増幅器の変形例について説明する。図８は、演算増幅器の構成の他の例を示す図である。図８において、９１は電圧源、９２はＰＭＯＳトランジスタ（第９のＰＭＯＳトランジスタ）、９３はＰＭＯＳトランジスタ（第７のＰＭＯＳトランジスタ）、９４はＰＭＯＳトランジスタ（第８のＰＭＯＳトランジスタ）、９５はＰＭＯＳトランジスタ（第１０のＰＭＯＳトランジスタ）、９６はＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、９７はＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、９８はＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、９９はＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、１００は接地部、１０１は非反転入力部、１０２は反転入力部、１０３は出力部である。
【００５４】
ＰＭＯＳトランジスタ９２のソース、ＰＭＯＳトランジスタ９３のソース、ＰＭＯＳトランジスタ９４のソースおよびＰＭＯＳトランジスタ９５のソースは、電圧源９１に接続される。ＰＭＯＳトランジスタ９２のドレインはＮＭＯＳトランジスタ９８のドレインに接続され、ＰＭＯＳトランジスタ９５のドレインはＮＭＯＳトランジスタ９９のドレインに接続される。ＰＭＯＳトランジスタ９３のドレインはＰＭＯＳトランジスタ９６のソースに接続され、ＰＭＯＳトランジスタ９４のドレインはＰＭＯＳトランジスタ９７のソースに接続される。ＰＭＯＳトランジスタ９３のドレインとＰＭＯＳトランジスタ９６のソースとＰＭＯＳトランジスタ９２のゲートとＰＭＯＳトランジスタ９４のゲートとは、互いに接続される。ＰＭＯＳトランジスタ９４のドレインとＰＭＯＳトランジスタ９７のソースとＰＭＯＳトランジスタ９３のゲートとＰＭＯＳトランジスタ９５のゲートとは、互いに接続される。ＰＭＯＳトランジスタ９６のゲートは非反転入力部１０１に接続され、ＰＭＯＳトランジスタ９７のゲートは反転入力部１０２に接続される。ＰＭＯＳトランジスタ９６のドレインとＰＭＯＳトランジスタ９７のドレインとは、互いに接続されるとともに接地部１００に接続される。ＮＭＯＳトランジスタ９８のゲートとＮＭＯＳトランジスタ９９のゲートとは、互いに接続されるとともにＮＭＯＳトランジスタ９８のドレインに接続される。ＮＭＯＳトランジスタ９８のソースとＮＭＯＳトランジスタ９９のソースとは、接地部１００に接続される。そして、ＰＭＯＳトランジスタ９５のドレインとＮＭＯＳトランジスタ９９のドレインとの接続部位が出力部１０３に接続される。
【００５５】
上記のような演算増幅器において、ＰＭＯＳトランジスタ９６およびＰＭＯＳトランジスタ９７から成る差動対と、ＰＭＯＳトランジスタ９３およびＰＭＯＳトランジスタ９４から成る負性コンダクタンス回路とから高Ｇｍ回路が構成される。また、ＰＭＯＳトランジスタ９２とＰＭＯＳトランジスタ９４、ＰＭＯＳトランジスタ９３とＰＭＯＳトランジスタ９５、ＮＭＯＳトランジスタ９８とＮＭＯＳトランジスタ９９とにより、それぞれカレントミラーが構成される。なお、図８に示される演算増幅器については、図５に示される演算増幅器と比較すると、ＮＭＯＳとＰＭＯＳとが入れ替わっているのみであり、基本的な動作は同様であるので、動作に係る説明についてはこれを省略する。
【００５６】
ここで、図７に示される演算増幅器と図８に示される演算増幅器との差異について説明する。図７に示されるような演算増幅器においては、通常、オープンループゲインは差動対を構成するＰＭＯＳトランジスタ７６，７７のトランジスタサイズおよび定電流源を流れるバイアス電流に基づいて定まる。したがって、ＤＣオフセットを除去するためにオープンループゲインを大きくしようとすると、ＭＯＳトランジスタのサイズを大きくする必要並びにバイアス電流を増加させる必要が生じて、回路規模が大きくなるとともに消費電流が増加するという短所があった。
【００５７】
これに対して、図８に示される演算増幅器においては、ＰＭＯＳトランジスタ９６およびＰＭＯＳトランジスタ９７から成る差動対と、ＰＭＯＳトランジスタ９３およびＰＭＯＳトランジスタ９４から成る負性コンダクタンス回路とから、高い相互コンダクタンスを有する増幅回路が構成される。これにより、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を増加させることなく、高利得の演算増幅器を得ることが可能となる。
【００５８】
以上のようにこの実施の形態２によれば、Ｖｔｐ≧Ｖｔｎである場合並びにＭｐ≦Ｍｎである場合にＤＣオフセットを削減する機能を有する実施の形態１によるＣＭＯＳインバータ回路と比較して、Ｖｔｐ＜Ｖｔｎである場合並びにＭｐ＞Ｍｎである場合においてＤＣオフセットの削減等について実施の形態１と同様の効果を奏することができる。
【００５９】
実施の形態３．
この実施の形態３によるＣＭＯＳインバータ回路は、図３に示されるようにＣＭＯＳインバータ回路を成すＮＭＯＳトランジスタのソース電圧を上げる第１の電圧シフト手段と、図６に示されるようにＣＭＯＳインバータ回路を成すＰＭＯＳトランジスタのソース電圧を下げる第２の電圧シフト手段とについて、共通部分を設けることにより、２つの電圧シフト手段を簡略な構成によって併合して実現している点で、実施の形態１および実施の形態２と差異を有している。図９は、この実施の形態３によるＣＭＯＳインバータ回路の構成を示す回路図である。図９において、図３および図６と同一符号は同一または相当部分を示すのでその説明を省略する。
【００６０】
次に、図９に示されるＣＭＯＳインバータ回路の動作について説明する。Ｖｔｐ≧Ｖｔｎの場合並びにＭｐ≦Ｍｎの場合には、演算増幅器９が機能して演算増幅器９からＮＭＯＳトランジスタ８へ出力される電圧ＶｎはＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳの出力電圧Ｖｏをバイアス電圧Ｖｇに等しくさせる電圧に収斂する。また、Ｖｔｐ＜Ｖｔｎの場合並びにＭｐ＞Ｍｎの場合には、演算増幅器６３が機能して演算増幅器６３からＰＭＯＳトランジスタ６２へ出力される電圧ＶｐはＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳの出力電圧Ｖｏをバイアス電圧Ｖｇに等しくさせる電圧に収斂する。
【００６１】
ＰＭＯＳトランジスタ６２とＰＭＯＳトランジスタ６１、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１１、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１２、ＮＭＯＳトランジスタ８とＮＭＯＳトランジスタ１３とについては、それぞれ同一に形成されて素子特性が同一であるとみなすことができるので、演算増幅器９の出力電圧ＶｎをＮＭＯＳトランジスタ１３に入力すること、並びに演算増幅器６３の出力電圧ＶｐをＰＭＯＳトランジスタ６１に入力することで、入力電圧ＶｉｎについてＶｉｎ＝Ｖｇの際に出力電圧ＶｏｕｔについてＶｏｕｔ＝Ｖｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３，８、演算増幅器９およびバイアス設定用電圧源１０等を有して構成される第１のＤＣオフセット検出手段、あるいはＰＭＯＳトランジスタ２，６２、ＮＭＯＳトランジスタ３、演算増幅器６３およびバイアス設定用電圧源１０等を有して構成される第２のＤＣオフセット検出手段により、図９に示されたＣＭＯＳインバータ回路が生成されたチップについて発現するＤＣオフセット量を検出し、検出されたＤＣオフセット量を指標する電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加すること、あるいは検出されたＤＣオフセット量を指標する電圧Ｖｐを電圧シフト用のＰＭＯＳトランジスタ６１のゲートに印加することで、ＰＭＯＳトランジスタ１１およびＮＭＯＳトランジスタ１２等から成るＣＭＯＳインバータ回路のＤＣオフセットを除去することができる。
【００６２】
以上のように、この実施の形態３によれば、実施の形態１および実施の形態２と同様の効果を奏するとともに、ＣＭＯＳインバータ回路に対して、ＤＣオフセットを削減するようにＮＭＯＳトランジスタ１２のソース電圧を上げる第１の電圧シフト手段と、ＤＣオフセットを削減するようにＰＭＯＳトランジスタ１１のソース電圧を下げる第２の電圧シフト手段とを備えるように構成したので、閾値電圧ＶｔｐとＶｔｎとの間の大小関係並びにドレイン電流係数ＭｐとＭｎとの間の大小関係にかかわりなく、ＤＣオフセットを削減して出力電圧のダイナミックレンジを大きくとることができ、当該ＣＭＯＳインバータ回路をアナログ信号処理回路として使用可能とすることができるという効果を奏する。
【００６３】
なお、実施の形態１から実施の形態３により説明されるＣＭＯＳインバータ回路は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲により定められるものであり、特許請求の範囲に記載された技術的範囲において種々の設計的変更が可能である。例えば、図３、図６および図９に示されるように、ＤＣオフセット検出回路に接続されるＣＭＯＳの数は１つに限定されるものではなく、ＤＣオフセット検出回路に対して複数のＣＭＯＳを接続するような構成を採ることもできる。このような構成において、各ＣＭＯＳの入力部および出力部を共通に接続することで、駆動能力の大きなＣＭＯＳインバータ回路を得ることができる。
【００６７】
【発明の効果】
以上のように、この発明によれば、第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、バイアス用電圧源と、第３のＮＭＯＳトランジスタと接地部との間あるいは第３のＰＭＯＳトランジスタと電圧源との間に介装され第２のＭＯＳトランジスタと同一に形成される第４のＭＯＳトランジスタと、第３のＰＭＯＳトランジスタおよび第３のＮＭＯＳトランジスタから成るＣＭＯＳの入力部に反転入力部が接続されるとともに当該ＣＭＯＳの出力部に非反転入力部が接続されて出力電圧を第２のＭＯＳトランジスタのゲートおよび第４のＭＯＳトランジスタのゲートに印加する演算増幅器とを有して構成されるようにしたので、ＤＣオフセット検出回路を簡単な構成により実現することができるとともに、当該ＤＣオフセット検出回路を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【００６８】
この発明によれば、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＮＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＮＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジスタのソースにドレインが接続される第７のＮＭＯＳトランジスタと、第６のＮＭＯＳトランジスタのソースにドレインが接続される第８のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタのドレインにドレインが接続される第９のＮＭＯＳトランジスタと、第６のＰＭＯＳトランジスタのドレインにドレインが接続される第１０のＮＭＯＳトランジスタとを有して構成され、第７のＮＭＯＳトランジスタのゲートと第１０のＮＭＯＳトランジスタのゲートと第６のＮＭＯＳトランジスタのソースとが接続され、第８のＮＭＯＳトランジスタのゲートと第９のＮＭＯＳトランジスタのゲートと第５のＮＭＯＳトランジスタのソースとが接続されるようにしたので、第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタから成る差動対と第７のＮＭＯＳトランジスタおよび第８のＮＭＯＳトランジスタから成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【００６９】
この発明によれば、演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＰＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＰＭＯＳトランジスタと、カレントミラーを構成するように互いにゲートが接続される第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタと、第５のＰＭＯＳトランジスタのソースにドレインが接続される第７のＰＭＯＳトランジスタと、第６のＰＭＯＳトランジスタのソースにドレインが接続される第８のＰＭＯＳトランジスタと、第５のＮＭＯＳトランジスタのドレインにドレインが接続される第９のＰＭＯＳトランジスタと、第６のＮＭＯＳトランジスタのドレインにドレインが接続される第１０のＰＭＯＳトランジスタとを有して構成され、第７のＰＭＯＳトランジスタのゲートと第１０のＰＭＯＳトランジスタのゲートと第６のＰＭＯＳトランジスタのソースとが接続され、第８のＰＭＯＳトランジスタのゲートと第９のＰＭＯＳトランジスタのゲートと第５のＰＭＯＳトランジスタのソースとが接続されるようにしたので、第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタから成る差動対と第７のＰＭＯＳトランジスタおよび第８のＰＭＯＳトランジスタから成る負性コンダクタンス回路とから高い相互コンダクタンスを有する増幅回路が構成されるから、ＭＯＳトランジスタのサイズを大きくすることなく並びにバイアス電流を大きくすることなく高利得の演算増幅器が得られるとともに、当該演算増幅器を使用したアナログ信号処理回路等の回路規模を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】 本願発明のオフセット検出回路に係る動作原理を示すための回路図である。
【図２】 この発明の実施の形態１によるＣＭＯＳインバータ回路に含まれるＤＣオフセット検出回路を示す回路図である。
【図３】 この発明の実施の形態１によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図４】 この発明の実施の形態１によるＣＭＯＳインバータ回路に係る演算増幅器の構成の一例を示す回路図である。
【図５】 この発明の実施の形態１によるＣＭＯＳインバータ回路に係る演算増幅器の構成の他の例を示す回路図である。
【図６】 この発明の実施の形態２によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図７】 この発明の実施の形態２によるＣＭＯＳインバータ回路に係る演算増幅器の構成の一例を示す回路図である。
【図８】 この発明の実施の形態２によるＣＭＯＳインバータ回路に係る演算増幅器の構成の他の例を示す回路図である。
【図９】 この発明の実施の形態３によるＣＭＯＳインバータ回路の構成を示す回路図である。
【図１０】 アナログ信号処理回路としてのＣＭＯＳインバータ回路の構成の一例を示す図である。
【符号の説明】
１ 電圧源、２ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、４ 接地部、５ 電圧シフト用電圧源、６ 入力部、７ 出力部、８ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、９ 演算増幅器（第１の演算増幅器）、１０ バイアス用電圧源、１１ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、１２ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、１３ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４ 入力端子、１５ 出力端子、２１ 電圧源、２２，２３，２４，２５ ＰＭＯＳトランジスタ、２６，２７，２８，２９，３０ ＮＭＯＳトランジスタ、３１ 電圧源、３２ 接地部、３３ 反転入力部、３４ 非反転入力部、３５ 出力部、４１ 電圧源、４２ ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、４３ ＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、４４ ＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、４５ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、４６ ＮＭＯＳトランジスタ（第９のＮＭＯＳトランジスタ）、４７ ＮＭＯＳトランジスタ（第７のＮＭＯＳトランジスタ）、４８ ＮＭＯＳトランジスタ（第８のＮＭＯＳトランジスタ）、４９ ＮＭＯＳトランジスタ（第１０のＮＭＯＳトランジスタ）、５０ 接地部、５１ 非反転入力部、５２ 反転入力部、５３ 出力部、６１ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、６２ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、６３ 演算増幅器（第２の演算増幅器）、７１ 電圧源、７２ ＰＭＯＳトランジスタ、７３ 電圧源、７４，７５，７６，７７ ＰＭＯＳトランジスタ、７８，７９，８０，８１ ＮＭＯＳトランジスタ、８２ 接地部、８３ 反転入力部、８４ 非反転入力部、８５ 出力部、９１ 電圧源、９２ ＰＭＯＳトランジスタ（第９のＰＭＯＳトランジスタ）、９３ ＰＭＯＳトランジスタ（第７のＰＭＯＳトランジスタ）、９４ ＰＭＯＳトランジスタ（第８のＰＭＯＳトランジスタ）、９５ ＰＭＯＳトランジスタ（第１０のＰＭＯＳトランジスタ）、９６ ＰＭＯＳトランジスタ（第５のＰＭＯＳトランジスタ）、９７ ＰＭＯＳトランジスタ（第６のＰＭＯＳトランジスタ）、９８ ＮＭＯＳトランジスタ（第５のＮＭＯＳトランジスタ）、９９ ＮＭＯＳトランジスタ（第６のＮＭＯＳトランジスタ）、１００ 接地部、１０１ 非反転入力部、１０２ 反転入力部、１０３ 出力部
Claims (7)
- 電圧源に直接的または間接的にソースが接続される第１のＰＭＯＳトランジスタと、
接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、
前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、
前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、
前記電圧源に直接的または間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、
前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、
前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とするＣＭＯＳインバータ回路。 - 演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＮＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＮＭＯＳトランジスタと、
カレントミラーを構成するように互いにゲートが接続される第５のＰＭＯＳトランジスタおよび第６のＰＭＯＳトランジスタと、
前記第５のＮＭＯＳトランジスタのソースにドレインが接続される第７のＮＭＯＳトランジスタと、
前記第６のＮＭＯＳトランジスタのソースにドレインが接続される第８のＮＭＯＳトランジスタと、
前記第５のＰＭＯＳトランジスタのドレインにドレインが接続される第９のＮＭＯＳトランジスタと、
前記第６のＰＭＯＳトランジスタのドレインにドレインが接続される第１０のＮＭＯＳトランジスタとを有して構成され、
前記第７のＮＭＯＳトランジスタのゲートと前記第１０のＮＭＯＳトランジスタのゲートと前記第６のＮＭＯＳトランジスタのソースとが接続され、
前記第８のＮＭＯＳトランジスタのゲートと前記第９のＮＭＯＳトランジスタのゲートと前記第５のＮＭＯＳトランジスタのソースとが接続され、
前記第５のＰＭＯＳトランジスタのドレインと前記第９のＮＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＰＭＯＳトランジスタのドレインと前記第１０のＮＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続されることを特徴とする請求項１記載のＣＭＯＳインバータ回路。 - 電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、
接地部に直接的または間接的にソースが接続される第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、
前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレ インとの接続部位に接続される出力端子と、
前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、
前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、
前記接地部に直接的または間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、
前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とするＣＭＯＳインバータ回路。 - 演算増幅器が、差動対を構成するように互いにドレインが接続されてゲートに非反転入力部が接続される第５のＰＭＯＳトランジスタおよびゲートに反転入力部が接続される第６のＰＭＯＳトランジスタと、
カレントミラーを構成するように互いにゲートが接続される第５のＮＭＯＳトランジスタおよび第６のＮＭＯＳトランジスタと、
前記第５のＰＭＯＳトランジスタのソースにドレインが接続される第７のＰＭＯＳトランジスタと、
前記第６のＰＭＯＳトランジスタのソースにドレインが接続される第８のＰＭＯＳトランジスタと、
前記第５のＮＭＯＳトランジスタのドレインにドレインが接続される第９のＰＭＯＳトランジスタと、
前記第６のＮＭＯＳトランジスタのドレインにドレインが接続される第１０のＰＭＯＳトランジスタとを有して構成され、
前記第７のＰＭＯＳトランジスタのゲートと前記第１０のＰＭＯＳトランジスタのゲートと前記第６のＰＭＯＳトランジスタのソースとが接続され、
前記第８のＰＭＯＳトランジスタのゲートと前記第９のＰＭＯＳトランジスタのゲートと前記第５のＰＭＯＳトランジスタのソースとが接続され、
前記第５のＮＭＯＳトランジスタのドレインと前記第９のＰＭＯＳトランジスタのドレインとの接続部位あるいは前記第６のＮＭＯＳトランジスタのドレインと前記第１０のＰＭＯＳトランジスタのドレインとの接続部位のいずれかが出力部に接続されることを特徴とする請求項３記載のＣＭＯＳインバータ回路。 - 電圧源に間接的にソースが接続される第１のＰＭＯＳトランジスタと、
接地部に間接的にソースが接続される第１のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、
前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子と、
前記第１のＮＭＯＳトランジスタのソースと前記接地部との間に介装される第２のＮＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのソースと前記電圧源との間に介装される第２のＰＭＯＳトランジスタと、
前記電圧源に間接的にソースが接続され、前記第１のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、
前記接地部に間接的にソースが接続され前記第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、
前記第３のＮＭＯＳトランジスタのソースと前記接地部との間に介装され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのソースと前記電圧源との間に介装され前記第２のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される第１の演算増幅器と、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第４のＰＭＯＳトランジスタのゲートに接続される第２の演算増幅器とを有して構成されることを特徴とするＣＭＯＳインバータ回路。 - 電圧源に接続される第３のＰＭＯＳトランジスタと、
該第３のＰＭＯＳトランジスタのドレインにドレインが接続される第３のＮＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、
前記第３のＮＭＯＳトランジスタのソースにドレインが接続されるとともに接地部にソースが接続される第４のＮＭＯＳトランジスタと、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とするＤＣオフセット検出回路。 - 接地部に接続される第３のＮＭＯＳトランジスタと、
該第３のＮＭＯＳトランジスタのドレインにドレインが接続される第３のＰＭＯＳトランジスタと、
前記第３のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス用電圧源と、
前記第３のＰＭＯＳトランジスタのソースにドレインが接続されるとともに電圧源にソースが接続される第４のＰＭＯＳトランジスタと、
非反転入力部が前記第３のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第３のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第４のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とするＤＣオフセット検出回路。
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