JP3613232B2 - 増幅回路 - Google Patents
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- 238000001514 detection method Methods 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 12
- 238000006243 chemical reaction Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000004458 analytical method Methods 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
この発明は、増幅回路に係り、特にＣＭＯＳを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタについて製造プロセス毎に生じる素子特性に係るバラツキに起因して発生するＤＣオフセットを除去するとともにゲイン制御が可能である増幅回路に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた増幅回路は、入力ダイナミックレンジおよび出力ダイナミックレンジが大きく、動作周波数範囲も広くて低電源電圧でも良好な動作特性を有するという多くの利点を備えている。図６は、ＭＯＳトランジスタを用いた従来の増幅回路の一例を示す回路図である。この増幅回路は、”Ａ ＣＭＯＳ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ−Ｃ Ｆｉｌｔｅｒ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｉｅｓ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ ＶＯＬ−２７，ＮＯ．２，Ｆｅｂ，１９９２）に記載されたＮａｕｔａの電圧電流変換器（以下、Ｖ−Ｉ変換器と称する）である。この増幅回路は、ＣＭＯＳインバータの有する高利得性、広周波数応答性を利用するように構成されているものである。
【０００３】
図６において、１０１は電圧源、１０２は接地部、１０３，１０５，１０７，１０９，１１１，１１３はそれぞれＣＭＯＳインバータを成すＰＭＯＳトランジスタ、１０４，１０６，１０８，１１０，１１２，１１４はそれぞれＣＭＯＳを成すＮＭＯＳトランジスタ、１１５は差動入力を為すための一方の入力端子、１１６は差動入力を為すための他方の入力端子、１１７は差動出力を為すための一方の出力端子、１１８は差動出力を為すための他方の出力端子である。
【０００４】
次に、動作について説明する。ここでは、電圧源１０１の電源電圧値をＶｄｄとして、入力ダイナミックレンジおよび出力ダイナミックレンジを最大とするように入力端子１１５，１１６にはそれぞれＶｄｄ／２のバイアス電圧を印加するとともに、入力端子１１５に＋Ｖｉｎおよび入力端子１１６に−Ｖｉｎの差動信号を入力するものとする。また、出力端子１１７を流れる電流を矢印の向きにＩｏ１、出力端子１１８を流れる電流を矢印の向きにＩｏ２、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２から成るＣＭＯＳインバータから出力端子１１７側へ流れ込む電流を矢印の向きにＩｏ１’、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジスタ１１０から成るＣＭＯＳインバータから出力端子１１８側へ流れ込む電流を矢印の向きにＩｏ２’とする。
【０００５】
また、ＮＭＯＳトランジスタのドレイン電流係数をＭｎ、閾値電圧をＶｔｎとするとともに、ＰＭＯＳトランジスタのドレイン電流係数をＭｐ、閾値電圧をＶｔｐとすると、電流Ｉｏ１はＮＭＯＳトランジスタ１０４を流れるドレイン電流とＰＭＯＳトランジスタ１０３を流れるドレイン電流との差として式（１）に示すように与えられ、電流Ｉｏ２はＮＭＯＳトランジスタ１０６を流れるドレイン電流とＰＭＯＳトランジスタ１０５を流れるドレイン電流との差として式（２）に示すように与えられる。したがって、出力電流Ｉｏ１と出力電流Ｉｏ２との差分電流Ｉｏｄは式（３）に示すように与えられる。
【数１】
【０００６】
上記のように入力に差動信号を用いて差動出力電流を取り出すことで電圧電流変換を実施することができる。然るに、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子特性は、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるＭＯＳトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。このために、入力側のバイアス電圧をＶｄｄ／２としても出力側のバイアス電圧はＶｄｄ／２からずれてしまって所謂ＤＣオフセットが生じることとなる。
【０００７】
上記のＮａｕｔａのＶ−Ｉ変換器では、ＤＣオフセットを抑制するために、出力端子１１７，１１８側にＣＭＯＳインバータを４個接続し、出力電流から同相分の電流を減ずるように動作させる。ここで、ＣＭＯＳインバータの出力電圧に係る同相分をＶｏｃ、差動分をＶｏｄとするとともに、ＰＭＯＳトランジスタ１０７およびＮＭＯＳトランジスタ１０８から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ３、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジスタ１１０から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ４、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ５、ＰＭＯＳトランジスタ１１３およびＮＭＯＳトランジスタ１１４から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ６とすると、出力電流Ｉｏ１’は式（４）に示すように与えられ、出力電流Ｉｏ２’は式（５）に示すように与えられる。
【数２】
【０００８】
各ＣＭＯＳインバータ間の相互コンダクタンスｇｍのマッチングが取れているとすると、式（４）および式（５）においてそれぞれ差動分に係る係数（ｇｍ５−ｇｍ６）および係数（ｇｍ４−ｇｍ３）はゼロとなって第２項は無くなるから、同相分の電流のみがＶ−Ｉ変換器の出力側に流れ込み、これによりＤＣオフセットを補正している。
【０００９】
【発明が解決しようとする課題】
ＭＯＳトランジスタを用いた従来の増幅回路は上記のように構成されているので、４つのＣＭＯＳインバータを用いてＤＣオフセットが補正された出力側におけるバイアス電圧は必ずしも最適な電圧値に収斂するものではなく、また製造バラツキに起因してバイアス電圧が大きく変動するという課題があった。また、ＤＣオフセットを低減できるもののゲインは回路素子の特性に基づいておおよそ変化することがなく、ゲイン制御を実施することができないという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、ＤＣオフセットを除去するとともにゲイン制御が可能なＭＯＳトランジスタを用いた増幅回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る増幅回路は、直列に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータと、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するように他方のＭＯＳトランジスタのソース電位を変化させる電圧シフト手段とを備えるようにしたものである。
【００１２】
この発明に係る増幅回路は、電圧制御手段について、一方のＭＯＳトランジスタのソースに接続される電圧制御用のＭＯＳトランジスタと、電圧制御用のＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されるようにしたものである。
【００１３】
この発明に係る増幅回路は、電圧シフト手段について、他方のＭＯＳトランジスタのソースに接続される電圧シフト用のＭＯＳトランジスタと、ＤＣオフセットを検出して電圧シフト用のＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段とを有して構成されるようにしたものである。
【００１４】
この発明に係る増幅回路は、ＤＣオフセット検出手段について、上記の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、電圧制御用のＭＯＳトランジスタおよび電圧シフト用のＭＯＳトランジスタのそれぞれについて同一に形成されるＭＯＳトランジスタを同じ順序で接続することで得られる対照用回路と、対照用回路内において第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部が電圧シフト用の２つのＭＯＳトランジスタのゲートにそれぞれ接続される演算増幅器とを有して構成され、対照用回路側の電圧制御用のＭＯＳトランジスタのゲートにも上記可変電圧源を接続するようにしたものである。
【００１５】
この発明に係る増幅回路は、出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、前記出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えるようにしたものである。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例を構成する各手段と、特許請求の範囲に記載された発明を構成する各手段との対応関係を明らかにするために、実施例の各手段にそれぞれ対応する特許請求の範囲に記載された発明の各手段を本願発明の実施の形態に係る説明文中において適宜かっこ書きにより示すものとする。
【００１７】
実施の形態１．
図１は、ＤＣオフセット除去機能を備えたＣＭＯＳインバータ回路の動作原理を説明するための図である。図１において、１は電圧源、２はＣＭＯＳを成すＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、３はＣＭＯＳを成すＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、４は接地部、５はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧源、６は入力端子、７は出力端子、８は負荷抵抗、９は交流信号解析を実施するうえで出力側において発生するバイアス電圧を付与するように仮想的に設定される電圧源である。ここで、電圧源１の電源電圧値をＶｄｄ、ＰＭＯＳトランジスタ２のドレイン電流をＩｐ、ＮＭＯＳトランジスタ３のドレイン電流をＩｎ、出力端子７へ流れる電流をＩｏ、電圧源５の電圧値（以下、シフト電圧値と称する）をＶｓ、入力バイアス電圧をＶｇとする。また、最も大きなダイナミックレンジを得るためのバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２としてＤＣオフセットに係る評価を実施する。なお、図１に示されるＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のドレイン抵抗よりも低いインピーダンスを有する負荷抵抗８を接続することで、Ｖ−Ｉ変換器として動作する。
【００１８】
上記条件下におけるＰＭＯＳトランジスタ２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ３のドレイン電流Ｉｎは、式（６）および式（７）により与えられる。これにより、ＰＭＯＳトランジスタ２のドレイン電流ＩｐとＮＭＯＳトランジスタ３のドレイン電流Ｉｎとの差として与えられる電流Ｉｏは、式（８）に示すように与えられる。式（８）から明らかなように、シフト電圧値Ｖｓを適宜調整することで、Ｉｏ＝０とすることができる。この際、出力電圧Ｖｏが入力電圧Ｖｇに一致する。ここで、Ｉｏ＝０とすることができるシフト電圧値Ｖｓは、以下の式（９）から算出される。
【数３】
【００１９】
例えば、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３のドレイン電流係数Ｍｎとが等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖｔｎとなってシフト電圧値Ｖｓが定まる。ところで、単一電源により動作する際にはＶｓ≧０となるから、Ｖｔｐ≧Ｖｔｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｖｔｐ＜Ｖｔｎである場合については、電圧源５に代えて、ＰＭＯＳトランジスタ２のソースと電圧源１との間にＰＭＯＳトランジスタ２のソース電位を下げるための電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２０】
また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３の閾値電圧Ｖｔｎとが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、上記の式（１０）に基づいてシフト電圧値Ｖｓを求めることができる。ところで、単一電源により動作する際にはＶｓ≧０であるとともに、Ｖｇ−Ｖｔ＞０であるから、Ｍｐ≦Ｍｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｍｐ＞Ｍｎである場合については、ＰＭＯＳトランジスタ２のソースと電圧源１との間にＰＭＯＳトランジスタ２のソース電位を下げるための電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２１】
また、ＣＭＯＳインバータ回路の出力電流ＩｏおよびゲインＧａについては、以下のようにして求められる。式（８）においてＩｏ＝０とすることで、式（１１）が得られる。式（１１）を基にして、ＰＭＯＳトランジスタ２の相互コンダクタンスＧｍｐおよびＮＭＯＳトランジスタ３の相互コンダクタンスＧｍｎは、それぞれ式（１２）および式（１３）に示すように与えられる。ここで、入力端子６においてバイアス電圧Ｖｇに付加して与えられる交流信号電圧をＶｉｎとするとともに、出力端子７から取り出される交流出力電圧をＶｏｕｔとすると、式（１２）および式（１３）から、出力電流Ｉｏおよび交流出力電圧Ｖｏｕｔは信号電圧Ｖｉｎを用いて式（１４）および式（１５）に示すように与えられる。そして、ゲインＧａは式（１６）に示すように与えられる。このように、ＤＣオフセットを除去することにより、ＣＭＯＳインバータに固有の変換係数および負荷抵抗により定まるゲインを備えた増幅回路が構成される。なお、式（１１）から式（１６）については、Ｖｇ≠Ｖｄｄ／２の場合にも適用可能な式として与えている。
【数４】
【００２２】
次に、ＤＣオフセットを除去するようにシフト電圧値を自動的に調整することが可能な増幅回路について説明する。図２は、ＤＣオフセット除去機能を備えた増幅回路の構成の一例を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。１１は入力端子６にバイアス電圧を付与するバイアス用電圧源、１２は信号源、１３はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４は電圧源１１と同じバイアス電圧を付与するバイアス用電圧源（バイアス電圧付与手段）、１５はＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、１６はＮＭＯＳトランジスタ３と同一に形成されてドレインがＰＭＯＳトランジスタ１５のドレインに接続されるＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、１７はＮＭＯＳトランジスタ１３と同一に形成されてドレインがＮＭＯＳトランジスタ１６のソースに接続されソースが接地部４に接続されるＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、１８は非反転入力部がＰＭＯＳトランジスタ１５のドレインとＮＭＯＳトランジスタ１６のドレインとの接続部位に接続され、反転入力部がＰＭＯＳトランジスタ１５のゲートとＮＭＯＳトランジスタ１６のゲートとの接続部位に接続され、出力部がＮＭＯＳトランジスタ１３のゲートおよびＮＭＯＳトランジスタ１７のゲートに接続される演算増幅器、１９は電源起動時等に生じるラッチアップ現象を防止する機能を有するＮＭＯＳトランジスタである。
【００２３】
なお、バイアス用電圧源１１，１４については、例えば電圧源１の電源電圧を抵抗分割すること等の種々の方法を用いて実現することが可能である。また、上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１７とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＮＭＯＳトランジスタ１９については、定常動作時にはドレイン−ソース間電圧が０となってＯＦＦ動作を為すから、ＤＣオフセットに係る補正動作には何ら影響を与えるものではなく、以降ではその動作説明については省略する。
【００２４】
次に、図２に示されたＤＣオフセット除去機能を備えた増幅回路の動作について説明する。ここで、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの出力部の電圧をＶｏ、演算増幅器１８の出力電圧をＶｎとする。出力電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧がＮＭＯＳトランジスタ１７のゲートに印加される。ＮＭＯＳトランジスタ１７のゲート電圧が大きくなると、当該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって出力電圧Ｖｏは低下する。したがって、演算増幅器１８から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖｇとを等しくさせるような電圧値に収斂する。
【００２５】
また、上述したように、ＰＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１３とについては、それぞれ素子特性が同一であるものとみなすことができるので、演算増幅器１８の出力電圧ＶｎをＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータに係る入力バイアス電圧がＶｇの際に出力バイアス電圧をＶｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、演算増幅器１８およびバイアス用電圧源１４等から成る回路により図２に示される増幅回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量に応じて当該ＤＣオフセットを除去するように調整された電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＶ−Ｉ変換型増幅回路のＤＣオフセットを除去することが可能となる。
【００２６】
次に、図３はＤＣオフセット除去機能およびゲイン可変機能を備えたこの発明の実施の形態１による増幅回路の構成を示す回路図である。図３において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。２１はＰＮＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、２２はＰＭＯＳトランジスタ２１と同一に形成されてＰＭＯＳトランジスタ１５のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、２３はＰＭＯＳトランジスタ２１のゲートおよびＰＭＯＳトランジスタ２２のゲートに接続される可変電圧源である。
【００２７】
上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２とについてもドレイン電流係数や閾値電圧等の素子特性は等しいものとみなすことができる。図３に示される増幅回路においては、ＰＭＯＳトランジスタ２１および電圧源２３等から、ＰＭＯＳトランジスタ２のソース電位を可変に制御する電圧制御手段が構成される。また、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７から成る回路は、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３から成る回路と同一に形成される参照用回路として与えられるものである。また、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、演算増幅器１８およびバイアス用電圧源１４等から、電圧制御手段によりＰＭＯＳトランジスタ２のソース電位を変化させた状態でＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータにおいてバイアス電圧Ｖｇについて発生するＤＣオフセットを検出するとともに、ＮＭＯＳトランジスタ１３のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段が構成される。さらに、当該ＤＣオフセット検出手段とＮＭＯＳトランジスタ１３とから、ＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧シフト手段が構成される。
【００２８】
次に、図３に示された増幅回路の動作について説明する。ここで、電源電圧をＶｄｄ、可変電圧源２３により付与される制御電圧をＶｃ、ＰＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１５のソース電位をＶｓｐ、バイアス用電圧源１１およびバイアス用電圧源１４により付与されるバイアス電圧をＶｇ、演算増幅器１８の出力電圧をＶｎとする。既に述べたように、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７から成る回路は、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３から成る回路と同一に形成された参照回路として与えられるものであり、ＰＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２のゲートには同じ制御電圧Ｖｃが印加され、ＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１７のゲートには同じ調整用電圧Ｖｎが印加されているから、バイアス電圧Ｖｇについては、対応関係にあるＭＯＳトランジスタはそれぞれ同じ動作を為す。また、回路動作に係る以下の説明においては、理解を容易とするために、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２との素子特性、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１３との素子特性はそれぞれ互いに等しいものとして数値解析を実施する。なお、本願発明に係る増幅回路においては、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１３とをそれぞれ同一に形成することを必須の要件とするものではない。そして、これらトランジスタを異なるように形成したとしても、以下の数値解析で特定される回路特性と同等の回路特性を得ることが勿論可能である。
【００２９】
ＰＭＯＳトランジスタ２１の非飽和領域におけるドレイン電流とＰＭＯＳトランジスタ２の飽和領域におけるドレイン電流とが等しいことに基づいて式（１７）が得られ、式（１７）を整理することで式（１８）が得られる。そして、式（１８）をＶｓｐについて解くことで、Ｖｓｐは式（１９）に示すように与えられる。式（１９）に示されるように、可変電圧源２３の電圧Ｖｃを適宜変化させることで、ＰＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１５のソース電位Ｖｓｐを制御することが可能となる。
【数５】
【００３０】
また、図２に示される増幅回路について述べたように、ＤＣオフセット検出手段により電圧ＶｎをＮＭＯＳトランジスタ１３のゲートに印加することにより、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３等から成るＶ−Ｉ変換型増幅回路に係るＤＣオフセットを除去することができるから、図１に示される増幅回路の出力電流Ｉｏについて得られた式（１４）において、電源電圧ＶｄｄをＰＭＯＳトランジスタ２のソース電位であるＶｓｐに置き換えれば式（２０）に示すように上記Ｖ−Ｉ変換型増幅回路の出力電流Ｉｏを求めることができる。また、Ｖ−Ｉ変換型増幅回路のゲインＧａは、式（２１）に示すように与えられる。式（２１）から明らかなように、制御電圧Ｖｃを適宜変化させることでＶ−Ｉ変換型増幅回路のゲインＧａを制御することが可能となる。
【数６】
【００３１】
以上のように、この実施の形態１によれば、ＰＭＯＳトランジスタ２のソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧シフト手段とを備えるように構成したので、ＰＭＯＳトランジスタ２のソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的にＶ−Ｉ変換型増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。また、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータの出力部に補正用回路を付加する必要がなくなるので、寄生容量による周波数特性の劣化、ノイズ性能の劣化および消費電流の増大を抑制することができるという効果を奏する。
【００３２】
また、電圧制御手段が、ＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ２１と、ＰＭＯＳトランジスタ２１のゲートに接続される可変電圧源２３とを有して構成されるので、ＰＭＯＳトランジスタ２のソース電位を簡単な構成で変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００３３】
また、電圧シフト手段が、ＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ１３と、ＤＣオフセットを検出してＮＭＯＳトランジスタ１３のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるので、検出されたＤＣオフセット量に応じてＮＭＯＳトランジスタ３のソース電位を適切なレベルまで上げることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００３４】
さらに、ＤＣオフセット検出手段が、ゲートが可変電圧源２３に接続されＰＭＯＳトランジスタ２１と同一に形成されるＰＭＯＳトランジスタ２２と、ＰＭＯＳトランジスタ２２に接続されＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１５に接続されＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に接続されＮＭＯＳトランジスタ１３と同一に形成されるＮＭＯＳトランジスタ１７と、ＰＭＯＳトランジスタ１５のゲートおよびＮＭＯＳトランジスタ１６のゲートに直流バイアス電圧を印加する電圧源１４と、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部がＮＭＯＳトランジスタ１３のゲートおよびＮＭＯＳトランジスタ１７のゲートに接続される演算増幅器１８とを有して構成されているので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができ、回路構成を簡略化することができるという効果を奏する。
【００３５】
実施の形態２．
図４は、ＤＣオフセット除去機能およびゲイン可変機能を備えたこの発明の実施の形態２による増幅回路の構成を示す回路図である。図４において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。３１はＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、３２はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、３３はＰＭＯＳトランジスタ３１と同一に形成されてＰＭＯＳトランジスタ１５のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３４はＮＭＯＳトランジスタ３２と同一に形成されてＮＭＯＳトランジスタ１６のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、３５はＮＭＯＳトランジスタ３２のゲートおよびＮＭＯＳトランジスタ３４のゲートに接続される可変電圧源、３６は非反転入力部がＰＭＯＳトランジスタ１５のドレインとＮＭＯＳトランジスタ１６のドレインとの接続部位に接続され、反転入力部がＰＭＯＳトランジスタ１５のゲートとＮＭＯＳトランジスタ１６のゲートとの接続部位に接続され、出力部がＰＭＯＳトランジスタ３１のゲートおよびＰＭＯＳトランジスタ３３のゲートに接続される演算増幅器である。
【００３６】
上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４とについては、それぞれドレイン電流係数や閾値電圧等の素子特性は等しいものとみなすことができる。図４に示される増幅回路においては、ＮＭＯＳトランジスタ３２および電圧源３５等から、ＮＭＯＳトランジスタ３のソース電位を可変に制御する電圧制御手段が構成される。また、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ３４から成る回路は、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２から成る回路と同一に形成される参照用回路として与えられるものである。また、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ３４、演算増幅器３６およびバイアス用電圧源１４等から、電圧制御手段によりＮＭＯＳトランジスタ３のソース電位を変化させた状態でＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータにおいてバイアス電圧Ｖｇについて発生するＤＣオフセットを検出するとともに、ＰＭＯＳトランジスタ３１のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段が構成される。さらに、ＤＣオフセット検出手段とＰＭＯＳトランジスタ３１とから、ＤＣオフセットを除去するようにＰＭＯＳトランジスタ２のソース電位を下げる電圧シフト手段が構成される。
【００３７】
次に、図４に示された増幅回路の動作について説明する。ここで、電源電圧をＶｄｄ、可変電圧源３５により付与される制御電圧をＶｃ、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１６のソース電位をＶｓｎ、バイアス用電圧源１１およびバイアス用電圧源１４により付与されるバイアス電圧をＶｇ、演算増幅器３６の出力電圧をＶｐとする。既に述べたように、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ３４から成る回路は、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２から成る回路と同一に形成された参照回路として与えられるものであり、ＮＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３４のゲートには同じ制御電圧Ｖｃが印加され、ＰＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３３のゲートには同じ調整用電圧Ｖｐが印加されるから、バイアス電圧Ｖｇについては、対応関係にあるＭＯＳトランジスタはそれぞれ同じ動作を為す。また、回路動作に係る以下の説明においては、理解を容易にするために、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ２との素子特性、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ３２との素子特性はそれぞれ互いに等しいものとして数値解析を実施する。なお、本願発明に係る増幅回路においては、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ２、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ３２とをそれぞれ同一に形成することを必須の要件とするものではない。そして、これらトランジスタを異なるように形成したとしても、以下の数値解析で特定される回路特性と同等の回路特性を得ることが勿論可能である。
【００３８】
ＮＭＯＳトランジスタ３２の非飽和領域におけるドレイン電流とＮＭＯＳトランジスタ３の飽和領域におけるドレイン電流とが等しいことに基づいて式（２２）が得られ、式（２２）を整理することで式（２３）が得られる。そして、式（２３）をＶｓｎについて解くことで、Ｖｓｎは式（２４）に示すように与えられる。式（２４）から明らかなように、可変電圧源３５の電圧Ｖｃを適宜変化させることで、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１６のソース電位Ｖｓｎを制御することが可能となる。
【数７】
【００３９】
また、図３に示される増幅回路においてＶ−Ｉ変換型増幅回路の出力電流ＩｏおよびゲインＧａを導いたのと同様の手順を経ることで、図４に示される増幅回路についても、式（２５）および式（２６）に示されるように出力電流ＩｏおよびゲインＧａを求めることができる。式（２６）から明らかなように、制御電圧Ｖｃを適宜変化させることでＶ−Ｉ変換型増幅回路のゲインＧａを制御することが可能となる。
【数８】
【００４０】
以上のように、この実施の形態２によれば、ＮＭＯＳトランジスタ３のソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＰＭＯＳトランジスタ２のソース電位を下げる電圧シフト手段とを備えるように構成したので、ＮＭＯＳトランジスタ３のソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的にＶ−Ｉ変換型増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。また、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータの出力部に補正用回路を付加する必要がなくなるので、寄生容量による周波数特性の劣化、ノイズ性能の劣化および消費電流の増大を抑制することができるという効果を奏する。
【００４１】
また、電圧制御手段が、ＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ３２と、ＮＭＯＳトランジスタ３２のゲートに接続される可変電圧源３５とを有して構成されるので、ＮＭＯＳトランジスタ３のソース電位を簡単な構成により変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００４２】
また、電圧シフト手段が、ＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ３１と、ＤＣオフセットを検出してＰＭＯＳトランジスタ３１のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるので、検出されたＤＣオフセット量に応じてＰＭＯＳトランジスタ２のソース電位を適切なレベルまで下げることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００４３】
さらに、ＤＣオフセット検出手段が、ＰＭＯＳトランジスタ３１と同一に形成されるＰＭＯＳトランジスタ３３と、ＰＭＯＳトランジスタ３３に接続されＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１５に接続されＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に接続されるとともにゲートが可変電圧源３５に接続されＮＭＯＳトランジスタ３２と同一に形成されるＮＭＯＳトランジスタ３４と、ＰＭＯＳトランジスタ１５のゲートおよびＮＭＯＳトランジスタ１６のゲートに直流バイアス電圧を印加する電圧源１４と、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部がＰＭＯＳトランジスタ３１のゲートおよびＰＭＯＳトランジスタ３３のゲートに接続される演算増幅器３６とを有して構成されているので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができ、回路構成を簡略化することができるという効果を奏する。
【００４４】
実施の形態３．
この発明の実施の形態３による増幅回路は、電圧出力を取り出すために増幅回路の出力端子に接続される抵抗に代えて、負荷としてＭＯＳトランジスタを出力端子に接続する点で実施の形態１および実施の形態２による増幅回路と差異を有する。図５は、この発明の実施の形態３による増幅回路の構成を示す回路図である。図５において、図４と同一符号は同一または相当部分を示すのでその説明を省略する。４１は電圧源１と出力端子７との間に介装されてドレインとゲートとが短絡されたＮＭＯＳトランジスタ（第１の負荷用ＭＯＳトランジスタ）、４２は接地部４と出力端子７との間に介装されてドレインとゲートとが短絡されたＮＭＯＳトランジスタ（第２の負荷用ＭＯＳトランジスタ）である。なお、図４に示されるＤＣオフセット検出手段等については省略されている。
【００４５】
次に、図５に示される増幅回路の動作について説明する。ここで、ＮＭＯＳトランジスタ４１，４２に係るドレイン電流係数をＭｎ’、相互コンダクタンスをＧｍｎ’とすると、ＮＭＯＳトランジスタ４１，４２による負荷に係る抵抗値Ｒｄは式（２７）に示すように与えられる。そして、式（２５）および式（２７）に基づいて、図５に示される増幅回路のゲインＧｂは、式（２８）に示すように与えられる。式（２８）から明らかなように、増幅回路のゲインをＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２のドレイン電流係数ＭｎとＮＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２のドレイン電流係数Ｍｎ’との比に基づいて設定することができる。すなわち、ＮＭＯＳトランジスタ３，３２のチャンネル長またはチャンネル幅に対するＮＭＯＳトランジスタ４１，４２のチャンネル長またはチャンネル幅の比を変化させることでゲインＧｂを適宜設定することが可能となる。
【数９】
【００４６】
以上のように、この実施の形態３によれば、出力端子７と電圧源１との間に介装されドレインとゲートとが短絡されたＮＭＯＳトランジスタ４１と、出力端子７と接地部４との間に介装されドレインとゲートとが短絡されたＮＭＯＳトランジスタ４２とを備えるように構成したので、電圧出力を取り出すための負荷をＭＯＳトランジスタを用いて付与することができるから、集積化を可能として回路規模を小さくすることができるという効果を奏する。また、増幅回路のゲインをＭＯＳトランジスタのチャンネル長またはチャンネル幅等のサイズ比を基にして設定することが可能となるので、抵抗を用いて電圧出力を取り出す場合と比較して製造バラツキに起因してゲインについて発生する誤差を低減することができて、増幅回路の精度を高くすることができるという効果を奏する。なお、負荷用トランジスタとしてはＰＭＯＳトランジスタを用いてもよく、ＮＭＯＳトランジスタと同様の効果を奏することが可能である。
【００４７】
なお、上記の実施の形態１から実施の形態３により説明される増幅回路は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲の記載により定められるものであり、特許請求の範囲に記載された技術的範囲内において種々の設計的変更が可能である。例えば、実施の形態３においては、図４に示される増幅回路の出力端子７に負荷用のＭＯＳトランジスタを接続する構成としているが、図３に示される増幅回路の出力端子７に負荷用のＭＯＳトランジスタを接続する構成とすることも勿論可能である。
【００４８】
【発明の効果】
以上のように、この発明によれば、直列に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータと、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するように他方のＭＯＳトランジスタのソース電位を変化させる電圧シフト手段とを備えるように構成したので、一方のＭＯＳトランジスタのソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳとして与えられる増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。
【００４９】
この発明によれば、電圧制御手段について、一方のＭＯＳトランジスタのソースに接続される電圧制御用のＭＯＳトランジスタと、電圧制御用のＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されるようにしたので、一方のＭＯＳトランジスタのソース電位を簡単な構成で変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００５０】
この発明によれば、電圧シフト手段について、他方のＭＯＳトランジスタのソースに接続される電圧シフト用のＭＯＳトランジスタと、ＤＣオフセットを検出して電圧シフト用のＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるようにしたので、検出されたＤＣオフセット量に応じて他方のＭＯＳトランジスタのソース電位を適切なレベルまで変化させることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００５１】
この発明によれば、ＤＣオフセット検出手段について、上記の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、電圧制御用のＭＯＳトランジスタおよび電圧シフト用のＭＯＳトランジスタのそれぞれについて同一に形成されるＭＯＳトランジスタを同じ順序で接続することで得られる対照用回路と、対照用回路側の第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部が電圧シフト用の２つのＭＯＳトランジスタのゲートにそれぞれ接続される演算増幅器とを有して構成されるようにするとともに、対照用回路側の電圧制御用のＭＯＳトランジスタのゲートにも上記可変電圧源を接続するようにしたので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができて、回路構成を簡略化することができるという効果を奏する。
【００５２】
この発明によれば、出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えるように構成したので、電圧出力を取り出すための負荷をＭＯＳトランジスタを用いて付与することができるから、集積化を可能として回路規模を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】ＤＣオフセット除去機能を備えたＣＭＯＳインバータ回路の動作原理を説明するための図である。
【図２】ＤＣオフセット除去機能を備えた増幅回路の一例を示す回路図である。
【図３】この発明の実施の形態１による増幅回路の構成を示す回路図である。
【図４】この発明の実施の形態２による増幅回路の構成を示す回路図である。
【図５】この発明の実施の形態３による増幅回路の構成を示す回路図である。
【図６】ＭＯＳトランジスタを用いた従来の増幅回路の一例を示す回路図である。
【符号の説明】
１ 電圧源、２ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、３ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、４ 接地部、５ 電圧源、６ 入力端子、７ 出力端子、８ 負荷抵抗、９ 電圧源、１１ バイアス用電圧源、１２ 信号源、１３ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４ バイアス用電圧源（バイアス電圧付与手段）、１５ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、１６ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、１７ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、１８，３６ 演算増幅器、１９ ＮＭＯＳトランジスタ、２１ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、２２ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、２３，３５ 可変電圧源、３１ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、３２ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、３３ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３４ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、４１ ＮＭＯＳトランジスタ（第１の負荷用ＭＯＳトランジスタ）、４２ ＮＭＯＳトランジスタ（第２の負荷用ＭＯＳトランジスタ）
【発明の属する技術分野】
この発明は、増幅回路に係り、特にＣＭＯＳを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタについて製造プロセス毎に生じる素子特性に係るバラツキに起因して発生するＤＣオフセットを除去するとともにゲイン制御が可能である増幅回路に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタを用いた増幅回路は、入力ダイナミックレンジおよび出力ダイナミックレンジが大きく、動作周波数範囲も広くて低電源電圧でも良好な動作特性を有するという多くの利点を備えている。図６は、ＭＯＳトランジスタを用いた従来の増幅回路の一例を示す回路図である。この増幅回路は、”Ａ ＣＭＯＳ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ−Ｃ Ｆｉｌｔｅｒ ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｖｅｒｙ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｉｅｓ”（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ ＶＯＬ−２７，ＮＯ．２，Ｆｅｂ，１９９２）に記載されたＮａｕｔａの電圧電流変換器（以下、Ｖ−Ｉ変換器と称する）である。この増幅回路は、ＣＭＯＳインバータの有する高利得性、広周波数応答性を利用するように構成されているものである。
【０００３】
図６において、１０１は電圧源、１０２は接地部、１０３，１０５，１０７，１０９，１１１，１１３はそれぞれＣＭＯＳインバータを成すＰＭＯＳトランジスタ、１０４，１０６，１０８，１１０，１１２，１１４はそれぞれＣＭＯＳを成すＮＭＯＳトランジスタ、１１５は差動入力を為すための一方の入力端子、１１６は差動入力を為すための他方の入力端子、１１７は差動出力を為すための一方の出力端子、１１８は差動出力を為すための他方の出力端子である。
【０００４】
次に、動作について説明する。ここでは、電圧源１０１の電源電圧値をＶｄｄとして、入力ダイナミックレンジおよび出力ダイナミックレンジを最大とするように入力端子１１５，１１６にはそれぞれＶｄｄ／２のバイアス電圧を印加するとともに、入力端子１１５に＋Ｖｉｎおよび入力端子１１６に−Ｖｉｎの差動信号を入力するものとする。また、出力端子１１７を流れる電流を矢印の向きにＩｏ１、出力端子１１８を流れる電流を矢印の向きにＩｏ２、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２から成るＣＭＯＳインバータから出力端子１１７側へ流れ込む電流を矢印の向きにＩｏ１’、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジスタ１１０から成るＣＭＯＳインバータから出力端子１１８側へ流れ込む電流を矢印の向きにＩｏ２’とする。
【０００５】
また、ＮＭＯＳトランジスタのドレイン電流係数をＭｎ、閾値電圧をＶｔｎとするとともに、ＰＭＯＳトランジスタのドレイン電流係数をＭｐ、閾値電圧をＶｔｐとすると、電流Ｉｏ１はＮＭＯＳトランジスタ１０４を流れるドレイン電流とＰＭＯＳトランジスタ１０３を流れるドレイン電流との差として式（１）に示すように与えられ、電流Ｉｏ２はＮＭＯＳトランジスタ１０６を流れるドレイン電流とＰＭＯＳトランジスタ１０５を流れるドレイン電流との差として式（２）に示すように与えられる。したがって、出力電流Ｉｏ１と出力電流Ｉｏ２との差分電流Ｉｏｄは式（３）に示すように与えられる。
【数１】
上記のように入力に差動信号を用いて差動出力電流を取り出すことで電圧電流変換を実施することができる。然るに、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの素子特性は、通常各製造プロセス毎に生じる微妙な製造環境の差異に起因して大きくばらつくことが知られている（以降では、このような製造プロセス毎に生じるＭＯＳトランジスタの素子特性のバラツキを製造バラツキと称するものとする）。このために、入力側のバイアス電圧をＶｄｄ／２としても出力側のバイアス電圧はＶｄｄ／２からずれてしまって所謂ＤＣオフセットが生じることとなる。
【０００７】
上記のＮａｕｔａのＶ−Ｉ変換器では、ＤＣオフセットを抑制するために、出力端子１１７，１１８側にＣＭＯＳインバータを４個接続し、出力電流から同相分の電流を減ずるように動作させる。ここで、ＣＭＯＳインバータの出力電圧に係る同相分をＶｏｃ、差動分をＶｏｄとするとともに、ＰＭＯＳトランジスタ１０７およびＮＭＯＳトランジスタ１０８から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ３、ＰＭＯＳトランジスタ１０９およびＮＭＯＳトランジスタ１１０から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ４、ＰＭＯＳトランジスタ１１１およびＮＭＯＳトランジスタ１１２から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ５、ＰＭＯＳトランジスタ１１３およびＮＭＯＳトランジスタ１１４から成るＣＭＯＳインバータに係る相互コンダクタンスをｇｍ６とすると、出力電流Ｉｏ１’は式（４）に示すように与えられ、出力電流Ｉｏ２’は式（５）に示すように与えられる。
【数２】
各ＣＭＯＳインバータ間の相互コンダクタンスｇｍのマッチングが取れているとすると、式（４）および式（５）においてそれぞれ差動分に係る係数（ｇｍ５−ｇｍ６）および係数（ｇｍ４−ｇｍ３）はゼロとなって第２項は無くなるから、同相分の電流のみがＶ−Ｉ変換器の出力側に流れ込み、これによりＤＣオフセットを補正している。
【０００９】
【発明が解決しようとする課題】
ＭＯＳトランジスタを用いた従来の増幅回路は上記のように構成されているので、４つのＣＭＯＳインバータを用いてＤＣオフセットが補正された出力側におけるバイアス電圧は必ずしも最適な電圧値に収斂するものではなく、また製造バラツキに起因してバイアス電圧が大きく変動するという課題があった。また、ＤＣオフセットを低減できるもののゲインは回路素子の特性に基づいておおよそ変化することがなく、ゲイン制御を実施することができないという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、ＤＣオフセットを除去するとともにゲイン制御が可能なＭＯＳトランジスタを用いた増幅回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る増幅回路は、直列に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータと、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するように他方のＭＯＳトランジスタのソース電位を変化させる電圧シフト手段とを備えるようにしたものである。
【００１２】
この発明に係る増幅回路は、電圧制御手段について、一方のＭＯＳトランジスタのソースに接続される電圧制御用のＭＯＳトランジスタと、電圧制御用のＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されるようにしたものである。
【００１３】
この発明に係る増幅回路は、電圧シフト手段について、他方のＭＯＳトランジスタのソースに接続される電圧シフト用のＭＯＳトランジスタと、ＤＣオフセットを検出して電圧シフト用のＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段とを有して構成されるようにしたものである。
【００１４】
この発明に係る増幅回路は、ＤＣオフセット検出手段について、上記の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、電圧制御用のＭＯＳトランジスタおよび電圧シフト用のＭＯＳトランジスタのそれぞれについて同一に形成されるＭＯＳトランジスタを同じ順序で接続することで得られる対照用回路と、対照用回路内において第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部が電圧シフト用の２つのＭＯＳトランジスタのゲートにそれぞれ接続される演算増幅器とを有して構成され、対照用回路側の電圧制御用のＭＯＳトランジスタのゲートにも上記可変電圧源を接続するようにしたものである。
【００１５】
この発明に係る増幅回路は、出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、前記出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えるようにしたものである。
【００１６】
【発明の実施の形態】
以下、添付の図面を参照して本願発明に係る実施の形態を説明する。なお、以下の説明においては、本願発明の実施の形態に記載された実施例を構成する各手段と、特許請求の範囲に記載された発明を構成する各手段との対応関係を明らかにするために、実施例の各手段にそれぞれ対応する特許請求の範囲に記載された発明の各手段を本願発明の実施の形態に係る説明文中において適宜かっこ書きにより示すものとする。
【００１７】
実施の形態１．
図１は、ＤＣオフセット除去機能を備えたＣＭＯＳインバータ回路の動作原理を説明するための図である。図１において、１は電圧源、２はＣＭＯＳを成すＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、３はＣＭＯＳを成すＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、４は接地部、５はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧源、６は入力端子、７は出力端子、８は負荷抵抗、９は交流信号解析を実施するうえで出力側において発生するバイアス電圧を付与するように仮想的に設定される電圧源である。ここで、電圧源１の電源電圧値をＶｄｄ、ＰＭＯＳトランジスタ２のドレイン電流をＩｐ、ＮＭＯＳトランジスタ３のドレイン電流をＩｎ、出力端子７へ流れる電流をＩｏ、電圧源５の電圧値（以下、シフト電圧値と称する）をＶｓ、入力バイアス電圧をＶｇとする。また、最も大きなダイナミックレンジを得るためのバイアス設定を実現するために、Ｖｇ＝Ｖｄｄ／２としてＤＣオフセットに係る評価を実施する。なお、図１に示されるＣＭＯＳインバータ回路は、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３のドレイン抵抗よりも低いインピーダンスを有する負荷抵抗８を接続することで、Ｖ−Ｉ変換器として動作する。
【００１８】
上記条件下におけるＰＭＯＳトランジスタ２のドレイン電流ＩｐおよびＮＭＯＳトランジスタ３のドレイン電流Ｉｎは、式（６）および式（７）により与えられる。これにより、ＰＭＯＳトランジスタ２のドレイン電流ＩｐとＮＭＯＳトランジスタ３のドレイン電流Ｉｎとの差として与えられる電流Ｉｏは、式（８）に示すように与えられる。式（８）から明らかなように、シフト電圧値Ｖｓを適宜調整することで、Ｉｏ＝０とすることができる。この際、出力電圧Ｖｏが入力電圧Ｖｇに一致する。ここで、Ｉｏ＝０とすることができるシフト電圧値Ｖｓは、以下の式（９）から算出される。
【数３】
例えば、ＰＭＯＳトランジスタ２のドレイン電流係数ＭｐとＮＭＯＳトランジスタ３のドレイン電流係数Ｍｎとが等しい場合には、Ｖｓ＝Ｖｔｐ−Ｖｔｎとなってシフト電圧値Ｖｓが定まる。ところで、単一電源により動作する際にはＶｓ≧０となるから、Ｖｔｐ≧Ｖｔｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｖｔｐ＜Ｖｔｎである場合については、電圧源５に代えて、ＰＭＯＳトランジスタ２のソースと電圧源１との間にＰＭＯＳトランジスタ２のソース電位を下げるための電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２０】
また、ＰＭＯＳトランジスタ２の閾値電圧ＶｔｐとＮＭＯＳトランジスタ３の閾値電圧Ｖｔｎとが等しい場合には、Ｖｔｐ＝Ｖｔｎ＝Ｖｔとして、上記の式（１０）に基づいてシフト電圧値Ｖｓを求めることができる。ところで、単一電源により動作する際にはＶｓ≧０であるとともに、Ｖｇ−Ｖｔ＞０であるから、Ｍｐ≦Ｍｎである場合についてのみ出力電圧に係るＤＣオフセットを除去することが可能となる。なお、Ｍｐ＞Ｍｎである場合については、ＰＭＯＳトランジスタ２のソースと電圧源１との間にＰＭＯＳトランジスタ２のソース電位を下げるための電圧シフト用の電圧源を介装することにより、ＤＣオフセットを同様に除去することが可能となる。
【００２１】
また、ＣＭＯＳインバータ回路の出力電流ＩｏおよびゲインＧａについては、以下のようにして求められる。式（８）においてＩｏ＝０とすることで、式（１１）が得られる。式（１１）を基にして、ＰＭＯＳトランジスタ２の相互コンダクタンスＧｍｐおよびＮＭＯＳトランジスタ３の相互コンダクタンスＧｍｎは、それぞれ式（１２）および式（１３）に示すように与えられる。ここで、入力端子６においてバイアス電圧Ｖｇに付加して与えられる交流信号電圧をＶｉｎとするとともに、出力端子７から取り出される交流出力電圧をＶｏｕｔとすると、式（１２）および式（１３）から、出力電流Ｉｏおよび交流出力電圧Ｖｏｕｔは信号電圧Ｖｉｎを用いて式（１４）および式（１５）に示すように与えられる。そして、ゲインＧａは式（１６）に示すように与えられる。このように、ＤＣオフセットを除去することにより、ＣＭＯＳインバータに固有の変換係数および負荷抵抗により定まるゲインを備えた増幅回路が構成される。なお、式（１１）から式（１６）については、Ｖｇ≠Ｖｄｄ／２の場合にも適用可能な式として与えている。
【数４】
次に、ＤＣオフセットを除去するようにシフト電圧値を自動的に調整することが可能な増幅回路について説明する。図２は、ＤＣオフセット除去機能を備えた増幅回路の構成の一例を示す回路図である。図２において、図１と同一符号は同一または相当部分を示すのでその説明を省略する。１１は入力端子６にバイアス電圧を付与するバイアス用電圧源、１２は信号源、１３はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４は電圧源１１と同じバイアス電圧を付与するバイアス用電圧源（バイアス電圧付与手段）、１５はＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、１６はＮＭＯＳトランジスタ３と同一に形成されてドレインがＰＭＯＳトランジスタ１５のドレインに接続されるＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、１７はＮＭＯＳトランジスタ１３と同一に形成されてドレインがＮＭＯＳトランジスタ１６のソースに接続されソースが接地部４に接続されるＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、１８は非反転入力部がＰＭＯＳトランジスタ１５のドレインとＮＭＯＳトランジスタ１６のドレインとの接続部位に接続され、反転入力部がＰＭＯＳトランジスタ１５のゲートとＮＭＯＳトランジスタ１６のゲートとの接続部位に接続され、出力部がＮＭＯＳトランジスタ１３のゲートおよびＮＭＯＳトランジスタ１７のゲートに接続される演算増幅器、１９は電源起動時等に生じるラッチアップ現象を防止する機能を有するＮＭＯＳトランジスタである。
【００２３】
なお、バイアス用電圧源１１，１４については、例えば電圧源１の電源電圧を抵抗分割すること等の種々の方法を用いて実現することが可能である。また、上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１７とについては、それぞれドレイン電流係数や閾値電圧等の素子特性が互いに等しいものとみなすことができる。また、ＮＭＯＳトランジスタ１９については、定常動作時にはドレイン−ソース間電圧が０となってＯＦＦ動作を為すから、ＤＣオフセットに係る補正動作には何ら影響を与えるものではなく、以降ではその動作説明については省略する。
【００２４】
次に、図２に示されたＤＣオフセット除去機能を備えた増幅回路の動作について説明する。ここで、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの出力部の電圧をＶｏ、演算増幅器１８の出力電圧をＶｎとする。出力電圧Ｖｏがバイアス電圧Ｖｇより大きくなると、出力電圧Ｖｏとバイアス電圧Ｖｇとの電圧差を増幅した電圧がＮＭＯＳトランジスタ１７のゲートに印加される。ＮＭＯＳトランジスタ１７のゲート電圧が大きくなると、当該ＮＭＯＳトランジスタのドレイン抵抗が小さくなって出力電圧Ｖｏは低下する。したがって、演算増幅器１８から出力される電圧Ｖｎは、出力電圧Ｖｏと入力電圧Ｖｇとを等しくさせるような電圧値に収斂する。
【００２５】
また、上述したように、ＰＭＯＳトランジスタ１５とＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ１６とＮＭＯＳトランジスタ３、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１３とについては、それぞれ素子特性が同一であるものとみなすことができるので、演算増幅器１８の出力電圧ＶｎをＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータに係る入力バイアス電圧がＶｇの際に出力バイアス電圧をＶｇとすることができて、ＤＣオフセットを除去することが可能となる。すなわち、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、演算増幅器１８およびバイアス用電圧源１４等から成る回路により図２に示される増幅回路が生成されたチップについて発現するＤＣオフセット量を検出し、このＤＣオフセット量に応じて当該ＤＣオフセットを除去するように調整された電圧Ｖｎを電圧シフト用のＮＭＯＳトランジスタ１３のゲートに印加することで、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３等から成るＶ−Ｉ変換型増幅回路のＤＣオフセットを除去することが可能となる。
【００２６】
次に、図３はＤＣオフセット除去機能およびゲイン可変機能を備えたこの発明の実施の形態１による増幅回路の構成を示す回路図である。図３において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。２１はＰＮＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、２２はＰＭＯＳトランジスタ２１と同一に形成されてＰＭＯＳトランジスタ１５のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、２３はＰＭＯＳトランジスタ２１のゲートおよびＰＭＯＳトランジスタ２２のゲートに接続される可変電圧源である。
【００２７】
上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２とについてもドレイン電流係数や閾値電圧等の素子特性は等しいものとみなすことができる。図３に示される増幅回路においては、ＰＭＯＳトランジスタ２１および電圧源２３等から、ＰＭＯＳトランジスタ２のソース電位を可変に制御する電圧制御手段が構成される。また、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７から成る回路は、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３から成る回路と同一に形成される参照用回路として与えられるものである。また、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ１７、演算増幅器１８およびバイアス用電圧源１４等から、電圧制御手段によりＰＭＯＳトランジスタ２のソース電位を変化させた状態でＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータにおいてバイアス電圧Ｖｇについて発生するＤＣオフセットを検出するとともに、ＮＭＯＳトランジスタ１３のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段が構成される。さらに、当該ＤＣオフセット検出手段とＮＭＯＳトランジスタ１３とから、ＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧シフト手段が構成される。
【００２８】
次に、図３に示された増幅回路の動作について説明する。ここで、電源電圧をＶｄｄ、可変電圧源２３により付与される制御電圧をＶｃ、ＰＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１５のソース電位をＶｓｐ、バイアス用電圧源１１およびバイアス用電圧源１４により付与されるバイアス電圧をＶｇ、演算増幅器１８の出力電圧をＶｎとする。既に述べたように、ＰＭＯＳトランジスタ２２、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ１７から成る回路は、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３から成る回路と同一に形成された参照回路として与えられるものであり、ＰＭＯＳトランジスタ２１およびＰＭＯＳトランジスタ２２のゲートには同じ制御電圧Ｖｃが印加され、ＮＭＯＳトランジスタ１３およびＮＭＯＳトランジスタ１７のゲートには同じ調整用電圧Ｖｎが印加されているから、バイアス電圧Ｖｇについては、対応関係にあるＭＯＳトランジスタはそれぞれ同じ動作を為す。また、回路動作に係る以下の説明においては、理解を容易とするために、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２との素子特性、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１３との素子特性はそれぞれ互いに等しいものとして数値解析を実施する。なお、本願発明に係る増幅回路においては、ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１３とをそれぞれ同一に形成することを必須の要件とするものではない。そして、これらトランジスタを異なるように形成したとしても、以下の数値解析で特定される回路特性と同等の回路特性を得ることが勿論可能である。
【００２９】
ＰＭＯＳトランジスタ２１の非飽和領域におけるドレイン電流とＰＭＯＳトランジスタ２の飽和領域におけるドレイン電流とが等しいことに基づいて式（１７）が得られ、式（１７）を整理することで式（１８）が得られる。そして、式（１８）をＶｓｐについて解くことで、Ｖｓｐは式（１９）に示すように与えられる。式（１９）に示されるように、可変電圧源２３の電圧Ｖｃを適宜変化させることで、ＰＭＯＳトランジスタ２およびＰＭＯＳトランジスタ１５のソース電位Ｖｓｐを制御することが可能となる。
【数５】
また、図２に示される増幅回路について述べたように、ＤＣオフセット検出手段により電圧ＶｎをＮＭＯＳトランジスタ１３のゲートに印加することにより、ＰＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１３等から成るＶ−Ｉ変換型増幅回路に係るＤＣオフセットを除去することができるから、図１に示される増幅回路の出力電流Ｉｏについて得られた式（１４）において、電源電圧ＶｄｄをＰＭＯＳトランジスタ２のソース電位であるＶｓｐに置き換えれば式（２０）に示すように上記Ｖ−Ｉ変換型増幅回路の出力電流Ｉｏを求めることができる。また、Ｖ−Ｉ変換型増幅回路のゲインＧａは、式（２１）に示すように与えられる。式（２１）から明らかなように、制御電圧Ｖｃを適宜変化させることでＶ−Ｉ変換型増幅回路のゲインＧａを制御することが可能となる。
【数６】
以上のように、この実施の形態１によれば、ＰＭＯＳトランジスタ２のソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＮＭＯＳトランジスタ３のソース電位を上げる電圧シフト手段とを備えるように構成したので、ＰＭＯＳトランジスタ２のソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的にＶ−Ｉ変換型増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。また、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータの出力部に補正用回路を付加する必要がなくなるので、寄生容量による周波数特性の劣化、ノイズ性能の劣化および消費電流の増大を抑制することができるという効果を奏する。
【００３２】
また、電圧制御手段が、ＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ２１と、ＰＭＯＳトランジスタ２１のゲートに接続される可変電圧源２３とを有して構成されるので、ＰＭＯＳトランジスタ２のソース電位を簡単な構成で変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００３３】
また、電圧シフト手段が、ＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ１３と、ＤＣオフセットを検出してＮＭＯＳトランジスタ１３のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるので、検出されたＤＣオフセット量に応じてＮＭＯＳトランジスタ３のソース電位を適切なレベルまで上げることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００３４】
さらに、ＤＣオフセット検出手段が、ゲートが可変電圧源２３に接続されＰＭＯＳトランジスタ２１と同一に形成されるＰＭＯＳトランジスタ２２と、ＰＭＯＳトランジスタ２２に接続されＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１５に接続されＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に接続されＮＭＯＳトランジスタ１３と同一に形成されるＮＭＯＳトランジスタ１７と、ＰＭＯＳトランジスタ１５のゲートおよびＮＭＯＳトランジスタ１６のゲートに直流バイアス電圧を印加する電圧源１４と、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部がＮＭＯＳトランジスタ１３のゲートおよびＮＭＯＳトランジスタ１７のゲートに接続される演算増幅器１８とを有して構成されているので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができ、回路構成を簡略化することができるという効果を奏する。
【００３５】
実施の形態２．
図４は、ＤＣオフセット除去機能およびゲイン可変機能を備えたこの発明の実施の形態２による増幅回路の構成を示す回路図である。図４において、図２と同一符号は同一または相当部分を示すのでその説明を省略する。３１はＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、３２はＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、３３はＰＭＯＳトランジスタ３１と同一に形成されてＰＭＯＳトランジスタ１５のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３４はＮＭＯＳトランジスタ３２と同一に形成されてＮＭＯＳトランジスタ１６のソースと接地部４との間に介装されるＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、３５はＮＭＯＳトランジスタ３２のゲートおよびＮＭＯＳトランジスタ３４のゲートに接続される可変電圧源、３６は非反転入力部がＰＭＯＳトランジスタ１５のドレインとＮＭＯＳトランジスタ１６のドレインとの接続部位に接続され、反転入力部がＰＭＯＳトランジスタ１５のゲートとＮＭＯＳトランジスタ１６のゲートとの接続部位に接続され、出力部がＰＭＯＳトランジスタ３１のゲートおよびＰＭＯＳトランジスタ３３のゲートに接続される演算増幅器である。
【００３６】
上記の増幅回路は同一チップ内に形成されることで同一の製造プロセスを経るものであるから、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ２とＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４とについては、それぞれドレイン電流係数や閾値電圧等の素子特性は等しいものとみなすことができる。図４に示される増幅回路においては、ＮＭＯＳトランジスタ３２および電圧源３５等から、ＮＭＯＳトランジスタ３のソース電位を可変に制御する電圧制御手段が構成される。また、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ３４から成る回路は、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２から成る回路と同一に形成される参照用回路として与えられるものである。また、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６、ＮＭＯＳトランジスタ３４、演算増幅器３６およびバイアス用電圧源１４等から、電圧制御手段によりＮＭＯＳトランジスタ３のソース電位を変化させた状態でＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータにおいてバイアス電圧Ｖｇについて発生するＤＣオフセットを検出するとともに、ＰＭＯＳトランジスタ３１のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するＤＣオフセット検出手段が構成される。さらに、ＤＣオフセット検出手段とＰＭＯＳトランジスタ３１とから、ＤＣオフセットを除去するようにＰＭＯＳトランジスタ２のソース電位を下げる電圧シフト手段が構成される。
【００３７】
次に、図４に示された増幅回路の動作について説明する。ここで、電源電圧をＶｄｄ、可変電圧源３５により付与される制御電圧をＶｃ、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１６のソース電位をＶｓｎ、バイアス用電圧源１１およびバイアス用電圧源１４により付与されるバイアス電圧をＶｇ、演算増幅器３６の出力電圧をＶｐとする。既に述べたように、ＰＭＯＳトランジスタ３３、ＰＭＯＳトランジスタ１５、ＮＭＯＳトランジスタ１６およびＮＭＯＳトランジスタ３４から成る回路は、ＰＭＯＳトランジスタ３１、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２から成る回路と同一に形成された参照回路として与えられるものであり、ＮＭＯＳトランジスタ３２およびＮＭＯＳトランジスタ３４のゲートには同じ制御電圧Ｖｃが印加され、ＰＭＯＳトランジスタ３１およびＰＭＯＳトランジスタ３３のゲートには同じ調整用電圧Ｖｐが印加されるから、バイアス電圧Ｖｇについては、対応関係にあるＭＯＳトランジスタはそれぞれ同じ動作を為す。また、回路動作に係る以下の説明においては、理解を容易にするために、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ２との素子特性、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ３２との素子特性はそれぞれ互いに等しいものとして数値解析を実施する。なお、本願発明に係る増幅回路においては、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ２、並びにＮＭＯＳトランジスタ３とＮＭＯＳトランジスタ３２とをそれぞれ同一に形成することを必須の要件とするものではない。そして、これらトランジスタを異なるように形成したとしても、以下の数値解析で特定される回路特性と同等の回路特性を得ることが勿論可能である。
【００３８】
ＮＭＯＳトランジスタ３２の非飽和領域におけるドレイン電流とＮＭＯＳトランジスタ３の飽和領域におけるドレイン電流とが等しいことに基づいて式（２２）が得られ、式（２２）を整理することで式（２３）が得られる。そして、式（２３）をＶｓｎについて解くことで、Ｖｓｎは式（２４）に示すように与えられる。式（２４）から明らかなように、可変電圧源３５の電圧Ｖｃを適宜変化させることで、ＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ１６のソース電位Ｖｓｎを制御することが可能となる。
【数７】
また、図３に示される増幅回路においてＶ−Ｉ変換型増幅回路の出力電流ＩｏおよびゲインＧａを導いたのと同様の手順を経ることで、図４に示される増幅回路についても、式（２５）および式（２６）に示されるように出力電流ＩｏおよびゲインＧａを求めることができる。式（２６）から明らかなように、制御電圧Ｖｃを適宜変化させることでＶ−Ｉ変換型増幅回路のゲインＧａを制御することが可能となる。
【数８】
以上のように、この実施の形態２によれば、ＮＭＯＳトランジスタ３のソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するようにＰＭＯＳトランジスタ２のソース電位を下げる電圧シフト手段とを備えるように構成したので、ＮＭＯＳトランジスタ３のソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的にＶ−Ｉ変換型増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。また、ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ３から成るＣＭＯＳインバータの出力部に補正用回路を付加する必要がなくなるので、寄生容量による周波数特性の劣化、ノイズ性能の劣化および消費電流の増大を抑制することができるという効果を奏する。
【００４１】
また、電圧制御手段が、ＮＭＯＳトランジスタ３のソースと接地部４との間に介装されるＮＭＯＳトランジスタ３２と、ＮＭＯＳトランジスタ３２のゲートに接続される可変電圧源３５とを有して構成されるので、ＮＭＯＳトランジスタ３のソース電位を簡単な構成により変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００４２】
また、電圧シフト手段が、ＰＭＯＳトランジスタ２のソースと電圧源１との間に介装されるＰＭＯＳトランジスタ３１と、ＤＣオフセットを検出してＰＭＯＳトランジスタ３１のゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるので、検出されたＤＣオフセット量に応じてＰＭＯＳトランジスタ２のソース電位を適切なレベルまで下げることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００４３】
さらに、ＤＣオフセット検出手段が、ＰＭＯＳトランジスタ３１と同一に形成されるＰＭＯＳトランジスタ３３と、ＰＭＯＳトランジスタ３３に接続されＰＭＯＳトランジスタ２と同一に形成されるＰＭＯＳトランジスタ１５と、ＰＭＯＳトランジスタ１５に接続されＮＭＯＳトランジスタ３と同一に形成されるＮＭＯＳトランジスタ１６と、ＮＭＯＳトランジスタ１６に接続されるとともにゲートが可変電圧源３５に接続されＮＭＯＳトランジスタ３２と同一に形成されるＮＭＯＳトランジスタ３４と、ＰＭＯＳトランジスタ１５のゲートおよびＮＭＯＳトランジスタ１６のゲートに直流バイアス電圧を印加する電圧源１４と、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６から成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部がＰＭＯＳトランジスタ３１のゲートおよびＰＭＯＳトランジスタ３３のゲートに接続される演算増幅器３６とを有して構成されているので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができ、回路構成を簡略化することができるという効果を奏する。
【００４４】
実施の形態３．
この発明の実施の形態３による増幅回路は、電圧出力を取り出すために増幅回路の出力端子に接続される抵抗に代えて、負荷としてＭＯＳトランジスタを出力端子に接続する点で実施の形態１および実施の形態２による増幅回路と差異を有する。図５は、この発明の実施の形態３による増幅回路の構成を示す回路図である。図５において、図４と同一符号は同一または相当部分を示すのでその説明を省略する。４１は電圧源１と出力端子７との間に介装されてドレインとゲートとが短絡されたＮＭＯＳトランジスタ（第１の負荷用ＭＯＳトランジスタ）、４２は接地部４と出力端子７との間に介装されてドレインとゲートとが短絡されたＮＭＯＳトランジスタ（第２の負荷用ＭＯＳトランジスタ）である。なお、図４に示されるＤＣオフセット検出手段等については省略されている。
【００４５】
次に、図５に示される増幅回路の動作について説明する。ここで、ＮＭＯＳトランジスタ４１，４２に係るドレイン電流係数をＭｎ’、相互コンダクタンスをＧｍｎ’とすると、ＮＭＯＳトランジスタ４１，４２による負荷に係る抵抗値Ｒｄは式（２７）に示すように与えられる。そして、式（２５）および式（２７）に基づいて、図５に示される増幅回路のゲインＧｂは、式（２８）に示すように与えられる。式（２８）から明らかなように、増幅回路のゲインをＮＭＯＳトランジスタ３およびＮＭＯＳトランジスタ３２のドレイン電流係数ＭｎとＮＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２のドレイン電流係数Ｍｎ’との比に基づいて設定することができる。すなわち、ＮＭＯＳトランジスタ３，３２のチャンネル長またはチャンネル幅に対するＮＭＯＳトランジスタ４１，４２のチャンネル長またはチャンネル幅の比を変化させることでゲインＧｂを適宜設定することが可能となる。
【数９】
以上のように、この実施の形態３によれば、出力端子７と電圧源１との間に介装されドレインとゲートとが短絡されたＮＭＯＳトランジスタ４１と、出力端子７と接地部４との間に介装されドレインとゲートとが短絡されたＮＭＯＳトランジスタ４２とを備えるように構成したので、電圧出力を取り出すための負荷をＭＯＳトランジスタを用いて付与することができるから、集積化を可能として回路規模を小さくすることができるという効果を奏する。また、増幅回路のゲインをＭＯＳトランジスタのチャンネル長またはチャンネル幅等のサイズ比を基にして設定することが可能となるので、抵抗を用いて電圧出力を取り出す場合と比較して製造バラツキに起因してゲインについて発生する誤差を低減することができて、増幅回路の精度を高くすることができるという効果を奏する。なお、負荷用トランジスタとしてはＰＭＯＳトランジスタを用いてもよく、ＮＭＯＳトランジスタと同様の効果を奏することが可能である。
【００４７】
なお、上記の実施の形態１から実施の形態３により説明される増幅回路は、本願発明を限定するものではなく、例示することを意図して開示されているものである。本願発明の技術的範囲は特許請求の範囲の記載により定められるものであり、特許請求の範囲に記載された技術的範囲内において種々の設計的変更が可能である。例えば、実施の形態３においては、図４に示される増幅回路の出力端子７に負荷用のＭＯＳトランジスタを接続する構成としているが、図３に示される増幅回路の出力端子７に負荷用のＭＯＳトランジスタを接続する構成とすることも勿論可能である。
【００４８】
【発明の効果】
以上のように、この発明によれば、直列に接続される第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳインバータと、第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタのいずれか一方のＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、ＤＣオフセットを除去するように他方のＭＯＳトランジスタのソース電位を変化させる電圧シフト手段とを備えるように構成したので、一方のＭＯＳトランジスタのソース電位を適宜変化させたうえでＤＣオフセットを除去するように電圧シフト手段を動作させることにより、結果的に第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳとして与えられる増幅回路のゲインを制御することができるから、ＤＣオフセットを除去するとともにゲイン制御が可能な増幅回路を得ることができるという効果を奏する。
【００４９】
この発明によれば、電圧制御手段について、一方のＭＯＳトランジスタのソースに接続される電圧制御用のＭＯＳトランジスタと、電圧制御用のＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されるようにしたので、一方のＭＯＳトランジスタのソース電位を簡単な構成で変化させることができて、回路構成を簡略化することができるという効果を奏する。
【００５０】
この発明によれば、電圧シフト手段について、他方のＭＯＳトランジスタのソースに接続される電圧シフト用のＭＯＳトランジスタと、ＤＣオフセットを検出して電圧シフト用のＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されるようにしたので、検出されたＤＣオフセット量に応じて他方のＭＯＳトランジスタのソース電位を適切なレベルまで変化させることができるから、ＤＣオフセットを確実に除去することができて精度の高い増幅回路を得ることができるという効果を奏する。
【００５１】
この発明によれば、ＤＣオフセット検出手段について、上記の第１のＰＭＯＳトランジスタ、第１のＮＭＯＳトランジスタ、電圧制御用のＭＯＳトランジスタおよび電圧シフト用のＭＯＳトランジスタのそれぞれについて同一に形成されるＭＯＳトランジスタを同じ順序で接続することで得られる対照用回路と、対照用回路側の第１のＰＭＯＳトランジスタおよび第１のＮＭＯＳトランジスタから成るＣＭＯＳの入力部および出力部にそれぞれ反転入力部および非反転入力部が接続されるとともに出力部が電圧シフト用の２つのＭＯＳトランジスタのゲートにそれぞれ接続される演算増幅器とを有して構成されるようにするとともに、対照用回路側の電圧制御用のＭＯＳトランジスタのゲートにも上記可変電圧源を接続するようにしたので、ＤＣオフセットを高精度で検出するＤＣオフセット検出手段を簡単な構成で実現することができて、回路構成を簡略化することができるという効果を奏する。
【００５２】
この発明によれば、出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えるように構成したので、電圧出力を取り出すための負荷をＭＯＳトランジスタを用いて付与することができるから、集積化を可能として回路規模を小さくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】ＤＣオフセット除去機能を備えたＣＭＯＳインバータ回路の動作原理を説明するための図である。
【図２】ＤＣオフセット除去機能を備えた増幅回路の一例を示す回路図である。
【図３】この発明の実施の形態１による増幅回路の構成を示す回路図である。
【図４】この発明の実施の形態２による増幅回路の構成を示す回路図である。
【図５】この発明の実施の形態３による増幅回路の構成を示す回路図である。
【図６】ＭＯＳトランジスタを用いた従来の増幅回路の一例を示す回路図である。
【符号の説明】
１ 電圧源、２ ＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）、３ ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）、４ 接地部、５ 電圧源、６ 入力端子、７ 出力端子、８ 負荷抵抗、９ 電圧源、１１ バイアス用電圧源、１２ 信号源、１３ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、１４ バイアス用電圧源（バイアス電圧付与手段）、１５ ＰＭＯＳトランジスタ（第４のＰＭＯＳトランジスタ）、１６ ＮＭＯＳトランジスタ（第３のＮＭＯＳトランジスタ）、１７ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、１８，３６ 演算増幅器、１９ ＮＭＯＳトランジスタ、２１ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、２２ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、２３，３５ 可変電圧源、３１ ＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）、３２ ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）、３３ ＰＭＯＳトランジスタ（第３のＰＭＯＳトランジスタ）、３４ ＮＭＯＳトランジスタ（第４のＮＭＯＳトランジスタ）、４１ ＮＭＯＳトランジスタ（第１の負荷用ＭＯＳトランジスタ）、４２ ＮＭＯＳトランジスタ（第２の負荷用ＭＯＳトランジスタ）
Claims (10)
- 第１のＰＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのドレインにドレインが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子とを有して構成される増幅回路において、
前記第１のＰＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、
ＤＣオフセットを除去するように前記第１のＮＭＯＳトランジスタのソース電位を上げる電圧シフト手段とを備えることを特徴とする増幅回路。 - 電圧制御手段が、第１のＰＭＯＳトランジスタのソースと電圧源との間に介装される第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されることを特徴とする請求項１記載の増幅回路。
- 電圧シフト手段が、第１のＮＭＯＳトランジスタのソースと接地部との間に介装される第２のＮＭＯＳトランジスタと、ＤＣオフセットを検出して該第２のＮＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されることを特徴とする請求項１記載の増幅回路。
- 電圧制御手段が、第１のＰＭＯＳトランジスタのソースと電圧源との間に介装される第２のＰＭＯＳトランジスタと、該第２のＰＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成され、
ＤＣオフセット検出手段が、ソースが電圧源に接続されるとともにゲートが前記可変電圧源に接続され前記第２のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、ソースが前記第３のＰＭＯＳトランジスタのドレインに接続され第１のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、ドレインが前記第４のＰＭＯＳトランジスタのドレインに接続され第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、ドレインが前記第３のＮＭＯＳトランジスタのソースに接続されるとともにソースが接地部に接続され第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス電圧付与手段と、非反転入力部が前記第４のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第４のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＮＭＯＳトランジスタのゲートおよび前記第４のＮＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とする請求項３記載の増幅回路。 - 出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、前記出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えることを特徴とする請求項１記載の増幅回路。
- 第１のＰＭＯＳトランジスタと、該第１のＰＭＯＳトランジスタのドレインにドレインが接続される第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのゲートおよび前記第１のＮＭＯＳトランジスタのゲートに接続される入力端子と、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続部位に接続される出力端子とを有して構成される増幅回路において、
前記第１のＮＭＯＳトランジスタのソース電位を可変に制御する電圧制御手段と、
ＤＣオフセットを除去するように前記第１のＰＭＯＳトランジスタのソース電位を下げる電圧シフト手段とを備えることを特徴とする増幅回路。 - 電圧制御手段が、第１のＮＭＯＳトランジスタのソースと接地部との間に介装される第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成されることを特徴とする請求項６記載の増幅回路。
- 電圧シフト手段が、第１のＰＭＯＳトランジスタのソースと電圧源との間に介装される第２のＰＭＯＳトランジスタと、ＤＣオフセットを検出して該第２のＰＭＯＳトランジスタのゲートに対してＤＣオフセットを除去するように調整された電圧を印加するオフセット検出手段とを有して構成されることを特徴とする請求項６記載の増幅回路。
- 電圧制御手段が、第１のＮＭＯＳトランジスタのソースと接地部との間に介装される第２のＮＭＯＳトランジスタと、該第２のＮＭＯＳトランジスタのゲートに接続される可変電圧源とを有して構成され、
ＤＣオフセット検出手段が、ソースが電圧源に接続され第２のＰＭＯＳトランジスタと同一に形成される第３のＰＭＯＳトランジスタと、ソースが前記第３のＰＭＯＳトランジスタのドレインに接続され第１のＰＭＯＳトランジスタと同一に形成される第４のＰＭＯＳトランジスタと、ドレインが前記第４のＰＭＯＳトランジスタのドレインに接続され第１のＮＭＯＳトランジスタと同一に形成される第３のＮＭＯＳトランジスタと、ドレインが前記第３のＮＭＯＳトランジスタのソースに接続されソースが接地部に接続されゲートが前記可変電圧源に接続され前記第２のＮＭＯＳトランジスタと同一に形成される第４のＮＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタのゲートおよび前記第３のＮＭＯＳトランジスタのゲートに直流バイアス電圧を与えるバイアス電圧付与手段と、非反転入力部が前記第４のＰＭＯＳトランジスタのドレインと前記第３のＮＭＯＳトランジスタのドレインとの接続部位に接続され、反転入力部が前記第４のＰＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトランジスタのゲートとの接続部位に接続され、出力部が前記第２のＰＭＯＳトランジスタのゲートおよび前記第３のＰＭＯＳトランジスタのゲートに接続される演算増幅器とを有して構成されることを特徴とする請求項８記載の増幅回路。 - 出力端子と電圧源との間に介装されドレインとゲートとが短絡された第１の負荷用ＭＯＳトランジスタと、前記出力端子と接地部との間に介装されドレインとゲートとが短絡された第２の負荷用ＭＯＳトランジスタとを備えることを特徴とする請求項６記載の増幅回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360011A JP3613232B2 (ja) | 2001-11-26 | 2001-11-26 | 増幅回路 |
| TW091122511A TW563294B (en) | 2001-10-10 | 2002-09-30 | Amplification circuit |
| DE60232897T DE60232897D1 (de) | 2001-10-10 | 2002-10-09 | Verstärkungsschaltung |
| EP02801518A EP1435693B1 (en) | 2001-10-10 | 2002-10-09 | Amplification circuit |
| PCT/JP2002/010482 WO2003034593A1 (fr) | 2001-10-10 | 2002-10-09 | Circuit d'amplification |
| US10/492,041 US7068090B2 (en) | 2001-10-10 | 2002-10-09 | Amplifier circuit |
| KR1020047005235A KR20050034596A (ko) | 2001-10-10 | 2002-10-09 | 증폭 회로 |
| CNB028199928A CN1286270C (zh) | 2001-10-10 | 2002-10-09 | Cmos反相电路以及dc偏移检测电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360011A JP3613232B2 (ja) | 2001-11-26 | 2001-11-26 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163550A JP2003163550A (ja) | 2003-06-06 |
| JP3613232B2 true JP3613232B2 (ja) | 2005-01-26 |
Family
ID=19170907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001360011A Expired - Fee Related JP3613232B2 (ja) | 2001-10-10 | 2001-11-26 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3613232B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4525295B2 (ja) * | 2004-10-28 | 2010-08-18 | ソニー株式会社 | 増幅回路 |
| JP2006157780A (ja) * | 2004-12-01 | 2006-06-15 | Sony Corp | 増幅回路装置 |
| JP2008147735A (ja) | 2006-12-06 | 2008-06-26 | Sony Corp | 増幅回路、並びに半導体装置および制御方法 |
| US8552803B2 (en) * | 2007-12-18 | 2013-10-08 | Qualcomm Incorporated | Amplifier with dynamic bias |
| JP2009231864A (ja) * | 2008-03-19 | 2009-10-08 | Citizen Holdings Co Ltd | 可変ゲインアンプ |
| US7920027B2 (en) * | 2008-04-07 | 2011-04-05 | Qualcomm Incorporated | Amplifier design with biasing and power control aspects |
| US8035443B2 (en) * | 2008-06-20 | 2011-10-11 | Qualcomm, Incorporated | Amplifier with gain expansion stage |
| JP7033067B2 (ja) * | 2016-08-23 | 2022-03-09 | ソニーセミコンダクタソリューションズ株式会社 | 信号増幅装置 |
-
2001
- 2001-11-26 JP JP2001360011A patent/JP3613232B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003163550A (ja) | 2003-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041018 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081105 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091105 Year of fee payment: 5 |
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