JP7033067B2 - 信号増幅装置 - Google Patents

Description

本技術は、信号増幅装置に関する。詳しくは、入力信号の信号強度に応じて利得を可変制御する信号増幅装置に関する。

無線通信や放送受信に用いられる信号増幅装置では、出力信号電力を一定の範囲内に収めるために、受信信号の信号強度に応じた適切な利得による増幅動作が必要になる。すなわち、信号強度が微弱な信号においては高利得および低雑音特性が求められ、信号強度が強大な場合においては歪みが生じないように低利得および高線形性が求められる。そのため、異なる経路を設けて利得を変化させる利得可変増幅器が提案されている（例えば、特許文献１および特許文献２参照。）。

特開２０１０－２１３１４１号公報 特開２０１２－０２３６４９号公報

上述の従来技術では、増幅経路のみを使用する高ゲインモードと、バイパス経路のみを使用する高線形モードとを切り替えることにより、利得の切替えを図っている。しかしながら、上述の従来技術では、バイパス経路が動作すると増幅経路の入出力端子を短絡してしまうため、２つの経路を同時に動作させることができず、何れか一方の経路のみを動作させている。また、上述の従来技術では、増幅経路では入力信号を反転させ、バイパス経路では入力信号を非反転で出力するため、出力合成点での信号キャンセルが原理的に発生する。これらの理由により、出力信号の成分を連続的に滑らかに増幅経路信号からバイパス経路信号に切り替えることは困難である。

本技術はこのような状況に鑑みて生み出されたものであり、増幅器の利得の連続性を担保することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、主経路上において入力信号の増幅を行う主経路第１増幅回路と、直流電流を共有することなく上記主経路第１増幅回路の出力に直列接続されるゲート接地トランジスタを備える主経路第２増幅回路と、上記主経路に並列に接続される副経路上において上記主経路における最大利得よりも低い利得により上記入力信号の増幅を行う副経路増幅回路とを具備する信号増幅装置である。これにより、主経路および副経路のうち信号強度に適した経路を連続的に切り替えて、急峻な変化を伴わずに利得を制御するという作用をもたらす。

また、この第１の側面において、上記主経路第１増幅回路、上記主経路第２増幅回路および上記副経路増幅回路は、出力電圧の位相が互いに同じであることが望ましい。これにより、これらの増幅回路の利得特性の合成を容易にするという作用をもたらす。

また、この第１の側面において、上記主経路第２増幅回路は、直流電流を供給するバイアス素子をソースおよびドレインの各々に接続するようにしてもよい。また、この場合において、上記主経路第２増幅回路は、上記ゲート接地トランジスタと並列に接続されて電流を分流する分流トランジスタをさらに備え、上記ゲート接地トランジスタのソース側の上記バイアス素子は定電流源であってもよい。これにより、バイアス素子のインピーダンスを高くして、雑音性能を向上させるという作用をもたらす。

また、この第１の側面において、上記主経路第２増幅回路は、上記ゲート接地トランジスタのゲート電圧を変化させることにより相互コンダクタンスを制御して利得の制御および信号の遮断を行うようにしてもよい。また、上記主経路第１増幅回路は、ソースに他のトランジスタが挿入されて上記他のトランジスタのゲート電圧の制御によって上記他のトランジスタの抵抗値を制御して利得の制御を行うようにしてもよい。また、上記副経路増幅回路は、ソースに他のトランジスタが挿入されて上記他のトランジスタのゲート電圧の制御によって上記他のトランジスタの抵抗値を制御して利得の制御を行うようにしてもよい。

また、この第１の側面において、単一の可変電源により駆動されて上記主経路第１増幅回路、上記主経路第２増幅回路および上記副経路増幅回路の各々に対して利得の制御を行う利得制御バイアス回路をさらに具備してもよい。これにより、各増幅回路の利得を単一の可変電源により制御するという作用をもたらす。

また、この第１の側面において、上記副経路は、上記副経路増幅回路に入力される信号を減衰するためのアッテネータをさらに備えてもよい。これにより、強い信号に対しても歪みのない安定した増幅を行うという作用をもたらす。

また、この第１の側面において、上記主経路第２増幅回路と同一の構成を備えてゲート電圧を共有するレプリカ回路と、上記主経路第２増幅回路および上記レプリカ回路の対応する各部の電圧が一致するように上記主経路第１増幅回路にフィードバックをかける演算増幅器とをさらに具備してもよい。これにより、主経路第１増幅回路と主経路第２増幅回路とを直流電流を共有することなく直列接続させるという作用をもたらす。

本技術によれば、増幅器の利得の連続性を担保することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術の実施の形態における信号増幅装置の概要例を示す図である。 本技術の第１の実施の形態における信号増幅装置の回路例を示す図である。 本技術の実施の形態における利得制御の実現例を示す図である。 本技術の実施の形態における利得制御のための可変電源１８１と利得制御との関係例を示す図である。 本技術の第２の実施の形態における信号増幅装置の回路例を示す図である。 本技術の第２の実施の形態における信号増幅装置の利得制御の例を示す図である。 本技術の第３の実施の形態における信号増幅装置の回路例を示す図である。 本技術の実施の形態の変形例における信号増幅装置の概要例を示す図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（主経路の出力回路としてゲート接地増幅回路を設けた例）
２．第２の実施の形態（主経路の出力回路に分流トランジスタを加えた例）
３．第３の実施の形態（主経路の出力回路にレプリカ回路を加えた例）
４．変形例（主経路を複数設けた例）

＜１．第１の実施の形態＞
［信号増幅装置の概要］
図１は、本技術の実施の形態における信号増幅装置の概要例を示す図である。この信号増幅装置は、信号が入力される入力端子１０１と、増幅された信号を出力する出力端子１０９とを備える。入力端子１０１と出力端子１０９との間には、複数の経路が並列に接続される。最大利得が最も低い経路を副経路とし、それ以外を主経路と称する。この例では、主経路は１つである。

主経路上には、主経路第１増幅回路１１０と、主経路第２増幅回路１３０とが直列接続される。主経路第１増幅回路１１０は、入力端子１０１に入力された信号を増幅する増幅回路である。主経路第２増幅回路１３０は、主経路第１増幅回路１１０の出力に直列接続されるゲート接地トランジスタ１３１を備える増幅回路である。ゲート接地トランジスタ１３１には、電源１９１側のバイアス素子１３２および接地側のバイアス素子１３３が接続される。ゲート接地トランジスタ１３１のゲートはキャパシタ１３４を介して接地される。また、ゲート接地トランジスタ１３１のゲートには抵抗１３５を介して可変電源１３６に接続され、利得の制御および信号の遮断が行われる。

副経路上には、副経路増幅回路１６０が接続される。副経路増幅回路１６０は、入力端子１０１に入力された信号を、主経路における最大利得よりも低い利得により、増幅する増幅回路である。副経路増幅回路１６０の出力は、キャパシタ１７１を介して出力端子１０９に接続される。

［回路構成］
図２は、本技術の第１の実施の形態における信号増幅装置の回路例を示す図である。この信号増幅装置では、上述の概要例と同様に、入力端子１０１と出力端子１０９との間に主経路および副経路が並列に接続される。

主経路上には、主経路第１増幅回路１１０と、主経路第２増幅回路１３０とが、キャパシタ１２１を介して直列接続される。このキャパシタ１２１は、主経路第１増幅回路１１０と主経路第２増幅回路１３０との間を交流的に接続し、両者間で直流電流を共有しないようにするために設けられる。両者間で直流電流を共有しないことにより、それぞれ最適なバイアス設計が可能になり、消費電力を削減することができる。また、不要なバイアス電流を流す必要がないため、トランジスタサイズを最小化することができ、寄生容量による高周波特性の劣化を防ぐことができる。さらに、主経路第１増幅回路１１０と主経路第２増幅回路１３０の利得制御を独立に行うことができるため、利得制御を容易に実現することができる。

主経路第１増幅回路１１０は、Ｐ型トランジスタ１１１およびＮ型トランジスタ１１２のドレインを接続し、ソースを接地したソース接地増幅回路を備える。このソース接地増幅回路の入力はＰ型トランジスタ１１１およびＮ型トランジスタ１１２のゲートであり、ともに入力端子１０１に接続される。このソース接地増幅回路の出力は、帰還回路１１５を介してゲート入力に帰還される。

Ｐ型トランジスタ１１１のソースには他のＰ型トランジスタ１１３が接続され、Ｎ型トランジスタ１１２のソースには他のＮ型トランジスタ１１４が接続される。Ｐ型トランジスタ１１３およびＮ型トランジスタ１１４のゲートには、可変電源１１７および１１８がそれぞれ接続される。この可変電源１１７および１１８によって、トランジスタの抵抗値を制御し、主経路第１増幅回路１１０の利得を制御することができる。

主経路第２増幅回路１３０は、上述のように、ゲート接地トランジスタ１３１と、バイアス素子１３２および１３３と、キャパシタ１３４と、抵抗１３５と、可変電源１３６とを備える。ゲート接地トランジスタ１３１は、可変電源１３６によりゲート電圧を変化させることにより、相互コンダクタンスを制御し、利得の制御と信号の遮断を行うことができる。バイアス素子１３２および１３３は、抵抗、トランジスタ、インダクタなどの直流電流を供給できる任意の素子である。

副経路上には、副経路増幅回路１６０が接続される。入力端子１０１と副経路増幅回路１６０との間にはキャパシタ１４１が接続され、出力端子１０９と副経路増幅回路１６０との間にはキャパシタ１７１が接続される。これにより、副経路は入力端子１０１および出力端子１０９と交流的に接続される。

副経路増幅回路１６０の入力には、アッテネータ１５０が接続される。このアッテネータ１５０は、過大な信号を減衰させるための減衰器である。副経路の最大利得は、主経路における最大利得よりも低く、信号強度が強い場合に利用される経路であるため、強い信号に対してより安定した増幅を行うためにこのアッテネータ１５０が設けられる。ただし、副経路増幅回路１６０が歪みに強い特性を有する場合には、このアッテネータ１５０は設けなくてもよい。

副経路増幅回路１６０は、Ｐ型トランジスタ１６１およびＮ型トランジスタ１６２のドレインを接続し、ソースを接地したソース接地増幅回路を備える。このソース接地増幅回路の入力はＰ型トランジスタ１６１およびＮ型トランジスタ１６２のゲートであり、この例ではアッテネータ１５０の出力に接続される。このソース接地増幅回路の出力は、帰還回路１６５を介してゲート入力に帰還される。

Ｐ型トランジスタ１６１のソースには他のＰ型トランジスタ１６３が接続され、Ｎ型トランジスタ１６２のソースには他のＮ型トランジスタ１６４が接続される。Ｐ型トランジスタ１６３およびＮ型トランジスタ１６４のゲートには、可変電源１６７および１６８がそれぞれ接続される。この可変電源１６７および１６８によって、トランジスタの抵抗値を制御し、副経路増幅回路１６０の利得を制御することができる。

この副経路増幅回路１６０は、基本的には主経路第１増幅回路１１０と同様の構成を有するが、その利得特性やそれ以外の特性についても主経路とは独立に設計することができる。例えば、主経路を、最大利得が高く、小信号入力時の雑音性能優先で設計した場合、副経路への雑音性能要求は小さくなる。これにより、副経路は、主経路性能を補う設計に特化することができる。このとき、副経路は、例えば、低利得経路として強電界の信号を増幅することになる。このように、副経路は、強電界の信号が入力されても線形性の高い増幅器として、主経路とは独立に設計することができる。

なお、主経路第１増幅回路１１０、主経路第２増幅回路１３０および副経路増幅回路１６０には、電源１９１が供給される。

［利得制御］
図３は、本技術の実施の形態における利得制御の実現例を示す図である。上述の回路例では、主経路第１増幅回路１１０、主経路第２増幅回路１３０および副経路増幅回路１６０にはそれぞれ別個の可変電源が接続されて、それぞれの可変電源の電圧を変更することにより利得制御を行うことを想定していた。これに対し、この利得制御の例では、単一の可変電源１８１により駆動される利得制御バイアス回路１８０を設ける。

この利得制御バイアス回路１８０からの電圧は、Ｐ型トランジスタ１１３、Ｎ型トランジスタ１１４、ゲート接地トランジスタ１３１、Ｐ型トランジスタ１６３およびＮ型トランジスタ１６４のゲートに供給される。この利得制御バイアス回路１８０は、可変電源１８１の電圧の変化に対応して、主経路第１増幅回路１１０、主経路第２増幅回路１３０および副経路増幅回路１６０のそれぞれに可変電圧を供給することにより、利得を制御する。

図４は、本技術の実施の形態における利得制御のための可変電源１８１と利得制御との関係例を示す図である。ここでは、可変電源１８１の電圧Ｖagcと各増幅回路により利得との相関関係を示している。

同図の上のグラフに示すように、主経路第１増幅回路１１０では、可変電源１８１の電圧Ｖagcが所定の電圧Ｖ１よりも低いときにはその電圧Ｖagcに従って利得は単調に減少し、所定の電圧Ｖ１を超えると利得は一定となる。また、主経路第２増幅回路１３０では、可変電源１８１の電圧Ｖagcが所定の電圧Ｖ１よりも低いときには利得は一定であり、所定の電圧Ｖ１を超えると利得は単調に減少する。また、副経路増幅回路１６０では、可変電源１８１の電圧Ｖagcが所定の電圧Ｖ２よりも低いときにはその電圧Ｖagcに従って利得は単調に増加し、所定の電圧Ｖ２を超えると利得は一定となる。

主経路第１増幅回路１１０、主経路第２増幅回路１３０および副経路増幅回路１６０の出力電圧の位相が互いに同じであるものと想定する。仮に出力電圧の位相が反転関係になる増幅回路を並列接続すると、出力の相殺が発生し、出力電圧が急激に落ち込むおそれがある。本技術の第１の実施の形態では、各増幅回路の出力電圧の位相が互いに同じであるものと想定することにより、各増幅回路の利得特性は加算により合成することができる。その結果は、同図の下のグラフに示すものになる。すなわち、可変電源１８１の電圧Ｖagcが所定の電圧Ｖ２よりも低いときにはその電圧Ｖagcに従って利得は単調に減少し、所定の電圧Ｖ２を超えると利得は低い水準にて一定となる。これにより、信号増幅装置における増幅径路を連続的に切り替えて、信号増幅装置としての利得を急峻な変化を伴わずに連続的に制御することができる。

このように、本技術の第１の実施の形態によれば、主経路および副経路のうち信号強度に適した経路を連続的に切り替えて、急峻な変化を伴わずに利得を制御することができる。すなわち、利得制御における利得の連続性を担保するとともに、出力信号を一定範囲に収める制御の収束性を向上させることができる。主経路の出力にゲート接地トランジスタ１３１を接続することにより、利得制御と信号遮断の役割を持たせることができ、信号遮断のためのスイッチを別途設けるよりも信号損失の面で有利である。

＜２．第２の実施の形態＞
上述の第１の実施の形態では、ゲート接地トランジスタ１３１の接地側に任意のバイアス素子１３３を設けることを想定していた。このバイアス素子１３３のインピーダンスが高ければ、信号ロスを小さくすることができ、雑音性能を向上させることができる。そのため、この第２の実施の形態では、インピーダンスの高い定電流源をバイアス素子１３３として設けることを想定する。一方で、バイアス素子１３３を定電流源により構成すると、ゲート接地トランジスタ１３１のバイアス電流を変化させることができないため、本来の利得制御および信号遮断が困難になるおそれがある。そこで、この第２の実施の形態では、ゲート接地トランジスタ１３１と並列に、電流を分流するための分流トランジスタを設けることを想定する。

なお、信号増幅装置の概要としては、上述の第１の実施の形態と同様であるため、概要説明は省略する。

［回路構成］
図５は、本技術の第２の実施の形態における信号増幅装置の回路例を示す図である。この第２の実施の形態における信号増幅装置では、バイアス素子１３３として定電流源１９２を設けるとともに、ゲート接地トランジスタ１３１と並列に、バイアス素子１３７、分流トランジスタ１３８および可変電源１３９を設ける。これ以外の構成は、上述の第１の実施の形態と同様である。

分流トランジスタ１３８は、ゲート接地トランジスタ１３１に流れる電流を分流するためのトランジスタである。バイアス素子１３７は分流トランジスタ１３８の電源１９１側のバイアス素子である。可変電源１３９は、分流トランジスタ１３８のゲートに電圧を供給してバイアス電流の制御を行うものである。

この回路構成において、ゲート接地トランジスタ１３１のバイアス電流と分流トランジスタ１３８のバイアス電流との和が一定になるように、それぞれのゲート電圧を制御することにより、ゲート接地トランジスタ１３１の利得制御を行うことができる。

［利得制御］
図６は、本技術の第２の実施の形態における信号増幅装置の利得制御の例を示す図である。同図の上のグラフは、ゲート接地トランジスタ１３１および分流トランジスタ１３８のゲート電圧と利得との関係例を示す。同図の下のグラフは、ゲート接地トランジスタ１３１および分流トランジスタ１３８に流れる電流と利得との関係例を示す。実線がゲート接地トランジスタ１３１のグラフを示し、一点鎖線が分流トランジスタ１３８のグラフを示す。

この例に示すように、ゲート接地トランジスタ１３１および分流トランジスタ１３８のゲート電圧を互いに相反するように変化させると、ゲート接地トランジスタ１３１および分流トランジスタ１３８のそれぞれに流れる電流も相反するように変化する。これにより、ゲート接地トランジスタ１３１および分流トランジスタ１３８のそれぞれに流れる電流の和を一定に保つことができる。このような制御を行うことを前提とすれば、バイアス素子１３３としてインピーダンスの高い定電流源１９２を用いることが可能となる。

このように、本技術の第２の実施の形態によれば、バイアス素子１３３としてインピーダンスの高い定電流源１９２を用いることにより、信号ロスを小さくすることができ、雑音性能を向上させることができる。

＜３．第３の実施の形態＞
上述の第１および第２の実施の形態では、主経路第１増幅回路１１０と主経路第２増幅回路１３０との間で直流電流を共有しないように、両者間をキャパシタ１２１により接続していた。しかしながら、使用する周波数によってはこのキャパシタ１２１のサイズが大きくなってしまい、信号増幅装置の小型化を妨げるおそれもある。そこで、この第３の実施の形態では、主経路第２増幅回路１３０のレプリカ回路を設けて、両回路の対応する各端子の電圧が揃うように主経路第１増幅回路１１０にフィードバックをかけることにより、キャパシタ１２１の削減を図る。

なお、信号増幅装置の概要としては、上述の第１の実施の形態と同様であるため、概要説明は省略する。

［回路構成］
図７は、本技術の第３の実施の形態における信号増幅装置の回路例を示す図である。この第３の実施の形態における信号増幅装置では、主経路第２増幅回路１３０のレプリカ回路２３０を備え、キャパシタ１２１に代えて演算増幅器１２２を備える。

レプリカ回路２３０は、主経路第２増幅回路１３０の各部に対応して、ゲート接地トランジスタ２３１と、バイアス素子２３２および２３７と、抵抗２３５と、定電流源１９３と、分流トランジスタ２３８と、可変電源２３９とを備える。ゲート接地トランジスタ２３１はゲート接地トランジスタ１３１とゲート電圧を共有しているため、ドレイン電圧とソース電圧が主経路第２増幅回路１３０とレプリカ回路２３０で一致すれば、両者のゲートのバイアス電流は定電流源１９２または１９３と一致する。これにより、ゲート接地トランジスタ１３１とゲート接地トランジスタ２３１は、直流電流的に分断される。

また、主経路第２増幅回路１３０とレプリカ回路２３０は定電流源１９２または１９３でソースがバイアスされているため、ドレイン電圧が一致すれば自動的にソース電圧は一致する。そこで、ゲート接地トランジスタ１３１とゲート接地トランジスタ２３１のドレイン電圧が一致するように演算増幅器１２２を介して、主経路第１増幅回路１１０のソース接地増幅回路のゲートにフィードバックをかける。これにより、ゲート接地トランジスタ１３１とゲート接地トランジスタ２３１のソース電圧を一致させることができる。したがって、ゲート接地トランジスタ１３１および２３１のゲート電圧、ドレイン電圧、および、ソース電圧がそれぞれ一致するため、主経路第２増幅回路１３０のバイアス電流は主経路第１増幅回路１１０に漏れ出ることがない。したがって、主経路第１増幅回路１１０と主経路第２増幅回路１３０との間にキャパシタ１２１は不要となり、キャパシタ１２１を廃止することができる。

このように、本技術の第３の実施の形態によれば、レプリカ回路２３０を設けて、演算増幅器１２２を介して主経路第１増幅回路１１０にフィードバックをかけることにより、キャパシタ１２１を削減することができる。

＜４．変形例＞
上述の各実施の形態では、主経路と副経路の２つの経路を並列に接続した例を想定したが、主経路は複数接続されてもよい。

図８は、本技術の実施の形態の変形例における信号増幅装置の概要例を示す図である。この変形例では、複数の主経路と副経路とを並列に接続している。このように主経路を複数接続することにより、信号増幅装置の利得をより細かく連続的に制御することが可能となる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）主経路上において入力信号の増幅を行う主経路第１増幅回路と、
直流電流を共有することなく前記主経路第１増幅回路の出力に直列接続されるゲート接地トランジスタを備える主経路第２増幅回路と、
前記主経路に並列に接続される副経路上において前記主経路における最大利得よりも低い利得により前記入力信号の増幅を行う副経路増幅回路と
を具備する信号増幅装置。
（２）前記主経路第１増幅回路、前記主経路第２増幅回路および前記副経路増幅回路は、出力電圧の位相が互いに同じである前記（１）に記載の信号増幅装置。
（３）前記主経路第２増幅回路は、直流電流を供給するバイアス素子をソースおよびドレインの各々に接続する前記（１）または（２）に記載の信号増幅装置。
（４）前記主経路第２増幅回路は、前記ゲート接地トランジスタと並列に接続されて電流を分流する分流トランジスタをさらに備え、
前記ゲート接地トランジスタのソース側の前記バイアス素子は定電流源である
前記（３）に記載の信号増幅装置。
（５）前記主経路第２増幅回路は、前記ゲート接地トランジスタのゲート電圧を変化させることにより相互コンダクタンスを制御して利得の制御および信号の遮断を行う前記（１）から（３）のいずれかに記載の信号増幅装置。
（６）前記主経路第１増幅回路は、ソースに他のトランジスタが挿入されて前記他のトランジスタのゲート電圧の制御によって前記他のトランジスタの抵抗値を制御して利得の制御を行う前記（１）から（３）のいずれかに記載の信号増幅装置。
（７）前記副経路増幅回路は、ソースに他のトランジスタが挿入されて前記他のトランジスタのゲート電圧の制御によって前記他のトランジスタの抵抗値を制御して利得の制御を行う前記（１）から（３）のいずれかに記載の信号増幅装置。
（８）単一の可変電源により駆動されて前記主経路第１増幅回路、前記主経路第２増幅回路および前記副経路増幅回路の各々に対して利得の制御を行う利得制御バイアス回路をさらに具備する前記（１）から（７）のいずれかに記載の信号増幅装置。
（９）前記副経路は、前記副経路増幅回路に入力される信号を減衰するためのアッテネータをさらに備える前記（１）から（８）のいずれかに記載の信号増幅装置。
（１０）前記主経路第２増幅回路と同一の構成を備えてゲート電圧を共有するレプリカ回路と、
前記主経路第２増幅回路および前記レプリカ回路の対応する各部の電圧が一致するように前記主経路第１増幅回路にフィードバックをかける演算増幅器と
をさらに具備する前記（１）から（９）のいずれかに記載の信号増幅装置。

１０１ 入力端子
１０９ 出力端子
１１０ 主経路第１増幅回路
１１１、１１３、１６１、１６３ Ｐ型トランジスタ
１１２、１１４、１６２、１６４ Ｎ型トランジスタ
１１５、１６５ 帰還回路
１１７、１１８、１３６、１３９、１６７、１６８、１８１、２３９ 可変電源
１２１、１３４、１４１、１７１、１９９ キャパシタ
１２２ 演算増幅器
１３０ 主経路第２増幅回路
１３１、２３１ ゲート接地トランジスタ
１３２、１３３、１３７、２３２、２３７ バイアス素子
１３５、２３５ 抵抗
１３８、２３８ 分流トランジスタ
１５０ アッテネータ
１６０ 副経路増幅回路
１８０ 利得制御バイアス回路
１９１ 電源
１９２、１９３ 定電流源
２３０ レプリカ回路

Claims (7)

1. 主経路上において入力信号の増幅を行う主経路第１増幅回路と、
   直流電流を共有することなく前記主経路第１増幅回路の出力に直列接続されるゲート接地トランジスタと、前記ゲート接地トランジスタのソースおよびドレインの各々に接続して直流電流を供給するバイアス素子と、前記ゲート接地トランジスタと並列に接続されて電流を分流する分流トランジスタとを備える主経路第２増幅回路と、
   前記主経路に並列に接続される副経路上において前記主経路における最大利得よりも低い利得により前記入力信号の増幅を行う副経路増幅回路と、
   前記主経路第１増幅回路および前記副経路増幅回路の入力に接続されて前記入力信号を入力する入力端子と、
   前記主経路第２増幅回路および前記副経路増幅回路の出力に接続されて前記増幅された前記入力信号を出力する出力端子と、
   前記主経路第２増幅回路と同一の構成を備えてゲート電圧を共有するレプリカ回路と、
   前記主経路第２増幅回路および前記レプリカ回路のそれぞれにおける前記ゲート接地トランジスタおよび前記分流トランジスタのソース間電位同士の差分を前記入力端子にフィードバックする帰還回路と
   を具備し、
   前記主経路第１増幅回路、前記主経路第２増幅回路および前記副経路増幅回路は、出力電圧の位相が互いに同じである
   信号増幅装置。
2. 前記主経路第２増幅回路は、前記ゲート接地トランジスタのソースおよびドレインの各々に接続して直流電流を供給するバイアス素子をさらに備える
   請求項１記載の信号増幅装置。
3. 前記主経路第２増幅回路は、前記ゲート接地トランジスタと並列に接続されて電流を分流する分流トランジスタをさらに備え、
   前記ゲート接地トランジスタのソース側の前記バイアス素子は定電流源である
   請求項２記載の信号増幅装置。
4. 前記主経路第２増幅回路は、前記ゲート接地トランジスタのゲート電圧を変化させることにより相互コンダクタンスを制御して利得の制御および信号の遮断を行う請求項１記載の信号増幅装置。
5. 前記主経路第１増幅回路は、Ｐ型トランジスタおよびＮ型トランジスタのドレイン同士を接続してソースを接地したソース接地増幅回路と、前記Ｐ型トランジスタおよび前記Ｎ型トランジスタのそれぞれのソースにソースまたはドレインが接続された他のトランジスタとを備え、前記他のトランジスタのゲート電圧の制御によって前記他のトランジスタの抵抗値を制御して利得の制御を行う請求項１記載の信号増幅装置。
6. 前記副経路増幅回路は、Ｐ型トランジスタおよびＮ型トランジスタのドレイン同士を接続してソースを接地したソース接地増幅回路と、前記Ｐ型トランジスタおよび前記Ｎ型トランジスタのそれぞれのソースにソースまたはドレインが接続された他のトランジスタとを備え、前記他のトランジスタのゲート電圧の制御によって前記他のトランジスタの抵抗値を制御して利得の制御を行う請求項１記載の信号増幅装置。
7. 前記副経路は、前記入力端子と前記副経路増幅回路の入力との間に接続されて前記副経路増幅回路に入力される信号を減衰するためのアッテネータをさらに備える請求項１記載の信号増幅装置。

Images