JPH1065461A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH1065461A JPH1065461A JP22206496A JP22206496A JPH1065461A JP H1065461 A JPH1065461 A JP H1065461A JP 22206496 A JP22206496 A JP 22206496A JP 22206496 A JP22206496 A JP 22206496A JP H1065461 A JPH1065461 A JP H1065461A
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Abstract
(57)【要約】
【課題】 原理的には２次歪みを発生させることがな
く、低電圧化にも適すとともに、高周波特性にも優れた
ＭＯＳ差動増幅器の基本となる差動増幅回路を提供す
る。 【解決手段】 ＮＭＯＳトランジスタＭ１，Ｍ２のゲー
ト端子間に入力する差動信号の直流電圧を変化させるこ
とにより、入力からＮＭＯＳトランジスタＭ１とＮＭＯ
ＳトランジスタＭ２のドレイン端子間の差電流までのト
ランスコンダクタンスを変化させることができる。これ
によりトランスコンダクタンスを制御できる。
く、低電圧化にも適すとともに、高周波特性にも優れた
ＭＯＳ差動増幅器の基本となる差動増幅回路を提供す
る。 【解決手段】 ＮＭＯＳトランジスタＭ１，Ｍ２のゲー
ト端子間に入力する差動信号の直流電圧を変化させるこ
とにより、入力からＮＭＯＳトランジスタＭ１とＮＭＯ
ＳトランジスタＭ２のドレイン端子間の差電流までのト
ランスコンダクタンスを変化させることができる。これ
によりトランスコンダクタンスを制御できる。
Description
【０００１】
【発明の属する技術分野】この発明は、電界効果型の半
導体集積回路においてアナログ信号処理を行う場合の基
本となる、差動増幅回路に関するものである。
導体集積回路においてアナログ信号処理を行う場合の基
本となる、差動増幅回路に関するものである。
【０００２】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。
号処理技術の進歩によってデジタル信号処理に適したＣ
ＭＯＳ集積回路が半導体市場の大部分を占めるようにな
ってきている。
【０００３】ところが、映像や音声は入出力がアナログ
であるため、アナログで処理するほうが簡単であった
り、デジタルで処理するにしても、Ａ／Ｄ、Ｄ／Ａ変換
やその前後のフィルタ処理およびクロック発生のための
発振器などに、アナログ回路が必要である。アナログ回
路にはバイポーラが向いており、これまでＣＭＯＳはア
ナログスイッチやサンプルホールドなどの一部の回路を
除いては不向きとされてきた。
であるため、アナログで処理するほうが簡単であった
り、デジタルで処理するにしても、Ａ／Ｄ、Ｄ／Ａ変換
やその前後のフィルタ処理およびクロック発生のための
発振器などに、アナログ回路が必要である。アナログ回
路にはバイポーラが向いており、これまでＣＭＯＳはア
ナログスイッチやサンプルホールドなどの一部の回路を
除いては不向きとされてきた。
【０００４】しかしながら、バイポーラやＢｉＣＭＯＳ
プロセスはややコスト高になる上に、ＣＭＯＳでのデジ
タルアナログ混載による１チップ化という要求が強く、
近年ＣＭＯＳでアナログ信号処理を行うための回路開発
が盛んになってきている。この中心になるのがオペアン
プであったが、オペアンプ回路は素子数が多くなる上、
周波数上の制約があるため、帰還をかけないで使える差
動増幅器が求められていた。
プロセスはややコスト高になる上に、ＣＭＯＳでのデジ
タルアナログ混載による１チップ化という要求が強く、
近年ＣＭＯＳでアナログ信号処理を行うための回路開発
が盛んになってきている。この中心になるのがオペアン
プであったが、オペアンプ回路は素子数が多くなる上、
周波数上の制約があるため、帰還をかけないで使える差
動増幅器が求められていた。
【０００５】このようなＣＭＯＳによる差動増幅器の従
来の回路例を図４に示し、以下これについて説明する。
図４は、Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著、永田
穣監訳、培風館、１９９０年初版発行の「超ＬＳＩのた
めのアナログ集積回路設計技術（下）」のＰ．２８０に
掲載された、ＭＯＳ差動増幅器の基本となるＮＭＯＳト
ランジスタのソース結合ペア回路である。
来の回路例を図４に示し、以下これについて説明する。
図４は、Ｐ．Ｒ．グレイ／Ｒ．Ｇ．メイヤー共著、永田
穣監訳、培風館、１９９０年初版発行の「超ＬＳＩのた
めのアナログ集積回路設計技術（下）」のＰ．２８０に
掲載された、ＭＯＳ差動増幅器の基本となるＮＭＯＳト
ランジスタのソース結合ペア回路である。
【０００６】ここで、入力信号は完全差動信号であるこ
とを前提とし、ＮＭＯＳトランジスタＭ１，Ｍ２は同じ
特性であり、ともに飽和モード領域にバイアスされてい
ると仮定する。出力抵抗と基板バイアス効果を無視すれ
ば、ＮＭＯＳトランジスタＭ１，Ｍ２のそれぞれのドレ
イン電流Ｉ１，Ｉ２は次のように表わされる。
とを前提とし、ＮＭＯＳトランジスタＭ１，Ｍ２は同じ
特性であり、ともに飽和モード領域にバイアスされてい
ると仮定する。出力抵抗と基板バイアス効果を無視すれ
ば、ＮＭＯＳトランジスタＭ１，Ｍ２のそれぞれのドレ
イン電流Ｉ１，Ｉ２は次のように表わされる。
【０００７】 Ｍ１ ：Ｉ１＝（β1 ／２）（ＶGS１−Ｖth１）2 … （１） Ｍ２ ：Ｉ２＝（β1 ／２）（ＶGS2 −Ｖth１）2 … （２） ただし、β＝μＣｏｘＷ／Ｌ＝μ（εｏｘ／ｔｏｘ）Ｗ
／Ｌで表され、μはチャネルの平均電子移動度、Ｃｏｘ
は酸化膜ゲートの容量値、Ｗはゲート幅、Ｌはゲート
長、εｏｘは酸化膜誘電率、ｔｏｘは酸化膜厚さであ
る。また、ＶGSはゲート・ソース間電圧、Ｖthはトラン
ジスタのスレッシールド電圧である。
／Ｌで表され、μはチャネルの平均電子移動度、Ｃｏｘ
は酸化膜ゲートの容量値、Ｗはゲート幅、Ｌはゲート
長、εｏｘは酸化膜誘電率、ｔｏｘは酸化膜厚さであ
る。また、ＶGSはゲート・ソース間電圧、Ｖthはトラン
ジスタのスレッシールド電圧である。
【０００８】ＮＭＯＳトランジスタＭ１とＭ２のドレイ
ン電流の差電流を出力とすると、出力Ｉ１−Ｉ２は
（１）−（２）より、
ン電流の差電流を出力とすると、出力Ｉ１−Ｉ２は
（１）−（２）より、
【数１】 と表わすことができる。従って、この回路の差動入力電
圧Ｖinから差動出力電流Ｉout までのトランスコンダク
タンスは、
圧Ｖinから差動出力電流Ｉout までのトランスコンダク
タンスは、
【数２】 で表される。この式において、β1 とＩo は一定の値で
あるが、差動入力電圧Ｖinの項を含んでいるため、差動
入力電圧Ｖinの値によってトランスコンダクタンスが変
化することになる。これは出力に抵抗やコンデンサなど
の線形な特性を持つ負荷を付けた場合に出力信号が歪む
ことを意味する。
あるが、差動入力電圧Ｖinの項を含んでいるため、差動
入力電圧Ｖinの値によってトランスコンダクタンスが変
化することになる。これは出力に抵抗やコンデンサなど
の線形な特性を持つ負荷を付けた場合に出力信号が歪む
ことを意味する。
【０００９】このように図４の回路は出力に抵抗を付け
て差動アンプとしたり、出力にコンデンサを付けてフィ
ルタ回路を構成する積分器として用いた場合、素子のミ
スマッチが全くない理想的な場合でも、原理的に出力信
号に歪みが発生してしまうという問題があった。
て差動アンプとしたり、出力にコンデンサを付けてフィ
ルタ回路を構成する積分器として用いた場合、素子のミ
スマッチが全くない理想的な場合でも、原理的に出力信
号に歪みが発生してしまうという問題があった。
【００１０】この対策として、図５に示すように出力負
荷としてＮＭＯＳトランジスタを使う方法がある。この
場合も入力信号は完全差動信号であることを前提とし、
Ｍ１とＭ２およびＭ３とＭ４のＮＭＯＳトランジスタ対
はそれぞれ同じ特性でありともに飽和モード領域にバイ
アスされていると仮定する。また出力抵抗と基板バイア
ス効果を無視すれば、４つのＮＭＯＳトランジスタＭ１
〜Ｍ４のドレイン電流は次のように表わされる。
荷としてＮＭＯＳトランジスタを使う方法がある。この
場合も入力信号は完全差動信号であることを前提とし、
Ｍ１とＭ２およびＭ３とＭ４のＮＭＯＳトランジスタ対
はそれぞれ同じ特性でありともに飽和モード領域にバイ
アスされていると仮定する。また出力抵抗と基板バイア
ス効果を無視すれば、４つのＮＭＯＳトランジスタＭ１
〜Ｍ４のドレイン電流は次のように表わされる。
【００１１】 Ｍ１：Ｉ１＝（β1 ／２）（ＶGS1 −Ｖth1 ）2 … （５） Ｍ２：Ｉ２＝（β1 ／２）（ＶGS2 −Ｖth1 ）2 … （６） Ｍ３：Ｉ１＝（β2 ／２）（ＶGS3 −Ｖth2 ）2 … （７） Ｍ４：Ｉ２＝（β2 ／２）（ＶGS4 −Ｖth2 ）2 … （８） ここで、（５）−（６）を計算すると、 Ｉ１−Ｉ２＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)（ＶGS1 −ＶGS2) ＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)Ｖin となる。同じように、（７）−（８）を計算すると、 Ｉ１−Ｉ２＝（β2 ／２）（ＶGS3 ＋ＶGS4 −２Ｖth2)（ＶGS3 −ＶGS4) ＝（β2 ／２）（ＶGS3 ＋ＶGS4 −２Ｖth2)Ｖout となる。従って、この回路の差動入力電圧Ｖinから差動
出力電圧Ｖout までのゲインは、
出力電圧Ｖout までのゲインは、
【数３】 と求めることができる。これによると素子のペアマッチ
ング（Ｍ１＝Ｍ２、Ｍ３＝Ｍ４）が完全にとれていれば
ゲインは、理想的には素子の物理的な形状Ｗ／Ｌ比だけ
で決まることになり、入力振幅に依存する項が出て結果
として信号歪みになるようなこともない。しかし、出力
信号の同相成分を考えると、式（５）〜（８）より、
ング（Ｍ１＝Ｍ２、Ｍ３＝Ｍ４）が完全にとれていれば
ゲインは、理想的には素子の物理的な形状Ｗ／Ｌ比だけ
で決まることになり、入力振幅に依存する項が出て結果
として信号歪みになるようなこともない。しかし、出力
信号の同相成分を考えると、式（５）〜（８）より、
【数４】 となり、（３）式を用いて
【数５】 ということになる。つまり、出力の同相成分に入力の２
次成分が載ることになる。これは差動回路で信号処理し
ている限りは理想的には問題ないが、厳密には差動回路
の同相除去比が有限のため結局出力に２次歪みが表れる
ことになる。また、素子ミスマッチなどによる回路の非
対称性によって、２次歪みが発生しやすいということに
なる。
次成分が載ることになる。これは差動回路で信号処理し
ている限りは理想的には問題ないが、厳密には差動回路
の同相除去比が有限のため結局出力に２次歪みが表れる
ことになる。また、素子ミスマッチなどによる回路の非
対称性によって、２次歪みが発生しやすいということに
なる。
【００１２】また、図４と図５の回路のもう一つの問題
として回路のバイアスに電流源を使っているので、その
分だけ電源電圧から入力と出力に配分できる電圧が小さ
くなる。それでも電源電圧が５Ｖまでなら影響は小さい
が、半導体プロセスの微細化に伴う耐圧低下と消費電力
低減の要求から、ＣＭＯＳ−ＩＣの電源電圧は３Ｖ程度
まで下がる方向にある。低電圧で動作するＣＭＯＳアナ
ログ回路の要求は益々高まってきている。
として回路のバイアスに電流源を使っているので、その
分だけ電源電圧から入力と出力に配分できる電圧が小さ
くなる。それでも電源電圧が５Ｖまでなら影響は小さい
が、半導体プロセスの微細化に伴う耐圧低下と消費電力
低減の要求から、ＣＭＯＳ−ＩＣの電源電圧は３Ｖ程度
まで下がる方向にある。低電圧で動作するＣＭＯＳアナ
ログ回路の要求は益々高まってきている。
【００１３】
【発明が解決しようとする課題】以上述べてきたよう
に、従来のＭＯＳ差動増幅器の基本となるＮＭＯＳソー
ス結合ペア回路は、抵抗を負荷にして差動アンプを構成
したり、コンデンサを負荷にしてフィルタ回路を構成す
る積分回路を構成した場合、素子のマッチングが完全に
とれている理想ケースでも原理的に出力に大きな２次歪
みを発生させる。またソ―ス結合ペアを構成するトラン
ジスタと同じ種類のトランジスタを負荷にして差動アン
プを構成すれば差動出力に２次歪みは理想的には発生し
ない。しかしこの場合も出力の同相成分に大きな２次成
分が発生し、結果的に次段で２次歪みを発生させること
になる。このように従来回路では２次歪みの発生が避け
られないため、信号にある程度以上の品位が要求される
場合には使えないという問題があった。また、従来回路
は低電圧化には適さないという問題もあって利用価値が
低かった。
に、従来のＭＯＳ差動増幅器の基本となるＮＭＯＳソー
ス結合ペア回路は、抵抗を負荷にして差動アンプを構成
したり、コンデンサを負荷にしてフィルタ回路を構成す
る積分回路を構成した場合、素子のマッチングが完全に
とれている理想ケースでも原理的に出力に大きな２次歪
みを発生させる。またソ―ス結合ペアを構成するトラン
ジスタと同じ種類のトランジスタを負荷にして差動アン
プを構成すれば差動出力に２次歪みは理想的には発生し
ない。しかしこの場合も出力の同相成分に大きな２次成
分が発生し、結果的に次段で２次歪みを発生させること
になる。このように従来回路では２次歪みの発生が避け
られないため、信号にある程度以上の品位が要求される
場合には使えないという問題があった。また、従来回路
は低電圧化には適さないという問題もあって利用価値が
低かった。
【００１４】この発明は、負荷が抵抗、コンデンサある
いはＭＯＳトランジスタのいずれであっても、原理的に
は２次歪みを発生させることがなく、低電圧化にも適
し、高周波特性にもすぐれたＭＯＳ差動増幅器の基本と
なる差動増幅回路を提供することにある。
いはＭＯＳトランジスタのいずれであっても、原理的に
は２次歪みを発生させることがなく、低電圧化にも適
し、高周波特性にもすぐれたＭＯＳ差動増幅器の基本と
なる差動増幅回路を提供することにある。
【００１５】
【課題を解決するための手段】上記した課題を解決する
ために、この発明では、ソース端子がそれぞれ第１の定
電圧端子に接続された第１および第２の電界効果型トラ
ンジスタで構成する差動増幅回路において、前記第１お
よび第２の電界効果型トランジスタのゲート端子には、
直流電圧が等しく交流電圧が互いに逆相の関係にある差
動信号を入力し、前記第１および第２の電界効果型トラ
ンジスタのドレイン端子間の差電流を出力としてなるこ
とを特徴とする。
ために、この発明では、ソース端子がそれぞれ第１の定
電圧端子に接続された第１および第２の電界効果型トラ
ンジスタで構成する差動増幅回路において、前記第１お
よび第２の電界効果型トランジスタのゲート端子には、
直流電圧が等しく交流電圧が互いに逆相の関係にある差
動信号を入力し、前記第１および第２の電界効果型トラ
ンジスタのドレイン端子間の差電流を出力としてなるこ
とを特徴とする。
【００１６】この回路において、前記第１の電界効果型
トランジスタと第２の電界効果型トランジスタのゲート
端子間に入力する差動信号の直流電圧を変化させること
により、入力から前記第１の電界効果型トランジスタと
第２の電界効果型トランジスタのドレイン端子間の差電
流までのトランスコンダクタンスを変化させることがで
き、これによりトランスコンダクタンスを制御できる。
トランジスタと第２の電界効果型トランジスタのゲート
端子間に入力する差動信号の直流電圧を変化させること
により、入力から前記第１の電界効果型トランジスタと
第２の電界効果型トランジスタのドレイン端子間の差電
流までのトランスコンダクタンスを変化させることがで
き、これによりトランスコンダクタンスを制御できる。
【００１７】さらに、上記した課題を解決するために、
この発明では、ソース端子がそれぞれ第１の定電圧端子
に接続された第１および第２の電界効果型トランジスタ
で構成する差動増幅回路において、前記第１および第２
の電界効果型トランジスタのゲート端子には、直流電圧
が等しく交流電圧が互いに逆相の関係にある差動信号を
入力し、前記第１の電界効果型トランジスタのドレイン
端子に、第３の電界効果型トランジスタのソース端子を
接続し、前記第２の電界効果型トランジスタのドレイン
端子に、第４の電界効果型トランジスタのソース端子を
接続し、前記第３の電界効果型トランジスタと第４の電
界効果型トランジスタのドレイン端子は第２の定電圧端
子に接続し、前記第３の電界効果型トランジスタと第４
の電界効果型トランジスタのゲート端子は第３の定電圧
端子に接続し、前記第１の電界効果型トランジスタと第
２の電界効果型トランジスタのドレイン端子間の差電圧
を出力とすることを特徴とする。
この発明では、ソース端子がそれぞれ第１の定電圧端子
に接続された第１および第２の電界効果型トランジスタ
で構成する差動増幅回路において、前記第１および第２
の電界効果型トランジスタのゲート端子には、直流電圧
が等しく交流電圧が互いに逆相の関係にある差動信号を
入力し、前記第１の電界効果型トランジスタのドレイン
端子に、第３の電界効果型トランジスタのソース端子を
接続し、前記第２の電界効果型トランジスタのドレイン
端子に、第４の電界効果型トランジスタのソース端子を
接続し、前記第３の電界効果型トランジスタと第４の電
界効果型トランジスタのドレイン端子は第２の定電圧端
子に接続し、前記第３の電界効果型トランジスタと第４
の電界効果型トランジスタのゲート端子は第３の定電圧
端子に接続し、前記第１の電界効果型トランジスタと第
２の電界効果型トランジスタのドレイン端子間の差電圧
を出力とすることを特徴とする。
【００１８】このように構成された回路において、前記
第３の定電圧端子を変化することにより出力信号の直流
電位を制御することができる。また、前記第１の電界効
果型トランジスタと第２の電界効果型トランジスタのゲ
ート端子間に入力する差動信号の直流電圧を変化させる
ことにより、出力信号の直流電位を制御することもでき
る。
第３の定電圧端子を変化することにより出力信号の直流
電位を制御することができる。また、前記第１の電界効
果型トランジスタと第２の電界効果型トランジスタのゲ
ート端子間に入力する差動信号の直流電圧を変化させる
ことにより、出力信号の直流電位を制御することもでき
る。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態ついて説明するための回路図
である。この実施の形態は、図４のＮＭＯＳソース結合
ペア回路構成のうち、バイアス電流源を外し、ソース端
子を直接ＧＮＤに接続した構成の部分が異なる。図４の
同一の構成部分には同一の符号を付して説明する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態ついて説明するための回路図
である。この実施の形態は、図４のＮＭＯＳソース結合
ペア回路構成のうち、バイアス電流源を外し、ソース端
子を直接ＧＮＤに接続した構成の部分が異なる。図４の
同一の構成部分には同一の符号を付して説明する。
【００２０】図１の構成による歪み改善効果について計
算で説明する。ここで、従来回路の解析の場合と同様に
で入力信号は完全差動信号であることを前提とし、両ト
ランジスタは同じ特性でありともに飽和モード領域にバ
イアスされていると仮定する。出力抵抗と基板バイアス
効果を無視すれば、２つのＮＭＯＳトランジスタのドレ
イン電流は次のように表わされる。
算で説明する。ここで、従来回路の解析の場合と同様に
で入力信号は完全差動信号であることを前提とし、両ト
ランジスタは同じ特性でありともに飽和モード領域にバ
イアスされていると仮定する。出力抵抗と基板バイアス
効果を無視すれば、２つのＮＭＯＳトランジスタのドレ
イン電流は次のように表わされる。
【００２１】 Ｍ１： Ｉ１＝（β1 ／２）（ＶGS1 −Ｖth1 ）2 … （１０） Ｍ２： Ｉ２＝（β1 ／２）（ＶGS2 −Ｖth1 ）2 … （１１） Ｍ１とＭ２のドレイン電流の差電流を出力とすると、出
力Ｉ１−Ｉ２は、（１０）−（１１）より、 Ｉ１−Ｉ２＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)（ＶGS1 −ＶGS2) ＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)Ｖin となる。入力信号の直流電圧をＶｂとすると、入力は完
全差動信号であり、今回はＭ１とＭ２のソース端子がＧ
ＮＤに接続され固定であることから、ＶGS1 ＋ＶGS2 ＝
２Ｖb ということになる。従って、 Ｉ１−Ｉ２＝β1 （Ｖb −Ｖth１）Ｖin … （１２） となり、この回路の差動入力電圧から差動出力電流まで
のトランスコンダクタンスは、 Ｇｍ＝Ｉout ／Ｖin＝（Ｉ1 −Ｉ2 ) ／Ｖin ＝β1 （Ｖb −Ｖth１） … （１３） と表わすことができる。（１３）式は従来回路の場合の
ように「Ｖin2 」の項を含まず定数だけで表わされてい
る。
力Ｉ１−Ｉ２は、（１０）−（１１）より、 Ｉ１−Ｉ２＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)（ＶGS1 −ＶGS2) ＝（β1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1)Ｖin となる。入力信号の直流電圧をＶｂとすると、入力は完
全差動信号であり、今回はＭ１とＭ２のソース端子がＧ
ＮＤに接続され固定であることから、ＶGS1 ＋ＶGS2 ＝
２Ｖb ということになる。従って、 Ｉ１−Ｉ２＝β1 （Ｖb −Ｖth１）Ｖin … （１２） となり、この回路の差動入力電圧から差動出力電流まで
のトランスコンダクタンスは、 Ｇｍ＝Ｉout ／Ｖin＝（Ｉ1 −Ｉ2 ) ／Ｖin ＝β1 （Ｖb −Ｖth１） … （１３） と表わすことができる。（１３）式は従来回路の場合の
ように「Ｖin2 」の項を含まず定数だけで表わされてい
る。
【００２２】従って、従来例のような２次歪みを発生す
ることはない。素子ペア（Ｍ１＝Ｍ２）が完全にとれて
いれば、Ｇｍは理想的には主に素子のＷ／Ｌ比で決まり
一定である。Ｖth１のばらつきは、入力のバイアス電圧
Ｖｂを調整することによって調整でき、さらにこの電圧
によってＧｍ値を積極的に変えることもできる。これを
利用して負荷にコンデンサを付けて積分器を構成し、調
整可能なフィルタ回路に応用することもできる。（１
２）式より電圧と電流の関係は完全に線形なので、負荷
側に抵抗や容量などの線形な素子を接続して歪みのない
信号を出力することができる。なお、バイアス電流がい
らない分だけＧＮＤに近い電位で動作させることができ
るため、低電圧化に向いていると言うことができる。
ることはない。素子ペア（Ｍ１＝Ｍ２）が完全にとれて
いれば、Ｇｍは理想的には主に素子のＷ／Ｌ比で決まり
一定である。Ｖth１のばらつきは、入力のバイアス電圧
Ｖｂを調整することによって調整でき、さらにこの電圧
によってＧｍ値を積極的に変えることもできる。これを
利用して負荷にコンデンサを付けて積分器を構成し、調
整可能なフィルタ回路に応用することもできる。（１
２）式より電圧と電流の関係は完全に線形なので、負荷
側に抵抗や容量などの線形な素子を接続して歪みのない
信号を出力することができる。なお、バイアス電流がい
らない分だけＧＮＤに近い電位で動作させることができ
るため、低電圧化に向いていると言うことができる。
【００２３】この発明の第２の実施の形態について、図
２の回路図を用いて説明する。これは図５に示した従来
のＮＭＯＳトランジスタ負荷の差動アンプの改良であ
り、従来回路からバイアス電流源を外し、ソース端子を
直接ＧＮＤに接続するものである。これによる改善効果
を計算で説明する。ここでの仮定は、先の第１の実施の
形態の場合と同様とする。ＮＭＯＳトランジスタＭ１〜
Ｍ４のドレイン電流は、次のように表わされる。
２の回路図を用いて説明する。これは図５に示した従来
のＮＭＯＳトランジスタ負荷の差動アンプの改良であ
り、従来回路からバイアス電流源を外し、ソース端子を
直接ＧＮＤに接続するものである。これによる改善効果
を計算で説明する。ここでの仮定は、先の第１の実施の
形態の場合と同様とする。ＮＭＯＳトランジスタＭ１〜
Ｍ４のドレイン電流は、次のように表わされる。
【００２４】 Ｍ１： Ｉ１＝（β1 ／２）（ＶGS1 −Ｖth1 ）2 … （１４） Ｍ２： Ｉ２＝（β1 ／２）（ＶGS2 −Ｖth1 ）2 … （１５） Ｍ３： Ｉ１＝（β2 ／２）（ＶGS3 −Ｖth2 ）2 … （１６） Ｍ４： Ｉ２＝（β2 ／２）（ＶGS4 −Ｖth2 ）2 … （１７） これは従来回路の図５を記述した（５）〜（８）と全く
同じなので、上述の計算と同じように、この回路の差動
入力電圧Ｖinから差動出力電圧Ｖout までのゲインは、
同じなので、上述の計算と同じように、この回路の差動
入力電圧Ｖinから差動出力電圧Ｖout までのゲインは、
【数６】 と求めることができる。これによると、素子のペアマッ
チング（Ｍ１＝Ｍ２、Ｍ２＝Ｍ４）が完全にとれていれ
ば、ゲインは理想的には素子の物理的形状Ｗ／Ｌ比だけ
で決まることになり、入力振幅に依存する項が出て結果
として信号歪みになるようなこともない。また、出力信
号の同相成分を考えると、これも従来回路での計算と同
じように、
チング（Ｍ１＝Ｍ２、Ｍ２＝Ｍ４）が完全にとれていれ
ば、ゲインは理想的には素子の物理的形状Ｗ／Ｌ比だけ
で決まることになり、入力振幅に依存する項が出て結果
として信号歪みになるようなこともない。また、出力信
号の同相成分を考えると、これも従来回路での計算と同
じように、
【数７】 となるが、今度の場合は、
【数８】 だから、これを（１９）に代入して
【数９】 となる。つまり、出力の同相成分は純粋に直流電圧とな
り、入力信号の２次成分は載らない。よって、出力を差
動ではなくシングルで取り出しても歪まないことにな
る。
り、入力信号の２次成分は載らない。よって、出力を差
動ではなくシングルで取り出しても歪まないことにな
る。
【００２５】また、この回路に対応した図５の従来回路
ではＡ点にトランジスタＭ5 寄生容量がつく。この場
合、入力を完全作動信号としてもＡ点には信号の２次成
分が現われる。この成分が上記寄生容量を充放電し、こ
の電流がＭ1 、Ｍ2 を通して出力側に流れ、出力側に２
次歪を発生させる。この回路では電流源がなく、差動ペ
アのソース結合端はＧＮＤで固定されているため、この
ような寄生容量の充放電はない。従って、高域での２次
歪みが増大するようなことはない。
ではＡ点にトランジスタＭ5 寄生容量がつく。この場
合、入力を完全作動信号としてもＡ点には信号の２次成
分が現われる。この成分が上記寄生容量を充放電し、こ
の電流がＭ1 、Ｍ2 を通して出力側に流れ、出力側に２
次歪を発生させる。この回路では電流源がなく、差動ペ
アのソース結合端はＧＮＤで固定されているため、この
ような寄生容量の充放電はない。従って、高域での２次
歪みが増大するようなことはない。
【００２６】この回路の出力の直流電圧は（２１）式で
表わされるが、電界効果型トランジスタのβやＶthで大
きく変動することが予想される。従って、何らかの電圧
制御手段が必要になる。一つは（２１）式から明らかな
ように入力信号の直流電圧Ｖｂを制御することである
が、図３に示すように負荷の電界効果型トランジスタの
ゲート電位を変えることにより制御することもできる。
表わされるが、電界効果型トランジスタのβやＶthで大
きく変動することが予想される。従って、何らかの電圧
制御手段が必要になる。一つは（２１）式から明らかな
ように入力信号の直流電圧Ｖｂを制御することである
が、図３に示すように負荷の電界効果型トランジスタの
ゲート電位を変えることにより制御することもできる。
【００２７】
【発明の効果】以上説明したように、この発明に係る電
界効果型トランジスタのソース結合ペア回路は、完全差
動信号を入力し、差動出力で取り出す限り、原理的に２
次歪みは発生しないため、信号にある程度以上の品位が
要求される場合にも十分な性能を確保できる。また低電
圧化には適しており高周波特性も良い。しかも少ない素
子数で構成でき、バイアスの制御やトランスコンダクタ
ンス制御も容易である。このように優れた特徴を持ち、
あらゆる回路に応用が可能という点で極めて利用価値が
高いＭＯＳ集積回路の基本回路である。
界効果型トランジスタのソース結合ペア回路は、完全差
動信号を入力し、差動出力で取り出す限り、原理的に２
次歪みは発生しないため、信号にある程度以上の品位が
要求される場合にも十分な性能を確保できる。また低電
圧化には適しており高周波特性も良い。しかも少ない素
子数で構成でき、バイアスの制御やトランスコンダクタ
ンス制御も容易である。このように優れた特徴を持ち、
あらゆる回路に応用が可能という点で極めて利用価値が
高いＭＯＳ集積回路の基本回路である。
【図１】この発明の第１の実施の形態について説明する
ための回路図。
ための回路図。
【図２】この発明の第２の実施の形態について説明する
ための回路図。
ための回路図。
【図３】この発明の第２の実施の形態の変形例について
説明するための回路図。
説明するための回路図。
【図４】ＣＭＯＳによる差動増幅器の従来の回路図。
【図５】図４の出力信号歪みを対策した従来の回路図。
Ｍ１〜Ｍ４…ＮＭＯＳトランジスタ、Ｖin…差動入力電
圧、Ｖout …差動出力電圧、Ｉ１，Ｉ２…ドレイン電
流。
圧、Ｖout …差動出力電圧、Ｉ１，Ｉ２…ドレイン電
流。
Claims (6)
- 【請求項１】 ソース端子がそれぞれ第１の定電圧端子
に接続された第１および第２の電界効果型トランジスタ
で構成する差動増幅回路において、 前記第１および第２の電界効果型トランジスタのゲート
端子には、直流電圧が等しく交流電圧が互いに逆相の関
係にある差動信号を入力し、 前記第１および第２の電界効果型トランジスタのドレイ
ン端子間の差電流を出力としてなることを特徴とする差
動増幅回路。 - 【請求項２】 前記第１および第２の電界効果型トラン
ジスタのゲート端子間に入力する差動信号の直流電圧を
変化させることにより、入力から前記第１および第２の
電界効果型トランジスタのドレイン端子間の差電流まで
のトランスコンダクタンスを変化させてなることを特徴
とする前記請求項１記載の差動増幅回路。 - 【請求項３】 ソース端子がそれぞれ第１の定電圧端子
に接続された第１および第２の電界効果型トランジスタ
で構成する差動増幅回路において、 前記第１および第２の電界効果型トランジスタのゲート
端子には、直流電圧が等しく交流電圧が互いに逆相の関
係にある差動信号を入力し、 前記第１の電界効果型トランジスタのドレイン端子に、
第３の電界効果型トランジスタのソース端子を接続し、 前記第２の電界効果型トランジスタのドレイン端子に、
第４の電界効果型トランジスタのソース端子を接続し、 前記第３の電界効果型トランジスタと第４の電界効果型
トランジスタのドレイン端子は第２の定電圧端子に接続
し、前記第３の電界効果型トランジスタと第４の電界効
果型トランジスタのゲート端子は第３の定電圧端子に接
続し、 前記第１の電界効果型トランジスタと第２の電界効果型
トランジスタのドレイン端子間の差電圧を出力とするこ
とを特徴とする差動増幅回路。 - 【請求項４】 前記第２および第３の定電圧端子を共通
としたことを特徴とする請求項３記載の差動増幅回路。 - 【請求項５】 前記第３の定電圧端子を変化させること
により出力信号の直流電位を制御することを特徴とする
請求項３記載の差動増幅回路。 - 【請求項６】 前記第１および第２の電界効果型トラン
ジスタのゲート端子間に入力する差動信号の直流電圧を
変化させることにより、出力信号の直流電位を制御する
ことを特徴とする請求項３記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22206496A JPH1065461A (ja) | 1996-08-23 | 1996-08-23 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22206496A JPH1065461A (ja) | 1996-08-23 | 1996-08-23 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065461A true JPH1065461A (ja) | 1998-03-06 |
Family
ID=16776551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22206496A Withdrawn JPH1065461A (ja) | 1996-08-23 | 1996-08-23 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065461A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004088742A (ja) * | 2002-06-25 | 2004-03-18 | Matsushita Electric Ind Co Ltd | オフセット制御回路及び信号処理装置 |
| JP2006121480A (ja) * | 2004-10-22 | 2006-05-11 | Sony Corp | サンプルホールド回路及びそれを用いたパイプラインａｄ変換器 |
| JP2006121307A (ja) * | 2004-10-20 | 2006-05-11 | Sony Corp | サンプルホールド回路又はそれを用いたａｄ変換器 |
| JP2008271591A (ja) * | 2001-11-28 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8149043B2 (en) | 2002-01-17 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2017505007A (ja) * | 2013-12-11 | 2017-02-09 | クアルコム，インコーポレイテッド | 面積効率の良いベースバンドフィルタ |
-
1996
- 1996-08-23 JP JP22206496A patent/JPH1065461A/ja not_active Withdrawn
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8400191B2 (en) | 2001-11-28 | 2013-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| US8841941B2 (en) | 2001-11-28 | 2014-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| US10089923B2 (en) | 2001-11-28 | 2018-10-02 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| JP2008271591A (ja) * | 2001-11-28 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9419570B2 (en) | 2001-11-28 | 2016-08-16 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| US8536937B2 (en) | 2001-11-28 | 2013-09-17 | Semiconductor Energy Laboratory Co., Ltd. | Electric circuit |
| US8669791B2 (en) | 2002-01-17 | 2014-03-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| US8928362B2 (en) | 2002-01-17 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| US8253446B2 (en) | 2002-01-17 | 2012-08-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| US8149043B2 (en) | 2002-01-17 | 2012-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic apparatus using the same |
| JP2004088742A (ja) * | 2002-06-25 | 2004-03-18 | Matsushita Electric Ind Co Ltd | オフセット制御回路及び信号処理装置 |
| JP2006121307A (ja) * | 2004-10-20 | 2006-05-11 | Sony Corp | サンプルホールド回路又はそれを用いたａｄ変換器 |
| JP2006121480A (ja) * | 2004-10-22 | 2006-05-11 | Sony Corp | サンプルホールド回路及びそれを用いたパイプラインａｄ変換器 |
| JP2017505007A (ja) * | 2013-12-11 | 2017-02-09 | クアルコム，インコーポレイテッド | 面積効率の良いベースバンドフィルタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |