JPH10224169A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
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- JPH10224169A JPH10224169A JP9019239A JP1923997A JPH10224169A JP H10224169 A JPH10224169 A JP H10224169A JP 9019239 A JP9019239 A JP 9019239A JP 1923997 A JP1923997 A JP 1923997A JP H10224169 A JPH10224169 A JP H10224169A
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- JP
- Japan
- Prior art keywords
- pairs
- differential
- transistors
- input
- voltage
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Abstract
(57)【要約】
【課題】 原理的に全くひずみを発生しない可変利得差
動増幅器をＣＭＯＳによるアナログ回路で提供すること
にある。 【解決手段】 ソース接続点を定電圧端子に接続した２
組の差動ＭＯＳトランジスタ対Ｍ１，Ｍ２とＭ３，Ｍ４
において、出力は逆極性出力同士を接続してこれを出力
端子とし、入力には直流オフセットを付加して入力信号
を与えることにより、原理的に無ひずみの出力を得るこ
とができる。
動増幅器をＣＭＯＳによるアナログ回路で提供すること
にある。 【解決手段】 ソース接続点を定電圧端子に接続した２
組の差動ＭＯＳトランジスタ対Ｍ１，Ｍ２とＭ３，Ｍ４
において、出力は逆極性出力同士を接続してこれを出力
端子とし、入力には直流オフセットを付加して入力信号
を与えることにより、原理的に無ひずみの出力を得るこ
とができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型半導体
集積回路においてアナログ信号処理を行う場合の基本と
なる可変利得増幅器に関する。
集積回路においてアナログ信号処理を行う場合の基本と
なる可変利得増幅器に関する。
【０００２】
【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。
【０００３】ところが、映像や音声信号は入出力がアナ
ログであるため、アナログで処理する方が簡単であった
り、デジタルで処理するにしてもＡ／Ｄ、Ｄ／Ａ変換や
その前後のフィルタ処理およびクロック発生のための発
振器などにアナログ回路が必要である。
ログであるため、アナログで処理する方が簡単であった
り、デジタルで処理するにしてもＡ／Ｄ、Ｄ／Ａ変換や
その前後のフィルタ処理およびクロック発生のための発
振器などにアナログ回路が必要である。
【０００４】アナログ回路にはバイポーラが向いてお
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきつつある。
り、ＣＭＯＳはアナログスイッチやサンプルホールドな
どの一部の回路を除いては不向きとされてきた。しか
し、バイポーラやＢｉＣＭＯＳプロセスはややコスト高
になる上、ＣＭＯＳでのデジタルアナログ混載による１
チップ化という要求が強く、ＣＭＯＳでアナログ信号処
理を行うための回路開発が盛んになってきつつある。
【０００５】アナログ信号処理で頻度が高く、トータル
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。
性能に大きな影響を及ぼす重要な機能として「可変利得
増幅器」がある。バイポーラでは「ゲインセル」という
便利な組み合せトランジスタ回路があり、これを用いて
可変利得増幅器を構成すれば、２つのバイアス電流の比
に比例した利得を持つ回路が簡単に実現できる。
【０００６】ところが、ＣＭＯＳで可変利得増幅器を作
る場合、単にバイポーラをＣＭＯＳに置き換えた回路や
その変形回路では必ず大きな２次ひずみを発生する、と
いう問題に遭遇する。例えば、図７は最近公開された
（特開平８−２９８４１６号）ＣＭＯＳで構成する可変
利得差動増幅器である。これを例に従来回路の問題点を
述べる。
る場合、単にバイポーラをＣＭＯＳに置き換えた回路や
その変形回路では必ず大きな２次ひずみを発生する、と
いう問題に遭遇する。例えば、図７は最近公開された
（特開平８−２９８４１６号）ＣＭＯＳで構成する可変
利得差動増幅器である。これを例に従来回路の問題点を
述べる。
【０００７】この回路はＭＯＳトランジスタＭ1 、Ｍ2
と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジス
タＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心と
なっている。これらはいずれもソースを直結したペアト
ランジスタを電流源でバイアスする形式になっている。
そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流源Ｉ
1 で構成する片側の差動回路について考える。ただし、
入力は完全差動信号であることを前提とし、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作して
いるものとし、簡単のため短チャネル効果は考慮しない
ものとする。
と電流源Ｉ1 で構成する差動回路と、ＭＯＳトランジス
タＭ3 、Ｍ4 と電流源Ｉ2 で構成する差動回路が中心と
なっている。これらはいずれもソースを直結したペアト
ランジスタを電流源でバイアスする形式になっている。
そこで片側のＭＯＳトランジスタＭ1 とＭ2 と電流源Ｉ
1 で構成する片側の差動回路について考える。ただし、
入力は完全差動信号であることを前提とし、両トランジ
スタはいずれも飽和領域（ピンチオフ領域）で動作して
いるものとし、簡単のため短チャネル効果は考慮しない
ものとする。
【０００８】また、各ＭＯＳトランジスタの特性を決め
る主要なパラメータであるｋとＶthの値は、それぞれｋ
1 とＶth1 とし、ｋ1 はゲート幅をＷ、ゲート長をＬ、
ゲート容量をＣox、チャネルのキャリア移動度をμとし
て「μＣoxＷ／Ｌ」で表わされる定数とする。この場
合、ＭＯＳトランジスタＭ1 とＭ2 の動作の記述式は次
のように表わせる。
る主要なパラメータであるｋとＶthの値は、それぞれｋ
1 とＶth1 とし、ｋ1 はゲート幅をＷ、ゲート長をＬ、
ゲート容量をＣox、チャネルのキャリア移動度をμとし
て「μＣoxＷ／Ｌ」で表わされる定数とする。この場
合、ＭＯＳトランジスタＭ1 とＭ2 の動作の記述式は次
のように表わせる。
【０００９】 Ｍ１：Ｉ11＝（ｋ1 ／２)(ＶGS1 −Ｖth1 ）2 … （１） Ｍ２：Ｉ12＝（ｋ1 ／２)(ＶGS2 −Ｖth1 ）2 … （２） ここで、（１）−（２）を計算すると、 Ｉ11−Ｉ12＝（ｋ1 ／２)(ＶGS1 ＋ＶGS2 −２Ｖth1)( ＶGS1 −ＶGS2) ＝（ｋ1 ／２)(ＶGS1 ＋ＶGS2 −２Ｖth1)Ｖin … （３） となる。ただし、ＶGS1 ，ＶGS2 は、ＭＯＳトランジス
タＭ1 ，Ｍ2 のそれそれゲート・ソース間電圧、Ｖinは
差動入力電圧である。入力信号は完全差動信号と仮定し
ているので、入力信号の中点電位をＶB として、入力端
子へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin
／２と表わせる。ここで、差動ペアのソース電位ＶA を
計算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ，ＶGS2 ＝ＶB −Ｖin／
２−ＶA となるので、ＶB −ＶA −Ｖth1 ＝Ａとして（１）＋
（２）より （Ａ＋Ｖin／２）2 ＋（Ａ−Ｖin／２）2 ＝２（Ｉ11＋Ｉ12）／ｋ1 ＝２Ｉ1 ／ｋ1 Ａ＝（Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 ＶA ＝ＶB −Ｖth1 −（Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 … （４） となる。ゆえに、 ＶGS1 ＝Ｖin／２＋Ｖth1 ＋（Ｉ1 ／ｋ1 −Ｖin2 ／
４）1/2 ＶGS2 ＝−Ｖin／２＋Ｖth1 ＋（Ｉ1 ／ｋ1 −Ｖin2 ／
４）1/2 となる。これを（３）に代入してこの差動ペアのトラン
スコンダクタンスＧｍ1｛＝( Ｉ11−Ｉ12) ／Ｖin｝を
求めると、 Ｇｍ1 ＝ｋ1 （ＶGS1 ＋ＶGS2 −２Ｖth1 ） ＝ｋ1 （Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 ＝（ｋ1 Ｉ1 −ｋ1 2 Ｖin2 ／４）1/2 … （５） となる。同様にして、ＭＯＳトランジスタＭ3 とＭ4 と
電流源Ｉ2 で構成する片側の差動回路についても、トラ
ンスコンダクタンスＧｍ2 ｛＝( Ｉ21−Ｉ22) ／Ｖin｝
を計算すると、 Ｇｍ2 ＝（ｋ1 Ｉ2 −ｋ1 ２Ｖin2 ／４）1/2 … （６） と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のｋ
とＶthの値はＭＯＳトランジスタＭ1 とＭ2 に等しい値
であるとした。以上、計算した２つの差動回路は逆極性
の出力同士を繋いでいるので、トータルのＧｍ値は
（５）と（６）の差になり、 Ｇｍ＝（ｋ1 Ｉ1 −ｋ1 2 Ｖin2 ／４）1/2 −（ｋ1 Ｉ2 −ｋ1 2 Ｖin2 ／ ４）1/2 … （７） ということになる。この式からも明らかなように、トラ
ンスコンダクタンスＧｍは入力信号の瞬時振幅値Ｖinに
応じてダイナミックに変動することになる。これは出力
にひずみが発生することを意味する。トランスコンダク
タンスＧｍにＶinの２乗項を含むため主に２次のひずみ
となる。これは出力に抵抗などの線形素子を負荷とした
場合はもちろんのこと、２乗特性を持つＭＯＳトランジ
スタを負荷とした場合でもキャンセルできるものではな
く、より複雑なひずみ波形となるだけである。ＣＭＯＳ
で可変利得増幅器を作る場合、必ず大きなひずみ発生を
伴うことが避けられず、信号の品位を劣化させるという
問題点があった。
タＭ1 ，Ｍ2 のそれそれゲート・ソース間電圧、Ｖinは
差動入力電圧である。入力信号は完全差動信号と仮定し
ているので、入力信号の中点電位をＶB として、入力端
子へ供給される入力電圧はＶB ＋Ｖin／２とＶB −Ｖin
／２と表わせる。ここで、差動ペアのソース電位ＶA を
計算する。この場合、 ＶGS1 ＝ＶB ＋Ｖin／２−ＶA ，ＶGS2 ＝ＶB −Ｖin／
２−ＶA となるので、ＶB −ＶA −Ｖth1 ＝Ａとして（１）＋
（２）より （Ａ＋Ｖin／２）2 ＋（Ａ−Ｖin／２）2 ＝２（Ｉ11＋Ｉ12）／ｋ1 ＝２Ｉ1 ／ｋ1 Ａ＝（Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 ＶA ＝ＶB −Ｖth1 −（Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 … （４） となる。ゆえに、 ＶGS1 ＝Ｖin／２＋Ｖth1 ＋（Ｉ1 ／ｋ1 −Ｖin2 ／
４）1/2 ＶGS2 ＝−Ｖin／２＋Ｖth1 ＋（Ｉ1 ／ｋ1 −Ｖin2 ／
４）1/2 となる。これを（３）に代入してこの差動ペアのトラン
スコンダクタンスＧｍ1｛＝( Ｉ11−Ｉ12) ／Ｖin｝を
求めると、 Ｇｍ1 ＝ｋ1 （ＶGS1 ＋ＶGS2 −２Ｖth1 ） ＝ｋ1 （Ｉ1 ／ｋ1 −Ｖin2 ／４）1/2 ＝（ｋ1 Ｉ1 −ｋ1 2 Ｖin2 ／４）1/2 … （５） となる。同様にして、ＭＯＳトランジスタＭ3 とＭ4 と
電流源Ｉ2 で構成する片側の差動回路についても、トラ
ンスコンダクタンスＧｍ2 ｛＝( Ｉ21−Ｉ22) ／Ｖin｝
を計算すると、 Ｇｍ2 ＝（ｋ1 Ｉ2 −ｋ1 ２Ｖin2 ／４）1/2 … （６） と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のｋ
とＶthの値はＭＯＳトランジスタＭ1 とＭ2 に等しい値
であるとした。以上、計算した２つの差動回路は逆極性
の出力同士を繋いでいるので、トータルのＧｍ値は
（５）と（６）の差になり、 Ｇｍ＝（ｋ1 Ｉ1 −ｋ1 2 Ｖin2 ／４）1/2 −（ｋ1 Ｉ2 −ｋ1 2 Ｖin2 ／ ４）1/2 … （７） ということになる。この式からも明らかなように、トラ
ンスコンダクタンスＧｍは入力信号の瞬時振幅値Ｖinに
応じてダイナミックに変動することになる。これは出力
にひずみが発生することを意味する。トランスコンダク
タンスＧｍにＶinの２乗項を含むため主に２次のひずみ
となる。これは出力に抵抗などの線形素子を負荷とした
場合はもちろんのこと、２乗特性を持つＭＯＳトランジ
スタを負荷とした場合でもキャンセルできるものではな
く、より複雑なひずみ波形となるだけである。ＣＭＯＳ
で可変利得増幅器を作る場合、必ず大きなひずみ発生を
伴うことが避けられず、信号の品位を劣化させるという
問題点があった。
【００１０】
【発明が解決しようとする課題】以上述べてきたよう
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
に、従来、アナログ回路として可変利得差動増幅器をＣ
ＭＯＳだけで実現しようとすると、必ず大きなひずみを
発生することになり、信号品位を著しく劣化させること
が避けられなかった。
【００１１】この発明の目的は、原理的に全くひずみを
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
発生しない可変利得差動増幅器をＣＭＯＳによるアナロ
グ回路で提供することにある。
【００１２】
【課題を解決するための手段】上記した課題を解決する
ためにこの発明においては、電界効果トランジスタで構
成しソースが互いに接続された２組の差動トランジスタ
対にそれぞれ同じ差動信号を入力し、前記２対の差動ト
ランジスタは入力に対してそれぞれ逆極性となるドレイ
ン端子同士を互いに接続してこれを出力端子とし、前記
２対の差動トランジスタの２対のゲート端子へ少なくと
も一方のゲート端子に直流オフセット電圧を付加して入
力差動信号を供給し、前記２組のゲート端子間の直流オ
フセット量を相対的に変化させることにより、入力信号
に対する出力信号の利得を変える、という回路形式にす
る。特に前記２対の差動トランジスタの２組のソース接
続点は共通の定電圧点に接続することを基本とする。通
常は前記２対のゲート端子へそれぞれ別々に直流オフセ
ット発生手段を付けて入力差動信号を供給し、その直流
オフセットは同じ電圧を逆極性で与えるように制御す
る。
ためにこの発明においては、電界効果トランジスタで構
成しソースが互いに接続された２組の差動トランジスタ
対にそれぞれ同じ差動信号を入力し、前記２対の差動ト
ランジスタは入力に対してそれぞれ逆極性となるドレイ
ン端子同士を互いに接続してこれを出力端子とし、前記
２対の差動トランジスタの２対のゲート端子へ少なくと
も一方のゲート端子に直流オフセット電圧を付加して入
力差動信号を供給し、前記２組のゲート端子間の直流オ
フセット量を相対的に変化させることにより、入力信号
に対する出力信号の利得を変える、という回路形式にす
る。特に前記２対の差動トランジスタの２組のソース接
続点は共通の定電圧点に接続することを基本とする。通
常は前記２対のゲート端子へそれぞれ別々に直流オフセ
ット発生手段を付けて入力差動信号を供給し、その直流
オフセットは同じ電圧を逆極性で与えるように制御す
る。
【００１３】また、他の解決手段として、電界効果トラ
ンジスタで構成しソースが互いに接続された２組の差動
トランジスタ対にそれぞれ同じ差動信号を直接ゲート端
子間にそれぞれ入力し、前記２対の差動トランジスタは
入力に対してそれぞれ逆極性となるドレイン端子同士を
互いに接続してこれを出力端子とし、前記２対の差動ト
ランジスタの２対のソース接続点間に直流オフセット電
圧が発生するようにソース接続点をバイアスし、前記直
流オフセット電圧を変化させることにより入力信号に対
する出力信号の利得を変える、という回路形式にする。
特に前記２対のソース接続点へそれぞれ別々にバイアス
電圧制御手段を設け、２つのバイアス電圧の平均は常に
電圧一定という関係を保ちながらその差電圧が変わるよ
うに制御することを特徴とする。
ンジスタで構成しソースが互いに接続された２組の差動
トランジスタ対にそれぞれ同じ差動信号を直接ゲート端
子間にそれぞれ入力し、前記２対の差動トランジスタは
入力に対してそれぞれ逆極性となるドレイン端子同士を
互いに接続してこれを出力端子とし、前記２対の差動ト
ランジスタの２対のソース接続点間に直流オフセット電
圧が発生するようにソース接続点をバイアスし、前記直
流オフセット電圧を変化させることにより入力信号に対
する出力信号の利得を変える、という回路形式にする。
特に前記２対のソース接続点へそれぞれ別々にバイアス
電圧制御手段を設け、２つのバイアス電圧の平均は常に
電圧一定という関係を保ちながらその差電圧が変わるよ
うに制御することを特徴とする。
【００１４】このような回路形式にすることにより、入
力信号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため、ＭＯ
Ｓの２乗特性により純粋な２乗電流に変換される。この
２乗電流の差が出力電流になる訳だが、これは入力信号
が完全差動信号（中点電圧がＤＣ）ならば、入力電圧だ
けに比例することになり、結局Ｇｍとして見るならば入
力信号のの瞬時振幅Ｖinには全く依存しないことにな
る。つまり入力信号に応じてＧｍ値がダイナミックに変
動するようなことはなく、可変利得にしたことでひずみ
が発生するようなことはない。
力信号はＣＭＯＳ差動ペアのそれぞれの素子のゲートソ
ース間電圧として直接入力されることになるため、ＭＯ
Ｓの２乗特性により純粋な２乗電流に変換される。この
２乗電流の差が出力電流になる訳だが、これは入力信号
が完全差動信号（中点電圧がＤＣ）ならば、入力電圧だ
けに比例することになり、結局Ｇｍとして見るならば入
力信号のの瞬時振幅Ｖinには全く依存しないことにな
る。つまり入力信号に応じてＧｍ値がダイナミックに変
動するようなことはなく、可変利得にしたことでひずみ
が発生するようなことはない。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
図である。この実施の形態は、ＭＯＳトランジスタＭ1
とＭ2 およびＭ3 とＭ4 とで構成する２対の差動トラン
ジスタを基本に構成し、入力に対して逆極性の出力とな
るＭ1 のドレインとＭ4 のドレイン、Ｍ2 のドレインと
Ｍ3 のドレイン、をそれぞれ接続してこれを差動出力端
子としている。２対の差動トランジスタの２組のソース
接続点はともに電源Ｖccに接続し、さらに上記２対のゲ
ート端子へそれぞれ別々に直流オフセット発生部Ｖｃを
介して入力差動信号を供給している。なお、この直流オ
フセットは、ＭＯＳトランジスタＭ1 とＭ2 には同じ電
圧を同じ極性で与え、ＭＯＳトランジスタＭ3 とＭ4 に
はＭＯＳトランジスタＭ1 とＭ2 に与えた電圧と同じ電
圧を逆極性で与えるようにし、この電圧は全て同じ変化
量となるように制御する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の第１の実施の形態について説明するための回路
図である。この実施の形態は、ＭＯＳトランジスタＭ1
とＭ2 およびＭ3 とＭ4 とで構成する２対の差動トラン
ジスタを基本に構成し、入力に対して逆極性の出力とな
るＭ1 のドレインとＭ4 のドレイン、Ｍ2 のドレインと
Ｍ3 のドレイン、をそれぞれ接続してこれを差動出力端
子としている。２対の差動トランジスタの２組のソース
接続点はともに電源Ｖccに接続し、さらに上記２対のゲ
ート端子へそれぞれ別々に直流オフセット発生部Ｖｃを
介して入力差動信号を供給している。なお、この直流オ
フセットは、ＭＯＳトランジスタＭ1 とＭ2 には同じ電
圧を同じ極性で与え、ＭＯＳトランジスタＭ3 とＭ4 に
はＭＯＳトランジスタＭ1 とＭ2 に与えた電圧と同じ電
圧を逆極性で与えるようにし、この電圧は全て同じ変化
量となるように制御する。
【００１６】この回路は基本となる差動トランジスタを
ＰＭＯＳで構成した例を示すが、上下反転させて電源Ｖ
ccを接地ＧＮＤに、ＧＮＤをＶccに、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えても全く同じ動
作をさせることができる。ＮＭＯＳトランジスタで置き
換えた回路で図７の従来例と比較した場合、基本的な相
違は、図７の従来例では差動トランジスタのソース接続
点が電流源でバアイスされているのに対し、本願では差
動トランジスタのソース接続点が定電位（Ｖcc）に固定
されている点である。こうすることによって、入力信号
はＰＭＯＳ差動ペアのそれぞれの素子のゲートソース間
電圧として直接入力されることになるため前述した作用
により、ひずみの発生を抑えるものである。
ＰＭＯＳで構成した例を示すが、上下反転させて電源Ｖ
ccを接地ＧＮＤに、ＧＮＤをＶccに、ＰＭＯＳトランジ
スタをＮＭＯＳトランジスタに置き換えても全く同じ動
作をさせることができる。ＮＭＯＳトランジスタで置き
換えた回路で図７の従来例と比較した場合、基本的な相
違は、図７の従来例では差動トランジスタのソース接続
点が電流源でバアイスされているのに対し、本願では差
動トランジスタのソース接続点が定電位（Ｖcc）に固定
されている点である。こうすることによって、入力信号
はＰＭＯＳ差動ペアのそれぞれの素子のゲートソース間
電圧として直接入力されることになるため前述した作用
により、ひずみの発生を抑えるものである。
【００１７】これをもう少し詳しく見るため、まずこの
回路の片側の差動回路のトランスコンダクタンスＧｍの
計算をＭＯＳトランジスタＭ1 とＭ2 の差動ペアを例に
説明する。ただし各種条件は図７の従来例の場合と同様
に、従来入力は完全差動信号、両トランジスタはいずれ
も飽和領域（ピンチオフ領域）で動作、短チャネル効果
は考慮しない、各ＭＯＳトランジスタのｋとＶthの値は
それぞれｋ1 とＶth1で、ｋ1 はゲート幅をＷ、ゲート
長をＬ、ゲート容量をＣox、チャネルのキャリア移動度
をμとして「μＣoxＷ／Ｌ」で表わされる定数、である
ものとする。この場合のＭ1 とＭ2 の動作の記述式は次
のように現わせる。
回路の片側の差動回路のトランスコンダクタンスＧｍの
計算をＭＯＳトランジスタＭ1 とＭ2 の差動ペアを例に
説明する。ただし各種条件は図７の従来例の場合と同様
に、従来入力は完全差動信号、両トランジスタはいずれ
も飽和領域（ピンチオフ領域）で動作、短チャネル効果
は考慮しない、各ＭＯＳトランジスタのｋとＶthの値は
それぞれｋ1 とＶth1で、ｋ1 はゲート幅をＷ、ゲート
長をＬ、ゲート容量をＣox、チャネルのキャリア移動度
をμとして「μＣoxＷ／Ｌ」で表わされる定数、である
ものとする。この場合のＭ1 とＭ2 の動作の記述式は次
のように現わせる。
【００１８】 Ｍ１：Ｉ11＝（ｋ1 ／２）（ＶGS1 −Ｖth1 ）2 … （８） Ｍ２：Ｉ12＝（ｋ1 ／２）（ＶGS2 −Ｖth1 ）2 … （９） ここで、（８）−（９）を計算すると、 Ｉ11−Ｉ12＝（ｋ1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1 ）（ＶGS1 −ＶGS2 ） ＝（ｋ1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1 ）Ｖin … （１０） となる。ただし、Ｖc はオフセット電圧である。入力信
号は完全差動信号と仮定しているので、電源Ｖccを基準
とした入力信号の中点電圧をＶB として、入力端子へ供
給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。これを（１０）に代入してこの差動ペアのトラ
ンスコンダクタンスＧｍ1 ｛＝ (Ｉ11−Ｉ12) ／Ｖin｝
を求めると、 Ｇｍ1 ＝（ｋ1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1 ） ＝ｋ1 （ＶB ＋Ｖc −Ｖth1 ） … （１１） となる。同様にして、ＭＯＳトランジスタＭ3 とＭ4 と
電流源Ｉ2 で構成する片側の差動回路についても同様
に、トランスコンダクタンスＧｍ2 ｛＝( Ｉ21−Ｉ22)
／Ｖin｝を計算すると、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖc −Ｖth1 ） … （１２） と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のｋ
とＶthの値は、ＭＯＳトランジスタＭ1 とＭ2 に等しい
値であるとした。以上、計算した２つの差動回路は逆極
性の出力同士を繋いでいるのでトータルのＧｍ値は（１
１）と（１２）の差になり、 Ｇｍ＝Ｇｍ1 −Ｇｍ2 ＝２ｋ1 Ｖc … （１３） ということになる。
号は完全差動信号と仮定しているので、電源Ｖccを基準
とした入力信号の中点電圧をＶB として、入力端子へ供
給される入力電圧は、 ＶGS1 ＝ＶB ＋Ｖc ＋Ｖin／２ ＶGS2 ＝ＶB ＋Ｖc −Ｖin／２ となる。これを（１０）に代入してこの差動ペアのトラ
ンスコンダクタンスＧｍ1 ｛＝ (Ｉ11−Ｉ12) ／Ｖin｝
を求めると、 Ｇｍ1 ＝（ｋ1 ／２）（ＶGS1 ＋ＶGS2 −２Ｖth1 ） ＝ｋ1 （ＶB ＋Ｖc −Ｖth1 ） … （１１） となる。同様にして、ＭＯＳトランジスタＭ3 とＭ4 と
電流源Ｉ2 で構成する片側の差動回路についても同様
に、トランスコンダクタンスＧｍ2 ｛＝( Ｉ21−Ｉ22)
／Ｖin｝を計算すると、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖc −Ｖth1 ） … （１２） と求まる。ただし、ＭＯＳトランジスタＭ3 とＭ4 のｋ
とＶthの値は、ＭＯＳトランジスタＭ1 とＭ2 に等しい
値であるとした。以上、計算した２つの差動回路は逆極
性の出力同士を繋いでいるのでトータルのＧｍ値は（１
１）と（１２）の差になり、 Ｇｍ＝Ｇｍ1 −Ｇｍ2 ＝２ｋ1 Ｖc … （１３） ということになる。
【００１９】この（１３）式からも明らかなように、ト
ランスコンダクタンスＧｍはＭＯＳトランジスタのゲー
ト形状で決まる定数ｋと差動トランジスタ対の間に与え
たオフセット電圧Ｖc だけで決まり、入力信号の瞬時振
幅値Ｖinに応じてダイナミックに変動したりすることは
ない。これは原理的に出力電流にひずみが発生しないこ
とを意味する。しかも、トランスコンダクタンスＧｍを
決める式が（１３）式のように非常に単純な形で与えら
れ、Ｖthなどのｋ以外の素子パラメータを含まないた
め、Ｇｍ値のばらつきは小さい。
ランスコンダクタンスＧｍはＭＯＳトランジスタのゲー
ト形状で決まる定数ｋと差動トランジスタ対の間に与え
たオフセット電圧Ｖc だけで決まり、入力信号の瞬時振
幅値Ｖinに応じてダイナミックに変動したりすることは
ない。これは原理的に出力電流にひずみが発生しないこ
とを意味する。しかも、トランスコンダクタンスＧｍを
決める式が（１３）式のように非常に単純な形で与えら
れ、Ｖthなどのｋ以外の素子パラメータを含まないた
め、Ｇｍ値のばらつきは小さい。
【００２０】また、オフセット電圧Ｖc を０Ｖから制御
できるようにしておけば、トランスコンダクタンスＧｍ
は０から制御できることになり、非常に広い制御レンジ
を持たせることができる。この場合、オフセット電圧Ｖ
c は０Ｖから＋電圧側または−電圧側のいずれかの電圧
制御を行えばよいことになる。
できるようにしておけば、トランスコンダクタンスＧｍ
は０から制御できることになり、非常に広い制御レンジ
を持たせることができる。この場合、オフセット電圧Ｖ
c は０Ｖから＋電圧側または−電圧側のいずれかの電圧
制御を行えばよいことになる。
【００２１】つぎに、図２の回路図を用い、この発明の
第２の実施の形態について説明する。この実施の形態
は、図１の実施の形態において、２組の差動回路への入
力に与える直流オフセットのうち、一方だけを取り除い
たものである。
第２の実施の形態について説明する。この実施の形態
は、図１の実施の形態において、２組の差動回路への入
力に与える直流オフセットのうち、一方だけを取り除い
たものである。
【００２２】この場合、Ｍ3 とＭ4 のペアトランジスタ
で構成する差動回路のトランスコンダクタンスＧｍ2 は
（１２）式でＶc ＝０と置いたものになるので、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖth1 ） となり、トータルのＧｍ値は、 Ｇｍ＝Ｇｍ1 −Ｇｍ2 ＝ｋ1 Ｖc … （１４） となる。これは（１３）式で表わされる図１のＧｍの半
分にあたるが、Ｖinの項を含まないため原理的にひずみ
を発生しないとか、制御範囲が広い、とかばらつきが少
ないという利点は保持される。ただし、オフセット電圧
Ｖc を変えて利得制御するとトータルの出力電流Ｉ1 ＋
Ｉ2 も大きく変わってしまうため、図１の実施の形態に
比べて出力電位の変動がやや大きくなる。
で構成する差動回路のトランスコンダクタンスＧｍ2 は
（１２）式でＶc ＝０と置いたものになるので、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖth1 ） となり、トータルのＧｍ値は、 Ｇｍ＝Ｇｍ1 −Ｇｍ2 ＝ｋ1 Ｖc … （１４） となる。これは（１３）式で表わされる図１のＧｍの半
分にあたるが、Ｖinの項を含まないため原理的にひずみ
を発生しないとか、制御範囲が広い、とかばらつきが少
ないという利点は保持される。ただし、オフセット電圧
Ｖc を変えて利得制御するとトータルの出力電流Ｉ1 ＋
Ｉ2 も大きく変わってしまうため、図１の実施の形態に
比べて出力電位の変動がやや大きくなる。
【００２３】図３は、この発明の第３の実施の形態につ
いて説明するための回路図である。この実施の形態は、
図１に示したこの発明の第１の実施の形態において、２
組の差動回路への入力に与える直流オフセットのうち、
一方に与える直流オフセットを電圧反転するオフセット
反転器３１を使い、他方に与えるオフセット電圧とする
ものである。原理的な動作と動作を表わす数式は、図１
のものと全く同じになる。
いて説明するための回路図である。この実施の形態は、
図１に示したこの発明の第１の実施の形態において、２
組の差動回路への入力に与える直流オフセットのうち、
一方に与える直流オフセットを電圧反転するオフセット
反転器３１を使い、他方に与えるオフセット電圧とする
ものである。原理的な動作と動作を表わす数式は、図１
のものと全く同じになる。
【００２４】図４は、この発明の第４の実施の形態につ
いて説明するための回路図である。この実施の形態は、
２組の差動回路のソース接続点を電源Ｖccに接続するの
ではなく、定電流源でバイアスした部分で図１の実施の
形態と異なる。
いて説明するための回路図である。この実施の形態は、
２組の差動回路のソース接続点を電源Ｖccに接続するの
ではなく、定電流源でバイアスした部分で図１の実施の
形態と異なる。
【００２５】要は、ＭＯＳトランジスタＭ1 とＭ2 のペ
アとＭＯＳトランジスタＭ3 とＭ4のペアとの間である
オフセット電圧を持って信号が入力されればよいので、
図４のような定電流源バイアスであっても、２組のソー
ス結合点が共通であれば可変利得増幅機能を持たせるこ
とができる。
アとＭＯＳトランジスタＭ3 とＭ4のペアとの間である
オフセット電圧を持って信号が入力されればよいので、
図４のような定電流源バイアスであっても、２組のソー
ス結合点が共通であれば可変利得増幅機能を持たせるこ
とができる。
【００２６】この場合、直流オフセットは２組の差動回
路の平均ゲート・ソース間電圧ＶGSの差電圧として一方
だけに与えれば十分であり、図の例ではＭＯＳトランジ
スタＭ1 とＭ2 で構成する差動回路側だけに与えてい
る。こうすれば、直流オフセットを与えない側のＭＯＳ
トランジスタＭ3 とＭ4 の差動回路側の平均ゲート・ソ
ース間ＶGSは、バイアス電流和が一定という条件に沿っ
て増える。つまり、ＭＯＳトランジスタＭ1 とＭ2 に与
えたのと逆のオフセットを、ＭＯＳトランジスタＭ3 と
Ｍ4 側にも持たせたのと同じ効果が得られる。ただし、
この場合は従来例のようにソース接続点の電圧が入力信
号とともに、変動するためトータルのトランスコンダク
タンスＧｍは２次ひずみを持つことになる。しかし、ト
ータルの出力電流が一定のため、利得を変化させても出
力の平均電流は一定であるという利点を持つ。
路の平均ゲート・ソース間電圧ＶGSの差電圧として一方
だけに与えれば十分であり、図の例ではＭＯＳトランジ
スタＭ1 とＭ2 で構成する差動回路側だけに与えてい
る。こうすれば、直流オフセットを与えない側のＭＯＳ
トランジスタＭ3 とＭ4 の差動回路側の平均ゲート・ソ
ース間ＶGSは、バイアス電流和が一定という条件に沿っ
て増える。つまり、ＭＯＳトランジスタＭ1 とＭ2 に与
えたのと逆のオフセットを、ＭＯＳトランジスタＭ3 と
Ｍ4 側にも持たせたのと同じ効果が得られる。ただし、
この場合は従来例のようにソース接続点の電圧が入力信
号とともに、変動するためトータルのトランスコンダク
タンスＧｍは２次ひずみを持つことになる。しかし、ト
ータルの出力電流が一定のため、利得を変化させても出
力の平均電流は一定であるという利点を持つ。
【００２７】この発明の第５の実施の形態について図５
の回路図を用いて説明する。これまでの各実施の形態で
は、２組の差動回路のゲート電圧間に、同相の直流オフ
セットを持たせてトータル回路の利得制御するものであ
る。要するに、２組の差動回路の平均のゲート・ソース
間電圧ＶGSに電圧差を付ければよい。この電圧差を付け
るためのもう一つの直流オフセットの与え方としては、
ゲート対へはオフセットを付けずに入力信号を直接入力
し、２組の差動回路のソース接続点に電圧差を付ける方
法がある。
の回路図を用いて説明する。これまでの各実施の形態で
は、２組の差動回路のゲート電圧間に、同相の直流オフ
セットを持たせてトータル回路の利得制御するものであ
る。要するに、２組の差動回路の平均のゲート・ソース
間電圧ＶGSに電圧差を付ければよい。この電圧差を付け
るためのもう一つの直流オフセットの与え方としては、
ゲート対へはオフセットを付けずに入力信号を直接入力
し、２組の差動回路のソース接続点に電圧差を付ける方
法がある。
【００２８】この実施の形態は、２つの差動回路のソー
ス接続点の双方に制御電圧を与え、両電圧を相対的に増
減させるような制御を行うことにより利得を制御するも
のである。
ス接続点の双方に制御電圧を与え、両電圧を相対的に増
減させるような制御を行うことにより利得を制御するも
のである。
【００２９】この場合、Ｖc1とＶc2をそれぞれＶc と−
Ｖc とすると、トランスコンダクタンスＧｍ1 、Ｇｍ2
、Ｇｍは、それぞれ（１１）〜（１３）式と同じ式で
表わされることは容易に推測でき、第１の実施の形態と
全く同じ機能を果たす。従って、トランスコンダクタン
スＧｍを表わす式に、Ｖinの項を含まないため原理的に
ひずみを発生しないとか、制御範囲が広い、とかばらつ
きが少ないという利点は全く同じである。
Ｖc とすると、トランスコンダクタンスＧｍ1 、Ｇｍ2
、Ｇｍは、それぞれ（１１）〜（１３）式と同じ式で
表わされることは容易に推測でき、第１の実施の形態と
全く同じ機能を果たす。従って、トランスコンダクタン
スＧｍを表わす式に、Ｖinの項を含まないため原理的に
ひずみを発生しないとか、制御範囲が広い、とかばらつ
きが少ないという利点は全く同じである。
【００３０】この発明の第６の実施の形態について図６
の回路図を用いて説明する。この実施の形態は、図５の
実施の形態において、２組の差動回路への入力に与える
直流オフセットのうち、一方だけを取り除いたものであ
る。
の回路図を用いて説明する。この実施の形態は、図５の
実施の形態において、２組の差動回路への入力に与える
直流オフセットのうち、一方だけを取り除いたものであ
る。
【００３１】この場合、ＭＯＳトランジスタＭ3 とＭ4
のペアトランジスタで構成する差動回路のトランスコン
ダクタンスＧｍ2 は（１２）式でＶc ＝０と置いたもの
になるので、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖth1 ） となり、トータルのＧｍ値は（１４）式に等しい。
のペアトランジスタで構成する差動回路のトランスコン
ダクタンスＧｍ2 は（１２）式でＶc ＝０と置いたもの
になるので、 Ｇｍ2 ＝ｋ1 （ＶB −Ｖth1 ） となり、トータルのＧｍ値は（１４）式に等しい。
【００３２】このように、この実施の形態のＧｍ値は、
図５のトランスコンダクタンスＧｍの半分にあたるが、
Ｖinの項を含まないため原理的にひずみを発生しないと
か、制御範囲が広いとか、ばらつきが少ないという利点
は同じである。
図５のトランスコンダクタンスＧｍの半分にあたるが、
Ｖinの項を含まないため原理的にひずみを発生しないと
か、制御範囲が広いとか、ばらつきが少ないという利点
は同じである。
【００３３】この発明は上記した実施の形態に限定され
るものではなく、たとえば上記の各実施の形態では、Ｐ
ＭＯＳ型トランジスタによる差動回路で構成する場合に
ついてだけ実施の形態を示してきたが、ＰＭＯＳ型トラ
ンジスタをＮＭＯＳ型トランジスタに変え、電源Ｖccを
ＧＮＤに、ＧＮＤを電源Ｖccに置き換えることにより、
全く同様のＮＭＯＳ可変利得差動増幅器が構成できる。
当然ながら原理的にひずみを発生しないとか、制御範囲
が広いとか、ばらつきが少ないという利点は全く同じで
ある。
るものではなく、たとえば上記の各実施の形態では、Ｐ
ＭＯＳ型トランジスタによる差動回路で構成する場合に
ついてだけ実施の形態を示してきたが、ＰＭＯＳ型トラ
ンジスタをＮＭＯＳ型トランジスタに変え、電源Ｖccを
ＧＮＤに、ＧＮＤを電源Ｖccに置き換えることにより、
全く同様のＮＭＯＳ可変利得差動増幅器が構成できる。
当然ながら原理的にひずみを発生しないとか、制御範囲
が広いとか、ばらつきが少ないという利点は全く同じで
ある。
【００３４】
【発明の効果】以上記載してきたように、この発明に係
るＣＭＯＳで構成する可変利得増幅器は、ソース接続点
を定電圧端子に接続した２組の差動ＭＯＳトランジスタ
対において、出力は逆極性出力同士を接続してこれを出
力端子とし、入力には直流オフセットを付加して入力信
号を与えることにより、原理的に無ひずみの出力を得る
ことができる。
るＣＭＯＳで構成する可変利得増幅器は、ソース接続点
を定電圧端子に接続した２組の差動ＭＯＳトランジスタ
対において、出力は逆極性出力同士を接続してこれを出
力端子とし、入力には直流オフセットを付加して入力信
号を与えることにより、原理的に無ひずみの出力を得る
ことができる。
【００３５】また、制御範囲も無限小からの制御が可能
であり制御範囲が広いこと、利得が制御電圧に正比例す
るため制御が簡単で扱い易いこと、利得がＣＭＯＳ素子
のｋだけに依存し他のパラメータは原理的に利得へは影
響を及ぼさないためばらつきも少ない、など多くの利点
を持っており極めて利用価値が高い。
であり制御範囲が広いこと、利得が制御電圧に正比例す
るため制御が簡単で扱い易いこと、利得がＣＭＯＳ素子
のｋだけに依存し他のパラメータは原理的に利得へは影
響を及ぼさないためばらつきも少ない、など多くの利点
を持っており極めて利用価値が高い。
【図１】この発明の第１の実施の形態について説明する
ための回路図。
ための回路図。
【図２】この発明の第２の実施の形態について説明する
ための回路図。
ための回路図。
【図３】この発明の第３の実施の形態について説明する
ための回路図。
ための回路図。
【図４】この発明の第４の実施の形態について説明する
ための回路図。
ための回路図。
【図５】この発明の第５の実施の形態について説明する
ための回路図。
ための回路図。
【図６】この発明の第６の実施の形態について説明する
ための回路図。
ための回路図。
【図７】従来の可変利得増幅器について説明するための
回路図。
回路図。
Ｍ1 〜Ｍ4 …ＭＯＳトランジスタ、Ｖｃ…直流オフセッ
ト発生部、Ｉ1 ，Ｉ2…電流源、３１…オフセット反転
器。
ト発生部、Ｉ1 ，Ｉ2…電流源、３１…オフセット反転
器。
Claims (9)
- 【請求項１】 電界効果トランジスタで構成し、ソース
が互いに接続された２対の差動トランジスタ対であっ
て、 それぞれ同じ差動信号を入力し、前記２対の差動トラン
ジスタは入力に対してそれぞれ逆極性となるドレイン端
子同士を互いに接続してこれを出力端子とし、 前記２対の差動トランジスタの２対のゲート端子へ少な
くとも一方のゲート端子に直流オフセット電圧を付加し
て入力差動信号を供給し、 前記２組のゲート端子間の直流オフセット量を相対的に
変化させることにより、 前記差動信号に対する出力信号の利得を可変してなるこ
とを特徴とする可変利得増幅器。 - 【請求項２】 前記２対の差動トランジスタの２組のソ
ース接続点は、共通の定電圧点に接続することを特徴と
する請求項１記載の可変利得増幅器。 - 【請求項３】 前記２対の差動トランジスタの２組のソ
ース接続点を、互いに共通の定電流端子に接続すること
を特徴とする請求項１記載の可変利得増幅器。 - 【請求項４】 前記相対的オフセット量は、０から一方
向だけ制御することを特徴とする請求項１記載の可変利
得増幅器。 - 【請求項５】 前記２対のゲート端子へそれぞれ別々に
直流オフセット発生手段を付けて入力差動信号を供給
し、その直流オフセットは同じ電圧を逆極性で与えるよ
うに制御することを特徴とする請求項１記載の可変利得
増幅器。 - 【請求項６】 前記２対のゲート端子の、一方には直流
オフセット発生手段を介して入力差動信号を供給し、他
方には前記直流オフセット電圧の反転手段を介して入力
差動信号を供給したことを特徴とする請求項１記載の可
変利得増幅器。 - 【請求項７】 前記相対的オフセット電圧は、０から一
方向だけ制御することを特徴とする請求項６記載の可変
利得増幅器。 - 【請求項８】 前記２対のソース接続点へそれぞれ別々
にバイアス電圧制御手段を設け、２つのバイアス電圧の
平均は常に電圧一定という関係を保ちながらその差電圧
が変わるように制御することを特徴とする請求項６記載
の可変利得増幅器。 - 【請求項９】 電界効果トランジスタで構成しソースが
互いに接続された２対の差動トランジスタ対であって、 同じ差動信号を直接ゲート端子間にそれぞれ入力し、 前記２対の差動トランジスタは入力に対してそれぞれ逆
極性となるドレイン端子同士を互いに接続してこれを出
力端子とし、 前記２対の差動トランジスタの２対のソース接続点間に
直流オフセット電圧が発生するようにソース接続点をバ
イアスし、 前記直流オフセット電圧を変化させることにより入力信
号に対する出力信号の利得を変えることを特徴とする可
変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9019239A JPH10224169A (ja) | 1997-01-31 | 1997-01-31 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9019239A JPH10224169A (ja) | 1997-01-31 | 1997-01-31 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10224169A true JPH10224169A (ja) | 1998-08-21 |
Family
ID=11993852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9019239A Withdrawn JPH10224169A (ja) | 1997-01-31 | 1997-01-31 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10224169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031684B2 (en) | 2000-09-28 | 2006-04-18 | Kabushiki Kaisha Toshiba | Variable gain amplifier device |
-
1997
- 1997-01-31 JP JP9019239A patent/JPH10224169A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7031684B2 (en) | 2000-09-28 | 2006-04-18 | Kabushiki Kaisha Toshiba | Variable gain amplifier device |
| US7065334B1 (en) | 2000-09-28 | 2006-06-20 | Kabushiki Kaisha Toshiba | Variable gain amplifier device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |