JP3655290B2 - 演算増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、トランジスタを用いた演算増幅回路に関する。
【０００２】
【従来の技術】
演算増幅回路の利得は、入力段のトランスコンダクタンス（ｇｍ）に出力段の出力インピーダンス（Ｒｏ）を掛けた値で決まる。演算増幅回路の利得を上げるために従来では出力インピーダンスをカスコード段で増強したフォルデッドカスコード型演算増幅回路が用いられている。この演算増幅器路では、正負カスコード段出力のトランジスタのペア性が完全に取れているとし、トランジスタ１つ当たりの出力インピーダンスをｒｏとすると、出力段の出力インピーダンスは、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対とは異なる導電型のトランジスタを用いたカスコード段の並列接続になる。
【０００３】
さらに、入力差動対とは異なる導電型のトランジスタを用いたカスコード段の、電源ＶＤＤに接続されたトランジスタには、並列に入力差動対の出力抵抗が接続されるので、Ro={gm3・ro3・(ro1//ro10)}//(gm5・ro5・ro7)となる。
【０００４】
また、フォルデッドカスコード型よりも、さらに出力インピーダンスを増強するために、ネガティブフィードバックがかかるように、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対と異なる導電型のトランジスタを用いたカスコード段のそれぞれにブーストアンプを付加したレギュレーテッドカスコード型演算増幅回路が提案されている（IEEEJSSC,vol.25,no.1,Feb.1990）。これは、フォルデッドカスコード型と比べると出力インピーダンスが、ブーストアンプの利得倍になっており、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対と異なる導電型のトランジスタを用いたカスコード段、それぞれに付加されるアンプの利得をＡｌ、Ａ２とすると、出力インピーダンスは、Ro={A1・gm3・ro3・(ro1//ro10)}//(A2・gm5・ro5・ro7)となる。
【０００５】
【発明が解決しようとする課題】
上記従来のフォルデッドカスコード型演算増幅回路では十分な利得が得られない。また、レギュレーテッドカスコード型演算増幅回路はカスコード段にそれぞれブーストアンプが設けられるので消費電力がかかってしまう。
【０００６】
本発明の目的は消費電力を増加させることなく利得を増強させる演算増幅回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の局面によると、ゲート端子が入力端子となるトランジスタ差動対と、出力インピーダンスを増強するブーストアンプを含み、前記トランジスタ差動対とは異なる導電型のトランジスタを用いた第１のカスコード段と、ブーストアンプを含まなく、前記トランジスタ差動対と同じ導電型のトランジスタを用いた第２のカスコード段とから成り、前記第２のカスコード段の前記トランジスタのゲート面積が前記第１のカスコード段の前記トランジスタのゲート面積よりも大きいことを特徴とする演算増幅回路を提供する。
【０００８】
本発明によると、第２のカスコード段のトランジスタのゲート面積を第１のカスコード段のトランジスタのゲート面積よりも大きくすることにより消費電力を増加させることなく利得を増強させることができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に従ったフォルデッドカスコード型演算増幅回路を示している。この演算増幅回路には、第１および第２のカスコード段１１，１２並びに差動対１３が設けられる。第１のカスコード段１１は、カスコード接続された二対のＰＭＯＳトランジスタＭ１，Ｍ２およびＭ３，Ｍ４により構成されている。ＰＭＯＳトランジスタＭ１，Ｍ２のソースは電源ＶＤＤに接続され、ゲートは互いに接続されて制御電源Vcmfbに接続され、ドレインはＰＭＯＳトランジスタＭ３，Ｍ４のソースにそれぞれ接続され、かつブーストアンプＡの反転入力端子および非反転入力端子にそれぞれ接続される。ＰＭＯＳトランジスタＭ３，Ｍ４のドレインは出力端子ＯＵＴ−，ＯＵＴ＋にそれぞれ接続され、ゲートはブーストアンプＡの非反転出力端子および反転出力端子にそれぞれ接続される。
【００１１】
第２のカスコード段１２は、カスコード接続された二対のＮＭＯＳトランジスタＭ５，Ｍ６およびＭ７，Ｍ８により構成されている。ＮＭＯＳトランジスタＭ５，Ｍ６のドレインは出力端子ＯＵＴ１，ＯＵＴ２にそれぞれ接続され、ゲートは互いに接続されて制御電源Vb2に接続され、ソースはＮＭＯＳトランジスタＭ７，Ｍ８のドレインにそれぞれ接続される。ＰＭＯＳトランジスタＭ７，Ｍ８のソースは接地され、ゲートは互いに接続される。第２のカスコード段１２の二対のＮＭＯＳトランジスタＭ５、Ｍ6のゲート面積は第１のカスコード段１１の二対のＰＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００１２】
差動対１３は一対のＮＭＯＳトランジスタＭ９，Ｍ１０によって構成される。ＮＭＯＳトランジスタＭ９，Ｍ１０のソースはＮＭＯＳトランジスタＭ１１を介して接地され、ゲートは入力端子ＩＮ−，ＩＮ＋にそれぞれ接続され、ドレインはブーストアンプＡの非反転入力端子と反転入力端子にそれぞれ接続される。ＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ１１のゲートはバイアス電源ＩＢｉａｓに接続される。
【００１３】
上記回路構成の演算増幅回路においては、ブーストアンプＡが第１のカスコード段１１にだけ設けられ、第２のカスコード段１２では、ＮＭＯＳトランジスタＭ５、Ｍ6のゲート面積が第１のカスコード段１１のＰＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００１４】
電流を一定としたときｇｍは（Ｗ／Ｌ）1/2に比例し、ｒｏはゲート長Ｌに比例するので、ｇｍ・ｒｏは（Ｗ・Ｌ）1/2となり、カスコードトランジスタＭ２，Ｍ５のゲート面積の平方根に比例する。従って、上記のように第２のカスコードトランジスタのゲート面積を大きく、それ以外のトランジスタのＬを長くする調整をすることによって、出力インピーダンスを大きくすることができる。ところが、このことを第１のカスコード段に当て嵌めると、次のような３つの問題がある。
【００１５】
(1)トランジスタＭｌ，Ｍ２は、入力差動対１３にバイアス電流を流すことになるためにトランジスタＭ７，Ｍ８に比べ約２倍の電流がトランジスタＭｌ，Ｍ２に流れる。アーリー電圧をｖａ、ドレイン電流をＩｄとすると、トランジスタ１つ当たりの出力インピーダンスはｖａ／Ｉｄとなり、トランジスタ１つ当たりの出力インピーダンスは低下する。この結果、カスコード段の出力インピーダンスも低下してしまう。さらに、入力段の差動対１３の出力インピーダンスも並列に見える。入力の差動対１３は大きなｇｍを得るようにゲート幅Ｗとゲート長Ｌの比、即ちＷ／Ｌ比を大きくとるため、Ｌも短くしてある。そのため、入力段の差動対１３の出力インピーダンスは他のトランジスタのものより小さい。これも、カスコード段のインピーダンスを低下させる要因となる。
【００１６】
(2)トランジスタＭ１，Ｍ２の１つ当たりの出力インピーダンスを上げるためにゲート長Ｌを長くするとＭＯＳトランジスタのオーバードライブ電圧Ｖｏｖは、Vov=(2/K‘・L/W・Id)1/2であるため、アクティブで動作できるドレイン・ソース間電圧も限られて、ダイナミックレンジが減少する。Ｋ′は伝達コンダクタンスパラメータである。
【００１７】
(3)カスコード接続トランジスタＭ３，Ｍ４のｇｍ・ｒｏを大きくするために、ゲート面積を大きくするとゲート容量も大きくなり、それが２番目の極を低域の周波数に移すことになるので回路動作の安定性が悪くなる。
【００１８】
上記の理由から、第１のカスコード段１１には、出力インピーダンス増強のためには、ブーストアンプＡは不可欠である。これに対して、入力差動対１３と同じ導電型のトランジスタを用いた第２のカスコード段１２のカスコードトランジスタＭ５，Ｍ６はゲート面積を第１のカスコードトランジスタＭ３，Ｍ４よりも大きく、トランジスタＭ７，Ｍ８のＬも長くすることによって、第２のカスコード段の出力インピーダンスを上げることが可能となる。従って、ブーストアンプも省くことができる。
【００１９】
また、前述の通り出力インピーダンスは第１、第２のカスコード段の並列接続になるので、提案回路の出力抵抗ＲｏはRo={A1・gm3・ro3・(ro1//ro10)}//(gm5・ro5・ro7)となる。例えば、第2のカスコード段１２がブーストアンプＡを付加した第1のカスコード段１１と出力インピーダンスが同等になるまで、トランジスタM5のゲート面積をトランジスタM3に比べ大きくできる。ゆえに、トランジスタM5の面積はトランジスタM3のゲート面積に比べ{A1（ro1//ro10）/ro7}2倍程度にまで大きくすることができる。
【００２０】
（第２の実施形態）
図２は、第２の実施形態に従った演算増幅回路を示している。この第２の実施形態では、差動対１３のＭＯＳトランジスタＭ９，Ｍ１０が第１の実施形態の差動対１３のＮＭＯＳトランジスタＭ９，Ｍ１０とは導電型が異なるＰＭＯＳトランジスタにより構成される。この結果、第１，第２のカスコード段１１、１２のＭＯＳトランジスタの導電型も第１の実施形態とは逆になる。従って、第１のカスコード段１１のＮＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、第２のカスコード段１２のＰＭＯＳトランジスタＭ７，Ｍ８のソースが電源ＶＤＤに接続される。この第２の実施形態の場合も、ＰＭＯＳトランジスタＭ５、Ｍ6のゲート面積が第１のカスコード段１１のＮＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、第１のカスコード段だけにブーストアンプを用いて出力インピーダンスを補強し、第２のカスコード段のトランジスタのゲート面積を第１のカスコード段のトランジスタのゲート面積よりも大きく設定することにより、大きな消費電力の増加を伴わずに、利得を増強させることが出来る演算増幅回路が実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る演算増幅回路の回路図。
【図２】 本発明の第２の実施形態に係る演算増幅回路の回路図。
【符号の説明】
１１…第１のカスコード段、１２…第２のカスコード段、１３…差動対、Ｍ１〜Ｍ１１…ＭＯＳトランジスタ、ＶＤＤ…電源、ＯＵＴ−，ＯＵＴ＋…出力端子、ＩＢｉａｓ…バイアス端子
【発明の属する技術分野】
本発明は、トランジスタを用いた演算増幅回路に関する。
【０００２】
【従来の技術】
演算増幅回路の利得は、入力段のトランスコンダクタンス（ｇｍ）に出力段の出力インピーダンス（Ｒｏ）を掛けた値で決まる。演算増幅回路の利得を上げるために従来では出力インピーダンスをカスコード段で増強したフォルデッドカスコード型演算増幅回路が用いられている。この演算増幅器路では、正負カスコード段出力のトランジスタのペア性が完全に取れているとし、トランジスタ１つ当たりの出力インピーダンスをｒｏとすると、出力段の出力インピーダンスは、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対とは異なる導電型のトランジスタを用いたカスコード段の並列接続になる。
【０００３】
さらに、入力差動対とは異なる導電型のトランジスタを用いたカスコード段の、電源ＶＤＤに接続されたトランジスタには、並列に入力差動対の出力抵抗が接続されるので、Ro={gm3・ro3・(ro1//ro10)}//(gm5・ro5・ro7)となる。
【０００４】
また、フォルデッドカスコード型よりも、さらに出力インピーダンスを増強するために、ネガティブフィードバックがかかるように、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対と異なる導電型のトランジスタを用いたカスコード段のそれぞれにブーストアンプを付加したレギュレーテッドカスコード型演算増幅回路が提案されている（IEEEJSSC,vol.25,no.1,Feb.1990）。これは、フォルデッドカスコード型と比べると出力インピーダンスが、ブーストアンプの利得倍になっており、入力差動対と同じ導電型のトランジスタを用いたカスコード段、入力差動対と異なる導電型のトランジスタを用いたカスコード段、それぞれに付加されるアンプの利得をＡｌ、Ａ２とすると、出力インピーダンスは、Ro={A1・gm3・ro3・(ro1//ro10)}//(A2・gm5・ro5・ro7)となる。
【０００５】
【発明が解決しようとする課題】
上記従来のフォルデッドカスコード型演算増幅回路では十分な利得が得られない。また、レギュレーテッドカスコード型演算増幅回路はカスコード段にそれぞれブーストアンプが設けられるので消費電力がかかってしまう。
【０００６】
本発明の目的は消費電力を増加させることなく利得を増強させる演算増幅回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の局面によると、ゲート端子が入力端子となるトランジスタ差動対と、出力インピーダンスを増強するブーストアンプを含み、前記トランジスタ差動対とは異なる導電型のトランジスタを用いた第１のカスコード段と、ブーストアンプを含まなく、前記トランジスタ差動対と同じ導電型のトランジスタを用いた第２のカスコード段とから成り、前記第２のカスコード段の前記トランジスタのゲート面積が前記第１のカスコード段の前記トランジスタのゲート面積よりも大きいことを特徴とする演算増幅回路を提供する。
【０００８】
本発明によると、第２のカスコード段のトランジスタのゲート面積を第１のカスコード段のトランジスタのゲート面積よりも大きくすることにより消費電力を増加させることなく利得を増強させることができる。
【０００９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に従ったフォルデッドカスコード型演算増幅回路を示している。この演算増幅回路には、第１および第２のカスコード段１１，１２並びに差動対１３が設けられる。第１のカスコード段１１は、カスコード接続された二対のＰＭＯＳトランジスタＭ１，Ｍ２およびＭ３，Ｍ４により構成されている。ＰＭＯＳトランジスタＭ１，Ｍ２のソースは電源ＶＤＤに接続され、ゲートは互いに接続されて制御電源Vcmfbに接続され、ドレインはＰＭＯＳトランジスタＭ３，Ｍ４のソースにそれぞれ接続され、かつブーストアンプＡの反転入力端子および非反転入力端子にそれぞれ接続される。ＰＭＯＳトランジスタＭ３，Ｍ４のドレインは出力端子ＯＵＴ−，ＯＵＴ＋にそれぞれ接続され、ゲートはブーストアンプＡの非反転出力端子および反転出力端子にそれぞれ接続される。
【００１１】
第２のカスコード段１２は、カスコード接続された二対のＮＭＯＳトランジスタＭ５，Ｍ６およびＭ７，Ｍ８により構成されている。ＮＭＯＳトランジスタＭ５，Ｍ６のドレインは出力端子ＯＵＴ１，ＯＵＴ２にそれぞれ接続され、ゲートは互いに接続されて制御電源Vb2に接続され、ソースはＮＭＯＳトランジスタＭ７，Ｍ８のドレインにそれぞれ接続される。ＰＭＯＳトランジスタＭ７，Ｍ８のソースは接地され、ゲートは互いに接続される。第２のカスコード段１２の二対のＮＭＯＳトランジスタＭ５、Ｍ6のゲート面積は第１のカスコード段１１の二対のＰＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００１２】
差動対１３は一対のＮＭＯＳトランジスタＭ９，Ｍ１０によって構成される。ＮＭＯＳトランジスタＭ９，Ｍ１０のソースはＮＭＯＳトランジスタＭ１１を介して接地され、ゲートは入力端子ＩＮ−，ＩＮ＋にそれぞれ接続され、ドレインはブーストアンプＡの非反転入力端子と反転入力端子にそれぞれ接続される。ＮＭＯＳトランジスタＭ７，Ｍ８，Ｍ１１のゲートはバイアス電源ＩＢｉａｓに接続される。
【００１３】
上記回路構成の演算増幅回路においては、ブーストアンプＡが第１のカスコード段１１にだけ設けられ、第２のカスコード段１２では、ＮＭＯＳトランジスタＭ５、Ｍ6のゲート面積が第１のカスコード段１１のＰＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００１４】
電流を一定としたときｇｍは（Ｗ／Ｌ）1/2に比例し、ｒｏはゲート長Ｌに比例するので、ｇｍ・ｒｏは（Ｗ・Ｌ）1/2となり、カスコードトランジスタＭ２，Ｍ５のゲート面積の平方根に比例する。従って、上記のように第２のカスコードトランジスタのゲート面積を大きく、それ以外のトランジスタのＬを長くする調整をすることによって、出力インピーダンスを大きくすることができる。ところが、このことを第１のカスコード段に当て嵌めると、次のような３つの問題がある。
【００１５】
(1)トランジスタＭｌ，Ｍ２は、入力差動対１３にバイアス電流を流すことになるためにトランジスタＭ７，Ｍ８に比べ約２倍の電流がトランジスタＭｌ，Ｍ２に流れる。アーリー電圧をｖａ、ドレイン電流をＩｄとすると、トランジスタ１つ当たりの出力インピーダンスはｖａ／Ｉｄとなり、トランジスタ１つ当たりの出力インピーダンスは低下する。この結果、カスコード段の出力インピーダンスも低下してしまう。さらに、入力段の差動対１３の出力インピーダンスも並列に見える。入力の差動対１３は大きなｇｍを得るようにゲート幅Ｗとゲート長Ｌの比、即ちＷ／Ｌ比を大きくとるため、Ｌも短くしてある。そのため、入力段の差動対１３の出力インピーダンスは他のトランジスタのものより小さい。これも、カスコード段のインピーダンスを低下させる要因となる。
【００１６】
(2)トランジスタＭ１，Ｍ２の１つ当たりの出力インピーダンスを上げるためにゲート長Ｌを長くするとＭＯＳトランジスタのオーバードライブ電圧Ｖｏｖは、Vov=(2/K‘・L/W・Id)1/2であるため、アクティブで動作できるドレイン・ソース間電圧も限られて、ダイナミックレンジが減少する。Ｋ′は伝達コンダクタンスパラメータである。
【００１７】
(3)カスコード接続トランジスタＭ３，Ｍ４のｇｍ・ｒｏを大きくするために、ゲート面積を大きくするとゲート容量も大きくなり、それが２番目の極を低域の周波数に移すことになるので回路動作の安定性が悪くなる。
【００１８】
上記の理由から、第１のカスコード段１１には、出力インピーダンス増強のためには、ブーストアンプＡは不可欠である。これに対して、入力差動対１３と同じ導電型のトランジスタを用いた第２のカスコード段１２のカスコードトランジスタＭ５，Ｍ６はゲート面積を第１のカスコードトランジスタＭ３，Ｍ４よりも大きく、トランジスタＭ７，Ｍ８のＬも長くすることによって、第２のカスコード段の出力インピーダンスを上げることが可能となる。従って、ブーストアンプも省くことができる。
【００１９】
また、前述の通り出力インピーダンスは第１、第２のカスコード段の並列接続になるので、提案回路の出力抵抗ＲｏはRo={A1・gm3・ro3・(ro1//ro10)}//(gm5・ro5・ro7)となる。例えば、第2のカスコード段１２がブーストアンプＡを付加した第1のカスコード段１１と出力インピーダンスが同等になるまで、トランジスタM5のゲート面積をトランジスタM3に比べ大きくできる。ゆえに、トランジスタM5の面積はトランジスタM3のゲート面積に比べ{A1（ro1//ro10）/ro7}2倍程度にまで大きくすることができる。
【００２０】
（第２の実施形態）
図２は、第２の実施形態に従った演算増幅回路を示している。この第２の実施形態では、差動対１３のＭＯＳトランジスタＭ９，Ｍ１０が第１の実施形態の差動対１３のＮＭＯＳトランジスタＭ９，Ｍ１０とは導電型が異なるＰＭＯＳトランジスタにより構成される。この結果、第１，第２のカスコード段１１、１２のＭＯＳトランジスタの導電型も第１の実施形態とは逆になる。従って、第１のカスコード段１１のＮＭＯＳトランジスタＭ１，Ｍ２のソースが接地され、第２のカスコード段１２のＰＭＯＳトランジスタＭ７，Ｍ８のソースが電源ＶＤＤに接続される。この第２の実施形態の場合も、ＰＭＯＳトランジスタＭ５、Ｍ6のゲート面積が第１のカスコード段１１のＮＭＯＳトランジスタＭ３、Ｍ４のゲート面積よりも大きく設定されている。
【００２１】
【発明の効果】
以上説明したように、本発明によれば、第１のカスコード段だけにブーストアンプを用いて出力インピーダンスを補強し、第２のカスコード段のトランジスタのゲート面積を第１のカスコード段のトランジスタのゲート面積よりも大きく設定することにより、大きな消費電力の増加を伴わずに、利得を増強させることが出来る演算増幅回路が実現できる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る演算増幅回路の回路図。
【図２】 本発明の第２の実施形態に係る演算増幅回路の回路図。
【符号の説明】
１１…第１のカスコード段、１２…第２のカスコード段、１３…差動対、Ｍ１〜Ｍ１１…ＭＯＳトランジスタ、ＶＤＤ…電源、ＯＵＴ−，ＯＵＴ＋…出力端子、ＩＢｉａｓ…バイアス端子
Claims (3)
- ゲート端子が入力端子となるトランジスタ差動対と；出力インピーダンスを増強するブーストアンプを含み、前記トランジスタ差動対とは異なる導電型のトランジスタを用いた第１のカスコード段と；ブーストアンプを含まなく、前記トランジスタ差動対と同じ導電型のトランジスタを用いた第２のカスコード段とから成り、前記第２のカスコード段の前記トランジスタのゲート面積が前記第１のカスコード段の前記トランジスタのゲート面積よりも大きいことを特徴とする演算増幅回路。
- 前記トランジスタ差動対は一対のＮＭＯＳトランジスタにより構成され、前記第１のカスコード段はカスコード接続された二対のＰＭＯＳトランジスタにより構成され、前記第２のカスコード段はカスコード接続された二対のＮＭＯＳトランジスタにより構成されることを特徴とする請求項１記載の演算増幅回路。
- 前記トランジスタ差動対は一対のＰＭＯＳトランジスタにより構成され、前記第１のカスコード段はカスコード接続された二対のＮＭＯＳトランジスタにより構成され、前記第２のカスコード段はカスコード接続された二対のＰＭＯＳトランジスタにより構成されることを特徴とする請求項１記載の演算増幅回路。
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|---|---|---|
| JP2006279487A (ja) * | 2005-03-29 | 2006-10-12 | Mitsumi Electric Co Ltd | 増幅回路 |
| KR100804637B1 (ko) | 2006-11-02 | 2008-02-20 | 삼성전자주식회사 | 저전압 연산 증폭기 및 연산 증폭 방법 |
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2003
- 2003-03-28 JP JP2003090835A patent/JP3655290B2/ja not_active Expired - Fee Related
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