JPH07162240A - 演算増幅器のための改良された利得向上方法 - Google Patents
演算増幅器のための改良された利得向上方法Info
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- JPH07162240A JPH07162240A JP6247461A JP24746194A JPH07162240A JP H07162240 A JPH07162240 A JP H07162240A JP 6247461 A JP6247461 A JP 6247461A JP 24746194 A JP24746194 A JP 24746194A JP H07162240 A JPH07162240 A JP H07162240A
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Abstract
(57)【要約】
【目的】 低ノイス゛感度を有する高利得の演算増幅器を提
供すること 【構成】 改良された利得向上技術を用いた折り返し型
カスコート゛演算増幅器を開示する。この演算増幅器は、入力
セクションとカスコート゛電流ミラーセクションとカスコート゛電流源セクションとを備
える。第1完全差動演算増幅器がカスコート゛電流ミラーセクションに
接続されて改良された利得向上が提供され、第2完全差
動演算増幅器がカスコート゛電流源セクションに接続されて改良さ
れた利得向上が提供される。第1完全差動演算増幅器
は、その差動入力がカスコート゛電流ミラーセクションのフィート゛ハ゛ックノート
゛に接続され、差動出力がカスコート゛電流ミラーセクションの制御ノート
゛に接続される。第2完全差動演算増幅器は、その差動入
力がカスコート゛電流源セクションのフィート゛ハ゛ックノート゛に接続され、差
動出力がカスコート゛電流源セクションの制御ノート゛に接続される。
両電流源のフィート゛ハ゛ックノート゛を単一の完全差動演算増幅器
に接続することにより、対応するセクションのコモンモート゛ノイス゛除
去が向上する。
供すること 【構成】 改良された利得向上技術を用いた折り返し型
カスコート゛演算増幅器を開示する。この演算増幅器は、入力
セクションとカスコート゛電流ミラーセクションとカスコート゛電流源セクションとを備
える。第1完全差動演算増幅器がカスコート゛電流ミラーセクションに
接続されて改良された利得向上が提供され、第2完全差
動演算増幅器がカスコート゛電流源セクションに接続されて改良さ
れた利得向上が提供される。第1完全差動演算増幅器
は、その差動入力がカスコート゛電流ミラーセクションのフィート゛ハ゛ックノート
゛に接続され、差動出力がカスコート゛電流ミラーセクションの制御ノート
゛に接続される。第2完全差動演算増幅器は、その差動入
力がカスコート゛電流源セクションのフィート゛ハ゛ックノート゛に接続され、差
動出力がカスコート゛電流源セクションの制御ノート゛に接続される。
両電流源のフィート゛ハ゛ックノート゛を単一の完全差動演算増幅器
に接続することにより、対応するセクションのコモンモート゛ノイス゛除
去が向上する。
Description
【０００１】
【産業上の利用分野】本発明は一般に、アナログ集積回
路に関し、特に、演算増幅器に関する。
路に関し、特に、演算増幅器に関する。
【０００２】
【従来の技術】一般に「オペアンプ(op-amp)」として知
られている演算増幅器は、アナログ集積回路（ＩＣ）の
核心となる部品である。理想的な増幅器は、無限大の利
得と無限大の入力インピーダンスとゼロの出力インピー
ダンスとを有する、差動入力、非平衡終端(single-ende
d),または差動終端(differential-ended)の出力を備え
た増幅器である。このため、演算増幅器は、集積回路で
の多様な用途に良く適している。
られている演算増幅器は、アナログ集積回路（ＩＣ）の
核心となる部品である。理想的な増幅器は、無限大の利
得と無限大の入力インピーダンスとゼロの出力インピー
ダンスとを有する、差動入力、非平衡終端(single-ende
d),または差動終端(differential-ended)の出力を備え
た増幅器である。このため、演算増幅器は、集積回路で
の多様な用途に良く適している。
【０００３】しかし、実際の演算増幅器は、理想的な挙
動とは大幅に異なるものである。このような相違による
主な影響には、(1)精確に増幅可能な信号の周波数範囲
が制限され、(2)検出可能な信号の大きさに下限が設定
され、(3)その増幅器と共にフィードバック回路網中で
使用可能な受動素子のインピーダンスの大きさに上限が
設定される、といったものがある。このため、演算増幅
器の利得および速度は、その演算増幅器の非理想的な挙
動により妥協的なものとなる。多くのアナログＩＣで
は、演算増幅器の利得および速度が最も重要な仕様とな
る。これは、演算増幅器の利得および速度が、ＩＣ内に
実施されたアナログ回路全体の達成可能な精度および速
度を最終的に決定するものであるからである。一層理想
的なＩＣを製造するために、多くの設計技術が開発され
てきた。しかし、これら技術の多くは、速度のために利
得を妥協する（逆もまた同様）ものである。利得および
速度の双方を最適化する十分に確立された技術は、利得
向上(gain enhacement)技術として公知である。
動とは大幅に異なるものである。このような相違による
主な影響には、(1)精確に増幅可能な信号の周波数範囲
が制限され、(2)検出可能な信号の大きさに下限が設定
され、(3)その増幅器と共にフィードバック回路網中で
使用可能な受動素子のインピーダンスの大きさに上限が
設定される、といったものがある。このため、演算増幅
器の利得および速度は、その演算増幅器の非理想的な挙
動により妥協的なものとなる。多くのアナログＩＣで
は、演算増幅器の利得および速度が最も重要な仕様とな
る。これは、演算増幅器の利得および速度が、ＩＣ内に
実施されたアナログ回路全体の達成可能な精度および速
度を最終的に決定するものであるからである。一層理想
的なＩＣを製造するために、多くの設計技術が開発され
てきた。しかし、これら技術の多くは、速度のために利
得を妥協する（逆もまた同様）ものである。利得および
速度の双方を最適化する十分に確立された技術は、利得
向上(gain enhacement)技術として公知である。
【０００４】利得向上技術を用いた完全差動折り返し型
(fully-differential folded)カスコード演算増幅器を
図１に示す。図示の回路については、Klass Bultおよび
Govert J.G.M.Geelen共著の「A Fast-Settling CMOS Op
Amp for SC Circuits with90-dB DC gain」（IEEE Jou
nal of Solid State Circuits, Vol.25, No.6, Decembe
r 1990, pp.1379〜1384）に記載されている。図１の折
り返し型カスコード演算増幅器は、ＦＥＴM1〜M4を含む
差動入力セクションと、ＦＥＴM5〜M8を含むカスコード
ミラーセクションと、ＦＥＴM9〜M12を含むカスコード
電流源セクションとを備えたものである。後述するよう
に、利得を向上させるために補助増幅器A1〜A4が使用さ
れる。図１に示した回路は、出力ステージがないため、
正確には演算相互コンダクタンス増幅器（ＯＴＡ）と呼
ばれる。相互コンダクタンス増幅器は、主としてスイッ
チングコンデンサ（ＳＣ）の用途で使用される。利得向
上技術は、関連するカスコード電流トランジスタM7〜M1
0のドレーンとゲートとの間にそれぞれ接続された補助
増幅器A1〜A4による負フィードバックを利用して、カス
コード電流源の出力インピーダンスを増大させるもので
ある。利得向上技術の基本動作は、下記のようにカスコ
ード電流源のうちの一つの動作を個別に考察することに
より説明することができる。
(fully-differential folded)カスコード演算増幅器を
図１に示す。図示の回路については、Klass Bultおよび
Govert J.G.M.Geelen共著の「A Fast-Settling CMOS Op
Amp for SC Circuits with90-dB DC gain」（IEEE Jou
nal of Solid State Circuits, Vol.25, No.6, Decembe
r 1990, pp.1379〜1384）に記載されている。図１の折
り返し型カスコード演算増幅器は、ＦＥＴM1〜M4を含む
差動入力セクションと、ＦＥＴM5〜M8を含むカスコード
ミラーセクションと、ＦＥＴM9〜M12を含むカスコード
電流源セクションとを備えたものである。後述するよう
に、利得を向上させるために補助増幅器A1〜A4が使用さ
れる。図１に示した回路は、出力ステージがないため、
正確には演算相互コンダクタンス増幅器（ＯＴＡ）と呼
ばれる。相互コンダクタンス増幅器は、主としてスイッ
チングコンデンサ（ＳＣ）の用途で使用される。利得向
上技術は、関連するカスコード電流トランジスタM7〜M1
0のドレーンとゲートとの間にそれぞれ接続された補助
増幅器A1〜A4による負フィードバックを利用して、カス
コード電流源の出力インピーダンスを増大させるもので
ある。利得向上技術の基本動作は、下記のようにカスコ
ード電流源のうちの一つの動作を個別に考察することに
より説明することができる。
【０００５】図２では、カスコード電流源が、カスコー
ドトランジスタM9,M11と、図１の対応する補助増幅器A3
とにより構成されている。動作時に、出力電圧VOUTが変
化した場合には、トランジスタM9,M11が分圧器を構成す
るので、ノードAにおける電圧が変化することになる。
補助増幅器A3がない場合には、ノードAにおける電圧変
化により、それに対応する電流変化がIOUTで生じること
になる。補助増幅器は、ノードAへの負フィードバック
電圧によってカスコード電流源の出力インピーダンスを
増大させ、これにより、VOUTが変化してもノードAでの
電圧が一定に保たれ、ひいては電流IOUTが一定に保たれ
る。電圧VOUTが変化する際の電流IOUTの変化が小さいほ
ど、出力インピーダンスが高くなる。この場合、結果的
に生じる電流源の出力インピーダンスは、ほぼ、カスコ
ードトランジスタの出力インピーダンスに補助増幅器の
利得を乗算した値となる。その他のカスコード電流源の
出力インピーダンスも同様に増大し、図１の折り返し型
カスコード増幅器の全出力インピーダンスが増大するこ
とになる。
ドトランジスタM9,M11と、図１の対応する補助増幅器A3
とにより構成されている。動作時に、出力電圧VOUTが変
化した場合には、トランジスタM9,M11が分圧器を構成す
るので、ノードAにおける電圧が変化することになる。
補助増幅器A3がない場合には、ノードAにおける電圧変
化により、それに対応する電流変化がIOUTで生じること
になる。補助増幅器は、ノードAへの負フィードバック
電圧によってカスコード電流源の出力インピーダンスを
増大させ、これにより、VOUTが変化してもノードAでの
電圧が一定に保たれ、ひいては電流IOUTが一定に保たれ
る。電圧VOUTが変化する際の電流IOUTの変化が小さいほ
ど、出力インピーダンスが高くなる。この場合、結果的
に生じる電流源の出力インピーダンスは、ほぼ、カスコ
ードトランジスタの出力インピーダンスに補助増幅器の
利得を乗算した値となる。その他のカスコード電流源の
出力インピーダンスも同様に増大し、図１の折り返し型
カスコード増幅器の全出力インピーダンスが増大するこ
とになる。
【０００６】上記の利得向上技術の欠点は、演算増幅器
のノイズ感度が高くなることにある。図１の演算増幅器
の主な問題は、演算増幅器が形成されている基板にノイ
ズが導入されることである。基板のノイズは、代表的に
はアナログ／ディジタル混成回路内のディジタル回路の
高速スイッチングにより生成される。基板のノイズは、
ディジタル回路のスイッチング挙動に応じて基板上に不
均一に分散される。基板のノイズは、補助増幅器トラン
ジスタに付随する寄生静電容量を介して補助増幅器内へ
と結合される。
のノイズ感度が高くなることにある。図１の演算増幅器
の主な問題は、演算増幅器が形成されている基板にノイ
ズが導入されることである。基板のノイズは、代表的に
はアナログ／ディジタル混成回路内のディジタル回路の
高速スイッチングにより生成される。基板のノイズは、
ディジタル回路のスイッチング挙動に応じて基板上に不
均一に分散される。基板のノイズは、補助増幅器トラン
ジスタに付随する寄生静電容量を介して補助増幅器内へ
と結合される。
【０００７】図１に示す演算増幅回路は、回路のトポロ
ジーのため基板のノイズに敏感なものである。補助増幅
器は、互いに独立して形成され、関連する各カスコード
トランジスタに対して配設される。補助増幅器が基板上
で互いに物理的に分離しているので、異なる補助増幅器
には異なるレベルの基板ノイズが結合される。基板ノイ
ズのレベルが異なることにより、各補助増幅器はその関
連するカスコードトランジスタに異なるフィードバック
電圧を生成することになる。それら異なるフィードバッ
ク電圧により、演算増幅器の出力電圧VOUTに不所望の摂
動が生じることになる。
ジーのため基板のノイズに敏感なものである。補助増幅
器は、互いに独立して形成され、関連する各カスコード
トランジスタに対して配設される。補助増幅器が基板上
で互いに物理的に分離しているので、異なる補助増幅器
には異なるレベルの基板ノイズが結合される。基板ノイ
ズのレベルが異なることにより、各補助増幅器はその関
連するカスコードトランジスタに異なるフィードバック
電圧を生成することになる。それら異なるフィードバッ
ク電圧により、演算増幅器の出力電圧VOUTに不所望の摂
動が生じることになる。
【０００８】従って、低ノイズ感度を有する高利得の演
算増幅器が依然として必要とされている。
算増幅器が依然として必要とされている。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、コモンモード電圧利得を対応して増大させることの
ない改良された利得向上技術を提案することにある。
は、コモンモード電圧利得を対応して増大させることの
ない改良された利得向上技術を提案することにある。
【００１０】
【課題を解決するための手段】本発明に従い、改良され
た利得向上をもたらすＭＯＳ演算増幅回路を開示する。
この演算増幅器は、差動入力信号を受信するための差動
入力トランジスタ対と差動出力トランジスタ対とを有す
る差動入力セクションを備えている。この演算増幅器
は、第１カスコード電流源と第２カスコード電流源とを
有するカスコード電流源セクションを備えている。その
第１カスコード電流源は、前記出力トランジスタ対の第
１出力に接続され、フィードバックノードおよび制御ノ
ードを備えている。また前記第２カスコード電流源は、
前記出力トランジスタ対の第２出力に接続され、フィー
ドバックノードおよび制御ノードを備えている。前記第
１および第２カスコード電流源の双方に利得向上を提供
するように、その双方のカスコード電流源に第１完全差
動演算増幅器が接続される。この第１完全差動演算増幅
器は、前記第１カスコード電流源の前記フィードバック
ノードに接続された負入力と、前記第２カスコード電流
源の前記フィードバックノードに接続された正入力と、
前記第１カスコード電流源の前記制御ノードに接続され
た正出力と、前記第２カスコード電流源の前記制御ノー
ドに接続された負出力とを備えている。
た利得向上をもたらすＭＯＳ演算増幅回路を開示する。
この演算増幅器は、差動入力信号を受信するための差動
入力トランジスタ対と差動出力トランジスタ対とを有す
る差動入力セクションを備えている。この演算増幅器
は、第１カスコード電流源と第２カスコード電流源とを
有するカスコード電流源セクションを備えている。その
第１カスコード電流源は、前記出力トランジスタ対の第
１出力に接続され、フィードバックノードおよび制御ノ
ードを備えている。また前記第２カスコード電流源は、
前記出力トランジスタ対の第２出力に接続され、フィー
ドバックノードおよび制御ノードを備えている。前記第
１および第２カスコード電流源の双方に利得向上を提供
するように、その双方のカスコード電流源に第１完全差
動演算増幅器が接続される。この第１完全差動演算増幅
器は、前記第１カスコード電流源の前記フィードバック
ノードに接続された負入力と、前記第２カスコード電流
源の前記フィードバックノードに接続された正入力と、
前記第１カスコード電流源の前記制御ノードに接続され
た正出力と、前記第２カスコード電流源の前記制御ノー
ドに接続された負出力とを備えている。
【００１１】この演算増幅器は更に、前記第１出力に接
続された第１ミラー電流源と、前記第２出力に接続され
た第２ミラー電流源とを有するカスコード電流ミラーセ
クションを備えている。前記第１ミラー電流源は、フィ
ードバックノードおよび制御ノードを備えている。前記
第２ミラー電流源もまた、フィードバックノードおよび
制御ノードを備えている。前記カスコード電流ミラー
は、第１および第２ミラー電流源の双方に利得向上を提
供するためにそれらミラー電流源に接続された第２完全
差動演算増幅器を備えている。この第２完全差動演算増
幅器は、前記第１ミラー電流源の前記フィードバックノ
ードに接続された負入力と、前記第２ミラー電流源の前
記フィードバックノードに接続された正入力と、前記第
１ミラー電流源の前記制御ノードに接続された正出力
と、前記第２ミラー電流源の前記制御ノードに接続され
た負出力とを備えている。従って、この第２完全差動演
算増幅器により、前記第１および第２ミラー電流源に負
フィードバックが提供される。この完全差動演算増幅器
により、コモンモード電圧利得を維持すると共に差動モ
ードの高い電圧利得が得られることになる。
続された第１ミラー電流源と、前記第２出力に接続され
た第２ミラー電流源とを有するカスコード電流ミラーセ
クションを備えている。前記第１ミラー電流源は、フィ
ードバックノードおよび制御ノードを備えている。前記
第２ミラー電流源もまた、フィードバックノードおよび
制御ノードを備えている。前記カスコード電流ミラー
は、第１および第２ミラー電流源の双方に利得向上を提
供するためにそれらミラー電流源に接続された第２完全
差動演算増幅器を備えている。この第２完全差動演算増
幅器は、前記第１ミラー電流源の前記フィードバックノ
ードに接続された負入力と、前記第２ミラー電流源の前
記フィードバックノードに接続された正入力と、前記第
１ミラー電流源の前記制御ノードに接続された正出力
と、前記第２ミラー電流源の前記制御ノードに接続され
た負出力とを備えている。従って、この第２完全差動演
算増幅器により、前記第１および第２ミラー電流源に負
フィードバックが提供される。この完全差動演算増幅器
により、コモンモード電圧利得を維持すると共に差動モ
ードの高い電圧利得が得られることになる。
【００１２】本発明の利点は、その改良された利得向上
技術が、一層小さな回路面積しか必要としない、という
点である。
技術が、一層小さな回路面積しか必要としない、という
点である。
【００１３】本発明の上述その他の目的、特徴、および
利点は、図面を参照して進める以下の本発明の好適実施
例に関する詳細な説明によって一層明らかとなろう。
利点は、図面を参照して進める以下の本発明の好適実施
例に関する詳細な説明によって一層明らかとなろう。
【００１４】
【実施例】図３は、差動入力および差動出力を有するＣ
ＭＯＳ増幅回路10を示すブロック図である。その差動入
力は、正入力端子22および負入力端子24を含む差動入力
対を備えている。それら入力端子22,24には入力電圧信
号VINが印加される。その入力電圧VINは、入力端子22,2
4にそれぞれ印加される２つの非平衡終端入力電圧VINN,
VINPを含むものである。図３の増幅器は更に、差動入力
セクション11および折り返し型カスコード利得ステージ
16を備えている。随意選択的に、用途によって必要であ
る場合には、非平衡終端出力ステージへの（図示せず）
差動電圧を差動出力に接続することもできる。
ＭＯＳ増幅回路10を示すブロック図である。その差動入
力は、正入力端子22および負入力端子24を含む差動入力
対を備えている。それら入力端子22,24には入力電圧信
号VINが印加される。その入力電圧VINは、入力端子22,2
4にそれぞれ印加される２つの非平衡終端入力電圧VINN,
VINPを含むものである。図３の増幅器は更に、差動入力
セクション11および折り返し型カスコード利得ステージ
16を備えている。随意選択的に、用途によって必要であ
る場合には、非平衡終端出力ステージへの（図示せず）
差動電圧を差動出力に接続することもできる。
【００１５】差動入力セクション11は、Ｐチャネル入力
セクション14を備えている。このＰチャネル入力セクシ
ョン14は、前記増幅回路10の差動入力端子22,24に接続
された差動入力トランジスタ対を有している。このＰチ
ャネル入力セクション14は、信号電流I3,I4をカスコー
ド電流源18へ供給するための差動出力トランジスタ対を
備えている。また差動入力セクション11は、随意選択的
に、図３に示すように、一層大きな入力電圧範囲に備え
てＮチャネル入力セクション12を含むこともできる。こ
のＮチャネル入力セクション12は、増幅回路10の差動入
力端子22,24に接続された差動入力対も有している。こ
のＮチャネル入力セクション12は、カスコード電流ミラ
ー20からの信号電流I1,I2を得るための差動出力対を備
えている。このＮチャネル入力セクション12は、アナロ
グ設計分野で公知のように、Ｐチャネル入力セクション
14のＮチャネル版である。代替的には、Ｎチャネル入力
セクションを使用し、Ｐチャネル入力セクションを除去
することができる。しかし、Ｎチャネル入力セクション
12とＰチャネル入力セクション14との双方を使用するこ
とにより、入力信号VINを電源の全電圧範囲にまで拡張
させることが可能となる。入力セクションの一方を除去
しても、入力電圧範囲がトランジスタのしきい電圧VTだ
け縮小されるだけである。
セクション14を備えている。このＰチャネル入力セクシ
ョン14は、前記増幅回路10の差動入力端子22,24に接続
された差動入力トランジスタ対を有している。このＰチ
ャネル入力セクション14は、信号電流I3,I4をカスコー
ド電流源18へ供給するための差動出力トランジスタ対を
備えている。また差動入力セクション11は、随意選択的
に、図３に示すように、一層大きな入力電圧範囲に備え
てＮチャネル入力セクション12を含むこともできる。こ
のＮチャネル入力セクション12は、増幅回路10の差動入
力端子22,24に接続された差動入力対も有している。こ
のＮチャネル入力セクション12は、カスコード電流ミラ
ー20からの信号電流I1,I2を得るための差動出力対を備
えている。このＮチャネル入力セクション12は、アナロ
グ設計分野で公知のように、Ｐチャネル入力セクション
14のＮチャネル版である。代替的には、Ｎチャネル入力
セクションを使用し、Ｐチャネル入力セクションを除去
することができる。しかし、Ｎチャネル入力セクション
12とＰチャネル入力セクション14との双方を使用するこ
とにより、入力信号VINを電源の全電圧範囲にまで拡張
させることが可能となる。入力セクションの一方を除去
しても、入力電圧範囲がトランジスタのしきい電圧VTだ
け縮小されるだけである。
【００１６】折り返し型カスコード利得ステージ16は、
カスコード電流源18およびカスコード電流ミラー20を備
えている。カスコード電流ミラー20は、電流I5を供給す
るためにカスコード電流源18の対応する入力に接続され
た第１出力(OUTN)を有している。カスコード電流ミラー
20は更に、電流I6を供給するためにカスコード電流源18
の対応する入力に接続された第２出力(OUTP)を備えてい
る。
カスコード電流源18およびカスコード電流ミラー20を備
えている。カスコード電流ミラー20は、電流I5を供給す
るためにカスコード電流源18の対応する入力に接続され
た第１出力(OUTN)を有している。カスコード電流ミラー
20は更に、電流I6を供給するためにカスコード電流源18
の対応する入力に接続された第２出力(OUTP)を備えてい
る。
【００１７】演算増幅器10は、カスコード電流ミラーの
出力OUTN,OUTPにそれぞれ接続された出力端子26,28を備
えている。この出力端子26,28は差動出力を形成するも
のである。その出力端子26,28上には差動出力電圧VOUT
が生成される。この差動出力VOUTは、カスコード電流ミ
ラーの出力OUTN上に生成された出力信号VOUTNと、カス
コード電流ミラーの出力OUTP上に生成された出力信号VO
UTPとを備えたものである。以下に説明する本発明の原
理により、コモンモード電圧利得を保持すると共に端子
26,28における増幅器10の差動電圧利得を増大させ、こ
れにより、増幅器10のコモンモード除去比を高めること
ができる。
出力OUTN,OUTPにそれぞれ接続された出力端子26,28を備
えている。この出力端子26,28は差動出力を形成するも
のである。その出力端子26,28上には差動出力電圧VOUT
が生成される。この差動出力VOUTは、カスコード電流ミ
ラーの出力OUTN上に生成された出力信号VOUTNと、カス
コード電流ミラーの出力OUTP上に生成された出力信号VO
UTPとを備えたものである。以下に説明する本発明の原
理により、コモンモード電圧利得を保持すると共に端子
26,28における増幅器10の差動電圧利得を増大させ、こ
れにより、増幅器10のコモンモード除去比を高めること
ができる。
【００１８】ここで図４を参照する。同図は、演算増幅
器10の実施例のＣＭＯＳ ＦＥＴレベルでの概略図を示
すものである。図示の実施例は、例示した図１の従来の
増幅器の設計に対応するものである。しかし、以下に詳
述するように、それら２つの設計の回路トポロジーは顕
著に異なっていることが理解されよう。図示した実施例
は、Ｐチャネル入力セクション14を備えているが、簡略
化のため、Ｎチャネル入力セクション12は省略してあ
る。しかし、上述のように、以下に説明する本発明は、
当業者には明らかであるように、Ｎチャネル入力セクシ
ョンを備えた増幅器、または、図３に示したＰチャネル
およびＮチャネル入力セクションを両方とも備えた増幅
器にも同様に適用可能なものである。
器10の実施例のＣＭＯＳ ＦＥＴレベルでの概略図を示
すものである。図示の実施例は、例示した図１の従来の
増幅器の設計に対応するものである。しかし、以下に詳
述するように、それら２つの設計の回路トポロジーは顕
著に異なっていることが理解されよう。図示した実施例
は、Ｐチャネル入力セクション14を備えているが、簡略
化のため、Ｎチャネル入力セクション12は省略してあ
る。しかし、上述のように、以下に説明する本発明は、
当業者には明らかであるように、Ｎチャネル入力セクシ
ョンを備えた増幅器、または、図３に示したＰチャネル
およびＮチャネル入力セクションを両方とも備えた増幅
器にも同様に適用可能なものである。
【００１９】Ｐチャネル入力セクション14は、差動増幅
器を形成する４つの電界効果トランジスタ（ＦＥＴ）を
備えており、ＰチャネルＦＥＴM1,M2,M3,M4が含まれ
る。ＦＥＴM1,M2は、入力ＦＥＴM3,M4用のバイアス電流
源を形成する。代替的に、ＦＥＴM1,M2の代わりに、単
一のＮチャネルＦＥＴまたはそれと等価な任意の電流源
を使用することができる。入力電圧VINPを受容するため
に、負差動入力端子24がＦＥＴM3のゲートに接続され
る。また、入力電圧VINNを受容するために、正差動入力
端子22がＦＥＴM4のゲートに接続される。M3,M4のソー
スが互いに接続されて、電流源に接続された共通ソース
ノードが形成される。
器を形成する４つの電界効果トランジスタ（ＦＥＴ）を
備えており、ＰチャネルＦＥＴM1,M2,M3,M4が含まれ
る。ＦＥＴM1,M2は、入力ＦＥＴM3,M4用のバイアス電流
源を形成する。代替的に、ＦＥＴM1,M2の代わりに、単
一のＮチャネルＦＥＴまたはそれと等価な任意の電流源
を使用することができる。入力電圧VINPを受容するため
に、負差動入力端子24がＦＥＴM3のゲートに接続され
る。また、入力電圧VINNを受容するために、正差動入力
端子22がＦＥＴM4のゲートに接続される。M3,M4のソー
スが互いに接続されて、電流源に接続された共通ソース
ノードが形成される。
【００２０】バイアス電流源は、互いに直列接続された
ＰチャネルＦＥＴM1,M2を備えている。M1のソースは、
正電源電圧VDDを受容する端子30に接続される。好適実
施例では、VDDは約５ボルトである。M1のゲートは、第
１バイアス電圧VB8を受容するための端子32に接続され
ている。その第１バイアス電圧は、当業界で周知のよう
に、ＦＥＴM1を飽和領域で動作させる電圧レベルにあ
る。ＦＥＴM1のドレーンは、ＰチャネルＦＥＴM2のソー
スに接続される。またＦＥＴM2のドレーンは、Ｐチャネ
ルＦＥＴM3,M4にバイアス電流を供給するために、それ
らＦＥＴM3,M4のソースに接続される。ＦＥＴM3のゲー
トは、第２バイアス電圧VB9に接続される。この第２バ
イアス電圧VB9は、I1およびI2の合計とほぼ等しい定電
流を伝えるようにＦＥＴM3をバイアスし、従って、差動
入力ＦＥＴM3,M4用の電流源として機能する。
ＰチャネルＦＥＴM1,M2を備えている。M1のソースは、
正電源電圧VDDを受容する端子30に接続される。好適実
施例では、VDDは約５ボルトである。M1のゲートは、第
１バイアス電圧VB8を受容するための端子32に接続され
ている。その第１バイアス電圧は、当業界で周知のよう
に、ＦＥＴM1を飽和領域で動作させる電圧レベルにあ
る。ＦＥＴM1のドレーンは、ＰチャネルＦＥＴM2のソー
スに接続される。またＦＥＴM2のドレーンは、Ｐチャネ
ルＦＥＴM3,M4にバイアス電流を供給するために、それ
らＦＥＴM3,M4のソースに接続される。ＦＥＴM3のゲー
トは、第２バイアス電圧VB9に接続される。この第２バ
イアス電圧VB9は、I1およびI2の合計とほぼ等しい定電
流を伝えるようにＦＥＴM3をバイアスし、従って、差動
入力ＦＥＴM3,M4用の電流源として機能する。
【００２１】Ｐチャネル入力セクション14は、バイアス
ＦＥＴM1,M2およびＰチャネル入力ＦＥＴM3,M4を飽和状
態に保つために、入力電圧信号が、３つのドレーン─ソ
ース飽和電圧即ち３×VDSATにしきい電圧降下VTを加算
しただけ電源電圧VDDを下回った際に動作可能となる。
またＰチャネル入力セクション14は、入力電圧信号VIN
が、２つのVDSATに１つのVGSを加えただけVDDを下回っ
た状態を維持している限り、即ち、VDD−(２×VDSAT＋V
GS）の状態を維持している限り、動作可能状態を維持
し、VSSに達することができる。カスコード電流源ＦＥ
ＴM1,M2にわたる電圧降下は、２つのVDSATの電圧降下に
よるものである。また、入力ＦＥＴM3,M4にわたる電圧
降下は、VGSの電圧降下によるものである。
ＦＥＴM1,M2およびＰチャネル入力ＦＥＴM3,M4を飽和状
態に保つために、入力電圧信号が、３つのドレーン─ソ
ース飽和電圧即ち３×VDSATにしきい電圧降下VTを加算
しただけ電源電圧VDDを下回った際に動作可能となる。
またＰチャネル入力セクション14は、入力電圧信号VIN
が、２つのVDSATに１つのVGSを加えただけVDDを下回っ
た状態を維持している限り、即ち、VDD−(２×VDSAT＋V
GS）の状態を維持している限り、動作可能状態を維持
し、VSSに達することができる。カスコード電流源ＦＥ
ＴM1,M2にわたる電圧降下は、２つのVDSATの電圧降下に
よるものである。また、入力ＦＥＴM3,M4にわたる電圧
降下は、VGSの電圧降下によるものである。
【００２２】演算増幅器10は更に、折り返し型カスコー
ド利得ステージ16を備えている。この折り返し型カスコ
ード利得ステージは、２つのサブセクション、即ち、Ｐ
チャネルＦＥＴM5,M6,M7,M8を含むカスコード電流ミラ
ー20と、ＮチャネルＦＥＴM9,M10,M11,M12を含むカスコ
ード電流源18とを備えている。
ド利得ステージ16を備えている。この折り返し型カスコ
ード利得ステージは、２つのサブセクション、即ち、Ｐ
チャネルＦＥＴM5,M6,M7,M8を含むカスコード電流ミラ
ー20と、ＮチャネルＦＥＴM9,M10,M11,M12を含むカスコ
ード電流源18とを備えている。
【００２３】カスコード電流ミラー20は、２つの電流
源、即ち、出力端子26に接続されたＮチャネルＦＥＴM
5,M8を含む第１ミラー電流源と、出力端子28に接続され
たＮチャネルＦＥＴM6,M7を含む第２ミラー電流源とを
備えている。これら第１および第２ミラー電流源は双方
とも、入力セクションのバイアス電流源のミラーとして
構成されている。ＦＥＴM5のソースは、電源電圧VDDを
受容するための端子30に接続され、またＦＥＴM5のゲー
トは、第１バイアス電圧VB8を受容するための端子32に
接続されている。従って、ＦＥＴM5は、ＦＥＴM1が有し
ているのと同じゲート−ソース電圧を有している。それ
故、ＦＥＴM1,M5が同じＷ／Ｌ比を有するものと仮定す
れば、ＦＥＴM5は、ＦＥＴM1とほぼ同じ電流を供給する
ことになる。ＦＥＴM8は、ミラーＦＥＴM5と直列に接続
される。そのＦＥＴM8のソースは、ＦＥＴM5のドレーン
に接続され、これによりフィードバックノード36が形成
される。また、ＦＥＴM8のドレーンは、カスコード電流
源18に電流を供給するために出力端子26に接続される。
更に、ＦＥＴM8のゲートは制御ノード38に接続される。
前記のフィードバックノード36および制御ノード38は、
後述するように完全差動増幅器A5に接続される。
源、即ち、出力端子26に接続されたＮチャネルＦＥＴM
5,M8を含む第１ミラー電流源と、出力端子28に接続され
たＮチャネルＦＥＴM6,M7を含む第２ミラー電流源とを
備えている。これら第１および第２ミラー電流源は双方
とも、入力セクションのバイアス電流源のミラーとして
構成されている。ＦＥＴM5のソースは、電源電圧VDDを
受容するための端子30に接続され、またＦＥＴM5のゲー
トは、第１バイアス電圧VB8を受容するための端子32に
接続されている。従って、ＦＥＴM5は、ＦＥＴM1が有し
ているのと同じゲート−ソース電圧を有している。それ
故、ＦＥＴM1,M5が同じＷ／Ｌ比を有するものと仮定す
れば、ＦＥＴM5は、ＦＥＴM1とほぼ同じ電流を供給する
ことになる。ＦＥＴM8は、ミラーＦＥＴM5と直列に接続
される。そのＦＥＴM8のソースは、ＦＥＴM5のドレーン
に接続され、これによりフィードバックノード36が形成
される。また、ＦＥＴM8のドレーンは、カスコード電流
源18に電流を供給するために出力端子26に接続される。
更に、ＦＥＴM8のゲートは制御ノード38に接続される。
前記のフィードバックノード36および制御ノード38は、
後述するように完全差動増幅器A5に接続される。
【００２４】カスコード電流ミラー20は更に、Ｐチャネ
ルＦＥＴM6,M7を含む第２ミラー電流源を備えている。
そのＰチャネルＦＥＴM6は、ＦＥＴM1のミラーとして構
成される。ＦＥＴM6のソースは、電源電圧VDDを受容す
るための端子30に接続され、そのＦＥＴM6のゲートは、
第１バイアス電圧VB8を受容するための端子32に接続さ
れる。従って、ＦＥＴM1,M6が同じＷ／Ｌ比を有するも
のと仮定すれば、ＦＥＴM5もまたＦＥＴM1とほぼ同じ電
流を供給することになる。ＦＥＴM7は、ミラーＦＥＴM6
と直列に接続される。このＦＥＴM7のソースはＦＥＴM6
のドレーンに接続され、これによりフィードバックノー
ド40が形成される。また、M7のドレーンは、カスコード
電流源18に電流を供給するために出力端子28に接続され
る。更に、ＦＥＴM7のゲートは、制御ノード42に接続さ
れる。フィードバックノード40および制御ノード42は、
後述するように完全差動増幅器A5に接続される。
ルＦＥＴM6,M7を含む第２ミラー電流源を備えている。
そのＰチャネルＦＥＴM6は、ＦＥＴM1のミラーとして構
成される。ＦＥＴM6のソースは、電源電圧VDDを受容す
るための端子30に接続され、そのＦＥＴM6のゲートは、
第１バイアス電圧VB8を受容するための端子32に接続さ
れる。従って、ＦＥＴM1,M6が同じＷ／Ｌ比を有するも
のと仮定すれば、ＦＥＴM5もまたＦＥＴM1とほぼ同じ電
流を供給することになる。ＦＥＴM7は、ミラーＦＥＴM6
と直列に接続される。このＦＥＴM7のソースはＦＥＴM6
のドレーンに接続され、これによりフィードバックノー
ド40が形成される。また、M7のドレーンは、カスコード
電流源18に電流を供給するために出力端子28に接続され
る。更に、ＦＥＴM7のゲートは、制御ノード42に接続さ
れる。フィードバックノード40および制御ノード42は、
後述するように完全差動増幅器A5に接続される。
【００２５】演算増幅器A5は、従来の完全差動演算増幅
器である。この演算増幅器A5は、この増幅器が一対の差
動入力と一対の差動出力との双方を有しているという点
で、完全差動方式のものである。その差動入力対は、図
４の増幅器の記号に付した負(-)および正(+)の符号でそ
れぞれ示すように、負入力と正入力とからなるものであ
る。差動出力対は、負(-)出力と正(+)出力とからなって
いる。
器である。この演算増幅器A5は、この増幅器が一対の差
動入力と一対の差動出力との双方を有しているという点
で、完全差動方式のものである。その差動入力対は、図
４の増幅器の記号に付した負(-)および正(+)の符号でそ
れぞれ示すように、負入力と正入力とからなるものであ
る。差動出力対は、負(-)出力と正(+)出力とからなって
いる。
【００２６】完全差動演算増幅器は、増幅器の出力対の
間に接続されたコモンモードフィードバックセクション
を有する差動演算増幅器である。コモンモードフィード
バックセクションを有する結果として、完全差動演算増
幅器は、非平衡終端型演算増幅器よりも高いコモンモー
ド除去比を有することになる。本発明で必要とされるよ
うな完全差動演算増幅器の代表的な一例を図５に示し、
以下で説明することとする。しかし、本発明は、そこに
示す完全差動増幅器の設計に限定されるものではない。
それに匹敵するコモンモード利得を有する完全差動増幅
器の設計であればどのような設計でも等価なものとな
る。
間に接続されたコモンモードフィードバックセクション
を有する差動演算増幅器である。コモンモードフィード
バックセクションを有する結果として、完全差動演算増
幅器は、非平衡終端型演算増幅器よりも高いコモンモー
ド除去比を有することになる。本発明で必要とされるよ
うな完全差動演算増幅器の代表的な一例を図５に示し、
以下で説明することとする。しかし、本発明は、そこに
示す完全差動増幅器の設計に限定されるものではない。
それに匹敵するコモンモード利得を有する完全差動増幅
器の設計であればどのような設計でも等価なものとな
る。
【００２７】演算増幅器A5の負入力は、第１ミラー電流
源のフィードバックノード36に接続される。演算増幅器
A5の正入力は、第２ミラー電流源のフィードバックノー
ド40に接続される。演算増幅器A5の正出力は、第１ミラ
ー電流源の制御ノード38に接続され、負入力は、第２ミ
ラー電流源の制御ノード42に接続される。従って、完全
差動増幅器A5は、制御ノード38,42への負フィードバッ
クを生成する。
源のフィードバックノード36に接続される。演算増幅器
A5の正入力は、第２ミラー電流源のフィードバックノー
ド40に接続される。演算増幅器A5の正出力は、第１ミラ
ー電流源の制御ノード38に接続され、負入力は、第２ミ
ラー電流源の制御ノード42に接続される。従って、完全
差動増幅器A5は、制御ノード38,42への負フィードバッ
クを生成する。
【００２８】完全差動増幅器A5は、フィードバックノー
ド36における第１フィードバック電圧並びにフィードバ
ックノード40における第２フィードバック電圧を監視す
ることにより動作する。完全差動増幅器A5は、第１およ
び第２フィードバック電圧の差を検出し、その検出され
た差を増幅する。その増幅された検出差は、第１および
第２制御電圧として制御ノード38,42にそれぞれ印加さ
れる。その第１および第２制御電圧は等振幅で逆極性の
ものである。従って、第１フィードバック電圧と第２フ
ィードバック電圧との差により、等振幅で逆極性の同時
制御電圧が制御ノードで生成され、これにより、個々の
電流源を通る同量で逆極性の電流が変調される。しか
し、コモンモード除去により、フィードバックノード3
6,40の双方に現れるコモンモード電圧（例えば電源電圧
の摂動に起因して生じるもの）が完全差動増幅器A5によ
り増幅されることはない。
ド36における第１フィードバック電圧並びにフィードバ
ックノード40における第２フィードバック電圧を監視す
ることにより動作する。完全差動増幅器A5は、第１およ
び第２フィードバック電圧の差を検出し、その検出され
た差を増幅する。その増幅された検出差は、第１および
第２制御電圧として制御ノード38,42にそれぞれ印加さ
れる。その第１および第２制御電圧は等振幅で逆極性の
ものである。従って、第１フィードバック電圧と第２フ
ィードバック電圧との差により、等振幅で逆極性の同時
制御電圧が制御ノードで生成され、これにより、個々の
電流源を通る同量で逆極性の電流が変調される。しか
し、コモンモード除去により、フィードバックノード3
6,40の双方に現れるコモンモード電圧（例えば電源電圧
の摂動に起因して生じるもの）が完全差動増幅器A5によ
り増幅されることはない。
【００２９】完全差動演算増幅器A5は、従来技術の利得
向上技術で使用される非平衡終端増幅器よりもノイズに
対する感度が低いものである。これは、その完全差動演
算増幅器が、集積回路（ＩＣ）の基板上の限られた物理
的な領域内に形成されるからである。従って、基板を介
して演算増幅器A5内に結合されるノイズは、一般にコモ
ンモード電圧として受容される。これに対し、図１の電
流ミラーで使用される２つの非平衡終端増幅器A1,A2
は、典型的には、シリコン基板上の異なる位置に形成さ
れる。従って、基板を介して増幅器A1に結合されるノイ
ズの量は、増幅器A2に結合されるノイズの量とは異な
り、これにより、利得向上に悪影響を与える差動ノイズ
成分が生成される。
向上技術で使用される非平衡終端増幅器よりもノイズに
対する感度が低いものである。これは、その完全差動演
算増幅器が、集積回路（ＩＣ）の基板上の限られた物理
的な領域内に形成されるからである。従って、基板を介
して演算増幅器A5内に結合されるノイズは、一般にコモ
ンモード電圧として受容される。これに対し、図１の電
流ミラーで使用される２つの非平衡終端増幅器A1,A2
は、典型的には、シリコン基板上の異なる位置に形成さ
れる。従って、基板を介して増幅器A1に結合されるノイ
ズの量は、増幅器A2に結合されるノイズの量とは異な
り、これにより、利得向上に悪影響を与える差動ノイズ
成分が生成される。
【００３０】折り返しカスコード利得ステージはまた、
カスコード電流源18を備えている。カスコード電流源18
は、２つの電流源、即ち、出力端子26に接続されたＮチ
ャネルＦＥＴM10,M11を含む第１カスコード電流源と、
出力端子28に接続されたＮチャネルＦＥＴM9,M12を含む
第２カスコード電流源とを備えている。ＦＥＴM11のソ
ースは、電源電圧VSSを受容するための端子44に接続さ
れ、そのＦＥＴM11のゲートは、第３バイアス電圧VB10
を受容するための端子46に接続される。ＦＥＴM11は、
第１ミラー電流源により供給される電流とほぼ等しい定
電流を供給するために飽和状態へとバイアスされる。Ｆ
ＥＴM10はＦＥＴM11と直列に接続される。ＦＥＴM10の
ソースはＦＥＴM11のドレーンに接続され、これにより
フィードバックノード48が形成される。ＦＥＴM10のド
レーンは、第１ミラー電流源により供給される電圧を受
容するために出力端子26に接続される。ＦＥＴM10のゲ
ートは制御ノード50に接続される。フィードバックノー
ド48および制御ノード50は、後に説明するように第２完
全差動増幅器A6に接続される。
カスコード電流源18を備えている。カスコード電流源18
は、２つの電流源、即ち、出力端子26に接続されたＮチ
ャネルＦＥＴM10,M11を含む第１カスコード電流源と、
出力端子28に接続されたＮチャネルＦＥＴM9,M12を含む
第２カスコード電流源とを備えている。ＦＥＴM11のソ
ースは、電源電圧VSSを受容するための端子44に接続さ
れ、そのＦＥＴM11のゲートは、第３バイアス電圧VB10
を受容するための端子46に接続される。ＦＥＴM11は、
第１ミラー電流源により供給される電流とほぼ等しい定
電流を供給するために飽和状態へとバイアスされる。Ｆ
ＥＴM10はＦＥＴM11と直列に接続される。ＦＥＴM10の
ソースはＦＥＴM11のドレーンに接続され、これにより
フィードバックノード48が形成される。ＦＥＴM10のド
レーンは、第１ミラー電流源により供給される電圧を受
容するために出力端子26に接続される。ＦＥＴM10のゲ
ートは制御ノード50に接続される。フィードバックノー
ド48および制御ノード50は、後に説明するように第２完
全差動増幅器A6に接続される。
【００３１】ＦＥＴM11のドレーンは、入力セクション1
4の入力ＦＥＴM4のドレーンに接続される。入力ＦＥＴM
4により供給される電流は、ＦＥＴM10により供給される
電流と結合される。定電流を供給するためにＦＥＴM11
がバイアスされるので、ＦＥＴM4により供給される電流
が変化した場合には、それに対応する逆の変化が、ＦＥ
ＴM10により供給される電流に生じることになる。この
ＦＥＴM10により供給される電流の対応する逆の変化に
より、それに対応する変化が出力電圧VOUTNに生じるこ
とになる。
4の入力ＦＥＴM4のドレーンに接続される。入力ＦＥＴM
4により供給される電流は、ＦＥＴM10により供給される
電流と結合される。定電流を供給するためにＦＥＴM11
がバイアスされるので、ＦＥＴM4により供給される電流
が変化した場合には、それに対応する逆の変化が、ＦＥ
ＴM10により供給される電流に生じることになる。この
ＦＥＴM10により供給される電流の対応する逆の変化に
より、それに対応する変化が出力電圧VOUTNに生じるこ
とになる。
【００３２】カスコード電流源18は更に、ＮチャネルＦ
ＥＴM9,M12を含む第２カスコード電流源を備えている。
ＦＥＴM12のソースは、電源電圧VSSを受容するための端
子44に接続され、ＦＥＴM12のゲートは、第３バイアス
電圧VB10を受容するための端子46に接続される。ＦＥＴ
M9はＦＥＴM12と直列に接続される。ＦＥＴM9のソース
はＦＥＴM12のドレーンに接続され、これによりフィー
ドバックノード52が形成される。ＦＥＴM9のドレーン
は、第２ミラー電流源からの電流を受容するために出力
端子28に接続される。M9のゲートは制御ノード54に接続
されている。フィードバックノード40および制御ノード
42は、後述するように第２完全差動増幅器A6に接続され
る。
ＥＴM9,M12を含む第２カスコード電流源を備えている。
ＦＥＴM12のソースは、電源電圧VSSを受容するための端
子44に接続され、ＦＥＴM12のゲートは、第３バイアス
電圧VB10を受容するための端子46に接続される。ＦＥＴ
M9はＦＥＴM12と直列に接続される。ＦＥＴM9のソース
はＦＥＴM12のドレーンに接続され、これによりフィー
ドバックノード52が形成される。ＦＥＴM9のドレーン
は、第２ミラー電流源からの電流を受容するために出力
端子28に接続される。M9のゲートは制御ノード54に接続
されている。フィードバックノード40および制御ノード
42は、後述するように第２完全差動増幅器A6に接続され
る。
【００３３】ＦＥＴM12のドレーンは、入力セクション1
4の入力ＦＥＴM3のドレーンに接続される。入力ＦＥＴM
3により供給される電流は、ＦＥＴM9により供給される
電流と結合される。ＦＥＴM3,M12は、ＦＥＴM4,M11と同
様の態様で動作する。即ち、ＦＥＴM4により供給される
電流の何らかの変化により、それに対応する逆の変化が
ＦＥＴM12により供給される電流に生じることになる。
代替的には、ＦＥＴM3のドレーンをＦＥＴM11のドレー
ンに接続し、ＦＥＴM4のドレーンをＦＥＴM12のドレー
ンに接続することが可能であり、これにより、出力電圧
信号VOUTの極性が変化する。
4の入力ＦＥＴM3のドレーンに接続される。入力ＦＥＴM
3により供給される電流は、ＦＥＴM9により供給される
電流と結合される。ＦＥＴM3,M12は、ＦＥＴM4,M11と同
様の態様で動作する。即ち、ＦＥＴM4により供給される
電流の何らかの変化により、それに対応する逆の変化が
ＦＥＴM12により供給される電流に生じることになる。
代替的には、ＦＥＴM3のドレーンをＦＥＴM11のドレー
ンに接続し、ＦＥＴM4のドレーンをＦＥＴM12のドレー
ンに接続することが可能であり、これにより、出力電圧
信号VOUTの極性が変化する。
【００３４】カスコード電流源18は更に、第２完全差動
演算増幅器A6を備えている。この第２完全差動演算増幅
器は、好適実施例では完全差動演算増幅器A5と同一のも
のとなっている。この第２完全差動演算増幅器A6は、負
(-)および正(+)で示すように負入力および正入力からな
る差動入力対と、負(-)出力および正(+)出力とを備えて
いる。差動増幅器A6の負入力は、第１カスコード電流源
のフィードバックノード48に接続される。演算増幅器A6
の正入力は、第２ミラー電流源のフィードバックノード
52に接続される。演算増幅器A5の正出力は、第１ミラー
電流源の制御ノード50に接続され、負出力は、第２ミラ
ー電流源の制御ノード54に接続される。
演算増幅器A6を備えている。この第２完全差動演算増幅
器は、好適実施例では完全差動演算増幅器A5と同一のも
のとなっている。この第２完全差動演算増幅器A6は、負
(-)および正(+)で示すように負入力および正入力からな
る差動入力対と、負(-)出力および正(+)出力とを備えて
いる。差動増幅器A6の負入力は、第１カスコード電流源
のフィードバックノード48に接続される。演算増幅器A6
の正入力は、第２ミラー電流源のフィードバックノード
52に接続される。演算増幅器A5の正出力は、第１ミラー
電流源の制御ノード50に接続され、負出力は、第２ミラ
ー電流源の制御ノード54に接続される。
【００３５】第２完全差動増幅器A6は、カスコード電流
源18の利得向上を実施する。第２完全差動増幅器A6は、
後述するように第１完全差動増幅器A5と同一態様で動作
する。第２完全差動増幅器A6はまた、非平衡終端演算増
幅器を用いた従来の利得向上技術に比べて高レベルのノ
イズ免疫性を提供するものとなる。好適実施例では、第
１および第２完全差動増幅器A5,A6は、図４に示すよう
にその双方とも同時に使用される。双方の完全差動増幅
器A5,A6を使用することにより、回路の出力インピーダ
ンスが最大になる。好適な設計ではないが、演算回路
は、単一の完全差動増幅器のみを使用して別の完全差動
増幅器を使用しなくても動作する。
源18の利得向上を実施する。第２完全差動増幅器A6は、
後述するように第１完全差動増幅器A5と同一態様で動作
する。第２完全差動増幅器A6はまた、非平衡終端演算増
幅器を用いた従来の利得向上技術に比べて高レベルのノ
イズ免疫性を提供するものとなる。好適実施例では、第
１および第２完全差動増幅器A5,A6は、図４に示すよう
にその双方とも同時に使用される。双方の完全差動増幅
器A5,A6を使用することにより、回路の出力インピーダ
ンスが最大になる。好適な設計ではないが、演算回路
は、単一の完全差動増幅器のみを使用して別の完全差動
増幅器を使用しなくても動作する。
【００３６】ここで図５を参照する。同図は、完全差動
増幅器60のＦＥＴレベルの概略図を示すものである。こ
の完全差動増幅器60は、前記の図４に示す完全差動増幅
器A5の実施例である。図５の概略図は完全差動増幅器の
好適実施例ではあるが、本書に記載する利得向上技術は
図示の差動増幅器の実施態様に限定されるものではな
い。また、図４に示す完全差動増幅器A6は、当業界で周
知のように、単に図示の実施例の鏡像をなすものであ
る。この鏡像による実施態様は一般に、ＰチャネルＦＥ
ＴをＮチャネルＦＥＴに置き換え（逆もまた同様）、そ
の鏡像をなすＦＥＴを適当にバイアスすることにより形
成される。
増幅器60のＦＥＴレベルの概略図を示すものである。こ
の完全差動増幅器60は、前記の図４に示す完全差動増幅
器A5の実施例である。図５の概略図は完全差動増幅器の
好適実施例ではあるが、本書に記載する利得向上技術は
図示の差動増幅器の実施態様に限定されるものではな
い。また、図４に示す完全差動増幅器A6は、当業界で周
知のように、単に図示の実施例の鏡像をなすものであ
る。この鏡像による実施態様は一般に、ＰチャネルＦＥ
ＴをＮチャネルＦＥＴに置き換え（逆もまた同様）、そ
の鏡像をなすＦＥＴを適当にバイアスすることにより形
成される。
【００３７】完全差動増幅器60は、互いに直列に接続さ
れたＰチャネルＦＥＴM13,M14を備え、それらＦＥＴM1
3,M14は更に、互いに直列に接続されたＮチャネルＦＥ
ＴM21,M22に直列に接続される。同様に、この完全差動
増幅器60は、互いに直列に接続されたＰチャネルＦＥＴ
M16,M17を備え、それらＦＥＴM16,M17が更にＮチャネル
ＦＥＴM23,M24に直列に接続される。ＮチャネルＦＥＴM
21,M22は、ＰチャネルＦＥＴM13,M14をバイアスする電
流源を形成する。同様に、ＮチャネルＦＥＴM23,M24
は、ＰチャネルＦＥＴM16,M17をバイアスする電流源を
構成する。上記以外の公知の電流源による構成もまた等
価なものとなる。
れたＰチャネルＦＥＴM13,M14を備え、それらＦＥＴM1
3,M14は更に、互いに直列に接続されたＮチャネルＦＥ
ＴM21,M22に直列に接続される。同様に、この完全差動
増幅器60は、互いに直列に接続されたＰチャネルＦＥＴ
M16,M17を備え、それらＦＥＴM16,M17が更にＮチャネル
ＦＥＴM23,M24に直列に接続される。ＮチャネルＦＥＴM
21,M22は、ＰチャネルＦＥＴM13,M14をバイアスする電
流源を形成する。同様に、ＮチャネルＦＥＴM23,M24
は、ＰチャネルＦＥＴM16,M17をバイアスする電流源を
構成する。上記以外の公知の電流源による構成もまた等
価なものとなる。
【００３８】増幅器60はまた、ＮチャネルＦＥＴM15,M1
8,M19,M20を含む差動入力セクションを備えている。Ｆ
ＥＴM15,M18は差動入力対を形成し、それに対応するバ
イアス電流源をＦＥＴM19,M20が形成する。ＦＥＴM15の
ドレーンはＦＥＴM13のドレーンに接続される。同様
に、ＦＥＴM18のドレーンはＦＥＴM16のドレーンに接続
される。ＦＥＴM15のゲートは、正入力信号VIN+を受信
するための端子74に接続される。同様に、ＦＥＴM18の
ゲートは、対応する負入力信号VIN-を受信するための端
子78に接続される。正および負入力信号VIN+,VIN-は、
完全差動増幅器60の差動入力をそれぞれ形成する。ＦＥ
ＴM15,M18のソースは、互いに接続され、更に一対の直
列のＦＥＴＭ19,M20に接続される。
8,M19,M20を含む差動入力セクションを備えている。Ｆ
ＥＴM15,M18は差動入力対を形成し、それに対応するバ
イアス電流源をＦＥＴM19,M20が形成する。ＦＥＴM15の
ドレーンはＦＥＴM13のドレーンに接続される。同様
に、ＦＥＴM18のドレーンはＦＥＴM16のドレーンに接続
される。ＦＥＴM15のゲートは、正入力信号VIN+を受信
するための端子74に接続される。同様に、ＦＥＴM18の
ゲートは、対応する負入力信号VIN-を受信するための端
子78に接続される。正および負入力信号VIN+,VIN-は、
完全差動増幅器60の差動入力をそれぞれ形成する。ＦＥ
ＴM15,M18のソースは、互いに接続され、更に一対の直
列のＦＥＴＭ19,M20に接続される。
【００３９】バイアス電圧源VB11〜VB14は、増幅器ＦＥ
Ｔを適当な動作範囲にバイアスするために使用される。
バイアス電圧VB11は、ＦＥＴM13,M16のゲートに接続さ
れた端子64に接続される。バイアス電圧源VB12は、ＦＥ
ＴM14,M17のゲートに接続された端子66に接続される。
バイアス電圧VB13は、ＦＥＴM21,M23,M19のゲートに接
続された端子68に接続される。同様に、バイアス電流源
VB14は、ＦＥＴM22,M24,M20のゲートに接続された端子7
0に接続される。それらバイアス電流源の実際の電圧レ
ベルの選択は、増幅器の動作範囲即ち「VSS〜VDD」によ
って決まる。
Ｔを適当な動作範囲にバイアスするために使用される。
バイアス電圧VB11は、ＦＥＴM13,M16のゲートに接続さ
れた端子64に接続される。バイアス電圧源VB12は、ＦＥ
ＴM14,M17のゲートに接続された端子66に接続される。
バイアス電圧VB13は、ＦＥＴM21,M23,M19のゲートに接
続された端子68に接続される。同様に、バイアス電流源
VB14は、ＦＥＴM22,M24,M20のゲートに接続された端子7
0に接続される。それらバイアス電流源の実際の電圧レ
ベルの選択は、増幅器の動作範囲即ち「VSS〜VDD」によ
って決まる。
【００４０】完全差動増幅器60は、出力端子76,80によ
り形成される完全差動出力を有する。出力端子76はＦＥ
ＴM14,M21のドレーンに接続される。負出力電圧VOUT-
は、差動入力信号に応じて出力端子76に生成される。同
様に、出力端子80はＦＥＴM17,M23のドレーンに接続さ
れ、正差動出力信号VOUT+が差動入力信号に応じて出力
端子80に生成される。コモンモードフィードバック回路
網82は、出力端子76,80の間に接続される。このコモン
モードフィードバック回路網82は、完全差動増幅器の出
力にフィードバック制御電圧を印加してコモンモード出
力電圧を所定のバイアス電圧に維持するものである。そ
のバイアス電圧の正確な値は、根底をなす増幅器の動作
パラメータによって決まる。コモンモードフィードバッ
ク回路網82は、当業界で周知のように多様な形態をとる
ことが可能なものであり、従って、詳細には説明しない
こととする。
り形成される完全差動出力を有する。出力端子76はＦＥ
ＴM14,M21のドレーンに接続される。負出力電圧VOUT-
は、差動入力信号に応じて出力端子76に生成される。同
様に、出力端子80はＦＥＴM17,M23のドレーンに接続さ
れ、正差動出力信号VOUT+が差動入力信号に応じて出力
端子80に生成される。コモンモードフィードバック回路
網82は、出力端子76,80の間に接続される。このコモン
モードフィードバック回路網82は、完全差動増幅器の出
力にフィードバック制御電圧を印加してコモンモード出
力電圧を所定のバイアス電圧に維持するものである。そ
のバイアス電圧の正確な値は、根底をなす増幅器の動作
パラメータによって決まる。コモンモードフィードバッ
ク回路網82は、当業界で周知のように多様な形態をとる
ことが可能なものであり、従って、詳細には説明しない
こととする。
【００４１】ここで図６を参照する。同図は、図４の演
算増幅器10を用いたスイッチングコンデンサ積分回路10
0を示している。この積分回路100は、非重複２相クロッ
クを用いて従来の態様で動作する。このスイッチングコ
ンデンサ積分回路100は、本書で説明した改良された利
得向上技術を用いた演算増幅器10に関する１つの適用例
である。しかし、本発明は、図示の設計に限られたもの
ではなく、即ち、一般にスイッチングコンデンサ回路に
限定されるものではない。しかし、この演算増幅器10
は、その差動電圧利得が高く、コモンモード電圧利得が
比較的低いことより、スイッチングコンデンサ用途に特
に適したものとなる。
算増幅器10を用いたスイッチングコンデンサ積分回路10
0を示している。この積分回路100は、非重複２相クロッ
クを用いて従来の態様で動作する。このスイッチングコ
ンデンサ積分回路100は、本書で説明した改良された利
得向上技術を用いた演算増幅器10に関する１つの適用例
である。しかし、本発明は、図示の設計に限られたもの
ではなく、即ち、一般にスイッチングコンデンサ回路に
限定されるものではない。しかし、この演算増幅器10
は、その差動電圧利得が高く、コモンモード電圧利得が
比較的低いことより、スイッチングコンデンサ用途に特
に適したものとなる。
【００４２】本発明の原理を好適実施例に則して図示お
よび説明してきたが、当業者には明らかであるように、
そのような原理から離れることなく本発明の構成および
細部を修正することが可能である。例えば、入力セクシ
ョンの代替実施例が可能であり、また、本書で説明の演
算増幅器の設計に出力ステージを追加することも可能で
ある。従って、特許請求の範囲の欄に記載の思想および
範囲に含まれる全ての修正例および変形例を請求するこ
ととする。
よび説明してきたが、当業者には明らかであるように、
そのような原理から離れることなく本発明の構成および
細部を修正することが可能である。例えば、入力セクシ
ョンの代替実施例が可能であり、また、本書で説明の演
算増幅器の設計に出力ステージを追加することも可能で
ある。従って、特許請求の範囲の欄に記載の思想および
範囲に含まれる全ての修正例および変形例を請求するこ
ととする。
【００４３】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。
の組み合わせからなる例示的な実施態様を示す。
【００４４】１．演算増幅回路であって、この回路が、
差動入力信号を受信すると共に、第１および第２出力を
含む差動出力を有する、差動入力セクションと、その差
動入力セクションの前記差動出力対に接続された差動入
力対と、この演算増幅回路の第１出力に接続された第１
カスコード電流源と、この演算増幅回路の第２出力に接
続された第２カスコード電流源とを有する、カスコード
電流源セクションと、前記第１出力に接続された第１ミ
ラー電流源と、前記第２出力に接続された第２ミラー電
流源とを有するカスコード電流ミラーセクションであっ
て、前記第１ミラー電流源がフィードバックノードおよ
び制御ノードを有し、前記第２ミラー電流源がフィード
バックノードおよび制御ノードを有する、前記カスコー
ド電流ミラーセクションと、前記第１ミラー電流源の前
記フィードバックノードに接続された負入力と、前記第
２ミラー電流源の前記フィードバックノードに接続され
た正入力と、前記第１ミラー電流源の前記制御ノードに
接続された正出力と、前記第２ミラー電流源の前記制御
ノードに接続された負出力とを有する、完全差動演算増
幅器とを備えていることを特徴とする、演算増幅回路。
差動入力信号を受信すると共に、第１および第２出力を
含む差動出力を有する、差動入力セクションと、その差
動入力セクションの前記差動出力対に接続された差動入
力対と、この演算増幅回路の第１出力に接続された第１
カスコード電流源と、この演算増幅回路の第２出力に接
続された第２カスコード電流源とを有する、カスコード
電流源セクションと、前記第１出力に接続された第１ミ
ラー電流源と、前記第２出力に接続された第２ミラー電
流源とを有するカスコード電流ミラーセクションであっ
て、前記第１ミラー電流源がフィードバックノードおよ
び制御ノードを有し、前記第２ミラー電流源がフィード
バックノードおよび制御ノードを有する、前記カスコー
ド電流ミラーセクションと、前記第１ミラー電流源の前
記フィードバックノードに接続された負入力と、前記第
２ミラー電流源の前記フィードバックノードに接続され
た正入力と、前記第１ミラー電流源の前記制御ノードに
接続された正出力と、前記第２ミラー電流源の前記制御
ノードに接続された負出力とを有する、完全差動演算増
幅器とを備えていることを特徴とする、演算増幅回路。
【００４５】２．前記第１ミラー電流源が、電源電圧を
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、こ
の第１ミラー電流源の前記フィードバックノードに接続
されたドレーンとを有する第１トランジスタと、その第
１トランジスタの前記ドレーンに接続されたソースと、
この第１ミラー電流源の前記制御ノードに接続されたゲ
ートと、前記演算増幅回路の前記第１出力に接続された
ドレーンとを有する第２トランジスタとを備えている、
前項１記載の演算増幅回路。
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、こ
の第１ミラー電流源の前記フィードバックノードに接続
されたドレーンとを有する第１トランジスタと、その第
１トランジスタの前記ドレーンに接続されたソースと、
この第１ミラー電流源の前記制御ノードに接続されたゲ
ートと、前記演算増幅回路の前記第１出力に接続された
ドレーンとを有する第２トランジスタとを備えている、
前項１記載の演算増幅回路。
【００４６】３．前記第１および第２トランジスタがＰ
チャネル電界効果トランジスタである、前項２記載の演
算増幅回路。
チャネル電界効果トランジスタである、前項２記載の演
算増幅回路。
【００４７】４．前記第２ミラー電流源が、電源電圧を
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、こ
の第２ミラー電流源の前記フィードバックノードに接続
されたドレーンとを有する第１トランジスタと、その第
１トランジスタの前記ドレーンに接続されたソースと、
この第２ミラー電流源の前記制御ノードに接続されたゲ
ートと、前記演算増幅回路の前記第２出力に接続された
ドレーンとを有する第２トランジスタとを備えている、
前項１記載の演算増幅回路。
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、こ
の第２ミラー電流源の前記フィードバックノードに接続
されたドレーンとを有する第１トランジスタと、その第
１トランジスタの前記ドレーンに接続されたソースと、
この第２ミラー電流源の前記制御ノードに接続されたゲ
ートと、前記演算増幅回路の前記第２出力に接続された
ドレーンとを有する第２トランジスタとを備えている、
前項１記載の演算増幅回路。
【００４８】５．前記第１および第２トランジスタがＰ
チャネル電界効果トランジスタである、前項４記載の演
算増幅回路。
チャネル電界効果トランジスタである、前項４記載の演
算増幅回路。
【００４９】６．前記カスコード電流源セクションが、
前記第１出力に接続されると共に、前記入力セクション
の前記第１出力に接続されたフィードバックノードと制
御ノードとを有する、第１カスコード電流源と、前記第
２出力に接続されると共に、前記入力セクションの前記
第２出力に接続されたフィードバックノードと制御ノー
ドとを有する、第２カスコード電流源と、前記第１カス
コード電流源の前記フィードバックノードに接続された
負入力と、前記第２カスコード電流源の前記フィードバ
ックノードに接続された正入力と、前記第１カスコード
電流源の前記制御ノードに接続された正出力と、前記第
２カスコード電流源の前記制御ノードに接続された負出
力とを有する第２完全差動演算増幅器とを備えている、
前項１記載の演算増幅回路。
前記第１出力に接続されると共に、前記入力セクション
の前記第１出力に接続されたフィードバックノードと制
御ノードとを有する、第１カスコード電流源と、前記第
２出力に接続されると共に、前記入力セクションの前記
第２出力に接続されたフィードバックノードと制御ノー
ドとを有する、第２カスコード電流源と、前記第１カス
コード電流源の前記フィードバックノードに接続された
負入力と、前記第２カスコード電流源の前記フィードバ
ックノードに接続された正入力と、前記第１カスコード
電流源の前記制御ノードに接続された正出力と、前記第
２カスコード電流源の前記制御ノードに接続された負出
力とを有する第２完全差動演算増幅器とを備えている、
前項１記載の演算増幅回路。
【００５０】７．演算増幅回路であって、この回路が、
差動入力信号を受信するための第１入力および第２入力
を含む差動入力対と、第１出力および第２出力を含む差
動出力対とを有する差動入力セクションと、前記演算増
幅回路の第１出力に接続された第１ミラー電流源と、前
記演算増幅回路の第２入力に接続された第２ミラー電流
源とを有するカスコード電流ミラーセクションと、前記
第１出力に接続された第１カスコード電流源と、前記第
２出力に接続された第２カスコード電流源とを有するカ
スコード電流源セクションであって、前記第１カスコー
ド電流源が、前記差動入力セクションの前記第２出力に
接続されたフィードバックノードと制御ノードとを有
し、前記第２カスコード電流源が、前記差動入力セクシ
ョンの前記第１出力に接続された制御ノードとフィード
バックノードとを有する、前記カスコード電流源セクシ
ョンと、前記第１カスコード電流源の前記フィードバッ
クノードに接続された負入力と、前記第２カスコード電
流源の前記フィードバックノードに接続された正入力
と、前記第１カスコード電流源の前記制御ノードに接続
された正出力と、前記第２カスコード電流源の前記制御
ノードに接続された負出力とを有する完全差動演算増幅
器とを備えていることを特徴とする、演算増幅回路。
差動入力信号を受信するための第１入力および第２入力
を含む差動入力対と、第１出力および第２出力を含む差
動出力対とを有する差動入力セクションと、前記演算増
幅回路の第１出力に接続された第１ミラー電流源と、前
記演算増幅回路の第２入力に接続された第２ミラー電流
源とを有するカスコード電流ミラーセクションと、前記
第１出力に接続された第１カスコード電流源と、前記第
２出力に接続された第２カスコード電流源とを有するカ
スコード電流源セクションであって、前記第１カスコー
ド電流源が、前記差動入力セクションの前記第２出力に
接続されたフィードバックノードと制御ノードとを有
し、前記第２カスコード電流源が、前記差動入力セクシ
ョンの前記第１出力に接続された制御ノードとフィード
バックノードとを有する、前記カスコード電流源セクシ
ョンと、前記第１カスコード電流源の前記フィードバッ
クノードに接続された負入力と、前記第２カスコード電
流源の前記フィードバックノードに接続された正入力
と、前記第１カスコード電流源の前記制御ノードに接続
された正出力と、前記第２カスコード電流源の前記制御
ノードに接続された負出力とを有する完全差動演算増幅
器とを備えていることを特徴とする、演算増幅回路。
【００５１】８．前記第１カスコード電流源が、電源電
圧を受容するための端子に接続されたソースと、第３バ
イアス電圧を受容するための端子に接続されたゲート
と、この第１カスコード電流源の前記フィードバックノ
ードに接続されたドレーンとを有する第１トランジスタ
と、その第１トランジスタの前記ドレーンに接続された
ソースと、この第１カスコード電流源の前記制御ノード
に接続されたゲートと、前記演算増幅回路の前記第１出
力に接続されたドレーンとを有する第２トランジスタと
を備えている、前項７記載の演算増幅回路。
圧を受容するための端子に接続されたソースと、第３バ
イアス電圧を受容するための端子に接続されたゲート
と、この第１カスコード電流源の前記フィードバックノ
ードに接続されたドレーンとを有する第１トランジスタ
と、その第１トランジスタの前記ドレーンに接続された
ソースと、この第１カスコード電流源の前記制御ノード
に接続されたゲートと、前記演算増幅回路の前記第１出
力に接続されたドレーンとを有する第２トランジスタと
を備えている、前項７記載の演算増幅回路。
【００５２】９．前記第１および第２トランジスタがＮ
チャネル電界効果トランジスタである、前項８記載の演
算増幅回路。
チャネル電界効果トランジスタである、前項８記載の演
算増幅回路。
【００５３】１０．前記第２カスコード電流源が、電源
電圧を受容するための端子に接続されたソースと、第３
バイアス電圧を受容するための端子に接続されたゲート
と、この第２カスコード電流源の前記フィードバックノ
ードに接続されたドレーンとを有する第１トランジスタ
と、その第１トランジスタの前記ドレーンに接続された
ソースと、この第２カスコード電流源の前記制御ノード
に接続されたゲートと、前記演算増幅回路の前記第２出
力に接続されたドレーンとを有する第２トランジスタと
を備えている、前項７記載の演算増幅回路。
電圧を受容するための端子に接続されたソースと、第３
バイアス電圧を受容するための端子に接続されたゲート
と、この第２カスコード電流源の前記フィードバックノ
ードに接続されたドレーンとを有する第１トランジスタ
と、その第１トランジスタの前記ドレーンに接続された
ソースと、この第２カスコード電流源の前記制御ノード
に接続されたゲートと、前記演算増幅回路の前記第２出
力に接続されたドレーンとを有する第２トランジスタと
を備えている、前項７記載の演算増幅回路。
【００５４】１１．前記第１および第２トランジスタが
Ｎチャネル電界効果トランジスタである、前項１０記載
の演算増幅回路。
Ｎチャネル電界効果トランジスタである、前項１０記載
の演算増幅回路。
【００５５】１２．前記差動入力セクションが、バイア
ス電流を供給するための出力を有するバイアス電流源
と、そのバイアス電流源の前記出力に接続されたソース
と、前記カスコード電流源の第１差動入力に接続された
ドレーンと、第１差動入力信号を受信するための前記入
力対の第１入力端子に接続されたゲートとを有する第１
入力トランジスタと、第２入力トランジスタと前記バイ
アス電流源の前記出力に接続されたソースと、前記カス
コード電流源の第２差動入力に接続されたドレーンと、
第２差動入力信号を受信するための前記入力対の第２入
力端子に接続されたゲートとを有する第２入力トランジ
スタとを備えている、前項７記載の演算増幅器。
ス電流を供給するための出力を有するバイアス電流源
と、そのバイアス電流源の前記出力に接続されたソース
と、前記カスコード電流源の第１差動入力に接続された
ドレーンと、第１差動入力信号を受信するための前記入
力対の第１入力端子に接続されたゲートとを有する第１
入力トランジスタと、第２入力トランジスタと前記バイ
アス電流源の前記出力に接続されたソースと、前記カス
コード電流源の第２差動入力に接続されたドレーンと、
第２差動入力信号を受信するための前記入力対の第２入
力端子に接続されたゲートとを有する第２入力トランジ
スタとを備えている、前項７記載の演算増幅器。
【００５６】１３．前記バイアス電流源が、電源電圧を
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、ド
レーンとを有する第１トランジスタと、その第１トラン
ジスタのドレーンに接続されたソースと、第２バイアス
電圧を受容するための端子に接続されたゲートと、この
バイアス電流源の前記出力に接続されたドレーンとを有
する第２トランジスタとを備えている、前項１２記載の
演算増幅回路。
受容するための端子に接続されたソースと、第１バイア
ス電圧を受容するための端子に接続されたゲートと、ド
レーンとを有する第１トランジスタと、その第１トラン
ジスタのドレーンに接続されたソースと、第２バイアス
電圧を受容するための端子に接続されたゲートと、この
バイアス電流源の前記出力に接続されたドレーンとを有
する第２トランジスタとを備えている、前項１２記載の
演算増幅回路。
【００５７】１４．演算増幅回路であって、この回路
が、差動入力信号を受信するための第１入力および第２
入力を含む差動入力対と、第１出力および第２出力を含
む差動出力対とを有する差動入力セクションと、前記第
１出力に接続された第１カスコード電流源と、前記第２
出力に接続された第２カスコード電流源とを有するカス
コード電流源セクションであって、第１カスコード電流
源が、前記差動入力セクションの前記第２出力に接続さ
れたフィードバックノードと制御ノードとを有し、前記
第２カスコード電流源が、前記差動入力セクションの前
記第１出力に接続された制御ノードとフィードバックノ
ードとを有する、前記カスコード電流源セクションと、
前記第１カスコード電流源の前記フィードバックノード
に接続された負入力と、前記第２カスコード電流源の前
記フィードバックノードに接続された正入力と、前記第
１カスコード電流源の前記制御ノードに接続された正出
力と、前記第２カスコード電流源の前記制御ノードに接
続された負出力とを有する第１完全差動演算増幅器と、
前記第１出力に接続された第１ミラー電流源と前記第２
出力に接続された第２ミラー電流源とを有するカスコー
ド電流ミラーセクションであって、前記第１ミラー電流
源がフィードバックノードと制御ノードとを有し、前記
第２ミラー電流源がフィードバックノードと制御ノード
とを有する、前記カスコード電流ミラーセクションと、
前記第１ミラー電流源の前記フィードバックノードに接
続された負入力と、前記第２ミラー電流源の前記フィー
ドバックノードに接続された正入力と、前記第１ミラー
電流源の前記制御ノードに接続された正出力と、前記第
２ミラー電流源の前記制御ノードに接続された負出力と
を有する第２完全差動演算増幅器とを備えていることを
特徴とする、演算増幅回路。
が、差動入力信号を受信するための第１入力および第２
入力を含む差動入力対と、第１出力および第２出力を含
む差動出力対とを有する差動入力セクションと、前記第
１出力に接続された第１カスコード電流源と、前記第２
出力に接続された第２カスコード電流源とを有するカス
コード電流源セクションであって、第１カスコード電流
源が、前記差動入力セクションの前記第２出力に接続さ
れたフィードバックノードと制御ノードとを有し、前記
第２カスコード電流源が、前記差動入力セクションの前
記第１出力に接続された制御ノードとフィードバックノ
ードとを有する、前記カスコード電流源セクションと、
前記第１カスコード電流源の前記フィードバックノード
に接続された負入力と、前記第２カスコード電流源の前
記フィードバックノードに接続された正入力と、前記第
１カスコード電流源の前記制御ノードに接続された正出
力と、前記第２カスコード電流源の前記制御ノードに接
続された負出力とを有する第１完全差動演算増幅器と、
前記第１出力に接続された第１ミラー電流源と前記第２
出力に接続された第２ミラー電流源とを有するカスコー
ド電流ミラーセクションであって、前記第１ミラー電流
源がフィードバックノードと制御ノードとを有し、前記
第２ミラー電流源がフィードバックノードと制御ノード
とを有する、前記カスコード電流ミラーセクションと、
前記第１ミラー電流源の前記フィードバックノードに接
続された負入力と、前記第２ミラー電流源の前記フィー
ドバックノードに接続された正入力と、前記第１ミラー
電流源の前記制御ノードに接続された正出力と、前記第
２ミラー電流源の前記制御ノードに接続された負出力と
を有する第２完全差動演算増幅器とを備えていることを
特徴とする、演算増幅回路。
【００５８】１５．前記差動入力セクションが、Ｐチャ
ネル電界効果トランジスタからなるＰチャネル入力セク
ションを備え、そのＰチャネル入力セクションが、前記
差動入力信号を受信するための前記差動入力セクション
の差動入力対に接続された差動入力対と、前記カスコー
ド電流源に接続された差動出力対とを有している、前項
１４記載の演算増幅回路。
ネル電界効果トランジスタからなるＰチャネル入力セク
ションを備え、そのＰチャネル入力セクションが、前記
差動入力信号を受信するための前記差動入力セクション
の差動入力対に接続された差動入力対と、前記カスコー
ド電流源に接続された差動出力対とを有している、前項
１４記載の演算増幅回路。
【００５９】１６．前記差動入力セクションが更に、基
本的にＮチャネル電界効果トランジスタ（ＦＥＴ）から
なるＮチャネル入力セクションであって、前記Ｐチャネ
ル入力セクションの前記差動入力対に接続された差動入
力対と、前記カスコード電流ミラーセクションに接続さ
れた差動出力対とを有している、前記Ｎチャネル入力セ
クションを備えている、前項１５記載の演算増幅回路。
本的にＮチャネル電界効果トランジスタ（ＦＥＴ）から
なるＮチャネル入力セクションであって、前記Ｐチャネ
ル入力セクションの前記差動入力対に接続された差動入
力対と、前記カスコード電流ミラーセクションに接続さ
れた差動出力対とを有している、前記Ｎチャネル入力セ
クションを備えている、前項１５記載の演算増幅回路。
【００６０】１７．前記カスコード電流源セクション
が、電源電圧を受容するための端子に接続されたソース
と、第３バイアス電圧を受容するための端子に接続され
たゲートと、前記第１カスコード電流源の前記フィード
バックノードに接続されたドレーンとを有する第１Ｎチ
ャネルＦＥＴと、その第１ＮチャネルＦＥＴの前記ドレ
ーンに接続されたソースと、前記第１カスコード電流源
の前記制御ノードに接続されたゲートと、前記演算増幅
回路の前記第１出力に接続されたドレーンとを有する第
２ＮチャネルＦＥＴと、電源電圧を受容するための端子
に接続されたソースと、第３バイアス電圧を受容するた
めの端子に接続されたゲートと、前記第２カスコード電
流源の前記フィードバックノードに接続されたドレーン
とを有する第３ＮチャネルＦＥＴと、その第３Ｎチャネ
ルＦＥＴの前記ドレーンに接続されたソースと、前記第
２カスコード電流源の前記制御ノードに接続されたゲー
トと、前記演算増幅回路の前記第２出力に接続されたド
レーンとを有する第４ＮチャネルＦＥＴとを備えてい
る、前項１４記載の演算増幅回路。
が、電源電圧を受容するための端子に接続されたソース
と、第３バイアス電圧を受容するための端子に接続され
たゲートと、前記第１カスコード電流源の前記フィード
バックノードに接続されたドレーンとを有する第１Ｎチ
ャネルＦＥＴと、その第１ＮチャネルＦＥＴの前記ドレ
ーンに接続されたソースと、前記第１カスコード電流源
の前記制御ノードに接続されたゲートと、前記演算増幅
回路の前記第１出力に接続されたドレーンとを有する第
２ＮチャネルＦＥＴと、電源電圧を受容するための端子
に接続されたソースと、第３バイアス電圧を受容するた
めの端子に接続されたゲートと、前記第２カスコード電
流源の前記フィードバックノードに接続されたドレーン
とを有する第３ＮチャネルＦＥＴと、その第３Ｎチャネ
ルＦＥＴの前記ドレーンに接続されたソースと、前記第
２カスコード電流源の前記制御ノードに接続されたゲー
トと、前記演算増幅回路の前記第２出力に接続されたド
レーンとを有する第４ＮチャネルＦＥＴとを備えてい
る、前項１４記載の演算増幅回路。
【００６１】１８．前記カスコード電流ミラーセクショ
ンが、電源電圧を受容するための端子に接続されたソー
スと、第１バイアス電圧を受容するための端子に接続さ
れたゲートと、前記第１ミラー電流源の前記フィードバ
ックノードに接続されたドレーンとを有する第１Ｐチャ
ネルＦＥＴと、その第１ＰチャネルＦＥＴの前記ドレー
ンに接続されたソースと、前記第１ミラー電流源の前記
制御ノードに接続されたゲートと、前記演算増幅回路の
前記第１出力に接続されたドレーンとを有する第２Ｐチ
ャネルＦＥＴと、電源電圧を受容するための端子に接続
されたソースと、第１バイアス電圧を受容するための端
子に接続されたゲートと、前記第２ミラー電流源の前記
フィードバックノードに接続されたドレーンとを有する
第３ＰチャネルＦＥＴと、その第３ＰチャネルＦＥＴの
前記ドレーンに接続されたソースと、前記第２ミラー電
流源の前記制御ノードに接続されたゲートと、前記演算
増幅回路の前記第２出力に接続されたドレーンとを有す
る第４ＰチャネルＦＥＴとを備えている、前項１４記載
の演算増幅回路。
ンが、電源電圧を受容するための端子に接続されたソー
スと、第１バイアス電圧を受容するための端子に接続さ
れたゲートと、前記第１ミラー電流源の前記フィードバ
ックノードに接続されたドレーンとを有する第１Ｐチャ
ネルＦＥＴと、その第１ＰチャネルＦＥＴの前記ドレー
ンに接続されたソースと、前記第１ミラー電流源の前記
制御ノードに接続されたゲートと、前記演算増幅回路の
前記第１出力に接続されたドレーンとを有する第２Ｐチ
ャネルＦＥＴと、電源電圧を受容するための端子に接続
されたソースと、第１バイアス電圧を受容するための端
子に接続されたゲートと、前記第２ミラー電流源の前記
フィードバックノードに接続されたドレーンとを有する
第３ＰチャネルＦＥＴと、その第３ＰチャネルＦＥＴの
前記ドレーンに接続されたソースと、前記第２ミラー電
流源の前記制御ノードに接続されたゲートと、前記演算
増幅回路の前記第２出力に接続されたドレーンとを有す
る第４ＰチャネルＦＥＴとを備えている、前項１４記載
の演算増幅回路。
【００６２】１９．第１出力端子に接続された第１電流
源と、第２出力端子に接続された第２電流源とを有する
演算増幅器の出力インピーダンスを増大させる方法であ
って、この方法が、前記第１および第２電流源に関する
第１および第２フィードバック電圧をそれぞれ監視し、
前記第１および第２フィードバック電圧の差を検出し、
その検出された電圧差に応じて、前記第１電流源に第１
制御電圧を印加すると共に前記第２電流源に第２制御電
圧を印加して、前記演算増幅器の出力インピーダンスを
増大させる、という各ステップを含むことを特徴とす
る、前記出力インピーダンス増大方法。
源と、第２出力端子に接続された第２電流源とを有する
演算増幅器の出力インピーダンスを増大させる方法であ
って、この方法が、前記第１および第２電流源に関する
第１および第２フィードバック電圧をそれぞれ監視し、
前記第１および第２フィードバック電圧の差を検出し、
その検出された電圧差に応じて、前記第１電流源に第１
制御電圧を印加すると共に前記第２電流源に第２制御電
圧を印加して、前記演算増幅器の出力インピーダンスを
増大させる、という各ステップを含むことを特徴とす
る、前記出力インピーダンス増大方法。
【００６３】２０．前記第１制御電圧と逆の極性で前記
第２制御電圧を前記第２電流源に印加することにより前
記第１および第２電流源を通る電流を逆方向に変調させ
る、前項１９記載の演算増幅器の出力インピーダンスの
増大方法。
第２制御電圧を前記第２電流源に印加することにより前
記第１および第２電流源を通る電流を逆方向に変調させ
る、前項１９記載の演算増幅器の出力インピーダンスの
増大方法。
【００６４】２１．前記第１制御電圧とほぼ等しい振幅
で前記第２制御電圧を前記第２電流源に印加することに
より前記第１および第２電流源を通る電流を等量だけ変
調させる、前項１９記載の演算増幅器の出力インピーダ
ンスの増大方法。
で前記第２制御電圧を前記第２電流源に印加することに
より前記第１および第２電流源を通る電流を等量だけ変
調させる、前項１９記載の演算増幅器の出力インピーダ
ンスの増大方法。
【００６５】２２．前記第１および第２制御電圧を対応
するフィードバックノードと制御ノードとの間の負フィ
ードバックを介して印加する、前項１９記載の演算増幅
器の出力インピーダンスの増大方法。
するフィードバックノードと制御ノードとの間の負フィ
ードバックを介して印加する、前項１９記載の演算増幅
器の出力インピーダンスの増大方法。
【００６６】
【発明の効果】本発明は上述のように構成したので、低
ノイズ感度を有する高利得の演算増幅器を提供すること
ができる。
ノイズ感度を有する高利得の演算増幅器を提供すること
ができる。
【図１】利得向上をもたらす従来の演算増幅回路を示す
概略図である。
概略図である。
【図２】利得向上を示す図１の演算増幅器の電流源を示
す概略図である。
す概略図である。
【図３】本発明による折り返し型カスコード演算増幅器
を示すブロック図である。
を示すブロック図である。
【図４】図３の演算増幅器をＦＥＴレベルで示す概略図
である。
である。
【図５】図４の完全差動演算増幅器をＦＥＴレベルで示
す概略図である。
す概略図である。
【図６】図４の演算増幅器を使用したスイッチングコン
デンサ（ＳＣ）積分回路を示す概略図である。
デンサ（ＳＣ）積分回路を示す概略図である。
10 ＣＭＯＳ演算増幅器 14 Ｐチャネル入力セクション 16 折り返し型カスコード利得ステージ 18 カスコード電流源 20 カスコード電流ミラー 22,24 差動入力端子 26,28 差動出力端子 36,40,48,52 フィードバックノード 38,42,50,54 制御ノード A5,A6 完全差動増幅器 M1,M2,M3,M4 ＰチャネルＦＥＴ M5,M6,M7,M8 ＰチャネルＦＥＴ M9,M10,M11,M12 ＮチャネルＦＥＴ OUTN,OUTP 差動出力 VINP,VINN 非平衡終端入力電圧 VDD,VSS 電源電圧 VB8 第１バイアス電圧 VB9 第２バイアス電圧 VB10 第３バイアス電圧
Claims (1)
- 【請求項１】演算増幅回路であって、この回路が、 差動入力信号を受信すると共に、第１および第２出力を
含む差動出力を有する、差動入力セクションと、 その差動入力セクションの前記差動出力対に接続された
差動入力対と、この演算増幅回路の第１出力に接続され
た第１カスコード電流源と、この演算増幅回路の第２出
力に接続された第２カスコード電流源とを有する、カス
コード電流源セクションと、 前記第１出力に接続された第１ミラー電流源と、前記第
２出力に接続された第２ミラー電流源とを有するカスコ
ード電流ミラーセクションであって、前記第１ミラー電
流源がフィードバックノードおよび制御ノードを有し、
前記第２ミラー電流源がフィードバックノードおよび制
御ノードを有する、前記カスコード電流ミラーセクショ
ンと、 前記第１ミラー電流源の前記フィードバックノードに接
続された負入力と、前記第２ミラー電流源の前記フィー
ドバックノードに接続された正入力と、前記第１ミラー
電流源の前記制御ノードに接続された正出力と、前記第
２ミラー電流源の前記制御ノードに接続された負出力と
を有する、完全差動演算増幅器とを備えていることを特
徴とする、演算増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US138176 | 1993-10-15 | ||
| US08/138,176 US5442318A (en) | 1993-10-15 | 1993-10-15 | Gain enhancement technique for operational amplifiers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162240A true JPH07162240A (ja) | 1995-06-23 |
| JP3584067B2 JP3584067B2 (ja) | 2004-11-04 |
Family
ID=22480814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24746194A Expired - Fee Related JP3584067B2 (ja) | 1993-10-15 | 1994-10-13 | 演算増幅器のための改良された利得向上方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5442318A (ja) |
| EP (1) | EP0649218B1 (ja) |
| JP (1) | JP3584067B2 (ja) |
| DE (1) | DE69416074T2 (ja) |
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| KR20200135652A (ko) * | 2019-05-24 | 2020-12-03 | 윈본드 일렉트로닉스 코포레이션 | 차동 앰프 |
| US11128274B2 (en) | 2019-05-08 | 2021-09-21 | Winbond Electronics Corp. | Differential amplifier |
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| US5530403A (en) * | 1995-05-03 | 1996-06-25 | Motorola, Inc. | Low-voltage differential amplifier |
| US5748040A (en) * | 1995-07-17 | 1998-05-05 | Crystal Semiconductor Corporation | Fully differential high gain cascode amplifier |
| US5847600A (en) * | 1996-04-26 | 1998-12-08 | Analog Devices, Inc. | Multi-stage high-gain high-speed amplifier |
| US5789981A (en) * | 1996-04-26 | 1998-08-04 | Analog Devices, Inc. | High-gain operational transconductance amplifier offering improved bandwidth |
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