CN103973243B

CN103973243B - 拥有极大直流开环电压增益的cmos运算放大器

Info

Publication number: CN103973243B
Application number: CN201310028034.7A
Authority: CN
Inventors: 庄浩宇; 杨银堂; 朱樟明; 丁瑞雪
Original assignee: Xidian University
Current assignee: Chongqing Institute Of Integrated Circuit Innovation Xi'an University Of Electronic Science And Technology
Priority date: 2013-01-24
Filing date: 2013-01-24
Publication date: 2016-12-28
Anticipated expiration: 2033-01-24
Also published as: CN103973243A

Abstract

本发明提供了一种拥有极大直流开环电压增益的CMOS运算放大器，包括第一晶体管M0、第二晶体管M1、第三晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18，本发明的运算放大器通过使用晶体管M13—M18来形成反馈回路，与传统的折叠共源共栅放大器相比较，拥有极高的DC开环电压增益、很宽的单位增益带宽、很短的建立时间和不多的功耗。

Description

拥有极大直流开环电压增益的CMOS运算放大器

技术领域

本发明涉及模拟电路设计领域，特别是涉及模拟电路中的拥有极大直流开环电压增益的CMOS运算放大器。

背景技术

运算放大器通常是模拟电路中的重要模块，它们的DC开环电压增益Av是一个非常重要的技术参数。传统的运放，要想让其拥有较大的Av，它就会消耗掉多得多的功耗和面积。

现有的运放中包括有多个PMOS（P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管）晶体管和NMOS（N-channel metal oxidesemiconductor FET，N沟道金属氧化物半导体场效应晶体管）晶体管，通过多个晶体管来产生运放效果。此外，虽然近几年一些新型的运放有较高的Av，但是改进的程度仍然是有限的。

为此，人们逐渐追求高质量的运放，其Av极大，而其他技术参数（其他技术参数例如功耗、单位增益带宽、相位裕度、0.01%建立时间等等）也需要满足一定的要求。

发明内容

为了获得一种拥有极大DC开环电压增益的运算放大器，而且它的其他技术参数（其他技术参数例如功耗、单位增益带宽、相位裕度、建立时间等等）也是令人满意的，本发明给出了一种拥有极大直流开环电压增益的CMOS运算放大器。

本发明采用的技术方案是：包括：第一晶体管（M0）、第二晶体管（M1）、第三晶体管（M2）、第五晶体管（M5）、第六晶体管（M6）、第七晶体管（M7）、第八晶体管（M8）、第九晶体管（M9）、第十晶体管（M10）、第十一晶体管（M11）、第十二晶体管（M12）、第十三晶体管（M13）、第十四晶体管（M14）、第十五晶体管（M15）、第十六晶体管（M16）、第十七晶体管（M17）、第十八晶体管（M18），其中，

第一晶体管（M0）的栅极接到第一偏置电压的输入端（Vb1），漏极接到第二晶体管（M1）的源极和第三晶体管（M2）的源极，第一晶体管（M0）的源极接地；

第二晶体管（M1）的栅极用于接到正输入端（Vin+），漏极接到第九晶体管（M9）的源极和第十一晶体管（M11）的漏极，第二晶体管（M1）的源极接到第一晶体管（M0）的漏极和第三晶体管（M2）的源极；

第三晶体管M2的栅极用于接到负输入端（Vin-），漏极连接到第十二晶体管（M12）的漏极和第十晶体管（M10）的源极，第三晶体管（M2）的源极接到第一晶体管（M0）的漏极和第二晶体管（M1）的源极；

第五晶体管（M5）的栅极用于接到第四偏置电压的输入端（Vb4），漏极接到第七晶体管（M7）的源极和第十三晶体管（M13）的源极，第五晶体管（M5）的源极用于接地；

第六晶体管（M6）的栅极用于接到第四偏置电压的输入端（Vb4），漏极接到第八晶体管（M8）的源极和第十四晶体管（M14）的源极，第六晶体管（M6）的源极用于接地；

第七晶体管（M7）的栅极接到第三偏置电压的输入端（Vb3），漏极用于接到负输出端（Vout-），源极接到第五晶体管（M5）的漏极和第十三晶体管（M13）的源极；

第八晶体管（M8）的栅极用于接到第三偏置电压的输入端（Vb3），漏极用于接到正输出端（Vout+），源极接到第六晶体管（M6）的漏极和第十四晶体管（M14）的源极；

第九晶体管（M9）漏极用于接到负输出端（Vout-），源极接到第二晶体管（M1）的漏极和第十一晶体管（M11）的漏极；

第十晶体管（M10）的漏极用于接到正输出端（Vout+），源极接到第三晶体管（M2）的漏极和第十二晶体管（M12）的漏极；

第十一晶体管（M11）的栅极接到第十八晶体管（M18）栅极、第十六晶体管（M16）的漏极和第十四晶体管（M14）的漏极，第十一晶体管（M11）的漏极接到第九晶体管（M9）的源极和第二晶体管（M1）的漏极，第十一晶体管（M11）的源极用于接到电源；

第十二晶体管（M12）的栅极接到第十七晶体管（M17）的栅极、第十五晶体管（M15）的漏极和第十三晶体管（M13）的漏极，第十二晶体管（M12）的漏极接到第十晶体管（M10）的源极和第三晶体管（M2）的漏极，第十二晶体管（M12）的源极用于接到电源；

第十三晶体管（M13）的栅极用于接到第六偏置电压的输入端（Vb6），漏极接到第十五晶体管（M15）的漏极、第十七晶体管（M17）的栅极和第十二晶体管（M12）的栅极，源极接到第七晶体管（M7）的源极和第五晶体管（M5）的漏极；

第十四晶体管（M14）的栅极用于接到第六偏置电压的输入端（Vb6），漏极接到第十六晶体管（M16）的漏极、第十八晶体管（M18）的栅极和第十一晶体管（M11）的栅极，源极接到第八晶体管（M8）的源极和第六晶体管（M6）的漏极；

第十五晶体管（M15）的栅极用于接到第五偏置电压的输入端（Vb5），漏极接到第十三晶体管（M13）的漏极、第十七晶体管（M17）的栅极和第十二晶体管（M12）的栅极，源极接到第十七晶体管（M17）的漏极；

第十六晶体管（M16）的栅极用于接到第五偏置电压的输入端（Vb5），漏极接到第十四晶体管（M14）的漏极、第十八晶体管（M18）的栅极和第十一晶体管（M11）的栅极，源极接到第十八晶体管（M18）的漏极；

第十七晶体管（M17）的栅极接到第十五晶体管（M15）的漏极、第十三晶体管（M13）的漏极和第十二晶体管（M12）的栅极，第十七晶体管（M17）的漏极接到第十五晶体管（M15）的源极，第十七晶体管（M17）的源极用于接到电源；

第十八晶体管（M18）的栅极接到第十六晶体管（M16）的漏极、第十四晶体管（M14）的漏极和第十一晶体管（M11）的栅极，第十八晶体管（M18）的漏极接到第十六晶体管（M16）的源极，第十八晶体管（M18）的源极用于接到电源。

上述技术方案具有如下有益效果：本发明的运算放大器通过使用晶体管M13—M18来形成反馈回路，从而获得极大的DC开环电压增益。本发明的运算放大器与传统的折叠共源共栅gain boosted放大器相比较，拥有极高的DC开环电压增益、很宽的单位增益带宽、很短的0.01%建立时间和不多的功耗。

附图说明

图1为本发明第一种实施例的运算放大器的电路图；

图2为本发明第二种实施例的运算放大器的电路图；

图3为本发明中CMOS运算放大器电路所对应的等效单端电路图；

图4为本发明中用于调节CMOS运算放大器电路的调节电路；

图5为本发明的实施例中CMOS运算放大器的AC特性图；

图6为本发明的实施例中CMOS运算放大器在各工艺角下的仿真结果。

具体实施方式

为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。

如图1所示，为本发明一种实施例的运算放大器的电路图，在该电路中，节点Vin+和Vin-分别为运放的正输入端和负输入端，节点Vout+和Vout-分别为运放的正输出端和负输出端，节点VDD和节点GND分别接电源电压和地电压。该实施例的运算放大器包括：第一晶体管M0、第二晶体管M1、第三晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18，晶体管M0-M8、M13和M14为NMOS晶体管，晶体管M9-M12、M15-M18为PMOS晶体管，其中，

第一晶体管M0的栅极接到第一偏置电压的输入端Vb1，漏极接到第二晶体管M1的源极和第三晶体管M2的源极，第一晶体管M0的源极接地；

第二晶体管M1的栅极用于接到正输入端Vin+，漏极接到第九晶体管M9的源极和第十一晶体管M11的漏极，第二晶体管M1的源极接到第一晶体管M0的漏极和第三晶体管M2的源极；

第三晶体管M2的栅极用于接到负输入端Vin-，漏极连接到第十二晶体管M12的漏极和第十晶体管M10的源极，第三晶体管M2的源极接到第一晶体管M0的漏极和第二晶体管M1的源极；

第五晶体管M5的栅极用于接到第四偏置电压的输入端Vb4，漏极接到第七晶体管M7的源极和第十三晶体管M13的源极，第五晶体管M5的源极用于接地；

第六晶体管M6的栅极用于接到第四偏置电压的输入端Vb4，漏极接到第八晶体管M8的源极和第十四晶体管M14的源极，第六晶体管M6的源极用于接地；

第七晶体管M7的栅极接到第三偏置电压的输入端Vb3，漏极用于接到负输出端Vout-，源极接到第五晶体管M5的漏极和第十三晶体管M13的源极；

第八晶体管M8的栅极用于接到第三偏置电压的输入端Vb3，漏极用于接到正输出端Vout+，源极接到第六晶体管M6的漏极和第十四晶体管M14的源极；

第九晶体管M9的栅极接到第二偏置电压的输入端Vb2，漏极用于接到负输出端Vout-，源极接到第二晶体管M1的漏极和第十一晶体管M11的漏极；

第十晶体管M10的栅极接到第二偏置电压的输入端Vb2，漏极用于接到正输出端Vout+，源极接到第三晶体管M2的漏极和第十二晶体管M12的漏极；

第十一晶体管M11的栅极接到第十八晶体管M18栅极、第十六晶体管M16的漏极和第十四晶体管M14的漏极，第十一晶体管M11的漏极接到第九晶体管M9的源极和第二晶体管M1的漏极，第十一晶体管M11的源极用于接到电源；

第十二晶体管M12的栅极接到第十七晶体管M17的栅极、第十五晶体管M15的漏极和第十三晶体管M13的漏极，第十二晶体管M12的漏极接到第十晶体管M10的源极和第三晶体管M2的漏极，第十二晶体管M12的源极用于接到电源；

第十三晶体管M13的栅极用于接到第六偏置电压的输入端Vb6，漏极接到第十五晶体管M15的漏极、第十七晶体管M17的栅极和第十二晶体管M12的栅极，源极接到第七晶体管M7的源极和第五晶体管M5的漏极；

第十四晶体管M14的栅极用于接到第六偏置电压的输入端Vb6，漏极接到第十六晶体管M16的漏极、第十八晶体管M18的栅极和第十一晶体管M11的栅极，源极接到第八晶体管M8的源极和第六晶体管M6的漏极；

第十五晶体管M15的栅极用于接到第五偏置电压的输入端Vb5，漏极接到第十三晶体管M13的漏极、第十七晶体管M17的栅极和第十二晶体管M12的栅极，源极接到第十七晶体管M17的漏极；

第十六晶体管M16的栅极用于接到第五偏置电压的输入端Vb5，漏极接到第十四晶体管M14的漏极、第十八晶体管M18的栅极和第十一晶体管M11的栅极，源极接到第十八晶体管M18的漏极；

第十七晶体管M17的栅极接到第十五晶体管M15的漏极、第十三晶体管M13的漏极和第十二晶体管M12的栅极，第十七晶体管M17的漏极接到第十五晶体管M15的源极，第十七晶体管M17的源极用于接到电源；

第十八晶体管M18的栅极接到第十六晶体管M16的漏极、第十四晶体管M14的漏极和第十一晶体管M11的栅极，第十八晶体管M18的漏极接到第十六晶体管M16的源极，第十八晶体管M18的源极用于接到电源。

本发明的运算放大器通过使用晶体管M13—M18来形成反馈回路，从而获得极大的DC开环电压增益。本发明的运算放大器与传统的折叠共源共栅gain boosted放大器相比较，拥有极高的DC开环电压增益、很宽的单位增益带宽、很短的0.01%建立时间和不多的功耗。这些性能是现有的各种运算放大器所无法达到的。据估计，传统的折叠共源共栅gainboosted运算放大器只能拥有大约100dB的DC开环电压增益以及大约1GHz的单位增益带宽；而本发明中的新型运算放大器可以拥有大约150dB的DC开环电压增益以及大约2GHz的单位增益带宽。

如图2所示，为本发明第二种实施例的运算放大器的电路图，该实施例与第一种实施例的结构基本相同，区别是该实施例的电路图上还连接有辅助运放（AuxiliaryAmplifier），辅助运放有两个输入端VX、VY和两个输出端Va+、Va-，其正输入端接到节点VX，负输入端接到节点VY，正输出端接到节点Va+，负输出端接到节点Va-，其中节点VX是第十一晶体管M11的漏极、第二晶体管M1的漏极和第九晶体管M9的源极的共同相连接点，节点VY是第十二晶体管M12的漏极、第十晶体管M10的源极和第三晶体管M2的漏极的共同相连接点，而且第九晶体管M9和第十晶体管的栅极都不再接到第二偏置电压的输入端Vb2。该辅助运放的具体连接关系如下：

所述辅助运放的正输入端VX连接到第十一晶体管M11的漏极、第二晶体管M1的漏极和第九晶体管M9的源极，负输入端VY连接第十二晶体管M12的漏极、第十晶体管M10的源极和第三晶体管M2的漏极，正输出端Va+连接第十晶体管M10的栅极，负输出端Va-连接第九晶体管M9的栅极。

本发明的该实施例的运算放大器电路与传统的折叠共源共栅gain boosted放大器相比较，只有一个辅助运放，并且N-辅助运放被MOS晶体管M13—M18替代了。为了说明晶体管M13—M18的作用，在图3中显示了此运算放大器电路所对应的等效单端电路图。如图3所示，如果计算其输出阻抗（将输入端接ac地，并在输出端加一个ac信号ΔV），则有电流i1流入此电路。另外，由于电流镜（由M16、M18、M12和反相放大器Inverter组成）的作用，还有一股电流i2流出输出端。如果i1等于i2，那么图3中运放的输出阻抗将是无穷大，因此DC放大倍数也将是无穷大。为了使这个运放正常地工作，应满足下面这个式子：i2≤i1。在功耗方面，由于所述的运算放大器电路仅使用了一个辅助运放，因此省去了N辅助运放及其共模反馈电路，使得这个运算放大器电路有更低的功耗。

该实施例的运算放大器电路可以有无穷大的放大倍数，但是却容易受到温度和工艺偏差的影响。因此需要一个调节电路来对这个运放进行调节，以保证这个运放拥有极端优异的性能。图4中的调节电路便是这种对运放进行调节的电路。事实上，当温度或工艺变化时，所述运算放大器电路的DC放大倍数和-3dB带宽也将随之而变化，但是其他的性能参数（如DC放大倍数与-3dB带宽的乘积、第二极点、相位裕度、单位增益带宽等）不会变化。而且只需要调节第四偏置电压即可使此运算放大器电路重新拥有极大的放大倍数。这里存在一个叫做Vtg的电位（Vtg是指第四偏置电压的最优值，是由晶体管特性决定，它比M5、M6的阈值电压稍大一些），其值会随着温度和工艺的变化而变化。（在SMIC0.18μm工艺1.8V电源电压的条件下，Vtg可以是530mV左右。）当Vb4=Vtg时，所述运算放大器电路将有无穷大的放大倍数；如果Vb4≥Vtg，那么此运算放大器电路便可正常工作；如果Vb4<Vtg，那么这个运算放大器电路将不能正常工作，并且输出阻抗将是负的。当Vb4≥Vtg的时候，我们可以发现，Vb4越接近Vtg，则DC放大倍数就越大。

如图4所示，为本发明一种实施例的偏置电压的调节电路，该调节电路包括第一电阻R1、第二电阻R2、第一二极管D1、第二二极管D2、第一电容C_disturb和第二电容C_bias，其中，第一电阻R1的第一端连接到正输出端Vout+，第二端通过第五开关K5与第一二极管D1的阳极相连接，第二电阻R2的第一端连接到负输出端Vout-，第二端通过第六开关K6与第二二极管D2的阳极相连接，第一二极管D1的阴极与第二二极管D2的阴极、第四偏置电压的输入端Vb4、第七开关K7和第二电容C_bias相连接，第七开关K7与第七偏置电压的输入端V_initial相连接，第二电容C_bias接地，第一电容C_disturb的第一端通过第一开关K1、第二开关K2分别连接到正输出端Vout+和第八偏置电压的输入端V_disturb，第一电容C_disturb的第二端通过第三开关K3、第四开关K4分别连接到负输出端Vout-和GND，节点Vb4（第四偏置电压的输入端）用于给运算放大器电路提供偏置电压Vb4。

以下详细说明该调节电路的工作过程：当使用调节电路来对运算放大器的第四偏置电压进行调节时，应先将运算放大器电路的正负输入端连接到共模电压上，然后在充电阶段（第一相φ1）时，第二开关K2、第四开关K4和第七开关K7导通，第一开关K1、第三开关K3、第五开关K5和第六开关K6断开，此时第二电容C_bias被第七偏置电压（约为500mV，且应小于Vtg）充电，而第一电容C_disturb被第八偏置电压（可以为200mV）充电。

在产生偏置电压阶段（第二相φ2）时，与充电阶段开关控制相反，第一开关K1、第三开关K3、第五开关K5和第六开关K6导通，第二开关K2、第四开关K4和第七开关K7断开。因此第一电容C_disturb被连到了运放的两个输出端上，而第二电容C_bias也通过二极管和电阻连到了运放的两个输出端上。此时，第一电容C_disturb上的压降干扰运放的两个输出端，并使得这两个输出端上有压差。由于节点Vb4上的电位小于Vtg，使得运放两输出端上的压差迅速增加，又由于运放两输出端上的共模电压大约为900mV，因此二极管D1和D2中的某一个导通并对第二电容C_bias进行充电，从而使得Vb4上的电位增加。当Vb4上的电位接近Vtg但仍然小于Vtg的时候，运放两输出端上的电压差很快减小到0，因此两二极管上的电流变得很小，使得第二电容C_bias上的充电速率也变得很慢。一段时间后（这仍然是“产生偏置电压阶段”），当Vb4上的电位稍微大于Vtg，使得运放的电压增益处于合适的范围之内（例如150dB左右）时，就可以使运放进入正常的工作状态了。

在工作状态时，断开所有开关，运放便可正常地工作，同时拥有极大的DC放大倍数。

为了实现调节电路产生所需的第四偏置电压，电容C_disturb应该是一个小电容，可用最小尺寸的MOS电容实现，而且开关K1和K3上的导通电阻应该很小，为了使导通电阻很小，可以使此NMOS开关上的栅电位为2V_DD，而第二电容C_bias应该是一个大电容，可把电容C_bias放到芯片外部，即在Vb4节点和GND节点之间从芯片外部并联一个大约0.1μF的电容C_bias，此外，电阻R1和R2上的阻值为几千欧姆即可。

本发明的运放电路的第二电容C_bias还存在漏电的问题，因此工作状态时，Vb4会慢慢减小，使得一段时间后，Vb4<Vtg，导致运放又不能正常工作了。为了解决这个问题，本发明采用了如下两种方案来实现：

方案一，每隔一段时间便使用所述调节电路重新产生节点Vb4上的电位并断开K1——K7这七个开关，使得运放可以重新正常工作；也就是说，当第四偏置电压的大小与最优值Vtg的差超出所允许的范围时，再次控制开关，来调节第四偏置电压，使其与最优值Vtg的差位于所允许的范围内。

方案二，先用所述调节电路产生节点Vb4的电位，并在芯片外部测得这个电位的大小，之后从芯片外部来给第四偏置电压的输入端Vb4持续地提供同样大小的电位，这样，断开K1——K7这七个开关后，所述运算放大器便能一直正常工作。也就是说，通过从芯片外部提供第四偏置电压，使得第四偏置电压Vb4与最优值Vtg的差位于所允许的范围内。所允许的范围是指两者之间的差值处于阈值范围内，例如是与最优值电压相差0%-2%。

如图5所示，在“中芯国际0.18微米工艺”、“1.8V电源电压”以及“1.6pF负载电容”的条件下，用hspice进行仿真，这种新型的运放达到了150.29dB的DC开环电压增益、1.8964GHz的单位增益带宽、63.87°的相位裕度、2.425ns的0.01%建立时间以及13.329mW的功耗。不同工艺角下这种运放的性能参数如图6所示。很显然，这些性能是现有的各种运算放大器所无法达到的。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种拥有极大直流开环电压增益的CMOS运算放大器，其特征在于，包括：第一晶体管(M0)、第二晶体管(M1)、第三晶体管(M2)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)、第九晶体管(M9)、第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)、第十四晶体管(M14)、第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)，其中，

第一晶体管(M0)的栅极接到第一偏置电压的输入端(Vb1)，漏极接到第二晶体管(M1)的源极和第三晶体管(M2)的源极，第一晶体管(M0)的源极接地；

第二晶体管(M1)的栅极用于接到正输入端(Vin+)，漏极接到第九晶体管(M9)的源极和第十一晶体管(M11)的漏极，第二晶体管(M1)的源极接到第一晶体管(M0)的漏极和第三晶体管(M2)的源极；

第三晶体管M2的栅极用于接到负输入端(Vin-)，漏极连接到第十二晶体管(M12)的漏极和第十晶体管(M10)的源极，第三晶体管(M2)的源极接到第一晶体管(M0)的漏极和第二晶体管(M1)的源极；

第五晶体管(M5)的栅极用于接到第四偏置电压的输入端(Vb4)，漏极接到第七晶体管(M7)的源极和第十三晶体管(M13)的源极，第五晶体管(M5)的源极用于接地，其中，第四偏置电压(Vb4)大于等于其最优值(Vtg)；

第六晶体管(M6)的栅极用于接到第四偏置电压的输入端(Vb4)，漏极接到第八晶体管(M8)的源极和第十四晶体管(M14)的源极，第六晶体管(M6)的源极用于接地；

第七晶体管(M7)的栅极接到第三偏置电压的输入端(Vb3)，漏极用于接到负输出端(Vout-)，源极接到第五晶体管(M5)的漏极和第十三晶体管(M13)的源极；

第八晶体管(M8)的栅极用于接到第三偏置电压的输入端(Vb3)，漏极用于接到正输出端(Vout+)，源极接到第六晶体管(M6)的漏极和第十四晶体管(M14)的源极；

第九晶体管(M9)漏极用于接到负输出端(Vout-)，源极接到第二晶体管(M1)的漏极和第十一晶体管(M11)的漏极；

第十晶体管(M10)的漏极用于接到正输出端(Vout+)，源极接到第三晶体管(M2)的漏极和第十二晶体管(M12)的漏极；

第十一晶体管(M11)的栅极接到第十八晶体管(M18)栅极、第十六晶体管(M16)的漏极和第十四晶体管(M14)的漏极，第十一晶体管(M11)的漏极接到第九晶体管(M9)的源极和第二晶体管(M1)的漏极，第十一晶体管(M11)的源极用于接到电源；

第十二晶体管(M12)的栅极接到第十七晶体管(M17)的栅极、第十五晶体管(M15)的漏极和第十三晶体管(M13)的漏极，第十二晶体管(M12)的漏极接到第十晶体管(M10)的源极和第三晶体管(M2)的漏极，第十二晶体管(M12)的源极用于接到电源；

第十三晶体管(M13)的栅极用于接到第六偏置电压的输入端(Vb6)，漏极接到第十五晶体管(M15)的漏极、第十七晶体管(M17)的栅极和第十二晶体管(M12)的栅极，源极接到第七晶体管(M7)的源极和第五晶体管(M5)的漏极；

第十四晶体管(M14)的栅极用于接到第六偏置电压的输入端(Vb6)，漏极接到第十六晶体管(M16)的漏极、第十八晶体管(M18)的栅极和第十一晶体管(M11)的栅极，源极接到第八晶体管(M8)的源极和第六晶体管(M6)的漏极；

第十五晶体管(M15)的栅极用于接到第五偏置电压的输入端(Vb5)，漏极接到第十三晶体管(M13)的漏极、第十七晶体管(M17)的栅极和第十二晶体管(M12)的栅极，源极接到第十七晶体管(M17)的漏极；

第十六晶体管(M16)的栅极用于接到第五偏置电压的输入端(Vb5)，漏极接到第十四晶体管(M14)的漏极、第十八晶体管(M18)的栅极和第十一晶体管(M11)的栅极，源极接到第十八晶体管(M18)的漏极；

第十七晶体管(M17)的栅极接到第十五晶体管(M15)的漏极、第十三晶体管(M13)的漏极和第十二晶体管(M12)的栅极，第十七晶体管(M17)的漏极接到第十五晶体管(M15)的源极，第十七晶体管(M17)的源极用于接到电源；

第十八晶体管(M18)的栅极接到第十六晶体管(M16)的漏极、第十四晶体管(M14)的漏极和第十一晶体管(M11)的栅极，第十八晶体管(M18)的漏极接到第十六晶体管(M16)的源极，第十八晶体管(M18)的源极用于接到电源。

2.根据权利要求1所述的CMOS运算放大器，其特征在于，还包括辅助运放，所述辅助运放的正输入端(VX)连接到第十一晶体管(M11)的漏极、第二晶体管(M1)的漏极和第九晶体管(M9)的源极，负输入端(VY)连接第十二晶体管(M12)的漏极、第十晶体管(M10)的源极和第三晶体管(M2)的漏极，正输出端(Va+)连接第十晶体管(M10)的栅极，负输出端(Va-)连接第九晶体管(M9)的栅极。

3.根据权利要求1所述的CMOS运算放大器，其特征在于，第九晶体管(M9)的栅极和第十晶体管(M10)的栅极用于接到第二偏置电压的输入端(Vb2)。

4.根据权利要求2或者3所述的CMOS运算放大器，其特征在于，所述第四偏置电压(Vb4)的电位大于第五晶体管(M5)和第六晶体管(M6)中任何一个的阈值电压。

5.根据权利要求4所述的CMOS运算放大器，其特征在于，所述CMOS运算放大器电路还包括用于产生并调节第四偏置电压的调节电路，所述调节电路包括第一电阻(R1)、第二电阻(R2)、第一二极管(D1)、第二二极管(D2)、第一电容(C_disturb)和第二电容(C_bias)，其中，第一电阻(R1)的第一端连接到正输出端(Vout+)，第二端通过第五开关(K5)与第一二极管(D1)的阳极相连接，第二电阻(R2)的第一端连接到负输出端(Vout-)，第二端通过第六开关(K6)与第二二极管(D2)的阳极相连接，第一二极管(D1)的阴极与第二二极管(D2)的阴极、第四偏置电压的输入端(Vb4)、第七开关(K7)和第二电容(C_bias)相连接，第七开关(K7)与第七偏置电压的输入端(V_initial)相连接，第二电容(C_bias)用于接地，第一电容(C_disturb)的第一端通过第一开关(K1)、第二开关(K2)分别连接到正输出端(Vout+)、第八偏置电压的输入端(V_disturb)，第一电容(C_disturb)的第二端通过第三开关(K3、)第四开关(K4)分别连接到负输出端(Vout-)和GND。

6.根据权利要求5所述的CMOS运算放大器，其特征在于，在用调节电路对第四偏置电压进行调节时，所述运算放大器电路的正、负输入端连接到共模电压上，在充电阶段时，第二开关(K2)、第四开关(K4)和第七开关(K7)导通，第一开关(K1)、第三开关(K3)、第五开关(K5)和第六开关(K6)断开；在产生偏置电压阶段时，断开第二开关(K2)、第四开关(K4)和第七开关(K7)，导通第一开关(K1)、第三开关(K3)、第五开关(K5)和第六开关(K6)；在工作状态时，断开开关K1-K7。

7.根据权利要求6所述的CMOS运算放大器，其特征在于，当第四偏置电压与最优值(Vtg)的差超出所允许的范围时，再次控制开关K1-K7，来调节第四偏置电压，使得与最优值(Vtg)的电压差位于所允许的范围内。

8.根据权利要求6所述的CMOS运算放大器，其特征在于，获取最优值电压(Vtg)，从外部提供第四偏置电压，使得第四偏置电压的电位与最优值(Vtg)的差位于所允许的范围内。