TWI670577B - 用於多線介面的實體層電路 - Google Patents

用於多線介面的實體層電路 Download PDF

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Abstract

本發明針對包含有四訊號或六訊號的實體媒介附加子層的實體層電路，提供了接墊佈置方式、終端電路、解序列架構以及時脈與資料回復電路。

Description

用於多線介面的實體層電路
本發明關於多線資料介面，尤指適用於多線資料介面之不同實體層模式的實體層電路和實體媒介附加子層。
如智慧型手機之類的行動裝置，內部包含各種不同用途的元件，例如應用處理器(application processor)、顯示器、CMOS圖像感測器等。這些元件需要透過實體介面進行互連，例如，應用處理器可以透過一個介面，向顯示器提供幀資料，以呈現視覺內容。或者，CMOS圖像感測器可以透過一個介面，向應用處理器提供感測到的圖像資料，以輸出照片或視頻。
由行動產業處理器界面(Mobile Industry Processor Interface,MIPI)聯盟所制定的MIPI規範被廣泛應用在上述行動裝置的元件間訊號通訊和資料傳輸。MIPI D-PHY是MIPI規範之一。在MIPI D-PHY介面中，係透過一個時脈通道和一到四個資料通道來進行實現通訊。每個資料通道包含差動訊號對。時脈通道用於傳輸差動時脈訊號，而每個資料道用於傳輸差動資料訊號。
為了滿足特定資料(例如圖像資料)的高速傳輸要求，MIPI聯盟新 開發且定義了MIPI C-PHY規範。在MIPI C-PHY介面中，係透過三條訊號線來進行通訊。訊號線分別傳輸三數值(three-valued)訊號，三數值訊號可以轉換成二進位邏輯訊號。MIPI C-PHY的一個特徵是將時脈嵌入在資料訊號中，接收端在接收資料訊號時執行時脈與資料回復。
雖然MIPI C-PHY介面可以有效地實現高速訊號通訊並可以提供高吞吐量，但是這個介面對於行動裝置中的所有元件和需求並非是必要的。所以若供應商能夠提供同時適用於這兩種規範的功能塊(functional block)和/或積體電路，對製造商來說是相當樂見的。因此，有必要提供支援MIPI D-PHY和MIPI C-PHY規範的積體電路或半導體裝置。
本發明的一個目的是提供適用於多線(multi-wire)介面的不同實體層模式的實體層電路與多訊號實體媒介附加子層。本發明所提出的實體層電路和實體媒介附加子層在設計上已經考慮了不同實體層模式，例如MIPI D-PHY和MIPI C-PHY，之間的訊號特性差異。從而實現了一種二合一的實體層(combo PHY)設備，其可無縫地與基於MIPI D-PHY的設備或基於MIPI C-PHY的設備進行連接。
本發明之實施例提供一種實體層電路，該實體層電路包含：四個訊號接墊與一四訊號實體媒介附加子層。該四訊號實體媒介附加子層耦接於該四個訊號接墊，包含：一四訊號終端電路，耦接於該四個訊號接墊；一第一差動放大器，耦接於一第一訊號接墊與一第二訊號接墊，用於接收該第一訊號接墊與該第二訊號接墊上的訊號，據此輸出一第一差動訊號；一第二差動放大器，耦 接於該第一訊號接墊與一第三訊號接墊，用於接收該第一訊號接墊與該第三訊號接墊上的訊號，據此輸出一第二差動訊號；一第三差動放大器，耦接於兩個關關，選擇性地耦接於該第二訊號接墊與該第三訊號接墊或該第三訊號接墊與一第四訊號接墊，用於接收該第二訊號接墊與該第三訊號接墊上的訊號，或者是該第三訊號接墊與該第四訊號接墊上的訊號，據此輸出一第三差動訊號；一第一訊號處理區塊，耦接於該第一差動放大器，用於當該四訊號PMA操作於一第一實體層模式中時，處理該第一差動訊號；一第二訊號處理區塊，耦接於該第一、第二與第三差動放大器，用於當該四訊號PMA操作於一第二實體層模式中時，處理該第一、第二與第三差動訊號；以及一第三訊號處理區塊，耦接於該第三差動放大器，用於當該四訊號PMA操作於該第一實體層模式中時，處理該第三差動訊號。
本發明之實施例提供一種實體層電路，該實體層電路包含：六個訊號接墊以及一六訊號實體媒介附加子層。該六訊號實體媒介附加子層耦接於該六個訊號接墊，包含：一六訊號終端電路，耦接於該六個訊號接墊；一第一差動放大器，耦接於一第一訊號接墊與一第二訊號接墊，用於接收該第一訊號接墊與該第二訊號接墊上的訊號，據此輸出一第一差動訊號；一第二差動放大器，耦接於該第一訊號接墊與一第三訊號接墊，用於接收該第一訊號接墊與該第三訊號接墊上的訊號，據此輸出一第二差動訊號；一第三差動放大器，耦接於兩個關關，選擇性地耦接於該第二訊號接墊與該第三訊號接墊或該第三訊號接墊與一第四訊號接墊，用於接收該第二訊號接墊與該第三訊號接墊上的訊號，或者是該第三訊號接墊與該第四訊號接墊上的訊號，據此輸出一第三差動訊號；一第四差動放大器，耦接於該第四訊號接墊與一第五訊號接墊，用於接收該第四訊號接墊與該第五訊號接墊上的訊號，據此輸出一第四差動訊號；一第五差 動放大器，耦接於該第四訊號接墊與一第六訊號接墊，用於接收該第四訊號接墊與該第六訊號接墊上的訊號，據此輸出一第五差動訊號；一第六差動放大器，耦接於該第五訊號接墊與該第六訊號接墊，用於接收該第五訊號接墊與該六五訊號接墊上的訊號，據此輸出一第六差動訊號；一第一訊號處理區塊，耦接於該第一差動放大器，用於當該六訊號PMA操作於一第一實體層模式中時，處理該第一差動訊號；一第二訊號處理區塊，耦接於該第一、第二與第三差動放大器，用於當該六訊號PMA操作於一第二實體層模式中時，處理該第一、第二與第三差動訊號；一第三訊號處理區塊，耦接於該第三差動放大器，用於當該六訊號PMA操作於該第一實體層模式中時，處理該第三差動訊號；一第四訊號處理區塊，耦接於該第四、第五與第六差動放大器，用於當該六訊號PMA操作於該第二實體層模式中時，處理該第四、第五與第六差動訊號；以及一第五訊號處理區塊，耦接於該第六差動放大器，用於當該六訊號PMA操作於該第一實體層模式中時，處理該第六差動訊號。
本發明之一實施例提供一種用於一多線介面的時脈與資料回復電路，該時脈與資料回復電路包含：複數個互斥或閘、複數個鎖存器、一或閘與一工作週期校正電路。該複數個互斥或閘的每一者耦接於該多線介面中的一條導線，且每一者具有一普通輸入與包含有一延遲元件的一延遲輸入，其中每一XOR閘從該普通輸入與該延遲輸入接收該導線上的同一訊號，並且對所接收的該訊號與該訊號的延遲版本收進行一XOR運算，以輸出一XOR輸出訊號。該複數個鎖存器的每一者耦接於該複數個XOR閘中之一，用於根據複數個XOR輸出訊號中之一者鎖存一預定訊號，以輸出一鎖存輸出訊號，其中該複數個鎖存器可被一重置控制訊號所重置。該或閘耦接該複數個鎖存器，用於對複數個鎖存輸出訊號進行一或訊算，以輸出一時脈訊號。該工作週期校正電路耦接於該或 閘，用於根據該時脈訊號，產生一重置控制訊號來校正該時脈訊號，以使該時脈訊號具有50%的工作週期。
本發明之一實施例提供一種用於一多線介面的時脈與資料回復電路，該時脈與資料回復電路包含：複數個互斥或閘、複數個鎖存器、一或閘與一延遲調整單元。該複數個互斥或閘的每一者耦接於該多線介面中的一條導線，且每一者具有一普通輸入與包含有一延遲元件的一延遲輸入，其中每一互斥或閘從該普通輸入與該延遲輸入接收該導線上的同一訊號，並且對所接收的該訊號與該訊號的延遲版本收進行一互斥或運算，以輸出一互斥或輸出訊號。該複數個鎖存器的每一者耦接於該複數個互斥或閘中之一，用於根據複數個互斥或輸出訊號中之一者鎖存一預定訊號，以輸出一鎖存輸出訊號，其中該複數個鎖存器可被一重置控制訊號所重置。該或閘耦接該複數個鎖存器，用於對複數個鎖存輸出訊號進行一或訊算，以輸出一時脈訊號。該延遲調整單元耦接於該或閘，用於根據複數個取樣單元的複數個輸出訊號，產生該重置控制訊號。
800、900、110、210、411、412‧‧‧實體媒介附加子層
600‧‧‧終端電路
811~813、911~916‧‧‧差動放大器
821、822、1110、1112、921、923、925‧‧‧S/H電路
823、1111、922、924、1010、1200‧‧‧CDR電路
831、832、833、1120、931~935、1020‧‧‧解序列器
840、1130、941、942、1030‧‧‧緩衝器
845、1035、943、944‧‧‧符元解碼器
850、1040、951、952‧‧‧資料處理單元
860、960、970‧‧‧解碼處理器
100、200、300、400‧‧‧實體層電路
320、322、420、422‧‧‧ESD防護電路
330、430‧‧‧實體編碼子層
500、600、700‧‧‧終端電路
1210~1223、2011~2013‧‧‧延遲單元
1221~1223、2021~2023、2091~2092‧‧‧XOR閘
1231~1233、2031~2033‧‧‧鎖存器
1240、2040‧‧‧OR閘
1250、1500、1800‧‧‧工作週期校正電路
1260、2060‧‧‧對齊延遲單元
1281~1282、2081~2082‧‧‧取樣單元
1271~1272、2071~2072‧‧‧除頻器
1511~1512‧‧‧選擇器
1520‧‧‧TDC
1530、1820‧‧‧數位控制邏輯
1540、1830‧‧‧NAND閘
1550、1840‧‧‧可編程延遲線
1810‧‧‧比較器
2000‧‧‧延遲調整單元
第1圖繪示出本發明實施例中一個包含支援雙線通道PHY模式和三線通道PHY模式的四訊號PMA的PHY電路。
第2圖繪示出本發明實施例如何減少PMA中的解序列器數量。
第3圖繪示出本發明實施例中一個包含支援雙線通道PHY模式和三線通道PHY模式的六訊號PMA的PHY電路。
第4圖繪示出本發明實施例如何利用時脈訊號處理不同階段的資料訊號。
第5圖繪示出本發明實施例中用於包含四訊號PMA的PHY電路的訊號接墊佈置 方式。
第6圖繪示出本發明實施例中用於包含六訊號PMA的PHY電路的訊號接墊佈置方式。
第7圖與第8圖繪示出包含靜電放電防護以及接墊屏蔽的訊號接墊佈置方式。
第9A~9C圖繪示出現有技術中適用於雙線通道PHY模式和三線通道PHY模式的終端電路。
第10A~10D圖繪示出本發明實施例中適用於四訊號PMA的終端電路。
第11A~11D圖繪示出本發明實施例中適用於六訊號PMA的終端電路。
第12圖繪示出本發明的一個實施例中用於三線通訊連線之接收器中的CDR電路。
第13圖繪示出關於具有工作週期校正電路的CDR電路的訊號時序圖。
第14圖繪示出工作週期校正電路的一個實施例的詳細電路圖。
第15圖與第16圖解釋第14圖的工作週期校正電路之運作的訊號時序圖。
第17圖繪示出工作週期校正電路的另一個實施例的詳細電路圖。
第18圖解釋第17圖的工作週期校正電路之運作的訊號時序圖。
第19圖繪示出本發明的另一個實施例中用於三線通訊連線之接收器中的CDR電路。
第20圖解釋第19圖的延遲校正電路之運作的訊號時序圖。
在以下內文中，描述了許多具體細節以提供閱讀者對本發明實施例的透徹理解。然而，本領域的技術人士將能理解，如何在缺少一個或多個具體細節的情況下，或者利用其他方法或元件或材料等來實現本發明。在其他情況下，眾所皆知的結構、材料或操作不會被示出或詳細描述，從而避免模糊本發 明的核心概念。
說明書中提到的「一實施例」意味著該實施例所描述的特定特徵、結構或特性可能被包含於本發明的至少一個實施例中。因此，本說明書中各處出現的「在一實施例中」不一定意味著同一個實施例。此外，前述的特定特徵、結構或特性可以以任何合適的形式在一個或多個實施例中結合。
本發明主要在接收器的實體層電路(PHY)中提供四訊號(four-signal)實體媒介附加子層(physical medium attachment sublayer,PMA)和/或六訊號(six-signal)PMA，用於與符合MIPI C-PHY規範或其他類型使用三條訊號線來形成通道的PHY規範(以下稱為三線通道(three-wire lane)PHY)，以及與符合MIPI C-PHY規範或其他類型使用兩條訊號線來形成通道的PHY規範(以下稱為雙線通道(two-wire lane)PHY)進行通訊連線。在本發明的實施例中，四訊號PMA和六訊號PMA可以以智慧財產權(intellectual property,IP)核心，IP方塊或功能方塊的形式實現，以提高設計生產率並使高度複雜的積體電路開發易於管理。
本發明的四訊號PMA和六訊號PMA都可以設置為與運作在MIPI D-PHY模式(或其他類型的雙線通道PHY模式)和MIPI C-PHY模式(或其他類型的三線通道PHY模式)之一。對於它們中的每一者，四訊號PMA可以為一個通訊連線提供兩個“雙線”通道或一個“三線”通道，而六訊號PMA可以為一個通訊連線提供三個“雙線”通道或兩個“三線“通道”。
由於這些不同PHY模式的訊號特性，需要不同的訊號處理過程/硬體資源來處理符合不同PHY規範的訊號。如下列內文所述，本發明提供了用於四 訊號和六訊號PMA的接墊佈置方式、終端電路、解序列結構和時脈與資料回復電路。
發明整體
請參考第1圖，其繪示了根據本發明實施例的PHY電路的一部分的示意圖。如圖所示，PHY電路包括四訊號PMA 800和四個訊號接墊D0P_T0A、D0N_T0B、D1P_T0C和D1N，以及四訊號終端電路600。訊號接墊D0P_T0A、D0N_T0B、D1P_T0C和D1N分別耦接至四訊號PMA 800中的差動放大器811~813。四訊號終端電路600還分別耦接到訊號接墊D0P_T0A、D0N_T0B、D1P_T0C和D1N。因此，差動放大器811~813分別耦接到終端電路600。
通常，本實施例中的四訊號PMA 800支援雙線通道的PHY模式(例如MIPI D-PHY)和三線通道的PHY模式(例如MIPI C-PHY)。當四訊號PMA 800被設配置為MIPI D-PHY模式且在MIPI D-PHY模式下操作於進行MIPI D-PHY的通訊連線時，它可以支援2個雙線通道，訊號接墊D0P_T0A和D0N_T0B連接到第一個雙線通道，而訊號接墊D1P_T0C和D1N連接到第二個雙線通道。或者，當四訊號PMA 800被設置為MIPI C-PHY模式且在MIPI C-PHY模式下操作於進行MIPI C-PHY的通訊連線時，訊號接墊D0P_T0A，D0N_T0B和D1P_T0C被連接到一個三線通道。
在MIPI D-PHY模式/訊號連線的情形中，訊號接墊D0P_T0A和D0N_T0B耦接到差動放大器811，並且差動放大器811基於訊號接墊D0P_T0A和D0N_T0B上的訊號之間的差異輸出差動訊號D0。訊號接墊D1P_T0C和D1N透過 開關耦接到差動放大器813，並且差動放大器813基於訊號接墊D1P_T0C和D1N上的訊號之間的差異輸出差動訊號D1。此外，一第一訊號處理區塊耦接到差動放大器811。並且，當四訊號PMA 800以MIPI D-PHY模式操作時，該第一訊號處理區塊用於處理差動訊號D0。一第三訊號處理區塊耦接到差動放大器811。並且，當四訊號PMA 800以MIPI D-PHY模式操作時，該第三訊號處理區塊用於處理差動訊號D1。
在一個實施例中，該第一訊號處理區塊至少包含取樣與保持(sample and hold,S/H)電路821。S/H電路821根據差動訊號D0產生序列資料訊號D0[1：0]和時脈訊號D0_CK。第三訊號處理區塊至少包括S/H電路823，並且S/H電路823根據差動訊號D1產生序列資料訊號D1[1：0]和時脈訊號D1_CK。
在一個實施例中，第一訊號處理區塊還可以包括2至8解序列器(2-to-8 deserializer)831，其耦接到S/H電路821。S/H電路821輸出資料訊號D0[1：0]和時脈訊號D0_CK到2至8解序列器831。2至8解序列器831對它們進行解序列操作，以產生多個並列資料訊號D0[7：0]和時脈訊號D0_BCK。第三訊號處理區塊還可以包括2至8解序列器833，其耦接到S/H電路823。S/H電路823將資料訊號D1[1：0]和時脈訊號D1_CK輸出到2至8解序列器833。2至8解序列器833對它們進行解序列操作，以產生多個並列資料訊號D1[7：0]和時脈訊號D1_BCK。
在MIPI C-PHY模式/訊號連線的情形中，訊號接墊D0P_T0A、D0N_T0B與D1P_T0C耦接到差動放大器811~813。差動放大器811基於訊號接墊D0P_T0A和D0N_T0B上的訊號之間的差異輸出差動訊號T0AB。差動放大器812基於訊號接墊D1P_T0C與D0P_T0A上的訊號之間的差異輸出差動訊號T0CA。差 動放大器813基於訊號接墊D0P_T0B與D1P_T0C上的訊號之間的差異輸出差動訊號T0BC。差動放大器811~813耦接至一第二訊號處理區塊。當四訊號PMA 800以MIPI C-PHY模式操作時，該第二訊號處理區塊用於處理差動訊號T0AB、T0BC與T0CA。
在一實施例中，第二訊號處理區塊至少包含C-PHY時脈與資料回復(Clock and data recovery,CDR)電路822，並且C-PHY CDR電路822根據差動訊號T0AB、T0BC、和T0CA產生一組序列資料訊號T0AB[1：0]、T0BC[1：0]和T0CA[1：0]以及相應的時脈訊號T0_CK。
在一個實施例中，第二訊號處理區塊至少包含耦接到C-PHY CDR電路822的2至8解序列器832。C-PHY CDR電路822輸出訊號T0AB[1：0]、T0BC[1：0]與T0CA[1：0]和T0_CK到2至8解序列器832。2至8解序列器832根據時脈訊號T0CK，對訊號T0AB[1：0]、T0BC[1：0]與T0CA[1：0]進行解序列操作，從而產生一組並行資料訊號T0AB[7：0]、T0BC[7：0]、T0CA[7：0]和相應的時脈訊號T0_BCK。
2至8解序列器832進一步耦接到8至7先進先出緩衝器(first-in,first-out buffer,FIFO)840，並且8至7 FIFO 840將8位元資料訊號T0AB[7：0]、T0BC[7：0]與T0CA[7：0]轉換為7位元長。8至7 FIFO 840耦接到7符元解碼單元(7-symbol decoding unit)845。7符元解碼單元845用於解碼從8至7 FIFO 840讀取出的資料訊號，從而產生資料符元。7符元解碼單元845耦接到資料處理單元850。資料處理單元850用於處理7符元解碼單元845輸出的資料符元。資料處理單元850可包括7符元至16位元解映射器(demapper)，用於將從7符元解碼單元845所接收的每7個 符元解映射為16位元資料字組。
此外，8至7 FIFO 840、7符元解碼單元845和資料處理單元850共同作為為四訊號PMA 800中的C-PHY解碼處理器860。此外，四訊號PMA 800中的8至7 FIFO和7符元解碼單元的順序是可互換的。根據本發明的不同實施例，符元解碼單元可以設置在FIFO之前(可參考申請人的美國專利申請案，案號為15/956,709，其中公開了符元解碼單元在FIFO之前的架構)。
由於四訊號PMA 800可能不會同時操作在MIPI D-PHY模式與MIPI C-PHY模式中，因此可以減少配置在四訊號PMA 800中的2至8解序列器的數量。請參考第2圖以更進一步理解。當操作MIPI D-PHY模式中時，S/H電路1110和1112可以共享同一個2至8解序列器1120，並且2至8解序列器1120分別根據時脈訊號D0_CK和D1_CK，對資料訊號D0[1：0]和D1[1：0]進行解序列化。另一方面，當在MIPI C-PHY模式中操作時，C-PHY CDR電路1111僅需要一個2至8解序列器1120，並且2至8解序列器1120根據時脈訊號T0_CK，對資料訊號T0AB[1：0]、T0BC[1：0]和T0CA[1：0]進行解序列化。與第1圖中的四訊號PMA 800所需的三個單獨的解序列器831~833相較，這種實現方式顯著地提高了電路面積利用效率。
第3圖繪示了可以支援MIPI D-PHY通訊連線和MIPI C-PHY通訊連線的本發明之另一實施例。如圖所示，第3圖中的PHY電路包含六訊號PMA 900、訊號D0P_T0A、D0N_T0B、D1P_T0C、D1N_T1A、D2P_T1B和D2N_T1C以及六訊號終端電路700。訊號接墊D0P_T0A、D0N_T0B、D1P_T0C、D1N_T1A、D2P_T1B和D2N_T1C分別耦接到6訊號PMA 900的差動放大器911~916。六訊號 終端電路700也分別耦接到訊號接墊D0P_T0A、D0N_T0B、D1P_T0C、D1N_T1A、D2P_T1B和D2N_T1C。因此，差動放大器911~916分別耦接到六訊號終端電路700。
當六訊號PMA 900被設置為MIPI D-PHY模式，並在MIPI D-PHY模式下操作於基於MIPI D-PHY的通訊連線中時，訊號接墊D0P_T0A和D0N_T0B被連接到MIPI D-PHY通訊連線中的第一個雙線通道，訊號接墊D1P_T0C和D1N_T1A被連接到MIPI D-PHY通訊連線中的第二個雙線通道，並且接墊D2P_T1C和D2N_T1C被連接到MIPI D-PHY通訊連線中的第三個雙線通道。或者，當六訊號PMA 900被設置為MIPI C-PHY模式，並在MIPI C-PHY模式下操作於基於MIPI C-PHY的通訊連線中時，訊號接墊D0P_T0A、D0N_T0B和D1P_T0C被連接到MIPI C-PHY通訊連線中的第一個三線通道，訊號接墊D1N_T1A，D2P_T1B和D2N_T1C連接到MIPI C-PHY通訊連線中的第二個三線通道。
在MIPI D-PHY模式/通訊連線的情況下，訊號接墊D0P_T0A和D0N_T0B耦接到差動放大器911，並且差動放大器911基於訊號接墊D0P_T0A和D0N_T0B上的訊號之間的差異輸出差動訊號D0。訊號接墊D1P_T0C和D1N_T1A透過開關耦接到差動放大器913，並且差動放大器913基於訊號接墊D1P_T0C和D1N_T1A上的訊號之間的差異輸出差動訊號D1。訊號接墊D2P_T1B和D2N_T1C透過開關耦接到差動放大器916，並且差動放大器916基於訊號接墊D2P_T1B和D2N_T1C上的訊號之間的差異輸出差動訊號D2。此外，第一訊號處理區塊耦接到差動放大器911，並且當六訊號PMA 900操作於MIPI D-PHY模式時，第一訊號處理區塊被用於處理差動訊號D0。第三訊號處理區塊耦接到差動放大器913，並且當六訊號PMA 900操作於MIPI D-PHY模式時，第三訊號處理區塊被用於處理 差動訊號D1。第五訊號處理區塊耦接到差動放大器916，並且當六訊號PMA 900操作於MIPI D-PHY模式時，第五訊號處理區塊被用於處理差動訊號D2。
在一個實施例中，第一訊號處理區塊至少包括S/H電路921。S/H電路921根據訊號D0，產生序列資料訊號D0[1：0]和時脈訊號D0_CK。第三訊號處理區塊至少包括S/H電路923，並且，S/H電路923根據訊號D1，產生序列資料訊號D1[1：0]和時脈訊號D1_CK。第五訊號處理區塊至少包括S/H電路925，S/H電路925根據訊號D2，產生序列資料訊號D2[1：0]和時脈訊號D2_CK。
在一個實施例中，第一訊號處理區塊還可以包括2至8解序列器931，其耦接到S/H電路921。S/H電路921輸出資料訊號D0[1：0]和時脈訊號D0_CK到2至8解序列器931。2至8解序列器931對這些訊號進行解序列操作，以產生多個並列資料訊號D0[7：0]和時脈訊號D0_BCK。第三訊號處理區塊還可以包括2至8解序列器933，其耦接到S/H電路923。S/H電路923輸出資料訊號D1[1：0]和時脈訊號D1_CK到2至8解序列器933。2至8解序列器933對這些訊號進行解序列操作，以產生多個並列資料訊號D1[7：0]和時脈訊號D1_BCK。第五訊號處理區塊還可以包括2至8解序列器935，其耦接到S/H電路925。S/H電路925輸出資料訊號D2[1：0]和時脈訊號D2_CK到2至8解序列器935。2至8解序列器935對這些訊號進行解序列操作，以產生多個並列資料訊號D2[7：0]和時脈訊號D2_BCK。
在MIPI C-PHY模式/通訊連線的情況下，訊號接墊D0P_T0A和D0N_T0B耦接到差動放大器911，並且差動放大器911基於訊號接墊D0P_T0A和D0N_T0B上的訊號之間的差異，輸出差動訊號T0AB。訊號接墊D0P_T0A和D1P_T0C耦接到差動放大器912，並且差動放大器912基於訊號接墊D0P_T0A和 D1P_T0C上的訊號之間的差異，輸出差動訊號T0CA。訊號接墊D1P_T0C和D0N_T0B透過開關耦接到差動放大器913，並且差動放大器913基於訊號接墊D1P_T0C和D0N_T0B上的訊號之間的差異，輸出差動訊號T0BC。訊號接墊D1N_T1A和D2P_T1B耦接到差動放大器914，差動放大器914基於訊號接墊D1N_T1A和D2P_T1B上的訊號之間的差異，輸出差動訊號T1AB。訊號接墊D1N_T1A和D2N_T1C耦接到差動放大器915，並且差動放大器915基於訊號接墊D1N_T1A和D2N_T1C上的訊號之間的差異，輸出差動訊號T1CA。訊號接墊D2P_T1B和D2N_T1C透過開關耦接到差動放大器916，並且差動放大器916基於訊號接墊D2P_T1B和D2N_T1C上的訊號之間的差異，輸出差動訊號T1BC。
差動放大器911~913還耦接到一個第二訊號處理區塊。當六訊號PMA 900被設置為MIPI C-PHY模式時，第二訊號處理區塊用於處理差動訊號T0AB、T0BC和T0CA。差動放大器914~916還耦接到一個第四訊號處理區塊。當六訊號PMA 900被設置為MIPI C-PHY模式時，第四訊號處理區塊用於處理差動訊號T1AB、T1BC和T1CA。
在一實施例中，第二訊號處理區塊至少包括C-PHY CDR電路922，並且C-PHY CDR電路922根據訊號T0AB、T0BC和T0CA，產生一組序列資料訊號T0AB[1：0]、T0BC[1：0]與T0CA[1：0]以及相應的時脈訊號T0_CK。第四訊號處理區塊至少包括C-PHY CDR電路924，並且根據訊號T1AB、T1BC和T1CA，產生一組序列資料訊號T1AB[1：0]、T1BC[1：0]與T1CA[1：0]以及相應的時脈訊號T1_CK。
在一實施例中，第二訊號處理區塊還可以包括2至8解序列器932，其 耦接到C-PHY CDR電路922。C-PHY CDR電路922輸出訊號T0AB[1：0]、T0BC[1：0]、T0CA[1：0]和T0_CK到2至8解序列器932。2至8解序列器932根據時脈訊號T0CK，對訊號T0AB[1：0]、T0BC[1：0]與T0CA[1：0]進行解序列操作，從而產生一組並列資料訊號T0AB[7：0]、T0BC[7：0]、T0CA[7：0]和相應的時脈訊號T0_BCK。第四訊號處理區塊還可以包括2至8解序列器934，其耦接到C-PHY CDR電路924。C-PHY CDR電路924輸出訊號T1AB[1：0]、T1BC[1：0]、T1CA[1：0]和T1_CK到2至8解序列器934。2至8解序列器934根據時脈訊號T1CK，對訊號T1AB[1：0]、T1BC[1：0]與T1CA[1：0]進行解序列操作，從而產生一組並列資料訊號T1AB[7：0]、T1BC[7：0]、T1CA[7：0]和相應的時脈訊號T1_BCK。
在一個實施例中，2至8解序列器932進一步耦合到8至7 FIFO 941，並且8至7 FIFO 941將8位元資料訊號T0AB[7：0]、T0BC[7：0]、T0CA[7：0]轉換為7位元長。8至7 FIFO 941耦接到7符元解碼單元943。7符元解碼單元943用於解碼從8至7 FIFO 941中讀取到的資料訊號，從而產生資料符元。7符元解碼單元943耦接到資料處理單元951。資料處理單元951用於處理由7符元解碼單元943輸出的資料符元。資料處理單元951可包括7符元至16位元解映射器，用於將從7符元解碼單元943接收的每7個符元解映射成16位元資料字組。此外，8至7 FIFO 941、7符元解碼單元943和資料處理單元951共同作用為六訊號PMA 900中的C-PHY解碼處理器960。此外，本發明的六訊號PMA中的FIFO和符元解碼單元的順序是可互換的。根據本發明的各種實施例，符元解碼單元亦可設置在FIFO之前(可參考申請人的美國專利申請案，案號為15/956,709，其中公開了符元解碼單元在FIFO之前的架構)。
2至8解序列器934進一步耦合到8至7 FIFO 942。8至7 FIFO 942將8位元的資料訊號T1AB[7：0]、T1BC[7：0]與T1CA[7：0]轉換為7位元長。8至7 FIFO 942耦接到7符元解碼單元944。7符元解碼單元944用於解碼從8至7 FIFO 942中讀取的資料訊號，從而產生資料符元。7符元解碼單元944耦接到資料處理單元952。資料處理單元952用於處理由7符元解碼單元944輸出的資料符元。資料處理單元952可包括7符元至16位元解映射器，用於將從7符元解碼單元944接收的每7個符元解映射為16位資料字組。此外，8至7 FIFO 942、7符元解碼單元944和資料處理單元952共同用作六訊號PMA 900中的另一個C-PHY解碼處理器970。
如上所述，為了電路面積利用效率，可如第2圖所示的實施例一般，合併2至8解序列器931~933，亦可合併2至8解序列器934和935。
第4圖繪示出如何利用時脈訊號處理不同階段的資料訊號。如圖所示，2至8解序列器1020根據時脈訊號TCK對資料訊號AB[1：0]、BC[1：0]和CA[1：0]進行解序列操作，其中時脈訊號TCK的頻率為通訊連線之符元率(symbol rate)的一半。8至7 FIFO 1030根據時脈訊號BCK將8位元資料訊號AB[7：0]、BC[7：0]與CA[7：0]轉換為7位長的資料字組，其中時脈訊號BCK的頻率是符元率的1/8。7符元解碼單元1035用於解碼從8至7 FIFO 1030中讀取的資料訊號，以根據時脈訊號SCK產生符元。資料處理單元1040耦接到7符號解碼單元1035，並且被用於處理從7符元解碼單元1035輸出的符元。資料處理單元1040可以包括7符元至16位元的解映射器，其被設置為根據時脈訊號SCK，將從7符元解碼單元1035接收的每7個符元解映射成16位元資料字組，其中時脈訊號SCK的頻率是符元率的1/7。
請注意，第1圖與第3圖的實施例中提到的任何特定位元數的資料寬度旨在用於說明目的而不是限制。本領域通常技術人員應可理解如何根據不同的應用和設計要求選擇不同的資料寬度位數來設置其中的各個元件，例如四訊號和六訊號PMA中的解序列器，FIFO、與符元解碼單元。
接墊佈置方式
從第1圖和第3圖中的PHY電路發送的訊號可能受到干擾，例如訊號傳輸線之間的串擾(cross-talk)。因此，在各種設計中，通常應用了屏蔽(shielding)技術來減輕干擾。為了解決這些問題，本發明提供一種創新的接墊佈置方式(pad arrangement)，以更合理和有效地使用並分配接墊，從而屏蔽干擾。
第5圖繪示出了根據本發明實施例接墊佈置，其可用於包含四訊號PMA的PHY電路。如圖所示，PHY電路100包括四訊號PMA 110，以及用於與其他積體電路/設備連接的訊號接墊D0P_T0A、D0N_T0B、CKP_T0C和CKN_XXX，其透過任何可能類型的導體耦合到四訊號PMA 110。屏蔽接墊(shielding pad)SH耦接到地或電源電壓，並且用於屏蔽訊號接墊D0P_T0A和D0N_T0B以防止與訊號接墊CKP_T0C和CKN_XXX的干擾。
四訊號PMA 110可以被配置為雙線通道PHY模式(例如，MIPI D-PHY)或三線通道PHY模式(例如，MIPI C-PHY)。在雙線通道PHY模式中，訊號接墊D0P_T0A和D0N_T0B可以形成資料通道，而訊號接墊CKP_T0C和CKN_XXX可以做為時脈通道。訊號PMA 110透過訊號接墊D0P_T0A和D0N_T0B發送/接收一對資料訊號，並透過訊號接墊CKP_T0C和CKN_XXX發送 /接收一對時脈訊號。在三線通道模式中，三個訊號接墊形成一個通道。例如，訊號接墊D0P_T0A、D0N_T0B和CKP_T0C形成一個通道，並且可以不使用訊號接墊CKN_XXX。
請注意，在本發明的各種實施例中，第5圖中所示的接墊佈置方式可以進一步適用於包括N個訊號接墊和M個屏蔽接墊的PHY電路，其中N和M是正整數。在這樣的實施例中，N個訊號接墊包括至少四個訊號接墊，而M個屏蔽接墊包括至少一個屏蔽接墊。該至少四個訊號接墊和該至少一個屏蔽接墊可被佈置成類似於第5圖中所示的接墊佈置形式。
第6圖繪示出了根據本發明實施例接墊佈置，其可用於包含六訊號PMA的PHY電路。如圖所示，PHY電路200包括六訊號PMA 210和訊號接墊D0P_T0A、D0N_T0B、CKP_T0C、CKN_T1A、D1P_T1B和D1N_T1C，用於與另一積體電路/裝置連接。屏蔽接墊SH0、SH1和SH2耦接到地或電源電壓，並且用於使某些訊號接墊免受由其他訊號接墊的干擾。
六訊號PMA 210可被設置為雙線通道PHY模式或三線通道PHY模式。在雙線通道PHY模式中，訊號接墊D0P_T0A和D0N_T0B以及D1P_T1B和D1N_T1C形成資料通道，而訊號接墊CKP_T0C和CKN_XXX形成時脈通道。六訊號PMA 210透過訊號接墊D0P_T0A和D0N_T0B以及D1P_T1B和D1N_T1C發送/接收資料訊號對，並透過訊號接墊CKP_T0C、CKN_T1A發送/接收一對時脈訊號。在三線通道PHY模式中，三個接墊形成一個通道。例如，訊號接墊D0P_T0A、D0N_T0B和CKP_T0C形成一個三線通道，而訊號接墊CKN_T1A、D1P_T0B和D1N_T1C形成另一個三線通道。
請注意，在本發明的各種實施例中，第6圖中所示的接墊佈置方式可以進一步適用於包括N個訊號接墊和M個屏蔽接墊的PHY電路，其中N和M是正整數。在這樣的實施例中，N個訊號接墊包括至少六個訊號接墊，而M個屏蔽接墊包括至少三個屏蔽接墊。該至少六個訊號接墊和該至少三個屏蔽接墊可被佈置成類似於第6圖中所示的接墊佈置形式。
請參考第7圖和第8圖，該些圖示出了關於靜電放電(Electrostatic Discharge,ESD)防護和接墊屏蔽的接墊佈置。第7圖示出了根據本發明實施例的接墊佈置，其可用於包含六訊號PMA的PHY電路。如圖所示，PHY電路300包含六訊號PMA 210，物理編碼子層(Physical encoding sublayer,PCS)330、ESD防護電路320和322以及用於與另一積體電路/設備連接的訊號接墊D0P_T0A、D0N_T0B、CKP_T0C、CKN_T1A、D1P_T1B和D1N_T1C。屏蔽接墊SH0和SH4用於將ESD防護電路320和322耦接到地，以提供電磁屏蔽。另外，屏蔽接墊SH1、SH2和SH3耦接到地或電源電壓，並且用於屏蔽某些訊號接墊免於受到其他訊號接墊的干擾。
第8圖繪示出根據本發明實施例的接墊佈置，其可用於包含六訊號PMA和四訊號PMA的組合的PHY電路。如圖所示，PHY電路400包括六訊號PMA 411、四訊號PMA 412、PCS 430、ESD防護電路420和422。六訊號PMA 411透過訊號接墊D0P_T0A、D0N_T0B、CKP_T0C、CKN_T1A、D1P_T1B和D1N_T1C與另一個積體電路/設備連接。四訊號PMA 412透過訊號接墊D0P_T0A、D0N_T0B、CKP_T0C和CKN_XXX與另一個積體電路/設備連接。屏蔽接墊SH0和SH6用於將ESD防護電路420和422耦合到地，以提供電磁屏蔽。另外，屏蔽接 墊SH1、SH2、SH3、SH4和SH5耦接到地或電源電壓，並且用於屏蔽某些訊號接墊免於受到來自其他訊號接墊的干擾。
終端電路
如上所述，本發明的四訊號PMA和六訊號PMA都可以設置為在雙線通道PHY模式或三線通道PHY模式下操作。因此，需要提供一種適用於不同PHY模式之訊號特性的終端電路(termination circuit)。
第9A圖示出了現有技術中適用於雙線通道PHY模式和三線通道PHY模式的終端電路。透過控制第9A圖的終端電路500中的開關。如圖9A所示，終端電路500可以切換到第一配置，以適應第9B圖所示的雙線通道。或者，切換到第二配置以適應第9C圖所示的三線通道。在MIPI標準中，要求三線通道中的等效去耦電容(decoupling capacitor)大於雙線通道中的等效去耦電容。因此，每個去耦電容性元件C1、C2和C3的電容值將是1X(其中“X”表示單位電容值)。然而，這種實現方式將導致如第9C圖所示的三線通道配置中的電容冗餘(即，電容性元件C2)。為了克服三線通道配置中終端電路500的電容冗餘，本發明提供了一種用於改進終端電路的創新架構。
第10A圖示出本發明實施例的四訊號終端電路600，其可用於包含四訊號PMA的PHY電路。終端電路600包括可調式電阻性元件R1~R4，開關S61~S62和去耦電容性元件C1~C3(每個電容性元件C1~C2具有0.5X的電容值，而電容性元件C3具有1X的電容值)。在本實施例中，每個可調式電阻性元件R1~R4可以耦接到一個包含有四訊號PMA(例如四訊號PMA 800)的PHY電路的一個訊號接 墊。請注意，根據本發明的各種實施例，可調式電阻性元件R1~R4可以其他類型的阻抗元件(electrical impedance)替換。
請同時參考第1圖與第10A圖。當四訊號PMA 800設置在雙線通道PHY模式下操作時，每兩個訊號接墊將形成一個通道，可分別透過訊號接墊D0P_T0A和D0N_T0B發送/接收一對差動訊號，而通過訊號接墊D1P_T0C和D1N分別發送/接收另一對時脈訊號。此時，開關S62導通且開關S61未導通(如第10B圖所示)。因此，在訊號接墊D0P_T0A和D0N_T0B處獲得的等效去耦電容值為(0.5+0.5)X，並且在接墊D1P_T0C和D1N處獲得1X的去耦電容值。此外，當四訊號PMA 800設置三線通道PHY模式下操作時，開關S61導通且開關S62不導通(第10C圖所示)。因此，在訊號接墊D0P_T0A、D0N_T0B和D1P_T0C處獲得等效去耦電容值為(0.5+0.5+1)X的。此外，如第10D圖所示，在另一個實施例中，去耦電容性元件C1和C2可以合併為一個電容值為(0.5+0.5)的較大的去耦電容性元件CN。
第11A圖示出了本發明實施例的六訊號終端電路700，其可用於包含六訊號PMA的PHY電路。六訊號終端電路700包含可調式電阻性元件R1~R6，開關S61~S63和去耦電容性元件C1~C6(每個電容性元件具有0.5X的電容值)。在此實施例中，每個可調式電阻性元件R1~R6可以耦接到一個包含有六訊號PMA(例如六訊號PMA 900)的PHY電路的一個訊號接墊。請注意，根據本發明的各種實施例，可調式電阻性元件R1~R6可以以其他類型的阻抗元件替換。
請同時參考第3圖與第11A圖。當六訊號PMA 900設置為雙線通道PHY模式下操作時，可以在訊號接墊D0P_T0A和D0N_T0B上發送/接收一對資料 訊號，在訊號接墊D1P_T0C與D1N_T1A發送/接收一對資料訊號，同時在訊號接墊D2P_T1B和D2N_T1C上發送/接收一對時脈訊號。另外，當六訊號PMA 900設置為三線通道PHY模式下操作時，六訊號PMA 900可以提供兩個三線通道。例如，在訊號接墊D0P_T0A、D0N_T0B和訊號焊盤D1P_T0A上分別發送一組三線訊號，並且在訊號接墊D1N_T1A、D2P_T1B和D2P_T1C上發送另一組三線訊號。
當六訊號PMA 900設置為以雙線通道PHY模式操作時，開關S62被導通而開關S61與S63未被導通(如第11B圖所示)。因此，在訊號接墊D0P_T0A和D0N_T0B、訊號接墊D1P_T0C和D1N_T1A、訊號接墊D2P_T1B和D2N_T1C處分別形成電容值等效於(0.5+0.5)X的去耦電容。此外，當六訊號PMA 900設置為以三線通道PHY模式操作時，開關S61和63導通而開關S62的未導通(如第11C圖所示)。因此，在訊號接墊D0P_T0A、D0N_T0B和D1P_T0C以及訊號接墊D1N_T1A、D2P_T1B和D2N_T1C處分別形成電容值等效於(0.5+0.5+0.5)X的去耦電容。此外，如第11D圖所示，在一個可能實施例中，去耦電容性元件C1和C2可以與具有(0.5+0.5)X電容值的較大的去耦電容性元件CN1實現。另外，在一個可能實施例中，去耦電容性元件C5和C6也可以與具有(0.5+0.5)X電容值的較大的去耦電容性元件CN2實現。
與終端電路500相比，當切換到三線通道配置時，四訊號終端電路600和六訊號終端電路700中不存在沒有電容冗餘。並且，本發明的終端電路600和700的另一個優點是開關的數量。由於終端電路600和700所需的開關與終端電路500相比較少，所以可以減少訊號損失。
時脈與資料回復
在MIPI C-PHY規範中，時脈訊號被嵌入資料訊號中。因此，接收器中的PHY電路需要從接收到的資料訊號中恢復時脈訊號。
根據本發明的一個實施例，第12圖示出了適用於MIPI C-PHY(或其他三線通道PHY標準)通訊連線的接收器中的CDR電路。如圖所示，CDR電路1200具有三個輸入端點，用於接收由差動放大器產生的訊號AB、BC和CA。上述差動放大器可以是第1圖之實施例中所示的差動放大器811~813，或者是第3圖之實施例中所示的差動放大器911~916，其在三個訊號接墊/導線上接收差動訊號，即訊號接墊D0P_T0A、D0N_T0B、D1P_T0C，並將它們轉換為差動訊號AB、BC、CA(即，第1圖或第3圖中的T0AB[1：0]，T0BC[1：0]與T0CA[1：0])。
三個訊號AB、BC和CA被輸入到延遲單元1210、1211和1212，從而產生訊號AB、BC和CA的延遲版本AB_D、BC_D和CA_D。之後，互斥或(exclusive OR,XOR)閘1221、1222和1223，分別對訊號AB和AB_D、BC和BC_D以及CA和CA_D執行XOR運算。據此，XOR閘1221、1222和1223產生XOR輸出訊號AB_X、BC_X和CA_X。由於XOR運算，訊號AB、BC和CA中的訊號轉態將導致XOR輸出訊號AB_X、BC_X和CA_X中的脈衝(pulse)。然後，XOR輸出訊號AB_X、BC_X和CA_X被送到鎖存器(latch)1231、1232和1233，並為鎖存器1231,1232和1233提供時脈，以鎖存一高邏輯準位訊號。另外，鎖存器1231、1232和1233可透過重置控制訊號RSTB來重置。因此，鎖存輸出訊號AB_EDGE，BC_EDGE和CA_EDGE的上升緣分別由XOR輸出訊號AB_X，BC_X和CA_X觸發，而鎖存輸出訊號AB_EDGE，BC_EDGE和CA_EDGE的下降緣分別由重置控制訊號RSTB觸發。
然後，鎖存器輸出訊號AB_EDGE、BC_EDGE和CA_EDGE被發送到或閘(OR gate)1240，其對鎖存器輸出訊號AB_EDGE、BC_EDGE和CA_EDGE執行OR運算，從而產生時脈訊號RCK。時脈訊號RCK可以由具有不同除數(即2和7)的除頻器1271和1272處理，以產生用於不同目的的時脈訊號。由除頻器1271產生的時脈訊號TCK將被提供給取樣單元1281和1282，用於取樣訊號AB_S、BC_S和CA_S，以便執行解序列操作(其中訊號AB_S、BC_S和CA_S可以透過對齊延遲(aligned delay)單元1260對延遲訊號AB_D、BC_D和CA_D進行延遲來輸出)。此外，由除頻器1272產生的時脈訊號SCK將被提供給，如資料處理單元850(第1圖中)、951-952(第3圖中)和1040(第4圖中)等電路，執行資料處理操作。
另一方面，產生的時脈訊號RCK進一步被發送到工作週期(duty cycle)校正電路1250，從而產生重置控制訊號RSTB。工作週期校正電路1250用於校正時脈訊號RCK，以便為時脈訊號RCK實現50%(或大約50%)的工作週期。工作週期校正電路1250係透過產生復位控制訊號RSTB，以校正時脈訊號RCK，從而實現50%的工作週期。
如上所述，透過對鎖存輸出訊號AB_EDGE、BC_EDGE和CA_EDGE執行OR運算來產生時脈訊號RCK。因此，調整鎖存器輸出訊號AB_EDGE、BC_EDGE和CA_EDGE的工作週期(透過重置這些訊號)可以基本上改變時脈訊號RCK的工作週期。
工作週期校正電路1250處理時脈訊號RCK的時序圖如第13圖所示。 當訊號AB_X、BC_X和CA_X的脈衝跟隨訊號AB、BC和CA的訊號轉態時，訊號AB_X、BC_X和CA_X的脈衝以虛線指示以反映出這種情況。訊號AB_X、BC_X和CA_X的脈衝將觸發鎖存器1231、1232和1233以使鎖存器輸出訊號AB_EDGE，BC_EDGE和CA_EDGE轉態到高邏輯準位。而且，當重置控制訊號RSTB被拉起(asserted)時，鎖存器1231、1232和1233被重置，這使得鎖存器輸出訊號AB_EDGE、BC_EDGE和CA_EDGE轉態為低邏輯準位。應可以理解的是，重置控制訊號RSTB的脈衝的時序可以決定鎖存器輸出訊號AB_EDGE、BC_EDGE和CA_EDGE的工作週期，從而確定時脈訊號RCK的工作週期。
根據本發明的各種實施例，工作週期校正電路可以具有不同的細部電路。請參考第14圖，其示出了工作週期校正電路1250的實施例的詳細電路圖。如圖所示，工作週期校正電路1500具有時間至數位轉換器(time-to-digital converter,TDC)1520。TDC 1520用於測量訊號AB_EDGE、BC_EDGE和CA_EDGE的相鄰邊緣的時間差，並且相應地將測量到的時間差轉換成數位(TDC)結果。選擇器1511和1512用於從訊號AB_EDGE、BC_EDGE和CA_EDGE中選擇兩個訊號，以由TDC 1520測量。TDC結果將被數位控制電路邏輯1530所平均，並且數位控制邏輯1530根據平均後的TDC結果的一半，輸出延遲控制訊號來控制延遲線1550。延遲線1550用於延遲時脈訊號RCK，反及(NAND)閘1540用來為對時脈訊號RCK和時脈訊號RCK的延遲版本執行NAND運算，從而產生重置控制訊號RSTB。當訊號AB_EDGE、BC_EDGE和CA_EDGE之間的時間差較長時，時脈訊號RCK的工作週期將更長，反之亦然。因此，TDC結果將反映出這種情況，從而使數位控制邏輯1530找到延遲線的適當延遲量，從而調整重置控制訊號RSTB的時序，以便使時脈訊號RCK具有工作週期約為50%。請注意，NAND閘1540可以由另一種其他類型的邏輯閘或邏輯閘的組合來代替，只要 它們可以提供相同的結果即可。
請參考第15圖和第16圖，以更好地理解工作週期校正電路1500如何實際處理代表符元3333333的反覆輸入型樣“+x→-y→+z→-x→+y→-z→+x”以及代表符號1111111的反覆輸入型樣“+x→-z→+y→-x→+z→-y→+x”。
第17圖示出了本發明工作週期校正電路1250的另一實施例的詳細電路圖。工作週期校正電路1800包括低通RC濾波器，其包括電阻性元件R和電容性元件C，其用於對時脈訊號RCK進行濾波。低通RC濾波器產生濾波訊號Vduty。比較器1810將訊號Vduty與預定訊號VDD/2進行比較，以產生比較結果UP。數位控制邏輯1820根據比較結果UP控制延遲線1840。透過低通RC濾波器，時脈訊號RCK的工作週期將被反映且表示為訊號Vduty的電壓準位。請參考第18圖。如圖所示，如果比較器1810檢測到訊號Vduty的電壓準位低於預定訊號VDD/2，則意味著時脈訊號RCK的工作週期低於50%。因此，比較器1810的輸出訊號UP保持為高邏輯準位”1”。根據輸出訊號UP，數位控制邏輯1820產生延遲控制訊號以調節延遲線1840的延遲時間。一旦比較器1810檢測到訊號Vduty的電壓電平等於預定訊號VDD/2，表示時脈訊號RCK的工作週期為50%。因此，比較器1810的輸出訊號UP變為低邏輯準位“0”。因此，根據比較結果UP，數位控制邏輯1820控制延遲線1840產生適當的延遲(；使得延遲增加或減少，直到比較結果UP沒有顯示出差異)，以產生重置控制訊號RSTB來校正時脈訊號RCK，從而實現50%的工作週期。
第19圖繪示出本發明另一實施例中用於MIPI C-PHY(或其他三線通道PHY標準)通信連線的接收器中的CDR電路的示意圖。第19圖中的CDR電路 與第12圖中所示的CDR電路具有共有的特徵和元件。然而，它們之間的主要區別在於第19圖的實施例利用延遲調整單元2000代替工作週期校正電路1200來產生重置控制訊號。延遲調整單元2000根據可調延遲時間和時脈訊號RCK產生重置控制訊號RSTB。
如上所述，時脈訊號RCK在訊號AB_X、BC_X和CA_X的上升緣，轉態為高邏輯準位並開始新的周期。但是，如第20圖中的圓框所示，如果訊號BC_edge的周期太長，則將屏蔽訊號AB_X和CA_X的上升緣。這是由重置控制訊號RSTB的錯誤時序引起的。重置控制訊號RSTB的錯誤時序太慢地重置訊號BC_edge，因此屏蔽了訊號AB_X和CA_X的上升緣。為了防止訊號AB_X、BC_X和CA_X的上升緣被屏蔽，延遲調整單元2000根據取樣結果AB_O[0]、BC_O[0]和CA_O[0]以及取樣結果AB_O[1]、BC_O[1]和CA_O[1]，調整重置控制訊號RSTB。具體地，延遲調整單元2000檢測XOR閘2091的XOR輸出訊號XOR[0]和XOR閘2092的XOR輸出訊號XOR[1]。XOR閘2091係對取樣結果AB_O[0]、BC_O[0]和CA_O[0]執行XOR運算。取樣結果AB_O[0]、BC_O[0]和CA_O[0]係由取樣單元2081根據時脈訊號TCK對訊號AB_S、BC_S和CA_S進行取樣而生成。XOR閘2092對取樣結果AB_O[1]、BC_O[1]和CA_O[1]執行XOR運算。取樣結果AB_O[1]、BC_O[1]和CA_O[1]係由取樣單元2082根據時脈訊號TCK的反相版本對訊號AB_S、BC_S和CA_S進行取樣而生成。
延遲調整電路2000將以初始延遲開始，該初始延遲確保第19圖中整個CDR電路能正常運作。然後，透過延遲調整電路2000的電路緩慢增加重置控制訊號RSTB的延遲時序。一旦造成錯誤的時序，它將被反映為XOR輸出訊號XOR[0]以及/或XOR輸出訊號XOR[1]中的訊號轉態。一旦延遲調整單元2000檢 測到XOR輸出訊號XOR[0]以及/或XOR輸出訊號XOR[1]的訊號轉態，它就將可調延遲時間設置為錯誤時序的一半。結果，重置控制訊號RSTB會比錯誤時序更早地重置鎖存器2031~2033，這使得訊號AB_EDGE、BC_EDGE和CA_EDGE的下降緣更早出現，而不屏蔽下一個訊號邊緣。因此，時脈訊號RCK將可達到近50%的工作週期。例如，如第20圖的圓框部分，如果重置控制訊號RSTB比之前更早地重置鎖存器2031~2033，則鎖存輸出訊號BC_edge的下降緣將更早出現。這樣一來，XOR輸出訊號AB_X和CA_X將不被鎖存輸出訊號BC_edge屏蔽，並且時脈訊號RCK也可以適當地跟隨訊號AB_X和CA_X的上升緣。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (10)

  1. 一種用於多線介面的實體層電路，包含：四個訊號接墊；一四訊號(four-signal)實體媒介附加子層(physical medium attachment sublayer,PMA)，耦接於該四個訊號接墊，包含：一四訊號終端電路，耦接於該四個訊號接墊；一第一差動放大器，耦接於一第一訊號接墊與一第二訊號接墊，用於接收該第一訊號接墊與該第二訊號接墊上的訊號，據此輸出一第一差動訊號；一第二差動放大器，耦接於該第一訊號接墊與一第三訊號接墊，用於接收該第一訊號接墊與該第三訊號接墊上的訊號，據此輸出一第二差動訊號；一第三差動放大器，耦接於兩個關關，選擇性地耦接於該第二訊號接墊與該第三訊號接墊或該第三訊號接墊與一第四訊號接墊，用於接收該第二訊號接墊與該第三訊號接墊上的訊號，或者是該第三訊號接墊與該第四訊號接墊上的訊號，據此輸出一第三差動訊號；一第一訊號處理區塊，耦接於該第一差動放大器，用於當該四訊號PMA操作於一第一實體層模式中時，處理該第一差動訊號；一第二訊號處理區塊，耦接於該第一、第二與第三差動放大器，用於當該四訊號PMA操作於一第二實體層模式中時，處理該第一、第二與第三差動訊號；以及一第三訊號處理區塊，耦接於該第三差動放大器，用於當該四訊號PMA操作於該第一實體層模式中時，處理該第三差動訊號。
  2. 如請求項1所述的實體層電路，另包含：N個訊號接墊包含至少該四個訊號接墊；以及M個屏蔽接墊包含至少一屏蔽接墊耦接於該四訊號PMA；其中該至少一屏蔽接墊位於該四個訊號接墊中的該第二與該第三訊號接墊之間，且M與N為正整數。
  3. 如請求項1所述的實體層電路，其中該四訊號終端電路包含：四個可調式電阻性元件，每一個分別耦接於該四個訊號接墊中之一；一導線耦接於一第一可調式電阻性元件之一端點與一第二可調式電阻性元件之一端點之間；一第一開關選擇性地耦接於該第二可調式電阻性元件之一端點與一第三可調式電阻性元件之一端點之間；以及一第二開關選擇性地耦接於該第三可調式電阻性元件之一端點與一第四可調式電阻性元件之一端點之間；其中該第一開關一開關控制訊號所控制，該第二開關由該開關控制訊號之反相版本所控制。
  4. 一種用於多線介面的實體層電路，包含：六個訊號接墊；以及一六訊號(six-signal)實體媒介附加子層(physical medium attachment sublayer,PMA)，耦接於該六個訊號接墊，包含：一六訊號終端電路，耦接於該六個訊號接墊；一第一差動放大器，耦接於一第一訊號接墊與一第二訊號接墊，用於接 收該第一訊號接墊與該第二訊號接墊上的訊號，據此輸出一第一差動訊號；一第二差動放大器，耦接於該第一訊號接墊與一第三訊號接墊，用於接收該第一訊號接墊與該第三訊號接墊上的訊號，據此輸出一第二差動訊號；一第三差動放大器，耦接於兩個關關，選擇性地耦接於該第二訊號接墊與該第三訊號接墊或該第三訊號接墊與一第四訊號接墊，用於接收該第二訊號接墊與該第三訊號接墊上的訊號，或者是該第三訊號接墊與該第四訊號接墊上的訊號，據此輸出一第三差動訊號；一第四差動放大器，耦接於該第四訊號接墊與一第五訊號接墊，用於接收該第四訊號接墊與該第五訊號接墊上的訊號，據此輸出一第四差動訊號；一第五差動放大器，耦接於該第四訊號接墊與一第六訊號接墊，用於接收該第四訊號接墊與該第六訊號接墊上的訊號，據此輸出一第五差動訊號；一第六差動放大器，耦接於該第五訊號接墊與該第六訊號接墊，用於接收該第五訊號接墊與該六五訊號接墊上的訊號，據此輸出一第六差動訊號；一第一訊號處理區塊，耦接於該第一差動放大器，用於當該六訊號PMA操作於一第一實體層模式中時，處理該第一差動訊號；一第二訊號處理區塊，耦接於該第一、第二與第三差動放大器，用於當該六訊號PMA操作於一第二實體層模式中時，處理該第一、第二與第三差動訊號；一第三訊號處理區塊，耦接於該第三差動放大器，用於當該六訊號PMA 操作於該第一實體層模式中時，處理該第三差動訊號；一第四訊號處理區塊，耦接於該第四、第五與第六差動放大器，用於當該六訊號PMA操作於該第二實體層模式中時，處理該第四、第五與第六差動訊號；以及一第五訊號處理區塊，耦接於該第六差動放大器，用於當該六訊號PMA操作於該第一實體層模式中時，處理該第六差動訊號。
  5. 如請求項4所述的實體層電路，另包含：N個訊號接墊包含至少該六個訊號接墊；以及M個屏蔽接墊包含至少一第一屏蔽接墊、一第二屏蔽接墊以及一第三屏蔽接墊，耦接於該六訊號PMA；其中該第一屏蔽接墊位於該六個訊號接墊中的該第二與該第三訊號接墊之間；該第二屏蔽接墊位於該六個訊號接墊中的該第三與該第四訊號接墊之間；該第三屏蔽接墊位於該六個訊號接墊中的該第四與該第五訊號接墊之間，其中M與N為正整數。
  6. 如請求項4所述的實體層電路，其中該六訊號終端電路包含：六個可調式電阻性元件，每一個分別耦接於該六個訊號接墊中之一；一第一導線耦接於一第一可調式電阻性元件之一端點與一第二可調式電阻性元件之一端點之間；一第二導線耦接於一第五可調式電阻性元件之一端點與一第六可調式電阻性元件之一端點之間；一第一開關選擇性地耦接於該第二可調式電阻性元件之一端點與一第三可調式電阻性元件之一端點之間； 一第二開關選擇性地耦接於該第三可調式電阻性元件之一端點與一第四可調式電阻性元件之一端點之間；以及一第三開關選擇性地耦接於該第四可調式電阻性元件之一端點與一第五可調式電阻性元件之一端點之間；其中該第一開關與該第三開關由一開關控制訊號所控制，該第二開關由該開關控制訊號之反相版本所控制。
  7. 一種用於一多線介面的時脈與資料回復(clock and data recovery,CDR)電路，包含：複數個互斥或(exclusive-OR,XOR)閘，每一者耦接於該多線介面中的一條導線，且每一者具有一普通輸入與包含有一延遲元件的一延遲輸入，其中每一XOR閘從該普通輸入與該延遲輸入接收該導線上的同一訊號，並且對所接收的該訊號與該訊號的延遲版本收進行一XOR運算，以輸出一XOR輸出訊號；複數個鎖存器，每一者耦接於該複數個XOR閘中之一，用於根據複數個XOR輸出訊號中之一者鎖存一預定訊號，以輸出一鎖存輸出訊號，其中該複數個鎖存器可被一重置控制訊號所重置；一或閘，耦接該複數個鎖存器，用於對複數個鎖存輸出訊號進行一或訊算，以輸出一時脈訊號；以及一工作週期校正電路，耦接於該或閘，用於根據該時脈訊號，產生一重置控制訊號來校正該時脈訊號，以使該時脈訊號具有50%的工作週期。
  8. 如請求項7所述的時脈與資料回復電路，其中該工作週期校正電路包含： 一可編程延遲線，用於根據一延遲控制訊號，延遲該時脈訊號以產生一延遲後時脈訊號；一時間至數位轉換器，用於測量該複數個XOR輸出訊號的時間差，以產生一測量結果；一數位控制電路，耦接於該時間至數位轉換器，用於平均該測量結果，以據此產生該延遲控制訊號；以及一邏輯電路，耦接於該可編程延遲線，用於對該時脈訊號與該延遲後時脈訊號進行一邏輯運算，以產生該重置控制訊號。
  9. 如請求項7所述的時脈與資料回復電路，其中該工作週期校正電路包含：一可編程延遲線，用於根據一延遲控制訊號，延遲該時脈訊號以產生一延遲後時脈訊號；一低通濾波器，用於對該時脈訊號濾波已產生一濾波後訊號；一比較器，耦接於該低通濾波器，用於比較該濾波後訊號與一預定電壓訊號，以產生一比較結果；一數位控制電路，耦接於該比較器，用於根據該比較結果，產生該延遲控制訊號；以及一邏輯電路，耦接於該可編程延遲線，用於對該時脈訊號與該延遲後時脈訊號進行一邏輯運算，以產生該重置控制訊號。
  10. 一種用於一多線介面的時脈與資料回復電路，包含：複數個XOR閘，每一者耦接於該多線介面中的一條導線，且每一者具有一普通輸入與包含有一延遲元件的一延遲輸入，其中每一XOR閘從該普通輸 入與該延遲輸入接收該導線上的同一訊號，並且對所接收的該訊號與該訊號的延遲版本收進行一XOR運算，以輸出一XOR輸出訊號；複數個鎖存器，每一者耦接於該複數個XOR閘中之一，用於根據複數個XOR輸出訊號中之一者鎖存一預定訊號，以輸出一鎖存輸出訊號，其中該複數個鎖存器可被一重置控制訊號所重置；一或閘，耦接該複數個鎖存器，用於對複數個鎖存輸出訊號進行一或訊算，以輸出一時脈訊號；以及一延遲調整單元，耦接於該或閘，用於根據複數個取樣單元的複數個輸出訊號，產生該重置控制訊號。
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