JP3262066B2 - Ｐｇａ（プログラマブル・ゲインアンプ）回路 - Google Patents
Ｐｇａ（プログラマブル・ゲインアンプ）回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＰＧＡ回路（プロ
グラマブル・ゲインアンプ回路、Programmable Gain Am
plifier Circuit）に関し、低い電源電圧でも大きなダ
イナミックレンジを有し、かつ高精度な利得制御を行う
ことができるＬＳＩ化に適したＰＧＡ回路に関する。
グラマブル・ゲインアンプ回路、Programmable Gain Am
plifier Circuit）に関し、低い電源電圧でも大きなダ
イナミックレンジを有し、かつ高精度な利得制御を行う
ことができるＬＳＩ化に適したＰＧＡ回路に関する。
【０００２】
【従来の技術】図６は従来のＰＧＡ回路の一例を示すブ
ロック図で、図において６０はオペ・アンプ（ Operati
onal Amplifier）、６１〜６４はそれぞれ抵抗、７０は
制御部であって、制御部７０はスイッチＳＷ１，ＳＷ２
を制御する。図６の回路は非反転増幅器の構造を有して
おり、オペ・アンプ６０を理想オペ・アンプとし、抵抗
６３、６４の抵抗値をＲ２、Ｒ１とするとき、スイッチ
ＳＷ１をオン、スイッチＳＷ２をオフに制御すると、出
力電圧Ｖｏは、 Ｖｏ＝Ｖｉ・（Ｒ１＋Ｒ２）／Ｒ１ となり、入力電圧Ｖｉの（Ｒ１＋Ｒ２）／Ｒ１倍の電圧
が出力される。ここで、オペアンプの入力端子は十分に
ハイ・インピーダンスであるので、スイッチＳＷ１には
ＤＣ電流は流れず、スイッチＳＷ１のオン抵抗は利得に
影響しない。すなわち、利得精度が利得を決める抵抗６
３、６４の比精度のみによって定まり、ＬＳＩ内部につ
くられる抵抗の比精度は高いため、高精度のＰＧＡ回路
を得ることができる。
ロック図で、図において６０はオペ・アンプ（ Operati
onal Amplifier）、６１〜６４はそれぞれ抵抗、７０は
制御部であって、制御部７０はスイッチＳＷ１，ＳＷ２
を制御する。図６の回路は非反転増幅器の構造を有して
おり、オペ・アンプ６０を理想オペ・アンプとし、抵抗
６３、６４の抵抗値をＲ２、Ｒ１とするとき、スイッチ
ＳＷ１をオン、スイッチＳＷ２をオフに制御すると、出
力電圧Ｖｏは、 Ｖｏ＝Ｖｉ・（Ｒ１＋Ｒ２）／Ｒ１ となり、入力電圧Ｖｉの（Ｒ１＋Ｒ２）／Ｒ１倍の電圧
が出力される。ここで、オペアンプの入力端子は十分に
ハイ・インピーダンスであるので、スイッチＳＷ１には
ＤＣ電流は流れず、スイッチＳＷ１のオン抵抗は利得に
影響しない。すなわち、利得精度が利得を決める抵抗６
３、６４の比精度のみによって定まり、ＬＳＩ内部につ
くられる抵抗の比精度は高いため、高精度のＰＧＡ回路
を得ることができる。
【０００３】しかしながら、このような非反転増幅器型
ＰＧＡ回路では、信号電圧がオペ・アンプに直接入力さ
れるため、オペ・アンプそのものに大きな入力ダイナミ
ックレンジを必要とする。しかしながら、オペ・アンプ
を構成する差動増幅器の入力ダイナミックレンジはその
電源電圧によって制約されるため、最近の低電圧化が著
しいＬＳＩに、このような非反転増幅器型ＰＧＡ回路を
適用することが困難となってきており、このため、入力
ダイナミックレンジの大きなオペ・アンプを必要としな
い、反転増幅器型ＰＧＡ回路が要望されている。
ＰＧＡ回路では、信号電圧がオペ・アンプに直接入力さ
れるため、オペ・アンプそのものに大きな入力ダイナミ
ックレンジを必要とする。しかしながら、オペ・アンプ
を構成する差動増幅器の入力ダイナミックレンジはその
電源電圧によって制約されるため、最近の低電圧化が著
しいＬＳＩに、このような非反転増幅器型ＰＧＡ回路を
適用することが困難となってきており、このため、入力
ダイナミックレンジの大きなオペ・アンプを必要としな
い、反転増幅器型ＰＧＡ回路が要望されている。
【０００４】図５は従来の反転増幅器型ＰＧＡ回路の例
を示すブロック図で、図において図６と同一符号は同一
部分を示し、３０は増幅対象の信号源、３１は基準電圧
Ｖｒｅｆ、４０はオペ・アンプで図に示す通り入力段増
幅器４１と出力段増幅器４２とのカスケード接続で構成
される。８０は抵抗で、その抵抗値をＲ０とし、８１〜
８４はその抵抗値をそれぞれＲ１，Ｒ２，Ｒ３，Ｒ４と
する抵抗である。ＳＷＡ１〜ＳＷＤ１はそれぞれアナロ
グスイッチで、制御部７０から制御線Ａ〜Ｄにより制御
される。
を示すブロック図で、図において図６と同一符号は同一
部分を示し、３０は増幅対象の信号源、３１は基準電圧
Ｖｒｅｆ、４０はオペ・アンプで図に示す通り入力段増
幅器４１と出力段増幅器４２とのカスケード接続で構成
される。８０は抵抗で、その抵抗値をＲ０とし、８１〜
８４はその抵抗値をそれぞれＲ１，Ｒ２，Ｒ３，Ｒ４と
する抵抗である。ＳＷＡ１〜ＳＷＤ１はそれぞれアナロ
グスイッチで、制御部７０から制御線Ａ〜Ｄにより制御
される。
【０００５】図５の反転増幅器型ＰＧＡ回路の伝達特性
は、オペ・アンプ４０を理想アンプとし、入力電圧をＶ
ｉ、出力電圧をＶｏ、また簡単のためＶｒｅｆ＝０とす
る。このとき、スイッチＳＷＡ１がオン、他のスイッチ
ＳＷＢ１、ＳＷＣ１、ＳＷＤ１がオフとすると、入出力
関係は次式で表される。 Ｖｏ＝−Ｖｉ・（Ｒ４＋ｒ）／Ｒ０・・・（１） 但し、ｒはスイッチＳＷＡ１のオン抵抗である。さら
に、反転増幅器型ＰＧＡ回路では、信号入力端子（図５
の−端子）の電圧が基準電圧入力端子（図５の＋端子）
に仮想接地されるため、オペ・アンプ４０には大きな入
力ダイナミックレンジを必要としない。
は、オペ・アンプ４０を理想アンプとし、入力電圧をＶ
ｉ、出力電圧をＶｏ、また簡単のためＶｒｅｆ＝０とす
る。このとき、スイッチＳＷＡ１がオン、他のスイッチ
ＳＷＢ１、ＳＷＣ１、ＳＷＤ１がオフとすると、入出力
関係は次式で表される。 Ｖｏ＝−Ｖｉ・（Ｒ４＋ｒ）／Ｒ０・・・（１） 但し、ｒはスイッチＳＷＡ１のオン抵抗である。さら
に、反転増幅器型ＰＧＡ回路では、信号入力端子（図５
の−端子）の電圧が基準電圧入力端子（図５の＋端子）
に仮想接地されるため、オペ・アンプ４０には大きな入
力ダイナミックレンジを必要としない。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示す従来の反転増幅器型ＰＧＡ回路には前記入出力の関
係式（１）にみられるように、スイッチＳＷＡ１が利得
を決める抵抗にシリアルに挿入されるため、利得係数が
−（Ｒ４＋ｒ）／Ｒ０となり、スイッチＳＷＡ１のオン
抵抗ｒの影響を受ける。すなわち、利得係数が、利得を
決める抵抗の比精度のみでなくアナログスイッチ（上記
例ではスイッチＳＷＡ１）のオン抵抗のばらつきに左右
されることとなる。特にＬＳＩ化を考えると、トランジ
スタ素子で構成されるアナログスイッチのオン抵抗は比
較的大きく、またその製造段階で、オン抵抗をばらつき
のないよう制御することは困難である。このため従来の
反転増幅器型ＰＧＡ回路においては利得を高精度に制御
することが困難であるという問題点があった。
示す従来の反転増幅器型ＰＧＡ回路には前記入出力の関
係式（１）にみられるように、スイッチＳＷＡ１が利得
を決める抵抗にシリアルに挿入されるため、利得係数が
−（Ｒ４＋ｒ）／Ｒ０となり、スイッチＳＷＡ１のオン
抵抗ｒの影響を受ける。すなわち、利得係数が、利得を
決める抵抗の比精度のみでなくアナログスイッチ（上記
例ではスイッチＳＷＡ１）のオン抵抗のばらつきに左右
されることとなる。特にＬＳＩ化を考えると、トランジ
スタ素子で構成されるアナログスイッチのオン抵抗は比
較的大きく、またその製造段階で、オン抵抗をばらつき
のないよう制御することは困難である。このため従来の
反転増幅器型ＰＧＡ回路においては利得を高精度に制御
することが困難であるという問題点があった。
【０００７】本発明は従来の反転増幅器型ＰＧＡ回路に
おける上述の問題点を解決し、アナログスイッチのオン
抵抗が利得偏差の原因となることがない反転増幅器型Ｐ
ＧＡ回路を提供することを目的とする。
おける上述の問題点を解決し、アナログスイッチのオン
抵抗が利得偏差の原因となることがない反転増幅器型Ｐ
ＧＡ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＰＧＡ回路は、出力部を開放状態に制
御できるスイッチング増幅器を利得制御の抵抗の数だけ
設け、当該抵抗を接続するときは、接続されたスイッチ
ング増幅器を通常の増幅器として動作させ、当該抵抗を
接続しない場合はその抵抗が接続されているスイッチン
グ増幅器の出力部を開放状態としオフ状態のアナログス
イッチとして動作させることにより、利得制御のための
抵抗に直列に接続されるアナログスイッチの必要をなく
した。
に、本発明に係るＰＧＡ回路は、出力部を開放状態に制
御できるスイッチング増幅器を利得制御の抵抗の数だけ
設け、当該抵抗を接続するときは、接続されたスイッチ
ング増幅器を通常の増幅器として動作させ、当該抵抗を
接続しない場合はその抵抗が接続されているスイッチン
グ増幅器の出力部を開放状態としオフ状態のアナログス
イッチとして動作させることにより、利得制御のための
抵抗に直列に接続されるアナログスイッチの必要をなく
した。
【０００９】すなわち、本発明の一実施形態のＰＧＡ回
路は、正入力端子が基準電圧源に接続され、負入力端子
が第１の抵抗を介して増幅対象の信号源に接続されると
ともに、複数の第２の抵抗のそれぞれの一端に接続され
る入力段増幅器と、この入力段増幅器の出力を入力信号
とし、それぞれの出力部が前記複数の第２の抵抗のそれ
ぞれの他端に直接接続され、さらに内蔵アナログスイッ
チを有しこの内蔵アナログスイッチがオンに制御された
場合には通常の増幅器として動作し、オフに制御された
場合にはそれぞれの前記出力部が開放状態となりオフ状
態のアナログスイッチとして動作する複数のスイッチン
グ増幅器と、この複数のスイッチング増幅器のそれぞれ
の前記出力部に接続される複数の外部アナログスイッチ
と、前記複数のスイッチング増幅器の１つを通常の増幅
器として制御し、その他をオフ状態のアナログスイッチ
として制御するとともに、前記複数の外部アナログスイ
ッチのうち、この通常の増幅器として制御されるスイッ
チング増幅器の出力部に接続される外部アナログスイッ
チのみをオン状態に制御する制御部とを備えたことを特
徴とする。
路は、正入力端子が基準電圧源に接続され、負入力端子
が第１の抵抗を介して増幅対象の信号源に接続されると
ともに、複数の第２の抵抗のそれぞれの一端に接続され
る入力段増幅器と、この入力段増幅器の出力を入力信号
とし、それぞれの出力部が前記複数の第２の抵抗のそれ
ぞれの他端に直接接続され、さらに内蔵アナログスイッ
チを有しこの内蔵アナログスイッチがオンに制御された
場合には通常の増幅器として動作し、オフに制御された
場合にはそれぞれの前記出力部が開放状態となりオフ状
態のアナログスイッチとして動作する複数のスイッチン
グ増幅器と、この複数のスイッチング増幅器のそれぞれ
の前記出力部に接続される複数の外部アナログスイッチ
と、前記複数のスイッチング増幅器の１つを通常の増幅
器として制御し、その他をオフ状態のアナログスイッチ
として制御するとともに、前記複数の外部アナログスイ
ッチのうち、この通常の増幅器として制御されるスイッ
チング増幅器の出力部に接続される外部アナログスイッ
チのみをオン状態に制御する制御部とを備えたことを特
徴とする。
【００１０】また、本発明の他の実施形態のＰＧＡ回路
は、入力段差動増幅器と、複数の出力段増幅器対と、こ
の複数の出力段増幅器対のそれぞれの出力部に接続され
る複数の外部アナログスイッチと、制御部とを備え、前
記入力段差動増幅器の負入力端子と正入力端子はそれぞ
れ第１及び第３の抵抗を介して増幅対象の相補信号源の
正相と逆相にそれぞれ接続され、前記複数の出力段増幅
器対のそれぞれは、内蔵アナログスイッチを有しこの内
蔵アナログスイッチがオンに制御された場合には通常の
増幅器として動作し、オフに制御された場合にはそれぞ
れの前記出力部が開放状態となりオフ状態のアナログス
イッチとして動作する第１及び第２のスイッチング増幅
器を有し、その第１のスイッチング増幅器は、前記入力
段差動増幅器の正相出力を入力信号とし、その前記出力
部が、前記複数の外部アナログスイッチの当該する一つ
に接続されるとともに前記第１の抵抗に対して所定の抵
抗比を有する第２の抵抗を介して前記入力段差動増幅器
の前記負入力端子に接続され、その第２のスイッチング
増幅器は、前記入力段差動増幅器の逆相出力を入力信号
とし、その前記出力部が、前記複数の外部アナログスイ
ッチの当該他の一つに接続されるとともに前記第３の抵
抗に対して前記所定の抵抗比を有する第４の抵抗を介し
て前記入力段差動増幅器の前記正入力端子に接続され、
前記制御部は、前記複数の出力段増幅器対の内の一対の
スイッチング増幅器を通常の増幅器として制御し、その
他の出力段増幅器対のスイッチング増幅器をオフ状態の
アナログスイッチとして制御するとともに、前記複数の
外部アナログスイッチのうち、この通常の増幅器として
制御されるスイッチング増幅器の前記出力部に接続され
る外部アナログスイッチのみをオン状態に制御すること
を特徴とする。
は、入力段差動増幅器と、複数の出力段増幅器対と、こ
の複数の出力段増幅器対のそれぞれの出力部に接続され
る複数の外部アナログスイッチと、制御部とを備え、前
記入力段差動増幅器の負入力端子と正入力端子はそれぞ
れ第１及び第３の抵抗を介して増幅対象の相補信号源の
正相と逆相にそれぞれ接続され、前記複数の出力段増幅
器対のそれぞれは、内蔵アナログスイッチを有しこの内
蔵アナログスイッチがオンに制御された場合には通常の
増幅器として動作し、オフに制御された場合にはそれぞ
れの前記出力部が開放状態となりオフ状態のアナログス
イッチとして動作する第１及び第２のスイッチング増幅
器を有し、その第１のスイッチング増幅器は、前記入力
段差動増幅器の正相出力を入力信号とし、その前記出力
部が、前記複数の外部アナログスイッチの当該する一つ
に接続されるとともに前記第１の抵抗に対して所定の抵
抗比を有する第２の抵抗を介して前記入力段差動増幅器
の前記負入力端子に接続され、その第２のスイッチング
増幅器は、前記入力段差動増幅器の逆相出力を入力信号
とし、その前記出力部が、前記複数の外部アナログスイ
ッチの当該他の一つに接続されるとともに前記第３の抵
抗に対して前記所定の抵抗比を有する第４の抵抗を介し
て前記入力段差動増幅器の前記正入力端子に接続され、
前記制御部は、前記複数の出力段増幅器対の内の一対の
スイッチング増幅器を通常の増幅器として制御し、その
他の出力段増幅器対のスイッチング増幅器をオフ状態の
アナログスイッチとして制御するとともに、前記複数の
外部アナログスイッチのうち、この通常の増幅器として
制御されるスイッチング増幅器の前記出力部に接続され
る外部アナログスイッチのみをオン状態に制御すること
を特徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。図１は本発明の実施の一
形態を示すブロック図である。図１において、図５、図
６と同一符号は同一部分を表し、同様に動作するので、
重複した説明は省略する。
実施の形態について説明する。図１は本発明の実施の一
形態を示すブロック図である。図１において、図５、図
６と同一符号は同一部分を表し、同様に動作するので、
重複した説明は省略する。
【００１２】本実施形態に係る反転増幅器型ＰＧＡ回路
は、図５のオペ・アンプ４０にかえてオペ・アンプ５０
を備え、オペ・アンプ５０は、図５のオペ・アンプ４０
の入力段増幅器４１と同様の入力段増幅器４１と、入力
段増幅器４１の出力が入力され、出力端子に利得を決め
る抵抗（図１の例では抵抗８４〜８１）がそれぞれ接続
される複数のスイッチング増幅器（図１では符号ＢＦ
Ａ，ＢＦＢ，ＢＦＣ，ＢＦＤで示す）とを有する。制御
部７０は制御線Ａを介してスイッチング増幅器ＢＦＡの
内部スイッチＳＷＡ１と外部のスイッチＳＷＡ２を制御
し、制御線Ｂを介してスイッチング増幅器ＢＦＢの内部
スイッチＳＷＢ１と外部のスイッチＳＷＢ２を制御し、
制御線Ｃを介してスイッチング増幅器ＢＦＣの内部スイ
ッチＳＷＣ１と外部のスイッチＳＷＣ２を制御し、制御
線Ｄを介してスイッチング増幅器ＢＦＤの内部スイッチ
ＳＷＤ１と外部のスイッチＳＷＤ２を制御する。
は、図５のオペ・アンプ４０にかえてオペ・アンプ５０
を備え、オペ・アンプ５０は、図５のオペ・アンプ４０
の入力段増幅器４１と同様の入力段増幅器４１と、入力
段増幅器４１の出力が入力され、出力端子に利得を決め
る抵抗（図１の例では抵抗８４〜８１）がそれぞれ接続
される複数のスイッチング増幅器（図１では符号ＢＦ
Ａ，ＢＦＢ，ＢＦＣ，ＢＦＤで示す）とを有する。制御
部７０は制御線Ａを介してスイッチング増幅器ＢＦＡの
内部スイッチＳＷＡ１と外部のスイッチＳＷＡ２を制御
し、制御線Ｂを介してスイッチング増幅器ＢＦＢの内部
スイッチＳＷＢ１と外部のスイッチＳＷＢ２を制御し、
制御線Ｃを介してスイッチング増幅器ＢＦＣの内部スイ
ッチＳＷＣ１と外部のスイッチＳＷＣ２を制御し、制御
線Ｄを介してスイッチング増幅器ＢＦＤの内部スイッチ
ＳＷＤ１と外部のスイッチＳＷＤ２を制御する。
【００１３】各内部スイッチＳＷＡ１〜ＳＷＤ１は当該
スイッチング増幅器ＢＦＡ〜ＢＦＤが通常の増幅器とし
て動作するか、出力端子が開放状態にあるオフのアナロ
グスイッチとして動作するかの切り替えを行う。制御部
７０は複数のスイッチング増幅器ＢＦＡ〜ＢＦＤの内の
何れか１つが通常の増幅器として動作し、その他はオフ
状態にあるアナログスイッチとして動作するよう、ま
た、増幅器として動作しているスイッチング増幅器の出
力だけを出力線に接続するよう、各制御線Ａ〜Ｄを介し
て、各内部スイッチＳＷＡ１〜ＳＷＤ１と各外部スイッ
チＳＷＡ２〜ＳＷＣ２を制御する。
スイッチング増幅器ＢＦＡ〜ＢＦＤが通常の増幅器とし
て動作するか、出力端子が開放状態にあるオフのアナロ
グスイッチとして動作するかの切り替えを行う。制御部
７０は複数のスイッチング増幅器ＢＦＡ〜ＢＦＤの内の
何れか１つが通常の増幅器として動作し、その他はオフ
状態にあるアナログスイッチとして動作するよう、ま
た、増幅器として動作しているスイッチング増幅器の出
力だけを出力線に接続するよう、各制御線Ａ〜Ｄを介し
て、各内部スイッチＳＷＡ１〜ＳＷＤ１と各外部スイッ
チＳＷＡ２〜ＳＷＣ２を制御する。
【００１４】このようなスイッチング増幅器は例えばＣ
ＭＯＳ回路により容易に実現できる。図２は図１のオペ
・アンプ５０の一回路例を示す回路図であり、負入力端
子ＩＮ−、正入力端子ＩＮ＋の電位差を増幅し、各スイ
ッチング増幅器のｎＭＯＳトランジスタのゲートの入力
信号ｎＩＮを出力する入力段増幅器４１と、スイッチン
グ増幅器ＢＦＡ及びＢＦＢ、及び各スイッチング増幅器
のｐＭＯＳトランジスタのゲートの入力信号ｐＩＮを得
るために入力信号ｎＩＮの信号電位をシフトするｐＭＯ
Ｓトランジスタ７、９とｎＭＯＳトランジスタ８、１
０、１１、から構成される電位シフト回路５１を備えて
いる。また各増幅器に供給される定電流を規定するバイ
アス電流がバイアス端子ＩＢより供給される。なお、必
要によりさらに多くのスイッチング増幅器ＢＦＣ、ＢＦ
Ｄ、・・・が備えられるが図示を省略してある。
ＭＯＳ回路により容易に実現できる。図２は図１のオペ
・アンプ５０の一回路例を示す回路図であり、負入力端
子ＩＮ−、正入力端子ＩＮ＋の電位差を増幅し、各スイ
ッチング増幅器のｎＭＯＳトランジスタのゲートの入力
信号ｎＩＮを出力する入力段増幅器４１と、スイッチン
グ増幅器ＢＦＡ及びＢＦＢ、及び各スイッチング増幅器
のｐＭＯＳトランジスタのゲートの入力信号ｐＩＮを得
るために入力信号ｎＩＮの信号電位をシフトするｐＭＯ
Ｓトランジスタ７、９とｎＭＯＳトランジスタ８、１
０、１１、から構成される電位シフト回路５１を備えて
いる。また各増幅器に供給される定電流を規定するバイ
アス電流がバイアス端子ＩＢより供給される。なお、必
要によりさらに多くのスイッチング増幅器ＢＦＣ、ＢＦ
Ｄ、・・・が備えられるが図示を省略してある。
【００１５】入力段増幅器４１また電位シフト回路５１
は図２の回路例に限られるものではなく適宜の従来の回
路を用いればよいので特段の説明は省略する。以下、図
１、図２を参照して、スイッチング増幅器ＢＦＡ、ＢＦ
Ｂを主体に本回路例について説明する。
は図２の回路例に限られるものではなく適宜の従来の回
路を用いればよいので特段の説明は省略する。以下、図
１、図２を参照して、スイッチング増幅器ＢＦＡ、ＢＦ
Ｂを主体に本回路例について説明する。
【００１６】スイッチング増幅器ＢＦＡは、正電源ＶＤ
Ｄと負電源ＧＮＤ（以下それぞれ単にＶＤＤ、ＧＮＤと
記す。）間に直列に接続されたｐＭＯＳトランジスタ１
とｎＭＯＳトランジスタ２で形成される出力部と、それ
ぞれ、入力信号ｐＩＮ、ｎＩＮの各信号線とｐＭＯＳト
ランジスタ１及びｎＭＯＳトランジスタ２の各ゲートと
の間に接続されアナログスイッチとなるｎＭＯＳトラン
ジスタ５及び６と、ｐＭＯＳトランジスタ１のゲートと
ＶＤＤ間に接続されアナログスイッチとなるｐＭＯＳト
ランジスタ３、及びｎＭＯＳトランジスタ２のゲートと
ＧＮＤ間に接続されアナログスイッチとなるｎＭＯＳト
ランジスタ４とから構成され、アナログスイッチとなる
ｐＭＯＳトランジスタ３及びｎＭＯＳトランジスタ４、
５、６の各ゲートは図１の制御線Ａに相当する制御バス
φ１、φ２、φ３、φ４にそれぞれ接続される。また、
出力部のｐＭＯＳトランジスタ１とｎＭＯＳトランジス
タ２のドレインの接続点である出力端子ＶｏＡは、図１
の抵抗８４に直接接続される。
Ｄと負電源ＧＮＤ（以下それぞれ単にＶＤＤ、ＧＮＤと
記す。）間に直列に接続されたｐＭＯＳトランジスタ１
とｎＭＯＳトランジスタ２で形成される出力部と、それ
ぞれ、入力信号ｐＩＮ、ｎＩＮの各信号線とｐＭＯＳト
ランジスタ１及びｎＭＯＳトランジスタ２の各ゲートと
の間に接続されアナログスイッチとなるｎＭＯＳトラン
ジスタ５及び６と、ｐＭＯＳトランジスタ１のゲートと
ＶＤＤ間に接続されアナログスイッチとなるｐＭＯＳト
ランジスタ３、及びｎＭＯＳトランジスタ２のゲートと
ＧＮＤ間に接続されアナログスイッチとなるｎＭＯＳト
ランジスタ４とから構成され、アナログスイッチとなる
ｐＭＯＳトランジスタ３及びｎＭＯＳトランジスタ４、
５、６の各ゲートは図１の制御線Ａに相当する制御バス
φ１、φ２、φ３、φ４にそれぞれ接続される。また、
出力部のｐＭＯＳトランジスタ１とｎＭＯＳトランジス
タ２のドレインの接続点である出力端子ＶｏＡは、図１
の抵抗８４に直接接続される。
【００１７】同様に、スイッチング増幅器ＢＦＢは、Ｖ
ＤＤとＧＮＤ間に直列に接続されたｐＭＯＳトランジス
タ１’とｎＭＯＳトランジスタ２’で形成される出力部
と、それぞれ、入力信号ｐＩＮ、ｎＩＮの各信号線とｐ
ＭＯＳトランジスタ１’及びｎＭＯＳトランジスタ２’
の各ゲートとの間に接続されアナログスイッチとなるｎ
ＭＯＳトランジスタ５’及び６’と、ｐＭＯＳトランジ
スタ１’のゲートとＶＤＤ間に接続されアナログスイッ
チとなるｐＭＯＳトランジスタ３’、及びｎＭＯＳトラ
ンジスタ２’のゲートとＧＮＤ間に接続されアナログス
イッチとなるｎＭＯＳトランジスタ４’とから構成さ
れ、アナログスイッチとなるｐＭＯＳトランジスタ３’
及びｎＭＯＳトランジスタ４’、５’、６’の各ゲート
は図１の制御線Ｂに相当する制御バスφ１’、φ２’、
φ３’、φ４’にそれぞれ接続される。また、出力部の
ｐＭＯＳトランジスタ１’とｎＭＯＳトランジスタ２’
のドレインの接続点である出力端子ＶｏＢは、図１の抵
抗８３に直接接続される。
ＤＤとＧＮＤ間に直列に接続されたｐＭＯＳトランジス
タ１’とｎＭＯＳトランジスタ２’で形成される出力部
と、それぞれ、入力信号ｐＩＮ、ｎＩＮの各信号線とｐ
ＭＯＳトランジスタ１’及びｎＭＯＳトランジスタ２’
の各ゲートとの間に接続されアナログスイッチとなるｎ
ＭＯＳトランジスタ５’及び６’と、ｐＭＯＳトランジ
スタ１’のゲートとＶＤＤ間に接続されアナログスイッ
チとなるｐＭＯＳトランジスタ３’、及びｎＭＯＳトラ
ンジスタ２’のゲートとＧＮＤ間に接続されアナログス
イッチとなるｎＭＯＳトランジスタ４’とから構成さ
れ、アナログスイッチとなるｐＭＯＳトランジスタ３’
及びｎＭＯＳトランジスタ４’、５’、６’の各ゲート
は図１の制御線Ｂに相当する制御バスφ１’、φ２’、
φ３’、φ４’にそれぞれ接続される。また、出力部の
ｐＭＯＳトランジスタ１’とｎＭＯＳトランジスタ２’
のドレインの接続点である出力端子ＶｏＢは、図１の抵
抗８３に直接接続される。
【００１８】その他の抵抗８２、８１、・・・に接続さ
れるスイッチング増幅器ＢＦＣ、ＢＦＤ、・・・も同様
に構成され、制御線Ｃ、Ｄ、・・・に相当する制御バス
により制御される。
れるスイッチング増幅器ＢＦＣ、ＢＦＤ、・・・も同様
に構成され、制御線Ｃ、Ｄ、・・・に相当する制御バス
により制御される。
【００１９】例えば、スイッチング増幅器ＢＦＡを通常
の増幅器として、その他のスイッチング増幅器ＢＦＢ、
・・・をオフ状態のアナログスイッチとして制御する場
合には、スイッチング増幅器ＢＦＡに接続される制御バ
スφ１、φ３、φ４にＶＤＤの電位が、制御バスφ２に
ＧＮＤの電位が印加され、その他のスイッチング増幅
器、例えばＢＦＢでは、制御バスφ１’、φ３’、φ
４’にＧＮＤの電位が、また制御バスφ２’にはＶＤＤ
の電位というように逆相の電位が印加される。
の増幅器として、その他のスイッチング増幅器ＢＦＢ、
・・・をオフ状態のアナログスイッチとして制御する場
合には、スイッチング増幅器ＢＦＡに接続される制御バ
スφ１、φ３、φ４にＶＤＤの電位が、制御バスφ２に
ＧＮＤの電位が印加され、その他のスイッチング増幅
器、例えばＢＦＢでは、制御バスφ１’、φ３’、φ
４’にＧＮＤの電位が、また制御バスφ２’にはＶＤＤ
の電位というように逆相の電位が印加される。
【００２０】従って、スイッチング増幅器ＢＦＡでは、
ｎＭＯＳトランジスタ５、６がオン、ｐＭＯＳトランジ
スタ３及びｎＭＯＳトランジスタ４がオフとなり、出力
部のｐＭＯＳトランジスタ１とｎＭＯＳトランジスタ２
の各ゲートにそれぞれ入力信号ｐＩＮ、ｎＩＮが印加さ
れ、スイッチング増幅器ＢＦＡは出力段増幅回路として
動作し、その出力は、例えば図５のアナログスイッチＳ
ＷＡ１を介すことなく直接抵抗８４を経て入力段増幅器
４１の負入力端子ＩＮ−に帰還される。
ｎＭＯＳトランジスタ５、６がオン、ｐＭＯＳトランジ
スタ３及びｎＭＯＳトランジスタ４がオフとなり、出力
部のｐＭＯＳトランジスタ１とｎＭＯＳトランジスタ２
の各ゲートにそれぞれ入力信号ｐＩＮ、ｎＩＮが印加さ
れ、スイッチング増幅器ＢＦＡは出力段増幅回路として
動作し、その出力は、例えば図５のアナログスイッチＳ
ＷＡ１を介すことなく直接抵抗８４を経て入力段増幅器
４１の負入力端子ＩＮ−に帰還される。
【００２１】また、その他のスイッチング増幅器、例え
ばＢＦＢでは、ｎＭＯＳトランジスタ５´、６´がオ
フ、ｐＭＯＳトランジスタ３´及びｎＭＯＳトランジス
タ４´がオンとなり、出力部のｐＭＯＳトランジスタ１
´とｎＭＯＳトランジスタ２´の各ゲートにそれぞれＶ
ＤＤまたはＧＮＤの電位が印加されともにオフとなる。
従って、出力端子ＶｏＢは開放状態となり、スイッチン
グ増幅器ＢＦＢはオフ状態のアナログスイッチに制御さ
れる。
ばＢＦＢでは、ｎＭＯＳトランジスタ５´、６´がオ
フ、ｐＭＯＳトランジスタ３´及びｎＭＯＳトランジス
タ４´がオンとなり、出力部のｐＭＯＳトランジスタ１
´とｎＭＯＳトランジスタ２´の各ゲートにそれぞれＶ
ＤＤまたはＧＮＤの電位が印加されともにオフとなる。
従って、出力端子ＶｏＢは開放状態となり、スイッチン
グ増幅器ＢＦＢはオフ状態のアナログスイッチに制御さ
れる。
【００２２】この様にして、増幅器として制御される場
合には、出力が直接当該抵抗に接続され、オフ状態のア
ナログスイッチとして制御される場合には、当該抵抗が
開放状態となるスイッチング増幅器ＢＦＡ、ＢＦＢ、・
・・を用いたオペ・アンプ５０が構成できる。
合には、出力が直接当該抵抗に接続され、オフ状態のア
ナログスイッチとして制御される場合には、当該抵抗が
開放状態となるスイッチング増幅器ＢＦＡ、ＢＦＢ、・
・・を用いたオペ・アンプ５０が構成できる。
【００２３】以上、図２を参照して出力部がプシュプル
構成のスイッチング増幅器を用いたオペ・アンプ５０の
回路例について説明したが、スイッチング増幅器ＢＦ
Ａ、ＢＦＢ、・・・は出力部をソースフォロア構成とす
ることもできる。
構成のスイッチング増幅器を用いたオペ・アンプ５０の
回路例について説明したが、スイッチング増幅器ＢＦ
Ａ、ＢＦＢ、・・・は出力部をソースフォロア構成とす
ることもできる。
【００２４】図３はソースフォロア構成のスイッチング
増幅器の例を示す回路図であり、ゲートが図２の入力信
号ｎＩＮで制御され、ソースをＧＮＤに接続し、ドレイ
ンがダイオード接続されたｐＭＯＳトランジスタ１０８
を介してＶＤＤに接続された入力ｎＭＯＳトランジスタ
１０９と、ソースをＧＮＤに接続し、ｐＭＯＳトランジ
スタ１０３、ダイオード接続されたｎＭＯＳトランジス
タ１０４を介して定電圧ＶＢにより定電流源として制御
されるｎＭＯＳトランジスタ１０２と、ドレインをＶＤ
Ｄに接続し、ソースをｎＭＯＳトランジスタ１０２のド
レインに接続しソースフォロアを形成し、ゲートにアナ
ログスイッチとして動作するｎＭＯＳトランジスタ１０
７を介してｎＭＯＳトランジスタ１０９の出力が入力さ
れるｎＭＯＳトランジスタ１０１と、それぞれｎＭＯＳ
トランジスタ１０１とｎＭＯＳトランジスタ１０２のゲ
ートとＧＮＤ間に接続されアナログスイッチとして動作
するｎＭＯＳトランジスタ１０５、１０６とから構成さ
れる。アナログスイッチとして動作するｎＭＯＳトラン
ジスタ１０７のゲートは制御バスφ１０１に接続され、
同じくアナログスイッチとして動作するｎＭＯＳトラン
ジスタ１０５、１０６のゲートは制御バスφ１０２に接
続される。
増幅器の例を示す回路図であり、ゲートが図２の入力信
号ｎＩＮで制御され、ソースをＧＮＤに接続し、ドレイ
ンがダイオード接続されたｐＭＯＳトランジスタ１０８
を介してＶＤＤに接続された入力ｎＭＯＳトランジスタ
１０９と、ソースをＧＮＤに接続し、ｐＭＯＳトランジ
スタ１０３、ダイオード接続されたｎＭＯＳトランジス
タ１０４を介して定電圧ＶＢにより定電流源として制御
されるｎＭＯＳトランジスタ１０２と、ドレインをＶＤ
Ｄに接続し、ソースをｎＭＯＳトランジスタ１０２のド
レインに接続しソースフォロアを形成し、ゲートにアナ
ログスイッチとして動作するｎＭＯＳトランジスタ１０
７を介してｎＭＯＳトランジスタ１０９の出力が入力さ
れるｎＭＯＳトランジスタ１０１と、それぞれｎＭＯＳ
トランジスタ１０１とｎＭＯＳトランジスタ１０２のゲ
ートとＧＮＤ間に接続されアナログスイッチとして動作
するｎＭＯＳトランジスタ１０５、１０６とから構成さ
れる。アナログスイッチとして動作するｎＭＯＳトラン
ジスタ１０７のゲートは制御バスφ１０１に接続され、
同じくアナログスイッチとして動作するｎＭＯＳトラン
ジスタ１０５、１０６のゲートは制御バスφ１０２に接
続される。
【００２５】従って、制御バスφ１０１にＶＤＤの電位
を、また制御バスφ１０２にＧＮＤの電位を印加するこ
とにより、ｎＭＯＳトランジスタ１０１のソースに接続
される出力端子Ｖｏから信号入力ｎＩＮの増幅信号が出
力される。また制御バスφ１０１にＧＮＤの電位を、ま
た制御バスφ１０２にＶＤＤの電位を印加することによ
りｎＭＯＳトランジスタ１０１及びｎＭＯＳトランジス
タ１０２はともにオフに制御される。
を、また制御バスφ１０２にＧＮＤの電位を印加するこ
とにより、ｎＭＯＳトランジスタ１０１のソースに接続
される出力端子Ｖｏから信号入力ｎＩＮの増幅信号が出
力される。また制御バスφ１０１にＧＮＤの電位を、ま
た制御バスφ１０２にＶＤＤの電位を印加することによ
りｎＭＯＳトランジスタ１０１及びｎＭＯＳトランジス
タ１０２はともにオフに制御される。
【００２６】すなわち、図２の回路例と同様に、増幅器
として制御される場合には、出力が直接当該抵抗に接続
され、オフ状態のアナログスイッチとして制御される場
合には、当該抵抗が開放状態となるスイッチング増幅器
を得ることができる。
として制御される場合には、出力が直接当該抵抗に接続
され、オフ状態のアナログスイッチとして制御される場
合には、当該抵抗が開放状態となるスイッチング増幅器
を得ることができる。
【００２７】また、このようなスイッチング増幅器を２
組づつ用いて全差動型ＰＧＡ回路を構成することもでき
る。図４は、このような全差動型ＰＧＡ回路の構成例を
示すブロック図であり、オペ・アンプ９０の入力段差動
増幅器９１の負入力端子には、図１の反転増幅器型ＰＧ
Ａ回路と同様に抵抗８０を介して入力電圧Ｖｉ＋と、入
力段差動増幅器９１の正相出力を入力信号とするスイッ
チング増幅器ＢＦＡ、ＢＦＢ、・・・の出力がそれぞれ
抵抗８１、８２、・・・を介して印加される。一方、入
力段差動増幅器９１の正入力端子には、図１の反転増幅
器型ＰＧＡ回路と異なり、入力抵抗８０’を介して、入
力電圧Ｖｉ＋と相補逆相の入力電圧Ｖｉ−と、入力段差
動増幅器９１の逆相出力を入力信号とするスイッチング
増幅器ＢＦＡ’、ＢＦＢ’、・・・の出力がそれぞれ抵
抗８１’、８２’、・・・を介して印加される。制御部
７０は、一つの信号線、例えば信号線Ａを介して、これ
につながるスイッチング増幅器ＢＦＡと外部スイッチＳ
ＷＡ２及びこれらと対をなすスイッチング増幅器ＢＦ
Ａ’と外部スイッチＳＡＷ２’のみをオンに制御しその
他の信号線につながるスイッチング増幅器と外部スイッ
チを全てオフに制御する。
組づつ用いて全差動型ＰＧＡ回路を構成することもでき
る。図４は、このような全差動型ＰＧＡ回路の構成例を
示すブロック図であり、オペ・アンプ９０の入力段差動
増幅器９１の負入力端子には、図１の反転増幅器型ＰＧ
Ａ回路と同様に抵抗８０を介して入力電圧Ｖｉ＋と、入
力段差動増幅器９１の正相出力を入力信号とするスイッ
チング増幅器ＢＦＡ、ＢＦＢ、・・・の出力がそれぞれ
抵抗８１、８２、・・・を介して印加される。一方、入
力段差動増幅器９１の正入力端子には、図１の反転増幅
器型ＰＧＡ回路と異なり、入力抵抗８０’を介して、入
力電圧Ｖｉ＋と相補逆相の入力電圧Ｖｉ−と、入力段差
動増幅器９１の逆相出力を入力信号とするスイッチング
増幅器ＢＦＡ’、ＢＦＢ’、・・・の出力がそれぞれ抵
抗８１’、８２’、・・・を介して印加される。制御部
７０は、一つの信号線、例えば信号線Ａを介して、これ
につながるスイッチング増幅器ＢＦＡと外部スイッチＳ
ＷＡ２及びこれらと対をなすスイッチング増幅器ＢＦ
Ａ’と外部スイッチＳＡＷ２’のみをオンに制御しその
他の信号線につながるスイッチング増幅器と外部スイッ
チを全てオフに制御する。
【００２８】従って、スイッチング増幅器ＢＦＡの出力
部に接続する抵抗８４と負入力端子に接続される抵抗８
０の抵抗比（＝Ｒ４／Ｒ０）と、これらと対になるスイ
ッチング増幅器ＢＦＡ’の出力部に接続する抵抗８４’
と正入力端子に接続する抵抗８０’の抵抗比を同じく設
定することにより、 （Ｖｏ＋）−（Ｖｏ−）＝｛（Ｖｉ＋）−（Ｖｉ−）｝
Ｒ４／Ｒ０ となり、利得が抵抗の比精度のみによって定まる高精度
の全差動型ＰＧＡ回路を得ることができる。
部に接続する抵抗８４と負入力端子に接続される抵抗８
０の抵抗比（＝Ｒ４／Ｒ０）と、これらと対になるスイ
ッチング増幅器ＢＦＡ’の出力部に接続する抵抗８４’
と正入力端子に接続する抵抗８０’の抵抗比を同じく設
定することにより、 （Ｖｏ＋）−（Ｖｏ−）＝｛（Ｖｉ＋）−（Ｖｉ−）｝
Ｒ４／Ｒ０ となり、利得が抵抗の比精度のみによって定まる高精度
の全差動型ＰＧＡ回路を得ることができる。
【００２９】以上、図２また図３の回路例を参照して本
発明の実施形態について説明したが、本発明はこれらの
回路例に限られるものではなく、電流が流れるのをカッ
トできるスイッチ作用を有した増幅器で出力部を形成出
来れば、増幅器として制御される場合には出力がオン抵
抗のあるスイッチング素子を介すことなく直接当該抵抗
に接続され、オフ状態のアナログスイッチとして制御さ
れる場合には当該抵抗を開放状態とするスイッチング増
幅器を容易に得ることができ、所望の利得制御用の抵抗
にこの様なスイッチング増幅器を組み合わせることによ
り、アナログスイッチのオン抵抗のばらつきによる利得
偏差の心配のない高精度のＰＧＡ回路を提供することが
できる。
発明の実施形態について説明したが、本発明はこれらの
回路例に限られるものではなく、電流が流れるのをカッ
トできるスイッチ作用を有した増幅器で出力部を形成出
来れば、増幅器として制御される場合には出力がオン抵
抗のあるスイッチング素子を介すことなく直接当該抵抗
に接続され、オフ状態のアナログスイッチとして制御さ
れる場合には当該抵抗を開放状態とするスイッチング増
幅器を容易に得ることができ、所望の利得制御用の抵抗
にこの様なスイッチング増幅器を組み合わせることによ
り、アナログスイッチのオン抵抗のばらつきによる利得
偏差の心配のない高精度のＰＧＡ回路を提供することが
できる。
【００３０】
【発明の効果】以上述べたように本発明によれば、低電
圧でも大きな入力ダイナミックレンジを有するＬＳＩ化
に適した抵抗を用いた反転増幅器型であって、かつ利得
係数が、利得切替用のアナログスイッチのオン抵抗の影
響を受けることなく、利得を定める抵抗の比精度のみで
定まる高精度のＰＧＡ回路を提供することができる。
圧でも大きな入力ダイナミックレンジを有するＬＳＩ化
に適した抵抗を用いた反転増幅器型であって、かつ利得
係数が、利得切替用のアナログスイッチのオン抵抗の影
響を受けることなく、利得を定める抵抗の比精度のみで
定まる高精度のＰＧＡ回路を提供することができる。
【図１】本発明の一実施形態を示すブロック図である。
【図２】図１のオペ・アンプ５０の一回路例を示す回路
図である。
図である。
【図３】図１のスイッチング増幅器の他の回路例を示す
回路図ある。
回路図ある。
【図４】本発明の他の実施形態を示すブロック図であ
る。
る。
【図５】従来のＰＧＡ回路の一例を示すブロック図であ
る。
る。
【図６】従来のＰＧＡ回路の他の例を示すブロック図で
ある。
ある。
１、１’、３、３’、７、９、１０３、１０８ ｐＭＯ
Ｓトランジスタ ２、２’、４、４’、５、５’、６、６’、８、１０、
１１、１０１、１０２、１０４〜１０７、１０９ ｎＭ
ＯＳトランジスタ ３０ 増幅対象の信号源 ３１ 基準電圧 ４０、５０、６０、９０ オペ・アンプ ４１、９１ 入力段増幅器 ４２ 出力段増幅器 ５１ 電位シフト回路 ６１〜６４、８０〜８４、８０’〜８４’ 抵抗 ７０ 制御部 ＢＦＡ、ＢＦＡ’、ＢＦＢ、ＢＦＢ’、ＢＦＣ、ＢＦ
Ｃ’、ＢＦＤ、ＢＤＦ’ スイッチング増幅器 ＳＷＡ１、ＳＷＡ２、ＳＷＡ２’ＳＷＢ１、ＳＷＢ２、
ＳＷＢ２’、ＳＷＣ１、ＳＷＣ２、ＳＷＣ２’、ＳＷＤ
１、ＳＷＤ２、ＳＷＤ２’ アナログスイッチ
Ｓトランジスタ ２、２’、４、４’、５、５’、６、６’、８、１０、
１１、１０１、１０２、１０４〜１０７、１０９ ｎＭ
ＯＳトランジスタ ３０ 増幅対象の信号源 ３１ 基準電圧 ４０、５０、６０、９０ オペ・アンプ ４１、９１ 入力段増幅器 ４２ 出力段増幅器 ５１ 電位シフト回路 ６１〜６４、８０〜８４、８０’〜８４’ 抵抗 ７０ 制御部 ＢＦＡ、ＢＦＡ’、ＢＦＢ、ＢＦＢ’、ＢＦＣ、ＢＦ
Ｃ’、ＢＦＤ、ＢＤＦ’ スイッチング増幅器 ＳＷＡ１、ＳＷＡ２、ＳＷＡ２’ＳＷＢ１、ＳＷＢ２、
ＳＷＢ２’、ＳＷＣ１、ＳＷＣ２、ＳＷＣ２’、ＳＷＤ
１、ＳＷＤ２、ＳＷＤ２’ アナログスイッチ
フロントページの続き (56)参考文献 特開 平７−321577（ＪＰ，Ａ) 特開 平６−291572（ＪＰ，Ａ) 特開 平４−326806（ＪＰ，Ａ) 特開 平11−225028（ＪＰ，Ａ) 特開 昭58−7907（ＪＰ，Ａ) 特開 昭63−132510（ＪＰ，Ａ) 実開 平２−57616（ＪＰ，Ｕ) 実開 昭58−135116（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03G 1/00 - 3/18
Claims (4)
- 【請求項１】 正入力端子が基準電圧源に接続され、負
入力端子が第１の抵抗を介して増幅対象の信号源に接続
されるとともに、複数の第２の抵抗のそれぞれの一端に
接続される入力段増幅器と、 この入力段増幅器の出力を入力信号とし、それぞれの出
力部が前記複数の第２の抵抗のそれぞれの他端に直接接
続され、さらに内蔵アナログスイッチを有しこの内蔵ア
ナログスイッチがオンに制御された場合には通常の増幅
器として動作し、オフに制御された場合にはそれぞれの
前記出力部が開放状態となりオフ状態のアナログスイッ
チとして動作する複数のスイッチング増幅器と、 この複数のスイッチング増幅器のそれぞれの前記出力部
に接続される複数の外部アナログスイッチと、 前記複数のスイッチング増幅器の１つを通常の増幅器と
して制御し、その他をオフ状態のアナログスイッチとし
て制御するとともに、前記複数の外部アナログスイッチ
のうち、この通常の増幅器として制御されるスイッチン
グ増幅器の出力部に接続される外部アナログスイッチの
みをオン状態に制御する制御部とを備えたことを特徴と
するＰＧＡ（プログラマブル・ゲインアンプ）回路。 - 【請求項２】 入力段差動増幅器と、複数の出力段増幅
器対と、この複数の出力段増幅器対のそれぞれの出力部
に接続される複数の外部アナログスイッチと、制御部と
を備え、 前記入力段差動増幅器の負入力端子と正入力端子はそれ
ぞれ第１及び第３の抵抗を介して増幅対象の相補信号源
の正相と逆相にそれぞれ接続され、 前記複数の出力段増幅器対のそれぞれは、内蔵アナログ
スイッチを有しこの内蔵アナログスイッチがオンに制御
された場合には通常の増幅器として動作し、オフに制御
された場合にはそれぞれの前記出力部が開放状態となり
オフ状態のアナログスイッチとして動作する第１及び第
２のスイッチング増幅器を有し、その第１のスイッチン
グ増幅器は、前記入力段差動増幅器の正相出力を入力信
号とし、その前記出力部が、前記複数の外部アナログス
イッチの当該する一つに接続されるとともに前記第１の
抵抗に対して所定の抵抗比を有する第２の抵抗を介して
前記入力段差動増幅器の前記負入力端子に接続され、そ
の第２のスイッチング増幅器は、前記入力段差動増幅器
の逆相出力を入力信号とし、その前記出力部が、前記複
数の外部アナログスイッチの当該他の一つに接続される
とともに前記第３の抵抗に対して前記所定の抵抗比を有
する第４の抵抗を介して前記入力段差動増幅器の前記正
入力端子に接続され、 前記制御部は、前記複数の出力段増幅器対の内の一対の
スイッチング増幅器を通常の増幅器として制御し、その
他の出力段増幅器対のスイッチング増幅器をオフ状態の
アナログスイッチとして制御するとともに、前記複数の
外部アナログスイッチのうち、この通常の増幅器として
制御されるスイッチング増幅器の前記出力部に接続され
る外部アナログスイッチのみをオン状態に制御すること
を特徴とするＰＧＡ（プログラマブル・ゲインアンプ）
回路。 - 【請求項３】 前記複数のスイッチング増幅器の一つ
は、 ソースが第１の電源に接続され、ドレインが前記複数の
第２の抵抗の内の当該抵抗の他端に接続される第１のｐ
ＭＯＳトランジスタと、 ソースが第２の電源に接続され、ドレインが前記第１の
ｐＭＯＳトランジスタのドレインに接続される第２のｎ
ＭＯＳトランジスタと、 前記第１の電源と前記第１のｐＭＯＳトランジスタのゲ
ートにソース、ドレインがそれぞれ接続される第３のｐ
ＭＯＳトランジスタと、 前記第２の電源と前記第２のｎＭＯＳトランジスタのゲ
ートにソース、ドレインがそれぞれ接続される第４のｎ
ＭＯＳトランジスタと、 適宜の電位レベルにシフトされた前記入力信号を前記第
１のｐＭＯＳトランジスタのゲートにドレイン、ソース
を介し伝達する第５のｎＭＯＳトランジスタと、 適宜の電位レベルにシフトされた前記入力信号を前記第
２のｎＭＯＳトランジスタのゲートにドレイン、ソース
を介し伝達する第６のｎＭＯＳトランジスタとを備え、 通常の増幅器として制御される場合は、前記第３のｐＭ
ＯＳトランジスタと前記第４のｎＭＯＳトランジスタが
オフに制御され、前記第５、第６のｎＭＯＳトランジス
タがオンに制御され、 オフのアナログスイッチとして制御される場合は、前記
第３のｐＭＯＳトランジスタと前記第４のｎＭＯＳトラ
ンジスタがオンに制御され、前記第５、第６のｎＭＯＳ
トランジスタがオフに制御されることを特徴とする請求
項１または請求項２に記載のＰＧＡ回路。 - 【請求項４】 前記複数のスイッチング増幅器の一つ
は、 ドレインが第１の電源に接続され、ソースが前記複数の
第２の抵抗の内の当該抵抗の他端に接続される第１のｎ
ＭＯＳトランジスタと、 ソースが第２の電源に接続され、ドレインが前記第１の
ｎＭＯＳトランジスタのソースに接続される第２のｎＭ
ＯＳトランジスタと、 この第２のｎＭＯＳトランジスタのドレイン、ソース間
を流れる電流を制御するカレントミラー回路と、 前記第２の電源にソースが接続され、前記第１及び第２
のｎＭＯＳトランジスタのそれぞれのゲートにそれぞれ
のドレインが接続される第３、第４のｎＭＯＳトランジ
スタと、 適宜の電位レベルにシフトされた前記入力信号を前記第
１のｎＭＯＳトランジスタのゲートにドレイン、ソース
を介して伝達する第５のｎＭＯＳトランジスタとを備
え、 通常の増幅器として制御される場合は、前記第３、第４
のｎＭＯＳトランジスタがオフに制御され、前記第５の
ｎＭＯＳトランジスタがオンに制御され、 オフのアナログスイッチとして制御される場合は、前記
第３、第４のｎＭＯＳトランジスタがオンに制御され、
前記第５のｎＭＯＳトランジスタがオフに制御されるこ
とを特徴とする請求項１または請求項２に記載のＰＧＡ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11993098A JP3262066B2 (ja) | 1998-04-15 | 1998-04-15 | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11993098A JP3262066B2 (ja) | 1998-04-15 | 1998-04-15 | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298270A JPH11298270A (ja) | 1999-10-29 |
| JP3262066B2 true JP3262066B2 (ja) | 2002-03-04 |
Family
ID=14773699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11993098A Expired - Fee Related JP3262066B2 (ja) | 1998-04-15 | 1998-04-15 | Ｐｇａ（プログラマブル・ゲインアンプ）回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3262066B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11799464B2 (en) | 2018-04-26 | 2023-10-24 | Denso Corporation | Amplification circuit with analog multiplexer |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI323088B (en) | 2006-10-19 | 2010-04-01 | Novatek Microelectronics Corp | Voltage conversion device having non-linear gain |
| TWI353577B (en) * | 2006-10-26 | 2011-12-01 | Novatek Microelectronics Corp | Voltage conversion device having non-linear gain a |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587907A (ja) * | 1981-07-08 | 1983-01-17 | Hitachi Ltd | 増幅装置 |
| JPS58135116U (ja) * | 1982-03-04 | 1983-09-10 | 株式会社東芝 | ミユ−テイング回路 |
| JPS63132510A (ja) * | 1986-11-25 | 1988-06-04 | Toshiba Corp | プログラマブルゲインコントロ−ルアンプ |
| JPH0635542Y2 (ja) * | 1988-10-18 | 1994-09-14 | ソニー株式会社 | 演算増幅回路 |
| JPH04326806A (ja) * | 1991-04-26 | 1992-11-16 | Shimadzu Corp | プログラマブルゲインアンプ |
| JPH06291572A (ja) * | 1993-03-30 | 1994-10-18 | Toshiba Corp | 可変利得増幅回路 |
| JP3283137B2 (ja) * | 1994-05-26 | 2002-05-20 | 株式会社東芝 | 可変利得増幅回路 |
| JPH11225028A (ja) * | 1998-02-05 | 1999-08-17 | Toyota Motor Corp | 可変利得増幅器 |
-
1998
- 1998-04-15 JP JP11993098A patent/JP3262066B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11799464B2 (en) | 2018-04-26 | 2023-10-24 | Denso Corporation | Amplification circuit with analog multiplexer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11298270A (ja) | 1999-10-29 |
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