JP2000004129A - Ｃｍｏｓアナログ回路 - Google Patents
Ｃｍｏｓアナログ回路Info
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- JP2000004129A JP2000004129A JP10170005A JP17000598A JP2000004129A JP 2000004129 A JP2000004129 A JP 2000004129A JP 10170005 A JP10170005 A JP 10170005A JP 17000598 A JP17000598 A JP 17000598A JP 2000004129 A JP2000004129 A JP 2000004129A
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Abstract
(57)【要約】
【課題】ＣＭＯＳアナログ回路の入力信号ラインからオ
フセットキャンセル用のコンデンサを排除し、高いオー
トゼロ調整精度を達成すると共にオフセットキャンセル
用のコンデンサを安価なＭＯＳキャパシタで実現する。 【解決手段】非反転入力端子、反転入力端子、出力端子
およびオフセット調整用端子C を有するＣＭＯＳ演算増
幅回路からなり、出力端子と反転入力端子とは短絡接続
され、非反転入力端子には入力電圧が印加されるバッフ
ァ・アンプBF-OPCと、バッファ・アンプの２つの入力端
子の各電圧の差分を検出し、その差分に応じてオフセッ
ト調整用端子の電圧を制御し、バッファ・アンプの２つ
の入力端子のオフセットを補正する制御回路１１とを具
備する。
フセットキャンセル用のコンデンサを排除し、高いオー
トゼロ調整精度を達成すると共にオフセットキャンセル
用のコンデンサを安価なＭＯＳキャパシタで実現する。 【解決手段】非反転入力端子、反転入力端子、出力端子
およびオフセット調整用端子C を有するＣＭＯＳ演算増
幅回路からなり、出力端子と反転入力端子とは短絡接続
され、非反転入力端子には入力電圧が印加されるバッフ
ァ・アンプBF-OPCと、バッファ・アンプの２つの入力端
子の各電圧の差分を検出し、その差分に応じてオフセッ
ト調整用端子の電圧を制御し、バッファ・アンプの２つ
の入力端子のオフセットを補正する制御回路１１とを具
備する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路化された
ＣＭＯＳアナログ回路に係り、特にＣＭＯＳアナログ回
路のオフセットの補正を行うためのオフセット自動零調
整回路（以下、オートゼロ調整回路と記す）に関するも
ので、例えばＣＣＤなどの微小な出力信号を増幅する回
路などに使用されるものである。
ＣＭＯＳアナログ回路に係り、特にＣＭＯＳアナログ回
路のオフセットの補正を行うためのオフセット自動零調
整回路（以下、オートゼロ調整回路と記す）に関するも
ので、例えばＣＣＤなどの微小な出力信号を増幅する回
路などに使用されるものである。
【０００２】
【従来の技術】一般に、入力オフセットが問題となるよ
うな高精度なアナログ回路を実現する際、回路のオフセ
ットの補正を行うためにオートゼロ調整回路が用いられ
る。図６は、従来のＣＭＯＳ増幅回路のオートゼロ調整
回路の一例を示す。
うな高精度なアナログ回路を実現する際、回路のオフセ
ットの補正を行うためにオートゼロ調整回路が用いられ
る。図６は、従来のＣＭＯＳ増幅回路のオートゼロ調整
回路の一例を示す。
【０００３】図６において、IN-SW1およびAZ-SW1は入力
電圧INとオートゼロ用リファレンス電圧VRを切換選択す
るためのスイッチである。即ち、一方のスイッチAZ-SW1
はオートゼロ調整時にオン状態に制御されてオートゼロ
用リファレンス電圧VRを選択して取り込むためのもので
あり、他方のスイッチIN-SW1は通常動作時にオン状態に
制御されて入力電圧INを選択して取り込むためのもので
ある。
電圧INとオートゼロ用リファレンス電圧VRを切換選択す
るためのスイッチである。即ち、一方のスイッチAZ-SW1
はオートゼロ調整時にオン状態に制御されてオートゼロ
用リファレンス電圧VRを選択して取り込むためのもので
あり、他方のスイッチIN-SW1は通常動作時にオン状態に
制御されて入力電圧INを選択して取り込むためのもので
ある。
【０００４】AZ-Cは上記２個のスイッチAZ-SW1、IN-SW1
の各選択出力ノードに一端が接続されたオフセットキャ
ンセル用のコンデンサである。BF-OP は上記オフセット
キャンセル用のコンデンサAZ-Cの他端に非反転入力端子
（＋）が接続され、その出力電圧OUT が反転入力端子
（−）に入力する演算増幅回路からなるバッファ・アン
プである。
の各選択出力ノードに一端が接続されたオフセットキャ
ンセル用のコンデンサである。BF-OP は上記オフセット
キャンセル用のコンデンサAZ-Cの他端に非反転入力端子
（＋）が接続され、その出力電圧OUT が反転入力端子
（−）に入力する演算増幅回路からなるバッファ・アン
プである。
【０００５】AZ-OP は上記バッファ・アンプBF-OP の出
力電圧OUT のオフセットを増幅するための増幅回路であ
り、上記バッファ・アンプBF-OP の出力電圧OUT が反転
入力端子（−）に入力し、前記リファレンス電圧VRが非
反転入力端子（＋）に入力する演算増幅回路からなる。
力電圧OUT のオフセットを増幅するための増幅回路であ
り、上記バッファ・アンプBF-OP の出力電圧OUT が反転
入力端子（−）に入力し、前記リファレンス電圧VRが非
反転入力端子（＋）に入力する演算増幅回路からなる。
【０００６】AZ-SW2は上記増幅回路AZ-OP の出力端子と
前記バッファ・アンプBF-OP の非反転入力端子（＋）と
の間に接続され、オートゼロ調整時にオン状態に制御さ
れるスイッチである。
前記バッファ・アンプBF-OP の非反転入力端子（＋）と
の間に接続され、オートゼロ調整時にオン状態に制御さ
れるスイッチである。
【０００７】以下、図６のＣＭＯＳ増幅回路のオートゼ
ロ調整回路の動作について述べる。オートゼロ調整時に
は、オートゼロ調整用のスイッチAZ-SW1、AZ-SW2がオン
状態に制御され、入力用のスイッチIN-SW1がオフ状態に
制御される。この状態では、オフセットキャンセル用の
コンデンサAZ-Cの入力側ノードA の電位はオートゼロ用
リファレンス電圧VRとなる。
ロ調整回路の動作について述べる。オートゼロ調整時に
は、オートゼロ調整用のスイッチAZ-SW1、AZ-SW2がオン
状態に制御され、入力用のスイッチIN-SW1がオフ状態に
制御される。この状態では、オフセットキャンセル用の
コンデンサAZ-Cの入力側ノードA の電位はオートゼロ用
リファレンス電圧VRとなる。
【０００８】この場合、バッファ・アンプBF-OP 、増幅
回路AZ-OP のオフセットがそれぞれないと仮定すると、
オフセットキャンセル用のコンデンサAZ-Cの出力側ノー
ドBの電位もオートゼロ用リファレンス電圧VRとなる。
回路AZ-OP のオフセットがそれぞれないと仮定すると、
オフセットキャンセル用のコンデンサAZ-Cの出力側ノー
ドBの電位もオートゼロ用リファレンス電圧VRとなる。
【０００９】これに対して、仮に、バッファ・アンプBF
-OP の出力電圧OUT が非反転入力端子（＋）の電圧に対
して−10mVのオフセットがある場合、増幅回路AZ-OP
は、バッファ・アンプBF-OP の出力電圧OUT がオートゼ
ロ用リファレンス電圧VRより低いとみなし、増幅回路AZ
-OP の出力電圧は上昇して行く。そして、オフセットキ
ャンセル用のコンデンサAZ-Cの出力側ノードB がオート
ゼロ用リファレンス電圧VR+10mV となった時点で、バッ
ファ・アンプBF-OP の出力電圧OUT はオートゼロ用リフ
ァレンス電圧VRと同電位となるので、増幅回路AZ-OP の
出力は安定する。
-OP の出力電圧OUT が非反転入力端子（＋）の電圧に対
して−10mVのオフセットがある場合、増幅回路AZ-OP
は、バッファ・アンプBF-OP の出力電圧OUT がオートゼ
ロ用リファレンス電圧VRより低いとみなし、増幅回路AZ
-OP の出力電圧は上昇して行く。そして、オフセットキ
ャンセル用のコンデンサAZ-Cの出力側ノードB がオート
ゼロ用リファレンス電圧VR+10mV となった時点で、バッ
ファ・アンプBF-OP の出力電圧OUT はオートゼロ用リフ
ァレンス電圧VRと同電位となるので、増幅回路AZ-OP の
出力は安定する。
【００１０】この時の増幅回路AZ-OP の出力電圧、つま
り、バッファ・アンプBF-OP の非反転入力端子（＋）、
反転入力端子（−）のオフセット電圧は、オートゼロ調
整用のスイッチAZ-SW1、AZ-SW2をオフ状態に制御するこ
とによりオフセットキャンセル用のコンデンサAZ-Cの両
端間にオフセット電圧OFFSETV として保持される。
り、バッファ・アンプBF-OP の非反転入力端子（＋）、
反転入力端子（−）のオフセット電圧は、オートゼロ調
整用のスイッチAZ-SW1、AZ-SW2をオフ状態に制御するこ
とによりオフセットキャンセル用のコンデンサAZ-Cの両
端間にオフセット電圧OFFSETV として保持される。
【００１１】また、仮に、バッファ・アンプBF-OP の出
力電圧OUT が非反転入力端子（＋）の電圧に対して＋方
向のオフセット（例えば＋10mVのオフセット）がある場
合、上記と同様の原理により、オフセットキャンセル用
のコンデンサAZ-Cにオフセット電圧OFFSETV が保持され
る。
力電圧OUT が非反転入力端子（＋）の電圧に対して＋方
向のオフセット（例えば＋10mVのオフセット）がある場
合、上記と同様の原理により、オフセットキャンセル用
のコンデンサAZ-Cにオフセット電圧OFFSETV が保持され
る。
【００１２】ここで注意すべきは、増幅回路AZ-OP 自体
にオフセットが存在しても、このオフセット分について
は補正できずにそのまま残ることになる。次に、通常動
作時（入力モード）に、スイッチIN-SW1がオン状態に制
御されると、入力電圧INがバッファ・アンプBF-OP を介
してバッファ・アンプBF-OP の出力電圧OUT となる。従
って、バッファ・アンプBF-OP のオフセット電圧は、キ
ャンセルされたことになる。
にオフセットが存在しても、このオフセット分について
は補正できずにそのまま残ることになる。次に、通常動
作時（入力モード）に、スイッチIN-SW1がオン状態に制
御されると、入力電圧INがバッファ・アンプBF-OP を介
してバッファ・アンプBF-OP の出力電圧OUT となる。従
って、バッファ・アンプBF-OP のオフセット電圧は、キ
ャンセルされたことになる。
【００１３】ところで、上記したような従来の方式で
は、入力信号ラインにオフセットキャンセル用のコンデ
ンサAZ-Cを挿入するので、以下の各点が問題となる。 （１）オフセットキャンセル用のコンデンサAZ-Cの容量
値およびバッファ・アンプBF-OP の非反転入力端子
（＋）と接地ノードとの間の寄生容量Ckによって電荷の
再配分が生じるので、オフセットキャンセル用のコンデ
ンサAZ-Cと寄生容量Ckとの容量比を十分大きくするよう
にオフセットキャンセル用のコンデンサAZ-Cの容量を大
きくしなければならない。この場合、上記寄生容量Ckは
非線形であるので、その分を考慮する必要がある。ま
た、オフセットキャンセル用のコンデンサAZ-Cの容量
は、電圧依存特性に影響される。
は、入力信号ラインにオフセットキャンセル用のコンデ
ンサAZ-Cを挿入するので、以下の各点が問題となる。 （１）オフセットキャンセル用のコンデンサAZ-Cの容量
値およびバッファ・アンプBF-OP の非反転入力端子
（＋）と接地ノードとの間の寄生容量Ckによって電荷の
再配分が生じるので、オフセットキャンセル用のコンデ
ンサAZ-Cと寄生容量Ckとの容量比を十分大きくするよう
にオフセットキャンセル用のコンデンサAZ-Cの容量を大
きくしなければならない。この場合、上記寄生容量Ckは
非線形であるので、その分を考慮する必要がある。ま
た、オフセットキャンセル用のコンデンサAZ-Cの容量
は、電圧依存特性に影響される。
【００１４】（２）オートゼロ調整用のスイッチAZ-SW
1、AZ-SW2がオフ状態の時に発生するフィードスルー電
荷分が許容できるようにオフセットキャンセル用のコン
デンサAZ-Cの容量を大きくしなければならない。
1、AZ-SW2がオフ状態の時に発生するフィードスルー電
荷分が許容できるようにオフセットキャンセル用のコン
デンサAZ-Cの容量を大きくしなければならない。
【００１５】そこで、オフセットキャンセル用のコンデ
ンサAZ-Cとして電圧依存特性の少ない二層ポリシリコン
配線の配線間容量など特性の良いものを使用しなければ
ならず、しかも、十分大きな容量値に設定しなければな
らない。
ンサAZ-Cとして電圧依存特性の少ない二層ポリシリコン
配線の配線間容量など特性の良いものを使用しなければ
ならず、しかも、十分大きな容量値に設定しなければな
らない。
【００１６】しかし、このようにすると、製造コストの
上昇をまねくだけでなく、オートゼロ調整精度および動
作速度についても制約されることになる。また、さらな
る高精度が要求される場合には、上記したような二層ポ
リシリコン配線の配線間容量など特性の良いものを使用
しても、所望の特性を達成することは困難であった。
上昇をまねくだけでなく、オートゼロ調整精度および動
作速度についても制約されることになる。また、さらな
る高精度が要求される場合には、上記したような二層ポ
リシリコン配線の配線間容量など特性の良いものを使用
しても、所望の特性を達成することは困難であった。
【００１７】なお、バイポーラ増幅回路のオフセットの
補正を行うために用いられるオートゼロ調整回路には、
例えば図７に示すように入力信号ラインのコンデンサを
排除した構成のものがある。
補正を行うために用いられるオートゼロ調整回路には、
例えば図７に示すように入力信号ラインのコンデンサを
排除した構成のものがある。
【００１８】図７において、IN-SW1およびAZ-SW1は入力
(IN)とオートゼロ用リファレンス電圧VRを切換選択する
ためのスイッチである。BF-OP は上記２個のスイッチIN
-SW1およびAZ-SW1の各選択出力端に入力用の抵抗素子RS
を介して反転入力端子（−）が接続され、非反転入力端
子（＋）にオートゼロ用リファレンス電圧VRが入力する
バイポーラ型演算増幅回路からなるバッファ・アンプで
ある。
(IN)とオートゼロ用リファレンス電圧VRを切換選択する
ためのスイッチである。BF-OP は上記２個のスイッチIN
-SW1およびAZ-SW1の各選択出力端に入力用の抵抗素子RS
を介して反転入力端子（−）が接続され、非反転入力端
子（＋）にオートゼロ用リファレンス電圧VRが入力する
バイポーラ型演算増幅回路からなるバッファ・アンプで
ある。
【００１９】RFは上記バッファ・アンプBF-OP の出力側
と反転入力端子（−）との間に接続された帰還用の抵抗
素子、IN-SW2は上記バッファ・アンプBF-OP の出力側に
接続されたスイッチである。
と反転入力端子（−）との間に接続された帰還用の抵抗
素子、IN-SW2は上記バッファ・アンプBF-OP の出力側に
接続されたスイッチである。
【００２０】AZ-Cは上記バッファ・アンプBF-OP の出力
側と接地ノードとの間にスイッチAZ-SW1を介して接続さ
れたオフセットキャンセル用のコンデンサである。AZ-O
P は上記バッファ・アンプBF-OP の出力電圧OUT のオフ
セットを増幅するための増幅回路であり、上記イッチAZ
-SW1とオフセットキャンセル用のコンデンサAZ-Cとの直
列接続ノードが非反転入力端子（＋）に入力し、リファ
レンス電圧VRが抵抗素子R2を介して反転入力端子（−）
に入力するバイポーラ型演算増幅回路からなる。そし
て、このバイポーラ型演算増幅回路AZ-OP の出力側と反
転入力端子（−）との間にコンデンサC1が接続されてい
る。
側と接地ノードとの間にスイッチAZ-SW1を介して接続さ
れたオフセットキャンセル用のコンデンサである。AZ-O
P は上記バッファ・アンプBF-OP の出力電圧OUT のオフ
セットを増幅するための増幅回路であり、上記イッチAZ
-SW1とオフセットキャンセル用のコンデンサAZ-Cとの直
列接続ノードが非反転入力端子（＋）に入力し、リファ
レンス電圧VRが抵抗素子R2を介して反転入力端子（−）
に入力するバイポーラ型演算増幅回路からなる。そし
て、このバイポーラ型演算増幅回路AZ-OP の出力側と反
転入力端子（−）との間にコンデンサC1が接続されてい
る。
【００２１】しかし、図７の構成は、入力インピーダン
スが低くなるので、高い入力インピーダンスを有するＣ
ＭＯＳ増幅回路のオートゼロ調整回路に採用することは
困難である。
スが低くなるので、高い入力インピーダンスを有するＣ
ＭＯＳ増幅回路のオートゼロ調整回路に採用することは
困難である。
【００２２】また、上記した図６、図７に示した回路
は、演算増幅回路の外部でオフセット電圧分を故意に加
えて見かけ上のキャンセルを行うものであり、非反転入
力端子（＋）、反転入力端子（−）に使用上の制約が生
じるので、使い勝手が良くなかった。
は、演算増幅回路の外部でオフセット電圧分を故意に加
えて見かけ上のキャンセルを行うものであり、非反転入
力端子（＋）、反転入力端子（−）に使用上の制約が生
じるので、使い勝手が良くなかった。
【００２３】
【発明が解決しようとする課題】上記したように従来の
ＣＭＯＳ増幅回路のオートゼロ調整回路は、入力信号ラ
インにオフセットキャンセル用のコンデンサ(AZ-C)を挿
入するので、その特性や容量値に制約が多く、製造コス
トの上昇をまねくだけでなく、オートゼロ調整精度およ
び動作速度についても制約されるという問題があった。
また、演算増幅回路の外部でオフセット電圧分を故意に
加えて見かけ上のキャンセルを行うものであり、非反転
入力端子（＋）、反転入力端子（−）に使用上の制約が
生じるので、使い勝手が良くないという問題があった。
ＣＭＯＳ増幅回路のオートゼロ調整回路は、入力信号ラ
インにオフセットキャンセル用のコンデンサ(AZ-C)を挿
入するので、その特性や容量値に制約が多く、製造コス
トの上昇をまねくだけでなく、オートゼロ調整精度およ
び動作速度についても制約されるという問題があった。
また、演算増幅回路の外部でオフセット電圧分を故意に
加えて見かけ上のキャンセルを行うものであり、非反転
入力端子（＋）、反転入力端子（−）に使用上の制約が
生じるので、使い勝手が良くないという問題があった。
【００２４】本発明は上記の問題点を解決すべくなされ
たもので、入力信号ラインからオフセットキャンセル用
のコンデンサを排除し、高いオートゼロ調整精度を達成
すると共にオフセットキャンセル用のコンデンサを安価
なＭＯＳキャパシタで実現し得るＣＭＯＳアナログ回路
を提供することを目的とする。
たもので、入力信号ラインからオフセットキャンセル用
のコンデンサを排除し、高いオートゼロ調整精度を達成
すると共にオフセットキャンセル用のコンデンサを安価
なＭＯＳキャパシタで実現し得るＣＭＯＳアナログ回路
を提供することを目的とする。
【００２５】
【課題を解決するための手段】第１の発明のＣＭＯＳア
ナログ回路は、非反転入力端子、反転入力端子、出力端
子およびオフセット調整用端子を有するＣＭＯＳ演算増
幅回路からなり、前記出力端子と反転入力端子とは短絡
接続され、前記非反転入力端子には入力電圧が印加され
る第１のバッファ・アンプと、前記第１のバッファ・ア
ンプの２つの入力端子の各電圧の差分を検出し、その差
分に応じて前記オフセット調整用端子の電圧を制御し、
前記第１のバッファ・アンプの２つの入力端子のオフセ
ットを補正する制御回路とを具備することを特徴とす
る。
ナログ回路は、非反転入力端子、反転入力端子、出力端
子およびオフセット調整用端子を有するＣＭＯＳ演算増
幅回路からなり、前記出力端子と反転入力端子とは短絡
接続され、前記非反転入力端子には入力電圧が印加され
る第１のバッファ・アンプと、前記第１のバッファ・ア
ンプの２つの入力端子の各電圧の差分を検出し、その差
分に応じて前記オフセット調整用端子の電圧を制御し、
前記第１のバッファ・アンプの２つの入力端子のオフセ
ットを補正する制御回路とを具備することを特徴とす
る。
【００２６】第２の発明のＣＭＯＳアナログ回路は、非
反転入力端子、反転入力端子、出力端子およびオフセッ
ト調整用端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続される第１の
バッファ・アンプと、非反転入力端子、反転入力端子お
よび出力端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続され、前記非
反転入力端子にチャネルＡの入力電圧が印加される第２
のバッファ・アンプと、前記第１のバッファ・アンプの
非反転入力端子に前記チャネルＡの入力電圧電圧を選択
的に印加するためのオートゼロ調整用の第１のスイッチ
と、前記第１のバッファ・アンプの非反転入力端子にチ
ャネルＢの入力電圧を選択的に印加するための入力用の
スイッチと、前記第１のバッファ・アンプの出力電圧お
よび前記第２のバッファ・アンプの出力電圧を選択的に
出力ノードに出力するための出力用のスイッチと、前記
２つのバッファ・アンプの各出力端子の電圧の差分を検
出し、その差分に応じて前記第１のバッファ・アンプの
オフセット調整用端子の電圧を制御し、前記２つのバッ
ファ・アンプの各出力端子のオフセットを補正する制御
回路とを具備することを特徴とする。
反転入力端子、反転入力端子、出力端子およびオフセッ
ト調整用端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続される第１の
バッファ・アンプと、非反転入力端子、反転入力端子お
よび出力端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続され、前記非
反転入力端子にチャネルＡの入力電圧が印加される第２
のバッファ・アンプと、前記第１のバッファ・アンプの
非反転入力端子に前記チャネルＡの入力電圧電圧を選択
的に印加するためのオートゼロ調整用の第１のスイッチ
と、前記第１のバッファ・アンプの非反転入力端子にチ
ャネルＢの入力電圧を選択的に印加するための入力用の
スイッチと、前記第１のバッファ・アンプの出力電圧お
よび前記第２のバッファ・アンプの出力電圧を選択的に
出力ノードに出力するための出力用のスイッチと、前記
２つのバッファ・アンプの各出力端子の電圧の差分を検
出し、その差分に応じて前記第１のバッファ・アンプの
オフセット調整用端子の電圧を制御し、前記２つのバッ
ファ・アンプの各出力端子のオフセットを補正する制御
回路とを具備することを特徴とする。
【００２７】第３の発明のＣＭＯＳアナログ回路は、非
反転入力端子、反転入力端子、出力端子およびオフセッ
ト調整用端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続される第１の
バッファ・アンプと、非反転入力端子、反転入力端子お
よび出力端子をするＣＭＯＳ演算増幅回路からなり、前
記非反転入力端子にチャネルＡの入力電圧が印加される
第２のバッファ・アンプと、前記第１のバッファ・アン
プの非反転入力端子に前記チャネルＡの入力電圧電圧を
選択的に印加するためのオートゼロ調整用の第１のスイ
ッチと、前記第１のバッファ・アンプの非反転入力端子
にチャネルＢの入力電圧を選択的に印加するための入力
用のスイッチと、前記第２のバッファ・アンプの出力端
子と第１のバッファ・アンプの出力端子との間に接続さ
れ、複数の分圧ノードを有する抵抗分圧回路と、前記複
数の分圧ノードと前記第２のバッファ・アンプの反転入
力端子との間にそれぞれ対応して接続されたゲインコン
トロール用の複数のスイッチと、前記第２のバッファ・
アンプの出力端子と基準電圧ノードとの間に接続された
抵抗素子と、前記２つのバッファ・アンプの各出力端子
の電圧の差分を検出し、その差分に応じて前記第１のバ
ッファ・アンプのオフセット調整用端子の電圧を制御
し、前記２つのバッファ・アンプの各出力端子のオフセ
ットを補正する制御回路と、前記２つのバッファ・アン
プの各出力端子の電圧の差分を増幅して出力するＣＭＯ
Ｓ演算増幅回路からなる出力用のバッファ・アンプとを
具備することを特徴とする。
反転入力端子、反転入力端子、出力端子およびオフセッ
ト調整用端子を有するＣＭＯＳ演算増幅回路からなり、
前記出力端子と反転入力端子とは短絡接続される第１の
バッファ・アンプと、非反転入力端子、反転入力端子お
よび出力端子をするＣＭＯＳ演算増幅回路からなり、前
記非反転入力端子にチャネルＡの入力電圧が印加される
第２のバッファ・アンプと、前記第１のバッファ・アン
プの非反転入力端子に前記チャネルＡの入力電圧電圧を
選択的に印加するためのオートゼロ調整用の第１のスイ
ッチと、前記第１のバッファ・アンプの非反転入力端子
にチャネルＢの入力電圧を選択的に印加するための入力
用のスイッチと、前記第２のバッファ・アンプの出力端
子と第１のバッファ・アンプの出力端子との間に接続さ
れ、複数の分圧ノードを有する抵抗分圧回路と、前記複
数の分圧ノードと前記第２のバッファ・アンプの反転入
力端子との間にそれぞれ対応して接続されたゲインコン
トロール用の複数のスイッチと、前記第２のバッファ・
アンプの出力端子と基準電圧ノードとの間に接続された
抵抗素子と、前記２つのバッファ・アンプの各出力端子
の電圧の差分を検出し、その差分に応じて前記第１のバ
ッファ・アンプのオフセット調整用端子の電圧を制御
し、前記２つのバッファ・アンプの各出力端子のオフセ
ットを補正する制御回路と、前記２つのバッファ・アン
プの各出力端子の電圧の差分を増幅して出力するＣＭＯ
Ｓ演算増幅回路からなる出力用のバッファ・アンプとを
具備することを特徴とする。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１実施例に係るＣＭ
ＯＳ増幅回路のオートゼロ調整回路を示している。
施の形態を詳細に説明する。 ＜第１実施例＞図１は、本発明の第１実施例に係るＣＭ
ＯＳ増幅回路のオートゼロ調整回路を示している。
【００２９】図１において、ＣＭＯＳ演算増幅回路から
なるバッファ・アンプBF-OPCは、非反転入力端子
（＋）、反転入力端子（−）、出力端子とは別に増幅回
路自体のオフセット調整を実現するためのオフセット調
整用の第３の端子C を有し、その出力端子と反転入力端
子（−）とは短絡接続されており、その非反転入力端子
（＋）には入力電圧INが印加される。
なるバッファ・アンプBF-OPCは、非反転入力端子
（＋）、反転入力端子（−）、出力端子とは別に増幅回
路自体のオフセット調整を実現するためのオフセット調
整用の第３の端子C を有し、その出力端子と反転入力端
子（−）とは短絡接続されており、その非反転入力端子
（＋）には入力電圧INが印加される。
【００３０】制御回路１１は、前記バッファ・アンプBF
-OPCのオフセット補正のために合わせ込みたい２つの信
号端子、つまり、非反転入力端子（＋）および反転入力
端子（−）の各電圧の差分を検出し、その差分に応じて
前記バッファ・アンプBF-OPCの第３の端子C の電圧を制
御するものである。
-OPCのオフセット補正のために合わせ込みたい２つの信
号端子、つまり、非反転入力端子（＋）および反転入力
端子（−）の各電圧の差分を検出し、その差分に応じて
前記バッファ・アンプBF-OPCの第３の端子C の電圧を制
御するものである。
【００３１】この制御回路１１は、前記バッファ・アン
プBF-OPCの非反転入力端子（＋）の電圧および反転入力
端子（−）の電圧が対応して非反転入力端子（＋）、反
転入力端子（−）に入力するオートゼロ制御用のＣＭＯ
Ｓ演算増幅回路AZ-OP と、この演算増幅回路AZ-OP の出
力端子と接地ノードとの間に直列に接続されたオートゼ
ロ調整用のスイッチAZ-SW1およびオフセットキャンセル
用のコンデンサAZ-Cとを具備し、上記オフセットキャン
セル用のコンデンサAZ-Cに保持された補正用電圧（つま
り、スイッチAZ-SW1とオフセットキャンセル用のコンデ
ンサAZ-Cとの接続ノードの電圧）を前記バッファ・アン
プBF-OP の第３の端子C に供給する。
プBF-OPCの非反転入力端子（＋）の電圧および反転入力
端子（−）の電圧が対応して非反転入力端子（＋）、反
転入力端子（−）に入力するオートゼロ制御用のＣＭＯ
Ｓ演算増幅回路AZ-OP と、この演算増幅回路AZ-OP の出
力端子と接地ノードとの間に直列に接続されたオートゼ
ロ調整用のスイッチAZ-SW1およびオフセットキャンセル
用のコンデンサAZ-Cとを具備し、上記オフセットキャン
セル用のコンデンサAZ-Cに保持された補正用電圧（つま
り、スイッチAZ-SW1とオフセットキャンセル用のコンデ
ンサAZ-Cとの接続ノードの電圧）を前記バッファ・アン
プBF-OP の第３の端子C に供給する。
【００３２】なお、上記オートゼロ調整用のスイッチAZ
-SW1は、オートゼロ調整時にオン状態に制御され、通常
動作時にオフ状態には制御される。以下、図１のＣＭＯ
Ｓ増幅回路のオートゼロ調整回路の動作について述べ
る。
-SW1は、オートゼロ調整時にオン状態に制御され、通常
動作時にオフ状態には制御される。以下、図１のＣＭＯ
Ｓ増幅回路のオートゼロ調整回路の動作について述べ
る。
【００３３】オートゼロ調整時には、入力電圧INとして
基準となる一定電圧が供給されており、オートゼロ調整
用のスイッチAZ-SW1がオン状態に制御される。この状態
では、制御回路１１は、バッファ・アンプBF-OPCの非反
転入力端子（＋）および反転入力端子（−）の各電圧の
差分をオートゼロ制御用の演算増幅回路AZ-OP により増
幅し、補正用電圧としてバッファ・アンプBF-OP の第３
の端子C に供給する。
基準となる一定電圧が供給されており、オートゼロ調整
用のスイッチAZ-SW1がオン状態に制御される。この状態
では、制御回路１１は、バッファ・アンプBF-OPCの非反
転入力端子（＋）および反転入力端子（−）の各電圧の
差分をオートゼロ制御用の演算増幅回路AZ-OP により増
幅し、補正用電圧としてバッファ・アンプBF-OP の第３
の端子C に供給する。
【００３４】この時、仮に入力電圧INに対してバッファ
・アンプBF-OP の出力電圧OUT が低い場合、バッファ・
アンプBF-OPCの第３の端子C の電圧は高くなり、それに
つれてバッファ・アンプBF-OPCの出力電圧OUT が上昇
し、バッファ・アンプBF-OPCの出力電圧OUT が入力電圧
INと同電位に達した時点で制御ループが収束して安定す
る。この時のバッファ・アンプBF-OPCの第３の端子C の
電圧（オフセット調整用電圧CABV）は、オートゼロ調整
用のスイッチAZ-SW1をオフ状態に制御することによりオ
フセットキャンセル用のコンデンサAZ-Cにより保持さ
れ、オートゼロ動作が完了する。
・アンプBF-OP の出力電圧OUT が低い場合、バッファ・
アンプBF-OPCの第３の端子C の電圧は高くなり、それに
つれてバッファ・アンプBF-OPCの出力電圧OUT が上昇
し、バッファ・アンプBF-OPCの出力電圧OUT が入力電圧
INと同電位に達した時点で制御ループが収束して安定す
る。この時のバッファ・アンプBF-OPCの第３の端子C の
電圧（オフセット調整用電圧CABV）は、オートゼロ調整
用のスイッチAZ-SW1をオフ状態に制御することによりオ
フセットキャンセル用のコンデンサAZ-Cにより保持さ
れ、オートゼロ動作が完了する。
【００３５】通常動作時（入力モード）には、入力電圧
INがバッファ・アンプBF-OPCの出力電圧OUT となるの
で、バッファ・アンプBF-OPCのオフセット電圧はキャン
セルされたことになる。
INがバッファ・アンプBF-OPCの出力電圧OUT となるの
で、バッファ・アンプBF-OPCのオフセット電圧はキャン
セルされたことになる。
【００３６】上述したようなＣＭＯＳ増幅回路のオート
ゼロ調整回路によれば、入力信号ラインと接地ノードと
の間に接続されるオフセットキャンセル用のコンデンサ
AZ-Cによりオフセット調整用電圧が接地ノードに対して
一定の電位で保持されることになり、入力信号ラインに
オフセットキャンセル用のコンデンサAZ-Cを挿入しない
で済み、入力信号ラインをＣＭＯＳ増幅回路の入力端子
に直流結合することが可能になる。
ゼロ調整回路によれば、入力信号ラインと接地ノードと
の間に接続されるオフセットキャンセル用のコンデンサ
AZ-Cによりオフセット調整用電圧が接地ノードに対して
一定の電位で保持されることになり、入力信号ラインに
オフセットキャンセル用のコンデンサAZ-Cを挿入しない
で済み、入力信号ラインをＣＭＯＳ増幅回路の入力端子
に直流結合することが可能になる。
【００３７】したがって、入力信号ラインと接地ノード
との間の寄生容量やオフセットキャンセル用のコンデン
サAZ-Cに電圧依存性があっても問題が生じなくなり、高
精度が得られ易くなる。また、オフセットキャンセル用
のコンデンサAZ-Cは接地ノード（電源ノードでもよい）
との間でＤＣ電圧を保持するものであり、ＭＯＳキャパ
シタを使用することが可能となり、その製造コストが安
価となる。
との間の寄生容量やオフセットキャンセル用のコンデン
サAZ-Cに電圧依存性があっても問題が生じなくなり、高
精度が得られ易くなる。また、オフセットキャンセル用
のコンデンサAZ-Cは接地ノード（電源ノードでもよい）
との間でＤＣ電圧を保持するものであり、ＭＯＳキャパ
シタを使用することが可能となり、その製造コストが安
価となる。
【００３８】なお、図１中のオートゼロ制御用の演算増
幅回路AZ-OP 自体のオフセット電圧について考察する。
前述した入力信号ラインのバッファ・アンプBF-OPCは、
様々な特性が関係するので使用可能なトランジスタのサ
イズに制限があり、オフセット電圧も大きくなりがちで
あるが、オートゼロ制御用の演算増幅回路AZ-OP は基本
的にＤＣ信号しか扱わず、また十分な時間に使用可能で
あることから、そのオフセット電圧が十分小さくなるよ
うに設計することが可能である。
幅回路AZ-OP 自体のオフセット電圧について考察する。
前述した入力信号ラインのバッファ・アンプBF-OPCは、
様々な特性が関係するので使用可能なトランジスタのサ
イズに制限があり、オフセット電圧も大きくなりがちで
あるが、オートゼロ制御用の演算増幅回路AZ-OP は基本
的にＤＣ信号しか扱わず、また十分な時間に使用可能で
あることから、そのオフセット電圧が十分小さくなるよ
うに設計することが可能である。
【００３９】さらに、上記第１実施例のＣＭＯＳ増幅回
路のオートゼロ調整回路によれば、バッファ・アンプBF
-OPCの非反転入力端子（＋）、反転入力端子（−）に使
用上の制約が生じることはなく、２つの端子間の電位合
わせを行うので、使い勝手が悪くなることはない。
路のオートゼロ調整回路によれば、バッファ・アンプBF
-OPCの非反転入力端子（＋）、反転入力端子（−）に使
用上の制約が生じることはなく、２つの端子間の電位合
わせを行うので、使い勝手が悪くなることはない。
【００４０】また、本発明は、上記第１実施例のよう
に、単にＣＭＯＳ増幅回路の非反転入力端子（＋）、反
転入力端子（−）のオフセット調整を行うだけに限ら
ず、２端子間の電位差を合わせ込むことが可能であるの
で、その適用分野は広く、例えばゲインコントロールＡ
ＭＰＲ２重相関サンプリング（Correlated Double Samp
ling；ＣＤＳ）回路等、様々な応用例が考えられ、以
下、複数の応用例を示す。
に、単にＣＭＯＳ増幅回路の非反転入力端子（＋）、反
転入力端子（−）のオフセット調整を行うだけに限ら
ず、２端子間の電位差を合わせ込むことが可能であるの
で、その適用分野は広く、例えばゲインコントロールＡ
ＭＰＲ２重相関サンプリング（Correlated Double Samp
ling；ＣＤＳ）回路等、様々な応用例が考えられ、以
下、複数の応用例を示す。
【００４１】＜第２実施例＞図２は、第２実施例に係る
ＣＭＯＳマルチプレクサ回路のチャネル間オフセットを
補正するためのオートゼロ調整回路を示している。
ＣＭＯＳマルチプレクサ回路のチャネル間オフセットを
補正するためのオートゼロ調整回路を示している。
【００４２】図２において、第１のバッファ・アンプ(B
F-OPC)は、非反転入力端子（＋）、反転入力端子
（−）、出力端子とは別に増幅回路自体のオフセット調
整を実現するためのオフセット調整用の第３の端子C を
有するＣＭＯＳ演算増幅回路からなり、その出力端子と
反転入力端子（−）とは短絡接続されている。
F-OPC)は、非反転入力端子（＋）、反転入力端子
（−）、出力端子とは別に増幅回路自体のオフセット調
整を実現するためのオフセット調整用の第３の端子C を
有するＣＭＯＳ演算増幅回路からなり、その出力端子と
反転入力端子（−）とは短絡接続されている。
【００４３】第２のバッファ・アンプBF-OP は、非反転
入力端子（＋）、反転入力端子（−）、出力端子を有す
るＣＭＯＳ演算増幅回路からなり、その出力端子と反転
入力端子（−）とは短絡接続されている。
入力端子（＋）、反転入力端子（−）、出力端子を有す
るＣＭＯＳ演算増幅回路からなり、その出力端子と反転
入力端子（−）とは短絡接続されている。
【００４４】チャネルＡの入力電圧IN-Aは、前記第２の
バッファ・アンプBF-OP の非反転入力端子（＋）に印加
されるとともにオートゼロ調整用のスイッチAZ-SW1を介
して前記第１のバッファ・アンプBF-OPCの非反転入力端
子（＋）に選択的に印加される。
バッファ・アンプBF-OP の非反転入力端子（＋）に印加
されるとともにオートゼロ調整用のスイッチAZ-SW1を介
して前記第１のバッファ・アンプBF-OPCの非反転入力端
子（＋）に選択的に印加される。
【００４５】チャネルＢの入力電圧IN-Bは、入力用のス
イッチIN-SW1を介して前記第１のバッファ・アンプBF-O
PCの非反転入力端子（＋）に選択的に印加される。前記
第２のバッファ・アンプBF-OP の出力端子は出力用のス
イッチOUT-SW1 を介して出力ノードに接続され、前記第
１のバッファ・アンプBF-OPCの出力端子は出力用のスイ
ッチOUT-SW2 を介して前記出力ノードに接続されてい
る。
イッチIN-SW1を介して前記第１のバッファ・アンプBF-O
PCの非反転入力端子（＋）に選択的に印加される。前記
第２のバッファ・アンプBF-OP の出力端子は出力用のス
イッチOUT-SW1 を介して出力ノードに接続され、前記第
１のバッファ・アンプBF-OPCの出力端子は出力用のスイ
ッチOUT-SW2 を介して前記出力ノードに接続されてい
る。
【００４６】制御回路２１は、オフセット補正のために
合わせ込みたい２つの信号端子、つまり、前記２つのバ
ッファ・アンプBF-OP 、BF-OPCの各出力端子の電圧の差
分を検出し、その差分に応じて前記第１のバッファ・ア
ンプBF-OPCの第３の端子C の電圧を制御するものであ
る。
合わせ込みたい２つの信号端子、つまり、前記２つのバ
ッファ・アンプBF-OP 、BF-OPCの各出力端子の電圧の差
分を検出し、その差分に応じて前記第１のバッファ・ア
ンプBF-OPCの第３の端子C の電圧を制御するものであ
る。
【００４７】この制御回路２１は、前記第２のバッファ
・アンプBF-OP の出力端子の電圧および第１のバッファ
・アンプBF-OPCの出力端子の電圧が対応して非反転入力
端子（＋）、反転入力端子（−）に入力するオートゼロ
制御用のＣＭＯＳ演算増幅回路AZ-OP と、この演算増幅
回路AZ-OP の出力端子と接地ノードとの間に直列に接続
されたオートゼロ調整用のスイッチAZ-SW2およびオフセ
ットキャンセル用のコンデンサAZ-Cとを具備し、上記オ
フセットキャンセル用のコンデンサAZ-Cに保持された補
正用電圧（つまり、スイッチAZ-SW1とオフセットキャン
セル用のコンデンサAZ-Cとの接続ノードの電圧）を前記
第１のバッファ・アンプBF-OP の第３の端子C に供給す
る。
・アンプBF-OP の出力端子の電圧および第１のバッファ
・アンプBF-OPCの出力端子の電圧が対応して非反転入力
端子（＋）、反転入力端子（−）に入力するオートゼロ
制御用のＣＭＯＳ演算増幅回路AZ-OP と、この演算増幅
回路AZ-OP の出力端子と接地ノードとの間に直列に接続
されたオートゼロ調整用のスイッチAZ-SW2およびオフセ
ットキャンセル用のコンデンサAZ-Cとを具備し、上記オ
フセットキャンセル用のコンデンサAZ-Cに保持された補
正用電圧（つまり、スイッチAZ-SW1とオフセットキャン
セル用のコンデンサAZ-Cとの接続ノードの電圧）を前記
第１のバッファ・アンプBF-OP の第３の端子C に供給す
る。
【００４８】なお、上記オートゼロ調整用のスイッチAZ
-SW1およびAZ-SW2は、オートゼロ調整時にオン状態に制
御され、通常動作時にはオフ状態に制御される。また、
前記入力用のスイッチIN-SW1は、オートゼロ調整時には
オフ状態に制御され、通常動作時にはオン状態に制御さ
れる。また、出力用のスイッチOUT-SW1 およびOUT-SW2
は、オートゼロ調整時にはオフ状態に制御され、通常動
作時には選択的にオン状態に制御される。
-SW1およびAZ-SW2は、オートゼロ調整時にオン状態に制
御され、通常動作時にはオフ状態に制御される。また、
前記入力用のスイッチIN-SW1は、オートゼロ調整時には
オフ状態に制御され、通常動作時にはオン状態に制御さ
れる。また、出力用のスイッチOUT-SW1 およびOUT-SW2
は、オートゼロ調整時にはオフ状態に制御され、通常動
作時には選択的にオン状態に制御される。
【００４９】以下、図２のＣＭＯＳマルチプレクサ回路
のオートゼロ調整回路の動作について述べる。オートゼ
ロ調整時には、チャネルＡの入力電圧IN-Aとして基準と
なる一定電圧が供給されており、オートゼロ調整用のス
イッチAZ-SW1、AZ-SW2がオン状態に制御される。この状
態では、制御回路２１は、２つのバッファ・アンプBF-O
P 、BF-OPCの各出力端子の電圧の差分をオートゼロ制御
用の演算増幅回路AZ-OP により増幅し、補正用電圧とし
て第１のバッファ・アンプBF-OPCの第３の端子C に供給
する。
のオートゼロ調整回路の動作について述べる。オートゼ
ロ調整時には、チャネルＡの入力電圧IN-Aとして基準と
なる一定電圧が供給されており、オートゼロ調整用のス
イッチAZ-SW1、AZ-SW2がオン状態に制御される。この状
態では、制御回路２１は、２つのバッファ・アンプBF-O
P 、BF-OPCの各出力端子の電圧の差分をオートゼロ制御
用の演算増幅回路AZ-OP により増幅し、補正用電圧とし
て第１のバッファ・アンプBF-OPCの第３の端子C に供給
する。
【００５０】これにより、２つのバッファ・アンプBF-O
P 、BF-OPCの各出力端子の電圧が同電位に達した時点で
制御ループが収束して安定する。この時の第１のバッフ
ァ・アンプBF-OPCの第３の端子C の電圧（オフセット調
整用電圧CABV）は、オートゼロ調整用のスイッチAZ-SW2
をオフ状態に制御することによりオフセットキャンセル
用のコンデンサAZ-Cにより保持され、オートゼロ動作が
完了する。
P 、BF-OPCの各出力端子の電圧が同電位に達した時点で
制御ループが収束して安定する。この時の第１のバッフ
ァ・アンプBF-OPCの第３の端子C の電圧（オフセット調
整用電圧CABV）は、オートゼロ調整用のスイッチAZ-SW2
をオフ状態に制御することによりオフセットキャンセル
用のコンデンサAZ-Cにより保持され、オートゼロ動作が
完了する。
【００５１】通常動作時（入力モード）には、オートゼ
ロ調整用のスイッチAZ-SW1はオフ状態、入力用のスイッ
チIN-SW1はオン状態に制御され、チャネルＡの入力電圧
IN-Aは前記第２のバッファ・アンプBF-OP の出力とな
り、チャネルＢの入力電圧IN-Bは入力用のスイッチIN-S
W1を介して前記第１のバッファ・アンプBF-OPCの出力と
なり、２つのチャネルＡ、Ｂ間のオフセット電圧はキャ
ンセルされたことになる。
ロ調整用のスイッチAZ-SW1はオフ状態、入力用のスイッ
チIN-SW1はオン状態に制御され、チャネルＡの入力電圧
IN-Aは前記第２のバッファ・アンプBF-OP の出力とな
り、チャネルＢの入力電圧IN-Bは入力用のスイッチIN-S
W1を介して前記第１のバッファ・アンプBF-OPCの出力と
なり、２つのチャネルＡ、Ｂ間のオフセット電圧はキャ
ンセルされたことになる。
【００５２】そして、２つの出力用のスイッチOUT-SW1
、OUT-SW2 のいずれかがオン状態に制御されると、チ
ャネルＡの入力電圧IN-AまたはチャネルＢの入力電圧IN
-Bが出力されることになる。
、OUT-SW2 のいずれかがオン状態に制御されると、チ
ャネルＡの入力電圧IN-AまたはチャネルＢの入力電圧IN
-Bが出力されることになる。
【００５３】上記第２実施例のＣＭＯＳマルチプレクサ
回路のオートゼロ調整回路によれば、基本的には第１実
施例のＣＭＯＳ増幅回路のオートゼロ調整回路と同様の
効果が得られるほか、２つのチャネルに対してそれぞれ
専用のオートゼロ制御用の演算増幅回路を必要とせず
に、１個のオートゼロ制御用の演算増幅回路AZ-OP を用
いた簡易に構成によりチャネル間のオフセット電圧をキ
ャンセルし、オートゼロ制御用の演算増幅回路AZ-OP １
段分のオフセット電圧に低減することができる。
回路のオートゼロ調整回路によれば、基本的には第１実
施例のＣＭＯＳ増幅回路のオートゼロ調整回路と同様の
効果が得られるほか、２つのチャネルに対してそれぞれ
専用のオートゼロ制御用の演算増幅回路を必要とせず
に、１個のオートゼロ制御用の演算増幅回路AZ-OP を用
いた簡易に構成によりチャネル間のオフセット電圧をキ
ャンセルし、オートゼロ制御用の演算増幅回路AZ-OP １
段分のオフセット電圧に低減することができる。
【００５４】＜第３実施例＞図３は、第３実施例に係る
ＣＭＯＳゲインコントロール増幅回路のオフセットを補
正するためのオートゼロ調整回路を示している。
ＣＭＯＳゲインコントロール増幅回路のオフセットを補
正するためのオートゼロ調整回路を示している。
【００５５】図３中に示すＣＭＯＳゲインコントロール
増幅回路は、チャネルＡの入力電圧IN-AとチャネルＢの
入力電圧IN-Bとの差電圧を増幅する際の利得を制御する
ものであり、仮に10倍の増幅を行う場合、チャネルＡ用
の第２のバッファ・アンプBF-OP とチャネルＢ用の第１
のバッファ・アンプBF-OPCとの間で生じたオフセット電
圧は10倍に増幅されて現われることになるので、高精度
が要求される。
増幅回路は、チャネルＡの入力電圧IN-AとチャネルＢの
入力電圧IN-Bとの差電圧を増幅する際の利得を制御する
ものであり、仮に10倍の増幅を行う場合、チャネルＡ用
の第２のバッファ・アンプBF-OP とチャネルＢ用の第１
のバッファ・アンプBF-OPCとの間で生じたオフセット電
圧は10倍に増幅されて現われることになるので、高精度
が要求される。
【００５６】そこで、図３中に示すオートゼロ調整回路
により、初段の２個のバッファ・アンプBF-OP 、BF-OPC
の出力を合わせ込むように制御したものである。即ち、
図３において、第１のバッファ・アンプBF-OPCは、非反
転入力端子（＋）、反転入力端子（−）、出力端子とは
別に増幅回路自体のオフセット調整を実現するためのオ
フセット調整用の第３の端子(CABV)を有するＣＭＯＳ演
算増幅回路からなり、その出力端子と反転入力端子
（−）とは短絡接続されている。
により、初段の２個のバッファ・アンプBF-OP 、BF-OPC
の出力を合わせ込むように制御したものである。即ち、
図３において、第１のバッファ・アンプBF-OPCは、非反
転入力端子（＋）、反転入力端子（−）、出力端子とは
別に増幅回路自体のオフセット調整を実現するためのオ
フセット調整用の第３の端子(CABV)を有するＣＭＯＳ演
算増幅回路からなり、その出力端子と反転入力端子
（−）とは短絡接続されている。
【００５７】第２のバッファ・アンプBF-OP は、非反転
入力端子（＋）、反転入力端子（−）、出力端子を有す
るＣＭＯＳ演算増幅回路からなる。チャネルＡの入力電
圧IN-Aは、前記第２のバッファ・アンプBF-OP の非反転
入力端子（＋）に印加されるとともにオートゼロ調整用
のスイッチAZ-SW1を介して前記第１のバッファ・アンプ
BF-OPCの非反転入力端子（＋）に選択的に印加される。
入力端子（＋）、反転入力端子（−）、出力端子を有す
るＣＭＯＳ演算増幅回路からなる。チャネルＡの入力電
圧IN-Aは、前記第２のバッファ・アンプBF-OP の非反転
入力端子（＋）に印加されるとともにオートゼロ調整用
のスイッチAZ-SW1を介して前記第１のバッファ・アンプ
BF-OPCの非反転入力端子（＋）に選択的に印加される。
【００５８】チャネルＢの入力電圧IN-Bは、入力用のス
イッチIN-SW1を介して前記第１のバッファ・アンプBF-O
PCの非反転入力端子（＋）に選択的に印加される。前記
第２のバッファ・アンプBF-OP の出力端子と第１のバッ
ファ・アンプBF-OPCの出力端子との間には、抵抗分圧回
路３０が接続されている。この抵抗分圧回路３０は、１
個のポリシリコン抵抗素子（例えばポリシリコン抵抗素
子）の複数の中間位置に分圧ノードを有するもの、ある
いは、直列接続された複数個のポリシリコン抵抗素子
（例えばポリシリコン抵抗素子）の各直列接続位置に分
圧ノードを有するものが用いられる。
イッチIN-SW1を介して前記第１のバッファ・アンプBF-O
PCの非反転入力端子（＋）に選択的に印加される。前記
第２のバッファ・アンプBF-OP の出力端子と第１のバッ
ファ・アンプBF-OPCの出力端子との間には、抵抗分圧回
路３０が接続されている。この抵抗分圧回路３０は、１
個のポリシリコン抵抗素子（例えばポリシリコン抵抗素
子）の複数の中間位置に分圧ノードを有するもの、ある
いは、直列接続された複数個のポリシリコン抵抗素子
（例えばポリシリコン抵抗素子）の各直列接続位置に分
圧ノードを有するものが用いられる。
【００５９】そして、複数の分圧ノードと前記第２のバ
ッファ・アンプBF-OP の反転入力端子（−）とはそれぞ
れ対応してゲインコントロール用のスイッチGC-SWi（i=
1,2,…,n）を介して接続されている。
ッファ・アンプBF-OP の反転入力端子（−）とはそれぞ
れ対応してゲインコントロール用のスイッチGC-SWi（i=
1,2,…,n）を介して接続されている。
【００６０】さらに、前記第２のバッファ・アンプBF-O
P の出力端子は抵抗GC-R2 を介してＣＭＯＳ演算増幅回
路からなる出力用のバッファ・アンプBF-OP の非反転入
力端子（＋）に接続されており、前記第１のバッファ・
アンプBF-OPCの出力端子は抵抗GC-R4 を介して前記出力
用のバッファ・アンプBF-OP の反転入力端子（−）に接
続されている。そして、この出力用のバッファ・アンプ
BF-OP の非反転入力端子（＋）は、抵抗GC-R3 を介して
基準電圧ノードVRに接続されており、上記出力用のバッ
ファ・アンプBF-OP の出力端子と反転入力端子（−）と
の間には抵抗GC-R5 が接続されている。
P の出力端子は抵抗GC-R2 を介してＣＭＯＳ演算増幅回
路からなる出力用のバッファ・アンプBF-OP の非反転入
力端子（＋）に接続されており、前記第１のバッファ・
アンプBF-OPCの出力端子は抵抗GC-R4 を介して前記出力
用のバッファ・アンプBF-OP の反転入力端子（−）に接
続されている。そして、この出力用のバッファ・アンプ
BF-OP の非反転入力端子（＋）は、抵抗GC-R3 を介して
基準電圧ノードVRに接続されており、上記出力用のバッ
ファ・アンプBF-OP の出力端子と反転入力端子（−）と
の間には抵抗GC-R5 が接続されている。
【００６１】制御回路３１は、オフセット補正のために
合わせ込みたい２つの信号端子、つまり、前記２つのバ
ッファ・アンプBF-OP 、BF-OPCの各出力端子の電圧の差
分を検出し、その差分に応じて前記第１のバッファ・ア
ンプBF-OPCの第３の端子C の電圧CABVを制御するもので
ある。
合わせ込みたい２つの信号端子、つまり、前記２つのバ
ッファ・アンプBF-OP 、BF-OPCの各出力端子の電圧の差
分を検出し、その差分に応じて前記第１のバッファ・ア
ンプBF-OPCの第３の端子C の電圧CABVを制御するもので
ある。
【００６２】この制御回路３１は、前記第２のバッファ
・アンプBF-OP の出力端子の電圧および第１のバッファ
・アンプBF-OPCの出力端子の電圧が対応して非反転入力
端子（＋）、反転入力端子（−）に入力するオートゼロ
制御用のＣＭＯＳ演算増幅回路AZ-OP と、この演算増幅
回路AZ-OP の出力端子と接地ノードとの間に直列に接続
されたオートゼロ調整用のスイッチAZ-SW2およびオフセ
ットキャンセル用のコンデンサAZ-Cとを具備し、上記オ
フセットキャンセル用のコンデンサAZ-Cに保持された補
正用電圧（つまり、スイッチAZ-SW1とオフセットキャン
セル用のコンデンサAZ-Cとの接続ノードの電圧）を前記
第１のバッファ・アンプBF-OP の第３の端子C に供給す
る。
・アンプBF-OP の出力端子の電圧および第１のバッファ
・アンプBF-OPCの出力端子の電圧が対応して非反転入力
端子（＋）、反転入力端子（−）に入力するオートゼロ
制御用のＣＭＯＳ演算増幅回路AZ-OP と、この演算増幅
回路AZ-OP の出力端子と接地ノードとの間に直列に接続
されたオートゼロ調整用のスイッチAZ-SW2およびオフセ
ットキャンセル用のコンデンサAZ-Cとを具備し、上記オ
フセットキャンセル用のコンデンサAZ-Cに保持された補
正用電圧（つまり、スイッチAZ-SW1とオフセットキャン
セル用のコンデンサAZ-Cとの接続ノードの電圧）を前記
第１のバッファ・アンプBF-OP の第３の端子C に供給す
る。
【００６３】なお、上記オートゼロ調整用のスイッチAZ
-SW1およびAZ-SW2は、オートゼロ調整時にオン状態に制
御され、通常動作時にはオフ状態に制御される。また、
前記入力用のスイッチIN-SW1は、オートゼロ調整時には
オフ状態に制御され、通常動作時にはオン状態に制御さ
れる。また、ゲインコントロール用のスイッチGC-SWi
（i=1,2,…,n）は、オートゼロ調整時、通常動作時とも
所望のスイッチが選択されてオン状態に制御される。
-SW1およびAZ-SW2は、オートゼロ調整時にオン状態に制
御され、通常動作時にはオフ状態に制御される。また、
前記入力用のスイッチIN-SW1は、オートゼロ調整時には
オフ状態に制御され、通常動作時にはオン状態に制御さ
れる。また、ゲインコントロール用のスイッチGC-SWi
（i=1,2,…,n）は、オートゼロ調整時、通常動作時とも
所望のスイッチが選択されてオン状態に制御される。
【００６４】ここで、図３のＣＭＯＳゲインコントロー
ル増幅回路のゲインコントロール増幅動作について述べ
る。２個のバッファアンプBF-OP 、BF-OPCに入力が印加
されている状態において、ゲインコントロール用のスイ
ッチGC-SWi（i=1,2,…,n）のうち選択されたものが接続
されている分圧ノードの電圧はチャネルＡの入力電圧IN
-Aに等しくなり、上記分圧ノードの電圧と第１のバッフ
ァアンプBF-OPCの出力電圧との差は、チャネルＡの入力
電圧IN-AとチャネルＢの入力電圧IN-Bとの電圧差に等し
い。
ル増幅回路のゲインコントロール増幅動作について述べ
る。２個のバッファアンプBF-OP 、BF-OPCに入力が印加
されている状態において、ゲインコントロール用のスイ
ッチGC-SWi（i=1,2,…,n）のうち選択されたものが接続
されている分圧ノードの電圧はチャネルＡの入力電圧IN
-Aに等しくなり、上記分圧ノードの電圧と第１のバッフ
ァアンプBF-OPCの出力電圧との差は、チャネルＡの入力
電圧IN-AとチャネルＢの入力電圧IN-Bとの電圧差に等し
い。
【００６５】したがって、上記電圧差が上記分圧ノード
と第１のバッファアンプBF-OPCの出力端子との間の抵抗
値と上記分圧ノードと第２のバッファアンプBF-OP の出
力端子との間の抵抗値との比率に依存して増幅され、第
２のバッファアンプBF-OP の出力端子には、チャネルＡ
の入力電圧IN-AとチャネルＢの入力電圧IN-Bとの電圧差
が例えば10倍に増幅されて現われることになる。
と第１のバッファアンプBF-OPCの出力端子との間の抵抗
値と上記分圧ノードと第２のバッファアンプBF-OP の出
力端子との間の抵抗値との比率に依存して増幅され、第
２のバッファアンプBF-OP の出力端子には、チャネルＡ
の入力電圧IN-AとチャネルＢの入力電圧IN-Bとの電圧差
が例えば10倍に増幅されて現われることになる。
【００６６】次に、図３のＣＭＯＳゲインコントロール
増幅回路のオートゼロ調整回路の動作について述べる。
オートゼロ調整時には、チャネルＡの入力電圧IN-Aを通
常のバッファ・アンプBF-OP によりバッファ増幅すると
ともにオフセット調整用の第３の端子C を有するバッフ
ァ・アンプBF-OPCによりバッファ増幅し、これらの２個
のバッファアンプBF-OP 、BF-OPCの各出力電圧の差分に
応じて前記バッファ・アンプBF-OPCの第３の端子C の電
圧を制御する。
増幅回路のオートゼロ調整回路の動作について述べる。
オートゼロ調整時には、チャネルＡの入力電圧IN-Aを通
常のバッファ・アンプBF-OP によりバッファ増幅すると
ともにオフセット調整用の第３の端子C を有するバッフ
ァ・アンプBF-OPCによりバッファ増幅し、これらの２個
のバッファアンプBF-OP 、BF-OPCの各出力電圧の差分に
応じて前記バッファ・アンプBF-OPCの第３の端子C の電
圧を制御する。
【００６７】これにより、２つのバッファ・アンプBF-O
P 、BF-OPCの各出力端子の電圧が同電位に達した時点で
制御ループが収束して安定する。この時の第１のバッフ
ァ・アンプBF-OPCの第３の端子C の電圧（オフセット調
整用電圧）は、オートゼロ調整用のスイッチAZ-SW2をオ
フ状態に制御することによりオフセットキャンセル用の
コンデンサAZ-Cにより保持され、オートゼロ動作が完了
する。
P 、BF-OPCの各出力端子の電圧が同電位に達した時点で
制御ループが収束して安定する。この時の第１のバッフ
ァ・アンプBF-OPCの第３の端子C の電圧（オフセット調
整用電圧）は、オートゼロ調整用のスイッチAZ-SW2をオ
フ状態に制御することによりオフセットキャンセル用の
コンデンサAZ-Cにより保持され、オートゼロ動作が完了
する。
【００６８】通常動作時（入力モード）には、オートゼ
ロ調整用のスイッチAZ-SW1はオフ状態、入力用のスイッ
チIN-SW1はオン状態に制御され、チャネルＡの入力電圧
IN-Aは前記第２のバッファ・アンプBF-OP の出力とな
り、チャネルＢの入力電圧IN-Bは入力用のスイッチIN-S
W1を介して前記第１のバッファ・アンプBF-OPCの出力と
なり、２つのチャネルＡ、Ｂ間のオフセット電圧はキャ
ンセルされたことになる。
ロ調整用のスイッチAZ-SW1はオフ状態、入力用のスイッ
チIN-SW1はオン状態に制御され、チャネルＡの入力電圧
IN-Aは前記第２のバッファ・アンプBF-OP の出力とな
り、チャネルＢの入力電圧IN-Bは入力用のスイッチIN-S
W1を介して前記第１のバッファ・アンプBF-OPCの出力と
なり、２つのチャネルＡ、Ｂ間のオフセット電圧はキャ
ンセルされたことになる。
【００６９】上記第３実施例のＣＭＯＳマルチプレクサ
回路のオートゼロ調整回路によれば、第２実施例のＣＭ
ＯＳ増幅回路のオートゼロ調整回路と同様の効果が得ら
れる。この場合、２つのチャネル間のオフセット電圧を
オートゼロ制御用の演算増幅回路AZ-OP １段分のオフセ
ット電圧に低減することができるだけでなく、10倍に増
幅後の出力が調整されていることから、入力換算では、
オートゼロ制御用の演算増幅回路AZ-OP のオフセット分
は1/10に低減したのと同等の効果が得られる。
回路のオートゼロ調整回路によれば、第２実施例のＣＭ
ＯＳ増幅回路のオートゼロ調整回路と同様の効果が得ら
れる。この場合、２つのチャネル間のオフセット電圧を
オートゼロ制御用の演算増幅回路AZ-OP １段分のオフセ
ット電圧に低減することができるだけでなく、10倍に増
幅後の出力が調整されていることから、入力換算では、
オートゼロ制御用の演算増幅回路AZ-OP のオフセット分
は1/10に低減したのと同等の効果が得られる。
【００７０】なお、前記各実施例の各スイッチは、トラ
ンジスタなどからなるアナログ・スイッチが用いられ
る。次に、前記各実施例におけるオフセット調整機能を
有するＣＭＯＳ増幅回路の具体的な二例について、図４
および図５を参照しながら説明する。
ンジスタなどからなるアナログ・スイッチが用いられ
る。次に、前記各実施例におけるオフセット調整機能を
有するＣＭＯＳ増幅回路の具体的な二例について、図４
および図５を参照しながら説明する。
【００７１】図４は、１ステージタイプのＣＭＯＳ増幅
回路にオフセット調整機能を付加した例を示している。
図４において、ＮＭＯＳトランジスタMN2 〜MN8 、ＰＭ
ＯＳトランジスタMP2〜MP6 により１ステージのＣＭＯ
Ｓ増幅回路が構成されており、オフセット調整のために
ＮＭＯＳトランジスタMN1CおよびＰＭＯＳトランジスタ
MP1C〜MP3Cが追加されている。
回路にオフセット調整機能を付加した例を示している。
図４において、ＮＭＯＳトランジスタMN2 〜MN8 、ＰＭ
ＯＳトランジスタMP2〜MP6 により１ステージのＣＭＯ
Ｓ増幅回路が構成されており、オフセット調整のために
ＮＭＯＳトランジスタMN1CおよびＰＭＯＳトランジスタ
MP1C〜MP3Cが追加されている。
【００７２】即ち、図４において、差動対をなす入力増
幅用のトランジスタMN3 、MN4 の各ゲートは対応して増
幅回路の非反転入力端子（＋）、反転入力端子（−）か
ら入力電圧(IN-P)、(IN-M)が入力する。上記差動対トラ
ンジスタMN3 、MN4 のソース共通接続ノードは電流源用
のトランジスタMN2 を介して接地されており、この電流
源用のトランジスタMN2 のゲートはバイアス入力電圧(N
B1) が印加される。また、上記差動対トランジスタMN3
、MN4 の各ドレインと電源（Ｖcc）ノードの間には対
応して負荷用のトランジスタMP2 、MP3 が接続されてい
る。
幅用のトランジスタMN3 、MN4 の各ゲートは対応して増
幅回路の非反転入力端子（＋）、反転入力端子（−）か
ら入力電圧(IN-P)、(IN-M)が入力する。上記差動対トラ
ンジスタMN3 、MN4 のソース共通接続ノードは電流源用
のトランジスタMN2 を介して接地されており、この電流
源用のトランジスタMN2 のゲートはバイアス入力電圧(N
B1) が印加される。また、上記差動対トランジスタMN3
、MN4 の各ドレインと電源（Ｖcc）ノードの間には対
応して負荷用のトランジスタMP2 、MP3 が接続されてい
る。
【００７３】そして、上記差動対トランジスタMN3 、MN
4 の各ドレインには対応して出力用のトランジスタMP4
、MP5 が接続されており、この出力用のトランジスタM
P4 、MP5 の各ドレインは、トランジスタMN5 、MN6 か
らなるカレントミラー回路を介して接地されており、前
記出力用のトランジスタMP5 のドレイン電圧は増幅回路
の出力端子OUT に出力する。
4 の各ドレインには対応して出力用のトランジスタMP4
、MP5 が接続されており、この出力用のトランジスタM
P4 、MP5 の各ドレインは、トランジスタMN5 、MN6 か
らなるカレントミラー回路を介して接地されており、前
記出力用のトランジスタMP5 のドレイン電圧は増幅回路
の出力端子OUT に出力する。
【００７４】上記出力用のトランジスタMP4 、MP5 の各
ゲートにバイアス電圧PB2 を印加するための第１のバイ
アス回路として、ゲート・ドレイン同士が接続されたト
ランジスタMP6 およびトランジスタMN7 がＶccノードと
接地ノードとの間に直列に接続されており、一方のトラ
ンジスタMN7 のゲートに前記バイアス入力電圧NB1 が印
加され、他方のトランジスタMP6 のゲート・ドレイン接
続ノードが前記出力用のトランジスタMP4 、MP5 の各ゲ
ートに接続されている。
ゲートにバイアス電圧PB2 を印加するための第１のバイ
アス回路として、ゲート・ドレイン同士が接続されたト
ランジスタMP6 およびトランジスタMN7 がＶccノードと
接地ノードとの間に直列に接続されており、一方のトラ
ンジスタMN7 のゲートに前記バイアス入力電圧NB1 が印
加され、他方のトランジスタMP6 のゲート・ドレイン接
続ノードが前記出力用のトランジスタMP4 、MP5 の各ゲ
ートに接続されている。
【００７５】また、前記負荷用のトランジスタMP2 、MP
3 の各ゲートにバイアス電圧PB1 を印加するための第２
のバイアス回路として、ゲート・ドレイン同士が接続さ
れたトランジスタMP7 およびトランジスタMN8 がＶccノ
ードと接地ノードとの間に直列に接続されており、一方
のトランジスタMN8 のゲートに前記バイアス入力電圧NB
1 が印加され、他方のトランジスタMP7 のゲート・ドレ
イン接続ノードが前記負荷用のトランジスタMP2 、MP3
の各ゲートに接続されている。
3 の各ゲートにバイアス電圧PB1 を印加するための第２
のバイアス回路として、ゲート・ドレイン同士が接続さ
れたトランジスタMP7 およびトランジスタMN8 がＶccノ
ードと接地ノードとの間に直列に接続されており、一方
のトランジスタMN8 のゲートに前記バイアス入力電圧NB
1 が印加され、他方のトランジスタMP7 のゲート・ドレ
イン接続ノードが前記負荷用のトランジスタMP2 、MP3
の各ゲートに接続されている。
【００７６】さらに、前記負荷用のトランジスタMP2 、
MP3 に対応して並列に負荷補正用のトランジスタMP2C、
MP3Cが接続されており、一方の負荷補正用のトランジス
タMP2Cのゲートには前記第２のバイアス回路からバイア
ス電圧PB1 が印加され、他方の負荷補正用のトランジス
タMP3Cのゲートにバイアス電圧CABBを印加するための第
３のバイアス回路が設けられている。
MP3 に対応して並列に負荷補正用のトランジスタMP2C、
MP3Cが接続されており、一方の負荷補正用のトランジス
タMP2Cのゲートには前記第２のバイアス回路からバイア
ス電圧PB1 が印加され、他方の負荷補正用のトランジス
タMP3Cのゲートにバイアス電圧CABBを印加するための第
３のバイアス回路が設けられている。
【００７７】この第３のバイアス回路は、ゲート・ドレ
イン同士が接続されたトランジスタMP1Cおよびトランジ
スタMN1CがＶccノードと接地ノードとの間に直列に接続
されたカレントミラー回路からなり、一方のトランジス
タMN1Cのゲートは増幅回路の第３の端子C からオフセッ
ト補正用電圧CABVが印加され、他方のトランジスタMP1C
のゲート・ドレイン接続ノードが前記他方の負荷補正用
のトランジスタMP3Cのゲートに接続されている。
イン同士が接続されたトランジスタMP1Cおよびトランジ
スタMN1CがＶccノードと接地ノードとの間に直列に接続
されたカレントミラー回路からなり、一方のトランジス
タMN1Cのゲートは増幅回路の第３の端子C からオフセッ
ト補正用電圧CABVが印加され、他方のトランジスタMP1C
のゲート・ドレイン接続ノードが前記他方の負荷補正用
のトランジスタMP3Cのゲートに接続されている。
【００７８】次に、図４の回路の動作を説明する。第３
の端子C から入力するオフセット補正用電圧CABVは第３
のバイアス回路でバイアス電圧CABBに変換される。この
場合、前記トランジスタのサイズを、例えばMP2=MP3 、
MP2C=MP3C 、MP2C＜MP2 の関係に設定しておくものと
する。
の端子C から入力するオフセット補正用電圧CABVは第３
のバイアス回路でバイアス電圧CABBに変換される。この
場合、前記トランジスタのサイズを、例えばMP2=MP3 、
MP2C=MP3C 、MP2C＜MP2 の関係に設定しておくものと
する。
【００７９】まず、バイアス電圧CABBがバイアス電圧PB
1 と同電位であれば、負荷補正用のトランジスタMP3Cに
流れる電流IP3Cは負荷補正用のトランジスタMP2Cに流れ
る電流IP2Cと同じであり、差動対トランジスタMN3 、MN
4 にそれぞれ流れる電流IN3、IN4 は等しくなる。つま
り、非反転入力端子（＋）の入力電圧IN-Pと反転入力端
子（−）の入力電圧IN-Mが同電位の時に電流IN3 、IN4
は等しくなるので、オフセットは生じない。
1 と同電位であれば、負荷補正用のトランジスタMP3Cに
流れる電流IP3Cは負荷補正用のトランジスタMP2Cに流れ
る電流IP2Cと同じであり、差動対トランジスタMN3 、MN
4 にそれぞれ流れる電流IN3、IN4 は等しくなる。つま
り、非反転入力端子（＋）の入力電圧IN-Pと反転入力端
子（−）の入力電圧IN-Mが同電位の時に電流IN3 、IN4
は等しくなるので、オフセットは生じない。
【００８０】これに対して、第３の端子C から入力する
オフセット補正用電圧CABVが上昇し、第３のバイアス回
路で変換されたバイアス電圧CABBが低下した場合、負荷
補正用のトランジスタMP3Cに流れる電流IP3Cの電流は負
荷補正用のトランジスタＭＰ２Ｃに流れる電流ＩＰ２Ｃ
より増えることになり、その増加分はトランジスタMN5
、MN6からなるカレントミラー回路の経路で流れること
になる。
オフセット補正用電圧CABVが上昇し、第３のバイアス回
路で変換されたバイアス電圧CABBが低下した場合、負荷
補正用のトランジスタMP3Cに流れる電流IP3Cの電流は負
荷補正用のトランジスタＭＰ２Ｃに流れる電流ＩＰ２Ｃ
より増えることになり、その増加分はトランジスタMN5
、MN6からなるカレントミラー回路の経路で流れること
になる。
【００８１】従って、差動対トランジスタMN3 、MN4
は、一方の電流IN3 が低減し，他方の電流IN4 が増加す
ることになる。つまり、差動対トランジスタMN3 、MN4
は、反転入力端子（−）の入力電圧IN-Mが非反転入力端
子（＋）の入力電圧IN-Pよりも高くなった時にバランス
することになるので、オフセットが生じる。
は、一方の電流IN3 が低減し，他方の電流IN4 が増加す
ることになる。つまり、差動対トランジスタMN3 、MN4
は、反転入力端子（−）の入力電圧IN-Mが非反転入力端
子（＋）の入力電圧IN-Pよりも高くなった時にバランス
することになるので、オフセットが生じる。
【００８２】上記とは逆に、第３の端子C から入力する
オフセット補正用電圧CABVが低下した場合も、上記動作
に準じてオフセットが生じる。このように、図４の回路
は、動作電流を可変することによって入力オフセット電
圧の調整を実現している。
オフセット補正用電圧CABVが低下した場合も、上記動作
に準じてオフセットが生じる。このように、図４の回路
は、動作電流を可変することによって入力オフセット電
圧の調整を実現している。
【００８３】図５は、２ステージタイプのＣＭＯＳ増幅
回路にオフセット調整機能を付加した例を示している。
図５において、ＮＭＯＳトランジスタMN2 〜MN4 、MN1
0、ＰＭＯＳトランジスタMP2 、MP3 、MP10により２ス
テージのＣＭＯＳ増幅回路が構成されており、オフセッ
ト調整のためにＮＭＯＳトランジスタMN1C、MN11C およ
びＰＭＯＳトランジスタMP1C〜MP3C、MP11C が追加され
ている。
回路にオフセット調整機能を付加した例を示している。
図５において、ＮＭＯＳトランジスタMN2 〜MN4 、MN1
0、ＰＭＯＳトランジスタMP2 、MP3 、MP10により２ス
テージのＣＭＯＳ増幅回路が構成されており、オフセッ
ト調整のためにＮＭＯＳトランジスタMN1C、MN11C およ
びＰＭＯＳトランジスタMP1C〜MP3C、MP11C が追加され
ている。
【００８４】即ち、図５において、差動対をなす入力増
幅用のトランジスタMN3 、MN4 の各ゲートは対応してＣ
ＭＯＳ増幅回路の非反転入力端子（＋）、反転入力端子
（−）から入力電圧IN-P、IN-Mが入力する。上記差動対
トランジスタMN3 、MN4 のソース共通接続ノードは電流
源用のトランジスタMN2 を介して接地されており、この
電流源用のトランジスタMN2 のゲートはバイアス入力電
圧NB1 が印加される。
幅用のトランジスタMN3 、MN4 の各ゲートは対応してＣ
ＭＯＳ増幅回路の非反転入力端子（＋）、反転入力端子
（−）から入力電圧IN-P、IN-Mが入力する。上記差動対
トランジスタMN3 、MN4 のソース共通接続ノードは電流
源用のトランジスタMN2 を介して接地されており、この
電流源用のトランジスタMN2 のゲートはバイアス入力電
圧NB1 が印加される。
【００８５】また、上記差動対トランジスタMN3 、MN4
の各ドレインとＶccノードの間には対応して負荷用のト
ランジスタMP2 、MP3 が接続されている。この場合、一
方の負荷用のトランジスタMP2 のゲート・ドレイン同士
が接続されており、このゲート・ドレイン接続ノードが
他方の負荷用のトランジスタMP3 のゲートに接続されて
おり、負荷用のトランジスタMP2 、MP3 はカレントミラ
ー回路を形成している。
の各ドレインとＶccノードの間には対応して負荷用のト
ランジスタMP2 、MP3 が接続されている。この場合、一
方の負荷用のトランジスタMP2 のゲート・ドレイン同士
が接続されており、このゲート・ドレイン接続ノードが
他方の負荷用のトランジスタMP3 のゲートに接続されて
おり、負荷用のトランジスタMP2 、MP3 はカレントミラ
ー回路を形成している。
【００８６】上記入力増幅用のトランジスタMN3 、MN4
、電流源用のトランジスタMN2 、負荷用のトランジス
タMP2 、MP3 は初段増幅回路を構成しており、上記差動
対トランジスタのうちの一方のトランジスタMN4 のドレ
インには次段増幅回路が接続されている。
、電流源用のトランジスタMN2 、負荷用のトランジス
タMP2 、MP3 は初段増幅回路を構成しており、上記差動
対トランジスタのうちの一方のトランジスタMN4 のドレ
インには次段増幅回路が接続されている。
【００８７】この次段増幅回路は、トランジスタMP10お
よびトランジスタMN10がＶccノードと接地ノードとの間
に直列に接続されており、上記トランジスタMP10のゲー
ト・ドレイン間にコンデンサC10 が接続されており、前
記トランジスタMN10のゲートは前記バイアス入力電圧NB
1 が印加される。
よびトランジスタMN10がＶccノードと接地ノードとの間
に直列に接続されており、上記トランジスタMP10のゲー
ト・ドレイン間にコンデンサC10 が接続されており、前
記トランジスタMN10のゲートは前記バイアス入力電圧NB
1 が印加される。
【００８８】上記トランジスタMP10のゲートに初段増幅
回路の出力が入力し、上記トランジスタMP10およびトラ
ンジスタMN10のドレイン相互接続ノードの電圧がＣＭＯ
Ｓ増幅回路の出力端子OUT に出力する。
回路の出力が入力し、上記トランジスタMP10およびトラ
ンジスタMN10のドレイン相互接続ノードの電圧がＣＭＯ
Ｓ増幅回路の出力端子OUT に出力する。
【００８９】さらに、前記負荷用のトランジスタMP2 、
MP3 に対応して並列に負荷補正用のトランジスタMP2C、
MP3Cが接続されており、一方の負荷補正用のトランジス
タMP2Cのゲートには第１のバイアス回路からバイアス電
圧CABBが印加され、他方の負荷補正用のトランジスタMP
3Cのゲートには第１のバイアス回路からバイアス電圧CA
BRが印加される。
MP3 に対応して並列に負荷補正用のトランジスタMP2C、
MP3Cが接続されており、一方の負荷補正用のトランジス
タMP2Cのゲートには第１のバイアス回路からバイアス電
圧CABBが印加され、他方の負荷補正用のトランジスタMP
3Cのゲートには第１のバイアス回路からバイアス電圧CA
BRが印加される。
【００９０】上記第１のバイアス回路は、ゲート・ドレ
イン同士が接続されたトランジスタMP1Cおよびトランジ
スタMN1CがＶccノードと接地ノードとの間に直列に接続
されたカレントミラー回路からなり、一方のトランジス
タMN1CのゲートはＣＭＯＳ増幅回路の第３の端子C から
オフセット補正用電圧CABVが印加され、他方のトランジ
スタMP1Cのゲート・ドレイン接続ノードが前記一方の負
荷補正用のトランジスタMP2Cのゲートに接続されてい
る。
イン同士が接続されたトランジスタMP1Cおよびトランジ
スタMN1CがＶccノードと接地ノードとの間に直列に接続
されたカレントミラー回路からなり、一方のトランジス
タMN1CのゲートはＣＭＯＳ増幅回路の第３の端子C から
オフセット補正用電圧CABVが印加され、他方のトランジ
スタMP1Cのゲート・ドレイン接続ノードが前記一方の負
荷補正用のトランジスタMP2Cのゲートに接続されてい
る。
【００９１】また、前記第２のバイアス回路は、ゲート
・ドレイン同士が接続されたトランジスタMP11C および
トランジスタMN11C がＶccノードと接地ノードとの間に
直列に接続されたカレントミラー回路からなり、一方の
トランジスタMN1Cのゲートは前記バイアス入力電圧NB1
が印加され、他方のトランジスタMP11C のゲート・ドレ
イン接続ノードが前記他方の負荷補正用のトランジスタ
MP3Cのゲートに接続されている。
・ドレイン同士が接続されたトランジスタMP11C および
トランジスタMN11C がＶccノードと接地ノードとの間に
直列に接続されたカレントミラー回路からなり、一方の
トランジスタMN1Cのゲートは前記バイアス入力電圧NB1
が印加され、他方のトランジスタMP11C のゲート・ドレ
イン接続ノードが前記他方の負荷補正用のトランジスタ
MP3Cのゲートに接続されている。
【００９２】次に、図５の回路の動作を説明する。第３
の端子C から入力するオフセット補正用電圧は第１のバ
イアス回路でバイアス電圧CABBに変換される。この場
合、前記トランジスタのサイズを、例えばMP2=MP3 、MP
2C=MP3C 、MP2C＜MP2 の関係に設定しておくものとす
る。
の端子C から入力するオフセット補正用電圧は第１のバ
イアス回路でバイアス電圧CABBに変換される。この場
合、前記トランジスタのサイズを、例えばMP2=MP3 、MP
2C=MP3C 、MP2C＜MP2 の関係に設定しておくものとす
る。
【００９３】まず、バイアス電圧CABBがバイアス電圧CA
BRと同電位であれば、負荷補正用のトランジスタMP3Cに
流れる電流IP3Cは負荷補正用のトランジスタMP2Cに流れ
る電流IP2Cと同じであり、差動対トランジスタMN3 、MN
4 にそれぞれ流れる電流IN3、IN4 は等しくなる。つま
り、非反転入力端子（＋）の入力電圧IN-Pと反転入力端
子（−）の入力電圧IN-Mが同電位の時に電流IN3 、IN4
は等しくなるので、オフセットは生じない。
BRと同電位であれば、負荷補正用のトランジスタMP3Cに
流れる電流IP3Cは負荷補正用のトランジスタMP2Cに流れ
る電流IP2Cと同じであり、差動対トランジスタMN3 、MN
4 にそれぞれ流れる電流IN3、IN4 は等しくなる。つま
り、非反転入力端子（＋）の入力電圧IN-Pと反転入力端
子（−）の入力電圧IN-Mが同電位の時に電流IN3 、IN4
は等しくなるので、オフセットは生じない。
【００９４】これに対して、第３の端子C から入力する
オフセット補正用電圧CABVが上昇し、第１のバイアス回
路で変換されたバイアス電圧CABBが低下した場合、負荷
補正用のトランジスタMP2Cに流れる電流IP2Cの電流は負
荷補正用のトランジスタMP3Cに流れる電流IP3Cより増え
ることになり、その増加分はトランジスタMP2 、MP3か
らなるカレントミラー回路の経路で流れることになる。
オフセット補正用電圧CABVが上昇し、第１のバイアス回
路で変換されたバイアス電圧CABBが低下した場合、負荷
補正用のトランジスタMP2Cに流れる電流IP2Cの電流は負
荷補正用のトランジスタMP3Cに流れる電流IP3Cより増え
ることになり、その増加分はトランジスタMP2 、MP3か
らなるカレントミラー回路の経路で流れることになる。
【００９５】従って、差動対トランジスタMN3 、MN4
は、一方の電流IN3 が増加し，他方の電流IN4 が低減す
ることになる。つまり、差動対トランジスタMN3 、MN4
は、反転入力端子（−）の入力電圧IN-Mが非反転入力端
子（＋）の入力電圧IN-Pよりも低くなった時にバランス
することになるので、オフセットが生じる。
は、一方の電流IN3 が増加し，他方の電流IN4 が低減す
ることになる。つまり、差動対トランジスタMN3 、MN4
は、反転入力端子（−）の入力電圧IN-Mが非反転入力端
子（＋）の入力電圧IN-Pよりも低くなった時にバランス
することになるので、オフセットが生じる。
【００９６】上記とは逆に、第３の端子C から入力する
オフセット補正用電圧CABVが低下した場合も、上記動作
に準じてオフセットが生じる。このように、図５の回路
は、動作電流を可変することによって入力オフセット電
圧の調整を実現している。
オフセット補正用電圧CABVが低下した場合も、上記動作
に準じてオフセットが生じる。このように、図５の回路
は、動作電流を可変することによって入力オフセット電
圧の調整を実現している。
【００９７】なお、図５は、初段増幅回路のバイアス電
流を可変することでオフセットを生じさせているが、次
段増幅回路のバイアス電流を可変することでも同様の操
作は実現可能である。但し、次段増幅回路のオフセット
は初段増幅回路で増幅される分だけ少なくなる。
流を可変することでオフセットを生じさせているが、次
段増幅回路のバイアス電流を可変することでも同様の操
作は実現可能である。但し、次段増幅回路のオフセット
は初段増幅回路で増幅される分だけ少なくなる。
【００９８】
【発明の効果】上述したように本発明によれば、入力信
号ラインからオフセットキャンセル用のコンデンサを排
除し、高いオートゼロ調整精度を達成すると共にオフセ
ットキャンセル用のコンデンサを安価なＭＯＳキャパシ
タで実現し得るＣＭＯＳアナログ回路のオートゼロ調整
回路を提供することができる。
号ラインからオフセットキャンセル用のコンデンサを排
除し、高いオートゼロ調整精度を達成すると共にオフセ
ットキャンセル用のコンデンサを安価なＭＯＳキャパシ
タで実現し得るＣＭＯＳアナログ回路のオートゼロ調整
回路を提供することができる。
【図１】本発明の第１実施例に係るＣＭＯＳ増幅回路の
オフセットを補正するためのオートゼロ調整回路を示す
回路図。
オフセットを補正するためのオートゼロ調整回路を示す
回路図。
【図２】第２実施例に係るＣＭＯＳマルチプレクサ回路
のチャネル間オフセットを補正するためのオートゼロ調
整回路を示す回路図。
のチャネル間オフセットを補正するためのオートゼロ調
整回路を示す回路図。
【図３】第３実施例に係るＣＭＯＳゲインコントロール
増幅回路のオフセットを補正するためのオートゼロ調整
回路を示す回路図。
増幅回路のオフセットを補正するためのオートゼロ調整
回路を示す回路図。
【図４】図１乃至図３中のオフセット調整機能を有する
ＣＭＯＳ増幅回路の一具体例を示す回路図。
ＣＭＯＳ増幅回路の一具体例を示す回路図。
【図５】図１乃至図３中のオフセット調整機能を有する
ＣＭＯＳ増幅回路の他の具体例を示す回路図。
ＣＭＯＳ増幅回路の他の具体例を示す回路図。
【図６】従来のＣＭＯＳ増幅回路のオートゼロ調整回路
の一例を示す回路図。
の一例を示す回路図。
【図７】従来のバイポーラ増幅回路のオートゼロ調整回
路の一例を示す回路図。
路の一例を示す回路図。
BF-OPC…バッファ・アンプ、 C …オフセット調整用の第３の端子、 １１…制御回路、 AZ-OP …オートゼロ制御用のＣＭＯＳ演算増幅回路、 AZ-SW1…オートゼロ調整用のスイッチ、 AZ-C…オフセットキャンセル用のコンデンサ。
フロントページの続き Ｆターム(参考） 5J066 AA01 AA47 CA00 CA13 CA93 CA98 FA10 HA10 HA17 HA19 HA25 HA29 HA31 HA38 HA39 KA02 KA03 KA06 KA09 KA12 MA21 ND01 ND14 ND22 ND23 PD01 5J091 AA01 AA47 CA00 CA13 CA93 CA98 FA10 HA10 HA17 HA19 HA25 HA29 HA31 HA38 HA39 KA02 KA03 KA06 KA09 KA12 MA21
Claims (6)
- 【請求項１】 非反転入力端子、反転入力端子、出力端
子およびオフセット調整用端子を有するＣＭＯＳ演算増
幅回路からなり、前記出力端子と反転入力端子とは短絡
接続され、前記非反転入力端子には入力電圧が印加され
るバッファ・アンプと、 前記バッファ・アンプの２つの入力端子の各電圧の差分
を検出し、その差分に応じて前記オフセット調整用端子
の電圧を制御し、前記バッファ・アンプの２つの入力端
子のオフセットを補正する制御回路とを具備することを
特徴とするＣＭＯＳアナログ回路。 - 【請求項２】 請求項１記載のＣＭＯＳアナログ回路に
おいて、 前記制御回路は、 前記第１のバッファ・アンプの２つの入力端子の電圧が
対応して２つの入力端子に入力するオートゼロ制御用の
ＣＭＯＳ演算増幅回路と、 前記オートゼロ制御用のＣＭＯＳ演算増幅回路の出力端
子と所定ノードとの間に直列に接続されたオートゼロ調
整用のスイッチおよびオフセットキャンセル用のコンデ
ンサとを具備し、 前記オートゼロ調整用のスイッチを所定期間オン状態に
制御して前記第１のバッファ・アンプの２つの入力端子
のオフセットがなくなるように前記オートゼロ制御用の
ＣＭＯＳ演算増幅回路によりループ制御を行い、前記コ
ンデンサに保持された補正用電圧を前記第１のバッファ
・アンプのオフセット調整用端子に供給することを特徴
とするＣＭＯＳアナログ回路。 - 【請求項３】 非反転入力端子、反転入力端子、出力端
子およびオフセット調整用端子を有するＣＭＯＳ演算増
幅回路からなり、前記出力端子と反転入力端子とは短絡
接続される第１のバッファ・アンプと、 非反転入力端子、反転入力端子および出力端子を有する
ＣＭＯＳ演算増幅回路からなり、前記出力端子と反転入
力端子とは短絡接続され、前記非反転入力端子にチャネ
ルＡの入力電圧が印加される第２のバッファ・アンプ
と、 前記第１のバッファ・アンプの非反転入力端子に前記チ
ャネルＡの入力電圧電圧を選択的に印加するためのオー
トゼロ調整用の第１のスイッチと、 前記第１のバッファ・アンプの非反転入力端子にチャネ
ルＢの入力電圧を選択的に印加するための入力用のスイ
ッチと、 前記第１のバッファ・アンプの出力電圧および前記第２
のバッファ・アンプの出力電圧を選択的に出力ノードに
出力するための出力用のスイッチと、 前記２つのバッファ・アンプの各出力端子の電圧の差分
を検出し、その差分に応じて前記第１のバッファ・アン
プのオフセット調整用端子の電圧を制御し、前記２つの
バッファ・アンプの各出力端子のオフセットを補正する
制御回路とを具備することを特徴とするＣＭＯＳアナロ
グ回路。 - 【請求項４】 非反転入力端子、反転入力端子、出力端
子およびオフセット調整用端子を有するＣＭＯＳ演算増
幅回路からなり、前記出力端子と反転入力端子とは短絡
接続される第１のバッファ・アンプと、 非反転入力端子、反転入力端子および出力端子をするＣ
ＭＯＳ演算増幅回路からなり、前記非反転入力端子にチ
ャネルＡの入力電圧が印加される第２のバッファ・アン
プと、 前記第１のバッファ・アンプの非反転入力端子に前記チ
ャネルＡの入力電圧電圧を選択的に印加するためのオー
トゼロ調整用の第１のスイッチと、 前記第１のバッファ・アンプの非反転入力端子にチャネ
ルＢの入力電圧を選択的に印加するための入力用のスイ
ッチと、 前記第２のバッファ・アンプの出力端子と第１のバッフ
ァ・アンプの出力端子との間に接続され、複数の分圧ノ
ードを有する抵抗分圧回路と、 前記複数の分圧ノードと前記第２のバッファ・アンプの
反転入力端子との間にそれぞれ対応して接続されたゲイ
ンコントロール用の複数のスイッチと、 前記第２のバッファ・アンプの出力端子と基準電圧ノー
ドとの間に接続された抵抗素子と、 前記２つのバッファ・アンプの各出力端子の電圧の差分
を検出し、その差分に応じて前記第１のバッファ・アン
プのオフセット調整用端子の電圧を制御し、前記２つの
バッファ・アンプの各出力端子のオフセットを補正する
制御回路と、 前記２つのバッファ・アンプの各出力端子の電圧の差分
を増幅して出力するＣＭＯＳ演算増幅回路からなる出力
用のバッファ・アンプとを具備することを特徴とするＣ
ＭＯＳアナログ回路。 - 【請求項５】 請求項３または４記載のＣＭＯＳアナロ
グ回路において、 前記制御回路は、 前記第１のバッファ・アンプの出力端子の電圧および第
２のバッファ・アンプの出力端子の電圧が対応して２つ
の入力端子に入力するオートゼロ制御用のＣＭＯＳ演算
増幅回路と、 前記オートゼロ制御用のＣＭＯＳ演算増幅回路の出力端
子と所定ノードとの間に直列に接続されたオートゼロ調
整用の第２のスイッチおよびオフセットキャンセル用の
コンデンサとを具備し、 前記オートゼロ調整用の第１のスイッチおよび第２のス
イッチを所定期間オン状態に制御して前記２つのバッフ
ァ・アンプの各出力端子のオフセットがなくなるように
前記オートゼロ制御用のＣＭＯＳ演算増幅回路によりル
ープ制御を行い、前記コンデンサに保持された補正用電
圧を前記第１のバッファ・アンプのオフセット調整用端
子に供給することを特徴とするＣＭＯＳアナログ回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
ＣＭＯＳアナログ回路において、 前記オフセット調整用端子を有するバッファ・アンプ
は、 前記２つの入力端子から入力する電圧を差動増幅する差
動増幅回路と、 前記オフセット調整用端子から入力する電圧を所望の電
流に変換するカレントミラー回路と、 前記差動増幅回路に接続され、前記カレントミラー回路
の出力により前記差動増幅回路のバイアス電流量を調整
するように制御される回路とを具備することを特徴とす
るＣＭＯＳアナログ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170005A JP2000004129A (ja) | 1998-06-17 | 1998-06-17 | Ｃｍｏｓアナログ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10170005A JP2000004129A (ja) | 1998-06-17 | 1998-06-17 | Ｃｍｏｓアナログ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000004129A true JP2000004129A (ja) | 2000-01-07 |
Family
ID=15896832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10170005A Pending JP2000004129A (ja) | 1998-06-17 | 1998-06-17 | Ｃｍｏｓアナログ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000004129A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093311A1 (ja) * | 2003-04-17 | 2004-10-28 | Fujitsu Limited | 差電圧増幅回路 |
| WO2006025417A1 (ja) * | 2004-09-03 | 2006-03-09 | Rohm Co., Ltd. | 平衡出力回路及びそれを用いた電子機器 |
| US7084700B2 (en) | 2003-04-17 | 2006-08-01 | Fujitsu Limited | Differential voltage amplifier circuit |
| JP2009521887A (ja) * | 2005-12-27 | 2009-06-04 | ユニヴェルシテ ジョゼフ フリエ | 電子装置を調整または設定するための方法および装置 |
| JP2017503416A (ja) * | 2014-01-07 | 2017-01-26 | クアルコム，インコーポレイテッド | バッテリ用電流感知回路内の増幅器のための補償技術 |
-
1998
- 1998-06-17 JP JP10170005A patent/JP2000004129A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004093311A1 (ja) * | 2003-04-17 | 2004-10-28 | Fujitsu Limited | 差電圧増幅回路 |
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| US7368982B2 (en) | 2004-09-03 | 2008-05-06 | Rohm Co., Ltd. | Balanced output circuit and electronic apparatus utilizing the same |
| JPWO2006025417A1 (ja) * | 2004-09-03 | 2008-05-08 | ローム株式会社 | 平衡出力回路及びそれを用いた電子機器 |
| JP5027510B2 (ja) * | 2004-09-03 | 2012-09-19 | ローム株式会社 | 平衡出力回路及びそれを用いた電子機器 |
| JP2009521887A (ja) * | 2005-12-27 | 2009-06-04 | ユニヴェルシテ ジョゼフ フリエ | 電子装置を調整または設定するための方法および装置 |
| JP2017503416A (ja) * | 2014-01-07 | 2017-01-26 | クアルコム，インコーポレイテッド | バッテリ用電流感知回路内の増幅器のための補償技術 |
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