JP4978022B2 - 演算増幅器 - Google Patents

Description

本発明は、演算増幅器に関するものである。
近年、演算増幅器は、ＬＳＩの中にも多数組み込まれる基本的な回路である。しかし、演算増幅器の出力信号は、これを構成するトランジスタの特性バラツキに起因した誤差（オフセット電圧）を含む。このため、演算増幅器のオフセット電圧を簡単な方法でキャンセルすることが求められている。そして、演算増幅器の出力信号は、任意の時点における信号を監視する目的で使用されることから、連続的な出力信号が得られる演算増幅器が求められている。

従来、演算増幅器はアナログ信号の増幅や差信号の増幅のために多く用いられ、ＬＳＩの中にも多数組み込まれる基本的な回路である。演算増幅器の出力信号には、これを構成するトランジスタ特性のバラツキに起因する誤差を含む。この誤差は入力信号が０Ｖであっても、出力信号は０Ｖとならない。この入力信号に対する出力信号の誤差をオフセット電圧と言う。このオフセット電圧は、図７に示すように、演算増幅器１の入力端子に接続された電圧源２として表すことができる。

入力電圧Ｖｉｎが印加されたときの演算増幅器１の出力電圧Ｖｏは、入力抵抗Ｒ１と帰還抵抗Ｒ２の値によって決定され、次式
Ｖｏ＝（１＋Ｒ２／Ｒ１）×Ｖｉｎ
により求められる。しかし、実際には、図７に示す電圧源２によりオフセット電圧ｅ１が入力電圧Ｖｉｎに重畳されるため、出力電圧Ｖｏは、
Ｖｏ＝（１＋Ｒ２／Ｒ１）×（Ｖｉｎ−ｅ１）
となり、オフセット電圧ｅ１も増幅されて出力電圧として現れる。このため、入力電圧Ｖｉｎが小さい時には出力電圧Ｖｏにおけるオフセット電圧ｅ１の影響が大きくなる。

演算増幅器のオフセット電圧をキャンセルするため、演算増幅器を構成する素子の面積を大きくする方法がある。例えば、素子の面積を２倍にすると、出力誤差（オフセット）は一般的に２分の１の平方根（ルート２分の１）となる。このため、オフセットを極めて小さくするためには、非常に大きな面積の素子が必要となるため、コスト高となってしまう。

面積の増大を抑えて演算増幅器のオフセット電圧をキャンセルする方法として、演算増幅器が持つ２つの入力端子を短絡した状態における出力電圧をオフセット電圧として保持し、保持している電圧を演算増幅器の入力側に帰還する方法が提案されている。

例えば特許文献１には、主増幅器と、主増幅器の出力信号を受けそれと逆方向に演算増幅する補助増幅器と、補助増幅器の出力信号を保持して主増幅器に帰還する保持手段とを備え、主増幅器のオフセット電圧による影響を主増幅器の利得分の１に減少させる演算増幅器が提案されている。

また、別の例として、例えば特許文献２には、オペアンプ部により増幅されオフセットを含んだ電圧を容量素子に蓄積し、該蓄積された電圧に基づいてオペアンプ部の電圧値をフィードバック制御する演算増幅が提案されている。
特開平８−１８３５３号公報 特開２００１−２９２０４１号公報

ところで、演算増幅器の出力信号はアナログ信号であり、アナログ信号は通常任意の時点での信号を監視する用途に用いられる。このため、演算増幅器から連続で信号を出力することが要求されている。しかしながら、上記特許文献１，２に開示された演算増幅器は、オフセット電圧を容量素子に蓄積し、その蓄積したオフセット電圧を入力端子に帰還してオフセットをキャンセルしている。つまり、オフセット電圧を蓄積する動作と、オフセットをキャンセルする動作とを交互に繰り返している。つまり、入力信号に対して出力信号が非連続であるため、上記の用途に用いることができない。

本発明は上記問題点を解決するためになされたものであって、その目的は、オフセットをキャンセルした出力信号を連続的に出力することができる演算増幅器を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、互いに同じ電気的特性を持ち、制御信号に基づいてキャンセル動作と出力動作とを交互に行う２つの演算増幅回路であって、前記演算増幅回路はそれぞれ、入力電圧差を増幅して主信号を生成する演算増幅部と、前記主信号に応じた出力電圧を出力する出力部と、を含み、前記キャンセル動作では、前記演算増幅部の２つの入力端子間を短絡し、前記演算増幅回路の入力端子間にコンデンサを接続し、前記演算増幅部のオフセット電圧に対応する電荷を前記コンデンサに蓄積し、前記演算増幅部の２つの入力端子を互いに離間し、前記演算増幅回路の入力端子から前記コンデンサを切り離し、前記コンデンサの電荷に応じた信号を前記主信号に重畳することにより前記オフセット電圧をキャンセルし、前記出力動作では、前記入力電圧差を増幅した主信号に前記コンデンサの電荷に応じた信号を重畳することにより前記オフセット電圧をキャンセルした出力電圧を出力する、第１及び第２の演算増幅回路と、制御信号に基づいて、第１の状態では、前記キャンセル動作を行う前記第１の演算増幅回路の入力端子に第１の入力抵抗を接続し、前記出力動作を行う前記第２の演算増幅回路の入力端子に第２の入力抵抗を接続し、第２の状態では、前記キャンセル動作を行う前記第２の演算増幅回路の入力端子に前記第１の入力抵抗を接続し、前記出力動作を行う前記第１の演算増幅回路の入力端子に前記第２の入力抵抗を接続する第１の切替回路と、制御信号に基づいて、第１の状態では、前記キャンセル動作を行う前記第１の演算増幅回路の出力端子に第１の帰還用抵抗を接続し、前記出力動作を行う前記第２の演算増幅回路の出力端子に第２の帰還用抵抗を接続し、第２の状態では、前記キャンセル動作を行う前記第２の演算増幅回路の出力端子に前記第１の帰還用抵抗を接続し、前記出力動作を行う前記第１の演算増幅回路の出力端子に前記第２の帰還用抵抗を接続する第２の切替回路と、が備えられる。

この構成によれば、一方の演算増幅回路がオフセット電圧のキャンセルを行っている間、他方の演算増幅回路が入力電圧を増幅した出力電圧を出力する。そして、オフセット電圧のキャンセルと出力電圧の出力とを交互に行わせることにより、オフセットをキャンセルするとともに出力電圧を連続的に出力することができる。更に、各演算増幅回路にはキャンセル動作時に第１の入力抵抗と第１の帰還用抵抗が接続される。つまり各演算増幅回路は、キャンセル動作時の入力抵抗と帰還用抵抗とを共用している。このため、各演算増幅器において入力電圧に対する出力電圧が同じとなり、各演算増幅回路に個別の抵抗を接続する場合に比べてそれぞれの抵抗値の抵抗比による誤差を生じないため、各演算増幅回路の切替時におけるそれぞれの出力電圧が同じとなり、連続的に出力電圧を出力することができる。

請求項２に記載の発明によれば、前記演算増幅部は、一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有し、前記演算増幅回路は、前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整部と、前記第１の差動入力部を構成する一対のトランジスタのうちの一方のゲートを、他方のゲート又は入力端子に接続する第１スイッチと、前記第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートと入力端子との間を接離する第２スイッチと、前記第２の差動入力部を構成する一対のトランジスタのうちの他方のゲートと入力端子との間を接離する第３スイッチと、を備え、前記コンデンサは、前記第２の差動入力部を構成する一対のトランジスタのゲート間に接続される。

この構成によれば、第１スイッチにより第１の差動入力部を構成する一対のトランジスタのゲートを短絡し、第２の差動入力部を構成する一対のトランジスタのゲートに接続されたコンデンサに演算増幅器部から出力される出力電圧によってオフセット電圧に応じた電荷を蓄積する。そして、そのコンデンサを第２及び第３スイッチにより２つの入力端子から切り離し該コンデンサに蓄積した電荷により第２の差動入力部を構成する一対のトランジスタのゲート間に電位差を発生させる。コンデンサに蓄積された電荷はオフセット電圧と逆方向の電位差を生じさせるため、演算増幅器の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。また、オフセットキャンセル時にコンデンサが２つの入力端子から切り離されているため、オフセットキャンセルに対する入力電圧の影響をなくすことができる。
請求項３に記載の発明によれば、出力抵抗に流れる電流を第１の差動入力部に帰還する帰還回路を有する。

本発明によれば、オフセットをキャンセルした出力信号を連続的に出力することが可能な演算増幅器を提供することができる。

（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図５に従って説明する。
図１に示すように、演算増幅器１０は、複数（図１において２つ）の演算増幅回路１１ａ，１１ｂを備えている。第１演算増幅回路１１ａと第２演算増幅回路１１ｂは同じ電気的特性を持ち、入力電圧Ｖｉｎに対して並列に接続されている。つまり、第１演算増幅回路１１ａの非反転入力端子は第２演算増幅回路１１ｂの非反転入力端子に接続され、第１演算増幅回路１１ａの反転入力端子は第２演算増幅回路１１ｂの反転入力端子に接続されている。そして、両回路１１ａ，１１ｂの反転入力端子と非反転入力端子には入力電圧Ｖｉｎが供給される。第１演算増幅回路１１ａと第２演算増幅回路１１ｂは、それぞれ入力電圧Ｖｉｎを増幅した電圧Ｖｏａ，Ｖｏｂを出力する。

第１演算増幅回路１１ａと第２演算増幅回路１１ｂには、オフセットキャンセル用のコンデンサＣ１ａ，Ｃ１ｂがそれぞれ接続されている。第１演算増幅回路１１ａは、コンデンサＣ１ａに自身のオフセット電圧を蓄積し、該コンデンサＣ１ａに蓄積したオフセット電圧によって出力電圧Ｖｏａの出力時にオフセットをキャンセルするように構成されている。同様に、第２演算増幅回路１１ｂは、コンデンサＣ１ｂに自身のオフセット電圧を蓄積し、該コンデンサＣ１ｂに蓄積したオフセット電圧によって出力電圧Ｖｏｂの出力時にオフセットをキャンセルするように構成されている。つまり、第１演算増幅回路１１ａと第２演算増幅回路１１ｂは、それぞれオフセット電圧をコンデンサＣ１ａ，Ｃ１ｂに保持する保持動作と、コンデンサＣ１ａ，Ｃ１ｂに保持したオフセット電圧によりオフセットをキャンセルして入力電圧Ｖｉｎを増幅した電圧Ｖｏａ，Ｖｏｂをそれぞれ出力する補償動作とを行うように構成されている。

更に、第１演算増幅回路１１ａには制御信号ＳＣが入力され、第２演算増幅回路１１ｂにはインバータ回路１２により制御信号ＳＣを反転した反転制御信号ＳＣＸが入力されている。第１演算増幅回路１１ａは、所定レベル（例えばＬレベル）の制御信号ＳＣに応答して保持動作及び補償動作を行い、反転レベル（Ｈレベル）の制御信号ＳＣに応答して入力電圧Ｖｉｎを増幅した出力電圧Ｖｏａを出力する出力動作を行う。同様に、第２演算増幅回路１１ｂは、所定レベル（例えばＬレベル）の反転制御信号ＳＣＸに応答して保持動作及び補償動作を行い、反転レベル（Ｈレベル）の反転制御信号ＳＣＸに応答して入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｂを出力する出力動作を行う。

反転制御信号ＳＣＸは制御信号ＳＣを論理反転した信号である。従って、制御信号ＳＣがＨレベル（Ｌレベル）の場合、反転制御信号ＳＣＸはＬレベル（Ｈレベル）となる相補信号である。このため、第１演算増幅回路１１ａと第２演算増幅回路１１ｂは、相補的に動作する。つまり、第１演算増幅回路１１ａが保持動作及び補償動作を行うときには第２演算増幅回路１１ｂが出力電圧Ｖｏｂの出力動作を行い、第１演算増幅回路１１ａが出力電圧Ｖｏａの出力動作を行っているときには第２演算増幅回路１１ｂが保持動作及び補償動作を行う。

第１演算増幅回路１１ａの出力端子と第２演算増幅回路１１ｂの出力端子は選択回路としてのスイッチＳＷ１に接続されている。スイッチＳＷ１は共通端子と２つの切換端子を持ち、第１の切換端子が第１演算増幅回路１１ａの出力端子に接続され、第２の切換端子が第２演算増幅回路１１ｂの出力端子に接続されている。スイッチＳＷ１は、制御信号ＳＣに応答して共通端子を第１の切換端子と第２の切換端子とに切換接続する。本実施形態において、スイッチＳＷ１は、Ｌレベルの制御信号ＳＣに応答して共通端子を第２の切換端子に接続し、Ｈレベルの制御信号ＳＣに応答して共通端子を第１の切換端子に接続する。従って、共通端子は第１演算増幅回路１１ａの出力端子と第２演算増幅回路１１ｂの出力端子とに切換接続される。この構成により、演算増幅器１０は、出力電圧Ｖｏｕｔとして、第１演算増幅回路１１ａの出力電圧Ｖｏａと、第２演算増幅回路１１ｂの出力電圧Ｖｏｂとを切り換えて出力する、つまり出力電圧Ｖｏｕｔを継続的に出力することができる。

尚、上記の説明及び図１において、スイッチＳＷ１を単純な切換スイッチとしたが、詳しくは、切り替わり時に共通接点が第１及び第２の切換接点に接続される、所謂メイクビフォアブレイク(make before break )スイッチ（ＭＢＢスイッチ）である。このＭＢＢスイッチにより、スイッチを切り換える間においても出力電圧Ｖｏｕｔが連続的に出力されるようにしている。

次に、第１演算増幅回路１１ａの構成を説明する。
図３に示すように、第１演算増幅回路１１ａは、演算増幅部２１、オフセット調整部２２、出力部２３、を有している。

演算増幅部２１は、第１の差動入力部３１、カレントミラー部３２、定電流源３３により構成されている。差動入力部３１は、一対のトランジスタＱ１，Ｑ２とから構成されている。一対のトランジスタＱ１，Ｑ２はＮチャネルＭＯＳトランジスタよりなり、両トランジスタＱ１，Ｑ２のソースは互いに接続され、両トランジスタＱ１，Ｑ２の間のノードは定電流源３３を介して低電位電源（本実施形態ではグランドＧＮＤ）に接続されている。

第１トランジスタＱ１のゲートは第１スイッチＳＷａに接続されている。第１スイッチＳＷａは切替スイッチであり、共通端子がトランジスタＱ１のゲートに接続され、第１端子が抵抗Ｒ１ａを介して非反転入力端子（図中「＋」と記す）に接続され、第２端子が抵抗Ｒ１ｂを介して反転入力端子（図中「−」と記す）に接続されている。そして、第１スイッチＳＷａは、第１演算増幅回路１１ａのオフセット電圧を保持する保持動作時に共通端子が第２端子と接続するよう制御され、第１演算増幅回路１１ａのオフセット電圧をキャンセルする補償動作時には共通端子が第１端子と接続するように制御される。

第２トランジスタＱ２のゲートは電圧源Ｖf1を介して抵抗Ｒ１ａの第１端子に接続されている。尚、電圧源Ｖf1は、演算増幅部２１におけるオフセット電圧を表しており、実際には接続されていない。このため、以後の接続を説明する場合には電圧源Ｖf1を省略して説明する。

カレントミラー部３２は、一対のトランジスタＱ３，Ｑ４から構成されている。一対のトランジスタＱ３，Ｑ４はＰチャネルＭＯＳトランジスタよりなり、両トランジスタＱ３，Ｑ４のドレインがトランジスタＱ１，Ｑ２のドレインにそれぞれ接続され、両トランジスタＱ３，Ｑ４のソースが高電位電源Ｖｄｄに接続されている。両トランジスタＱ３，Ｑ４のゲートは互いに接続され、トランジスタＱ３のゲートはトランジスタＱ３のドレインに接続されている。更に、トランジスタＱ３，Ｑ４のドレインはオフセット調整部２２に接続されている。

オフセット調整部２２は、第２の差動入力部４１と定電流源４２を含み、第２の差動入力部４１及び定電流源４２は、演算増幅部２１の差動入力部３１及び定電流源３５と並列に接続されている。詳述すると、第２の差動入力部４１は一対のトランジスタＱ５，Ｑ６から構成されている。両トランジスタＱ５，Ｑ６はＮチャネルＭＯＳトランジスタよりなり、両トランジスタＱ５，Ｑ６のソースは互いに接続され、両トランジスタＱ５，Ｑ６の間のノードは定電流源４２を介して低電位電源に接続されている。第５トランジスタＱ５のゲートは第２スイッチＳＷｂ及び抵抗Ｒ１ｂを介して反転入力端子に接続され、第６トランジスタＱ６のゲートは電圧源Ｖf2、第３スイッチＳＷｃ及び抵抗Ｒ１ａを介して非反転入力端子に接続されている。尚、電圧源Ｖf2は、演算増幅部２１におけるオフセット電圧を表しており、実際には接続されていない。このため、以後の接続を説明する場合には電圧源Ｖf2を省略して説明する。

両トランジスタＱ５，Ｑ６のドレインはカレントミラー部３２に接続されている。つまり、トランジスタＱ５のドレインはトランジスタＱ３のドレインに接続され、トランジスタＱ６のドレインはトランジスタＱ４のドレインに接続されている。第５トランジスタＱ５のゲートと第６トランジスタＱ６のゲートとの間には保持手段としてのコンデンサＣ１ａが接続されている。詳しくは、コンデンサＣ１ａは、第５トランジスタＱ５と第２スイッチＳＷｂとの間のノードと、第６トランジスタＱ６と第３スイッチＳＷｃとの間のノードとの間に接続されている。

前記第２スイッチＳＷｂ及び第３スイッチＳＷｃはオンオフスイッチであり、第１演算増幅回路１１ａのオフセット電圧をコンデンサＣ１ａに保持する保持動作時にオンされ、第１演算増幅回路１１ａのオフセット電圧をキャンセルする補償動作時にはオフされる。

第４トランジスタＱ４と第２トランジスタＱ２の間のノードは出力部２３を構成するトランジスタＱ７のゲートに接続されている。トランジスタＱ７はＰチャネルＭＯＳトランジスタよりなり、ソースが高電位電源Ｖｄｄに接続され、ドレインが定電流源５１を介して低電位電源に接続されている。トランジスタＱ７のゲートとドレインの間には発振防止用のコンデンサＣ２が接続されている。

トランジスタＱ７と定電流源５１との間には帰還抵抗を構成するトランジスタＱ８のゲートが接続されている。トランジスタＱ８はＮチャネルＭＯＳトランジスタよりなり、ソースが抵抗Ｒ２を介して低電位電源に接続され、ドレインが抵抗Ｒ１ａの第１端子に接続されている。

トランジスタＱ８と抵抗Ｒ２の間のノードは第１演算増幅回路１１ａの出力端子であり、この出力端子はスイッチＳＷ１を介して負荷抵抗Ｒ３と出力保持のためのコンデンサＣ３に接続されている。

上記のように構成された第１演算増幅回路１１ａの動作を説明する。
［オフセット電圧を保持する保持動作］
第１スイッチＳＷａにより、第１トランジスタＱ１のゲートと第２トランジスタＱ２のゲート、即ち演算増幅部２１の両入力端子間が短絡される。また、第２スイッチＳＷｂがオンされて第５トランジスタＱ５のゲート、即ちコンデンサＣ１ａの第１端子が第２スイッチＳＷｂを介して抵抗Ｒ１ｂの第１端子に接続される。更に、第３スイッチＳＷｃがオンされ、第６トランジスタＱ６のゲート、即ちコンデンサＣ１ａの第２端子が抵抗Ｒ１ａの第１端子に接続される。

上記のように各スイッチＳＷａ〜ＳＷｃが接続されると、演算増幅部２１を構成する第２トランジスタＱ２のゲート電圧は、第１トランジスタＱ１のゲートよりも電圧源Ｖf1によるオフセット電圧分だけ高くなる。すると、演算増幅部２１と出力部２３との間に流れる電流Ｉ１は、第１トランジスタＱ１に流れる電流Ｉｄ１と第２トランジスタＱ２に流れる電流Ｉｄ２との差、
Ｉ１＝Ｉｄ１−Ｉｄ２
となる。そして、第１トランジスタＱ１のゲートと第２トランジスタＱ２のゲートを第１スイッチＳＷａにより短絡しているため、電流Ｉ１は演算増幅部２１の相互コンダクタンスをｇｍ１とオフセット電圧Ｖf1との積、
Ｉ１＝ｇｍ１×Ｖf1
となる。

抵抗Ｒ１ｂの第１端子は第１演算増幅回路１１ａの出力端子に接続されているため、上記オフセット電圧により、両抵抗Ｒ１ａ，Ｒ１ｂそれぞれの第１端子間に電位差を生じる。この電位差をＶ２とすると、オフセット調整部２２を構成する第６トランジスタＱ６のゲート電圧は、第５トランジスタＱ５のゲート電圧より上記の電位差とオフセット電圧Ｖf2の加算分だけ高くなる。すると、オフセット調整部２２と出力部２３との間に流れる電流Ｉ２は、第５トランジスタＱ５に流れる電流Ｉｄ５と第６トランジスタＱ６に流れる電流Ｉｄ６との差、
Ｉ２＝Ｉｄ５−Ｉｄ６
となる。そして、オフセット調整部２２の相互コンダクタンスをｇｍ２、オフセット電圧をＶf2とすると、電流Ｉ２は、とオフセット電圧Ｖf1との積、
Ｉ２＝ｇｍ２×（Ｖ２＋Ｖf2）
となる。

演算増幅部２１とオフセット調整部２２は並列に接続されているため、上記の電流Ｉ１，Ｉ２が等しくなるようにコンデンサＣ１ａに電荷が蓄積される。即ち、コンデンサＣ１ａは、両電極間の電位差が演算増幅部２１及びオフセット調整部２２におけるオフセット電圧と一致するように電荷が蓄積される。

図４は、オフセット調整時における第１演算増幅回路１１ａの等価回路である。この等価回路において、演算増幅器１３はオフセット電圧を持たない理想的な演算増幅器であり、電圧源Ｖｆ１は、第１演算増幅回路１１ａのオフセット電圧Ｖf1を発生させる。図４において、入力電圧Ｖｉｎと出力電圧Ｖｏは、
Ｖｏ＝（１＋（Ｒ２／Ｒ１））×（Ｖｉｎ−Ｖf1）
となる。

図４において、コンデンサＣ１ａは２つの電極を持ち、非反転入力端子に接続される電極の電圧は、反転入力端子における電圧よりも入力電圧Ｖｉｎだけ高い電圧である。一方、反転入力端子に接続される電極の電圧は、第１演算増幅回路１１ａの出力電圧Ｖｏと反転入力端子における電圧とを入力抵抗Ｒ１と帰還抵抗Ｒ２により分圧した電圧である。このため、反転入力端子側の電極の電圧Ｖｃ１は、
Ｖｃ１＝（Ｒ１／（Ｒ１＋Ｒ２））×Ｖｏ＝Ｖｉｎ−Ｖf1
となる。非反転入力端子に接続されるコンデンサＣ１ａの電極の電圧は、反転入力端子に接続される電極の電圧よりも入力電圧Ｖｉｎだけ高い。従って、コンデンサＣ１ａの両電極間の電位差はオフセット電圧と等しくなる。つまり、コンデンサＣ１ａは、両電極間の電位差がオフセット電圧と等しくなるよう充電される。

［オフセット電圧をキャンセルする補償動作］
図３に示す第１演算増幅回路１１ａを通常動作させる、即ち、オフセット調整部２２等によって第１演算増幅回路１１ａのオフセット電圧をキャンセルする時、第１スイッチＳＷａは第１トランジスタＱ１のゲートを非反転入力端子に接続し、第２スイッチＳＷｂ及び第３スイッチＳＷｃはオフされる。

すると、図３に示す第１演算増幅回路１１ａは、図５に示す等価回路にて表される。この等価回路において、コンデンサＣ１ａは電圧源Ｖｆ１と直列に接続され、オフセット電圧と逆方向の電位差を持つ。従って、電圧源Ｖｆ１のオフセット電圧はコンデンサＣ１ａに蓄積された電荷により発生する電位差によってキャンセルされ、演算増幅器１３には入力電圧Ｖｉｎが入力される。

上記のように構成された第１演算増幅回路１１ａをチャンネル１（ｃｈ１）とし、第２演算増幅回路１１ｂをチャンネル２（ｃｈ２）とする。そして、図２に示すように、ｃｈ１とｃｈ２と交互に動作させる。尚、第２演算増幅回路１１ｂは、第１演算増幅回路１１ａと同じ構成であるため、説明を省略する。

図２において、第１スイッチＳＷａの波形は、Ｌレベルが図３における第１トランジスタＱ１と第２トランジスタＱ２のゲートを互いに接続する状態を示し、Ｈレベルが通常接続を示す。また、第２スイッチＳＷｂと第３スイッチＳＷｃの波形は、Ｌレベルがオフを示し、Ｈレベルがオンを示す。

図２において、制御信号ＳＣがＬレベルである期間は、ｃｈ１がキャンセル動作を行い、ｃｈ２は非キャンセル動作となり入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力する。ｃｈ１のキャンセル動作において、各スイッチＳＷａ〜ＳＷｃの切換により、第１演算増幅回路１１ａは、オフセット電圧を増幅した電荷をコンデンサＣ１ａに蓄積する保持動作の後、コンデンサＣ１ａに蓄積した電荷によりオフセット電圧をキャンセルする補償動作を行う。この時、第２演算増幅回路１１ｂは、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力している。次に、Ｈレベルの制御信号ＳＣが供給されると、ｃｈ１が非キャンセル動作となって入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力し、ｃｈ２はキャンセル動作を行う。つまり、制御信号ＳＣにより、第１演算増幅回路１１ａと第２演算増幅回路１１ｂは、相補的にキャンセル動作と非キャンセル動作とを交互に繰り返す。従って、１つの演算増幅回路がキャンセル動作を行っている時には他の演算増幅回路が非キャンセル動作となって入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力する。これにより、演算増幅器１０は、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを継続的に出力することができる。

尚、図２において、動作状態を第１スイッチＳＷａにより補償動作に切り換えてから所定時間経過後にチャンネルを切り換える（ｃｈ１→ｃｈ２→ｃｈ１）ようにしている。これは、オフセット電圧のキャンセル動作時における出力電圧が、入力電圧Ｖｉｎを増幅した電圧まで変化するまで待機するためである。つまり、オフセット電圧のキャンセル動作（保持動作）では、図３に示す演算増幅部２１を構成する第１トランジスタＱ１のゲートと第２トランジスタＱ２のゲートとを短絡する、つまり演算増幅部２１の両入力端子を短絡している。このため、演算増幅回路の出力電圧は、オフセット電圧を増幅した電圧となっている。そして、動作状態を保持動作から補償動作に切り換えた場合、演算増幅回路の出力電圧は、直ぐに入力電圧Ｖｉｎを増幅した電圧にはならないため、補償動作に切り換えたときに直ちにスイッチＳＷ１を切り換えると、出力電圧Ｖｏｕｔが連続しないからである。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）電気的特性が同じである第１演算増幅回路１１ａ及び第２演算増幅回路１１ｂを備え、一方の演算増幅回路がオフセット電圧のキャンセル動作（保持動作及び補償動作）を行っている間、非キャンセル動作を行う他方の演算増幅回路が入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力する。そして、両演算増幅回路１１ａ，１１ｂがキャンセル動作と非キャンセル動作とを交互に行うように制御するようにした。この結果、各演算増幅回路１１ａ，１１ｂのオフセット電圧をキャンセルするとともに、出力電圧Ｖｏｕｔを連続的に出力することができる。

（２）第１スイッチＳＷａにより演算増幅部２１を構成する一対のトランジスタＱ１，Ｑ２のゲートを短絡し、オフセット調整部２２の差動入力部４１を構成する一対のトランジスタＱ５，Ｑ６のゲート間に接続されたコンデンサＣ１ａに演算増幅部２１から出力される出力電圧Ｖｏｕｔによるオフセット電圧を保持する。そして、その保持したオフセット電圧による電位差をオフセット調整部２２の差動入力部４１を構成する一対のトランジスタＱ５，Ｑ６のゲートに発生させるようにした。従って、コンデンサＣ１ａは、オフセット電圧を保持すると共にそのオフセット電圧と逆方向の電位差であるため、演算増幅器１０の利得を任意に設定可能であり、利得にかかわらずにオフセット電圧をキャンセルすることができる。

（３）第１演算増幅回路１１ａと第２演算増幅回路１１ｂとが交互に非キャンセル動作を行い、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏａ，Ｖｏｂを出力するため、出力保持用のコンデンサＣ３の容量値を小さくする、又はコンデンサＣ３を省略することができる。このため、コンデンサＣ３の占有面積を小さくする、又はコンデンサＣ３を必要としないため、演算増幅器１０の面積増大を抑えることができ、ひいては演算増幅器１０のコストアップを抑えることができる。

（４）演算増幅回路１１ａは、補償動作時に反転入力端子及び非反転入力端子からコンデンサＣ１ａが第２スイッチＳＷｂ及び第３スイッチＳＷｃにより切り離される。このため、オフセット調整部２２を構成する第５トランジスタＱ５と第６トランジスタＱ６のゲート電圧が入力電圧Ｖｉｎの影響を受けない。このため、入力電圧Ｖｉｎにより第５トランジスタＱ５と第６トランジスタＱ６のゲート電圧が変動するのを防ぐことができる。

（第二実施形態）
以下、本発明を具体化した第二実施形態を図６に従って説明する。
尚、第一実施形態と同じ部材については同じ符号を付して説明を省略する。

図２に示すように、演算増幅器６０は、複数（本実施形態では２つ）の演算増幅回路６１ａ，６１ｂを有している。第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、図３に示す第一実施形態の演算増幅回路１１ａ，１１ｂから抵抗Ｒ１ａ，Ｒ１ｂ，Ｒ２を除いた回路素子により構成されている。

第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、入力電圧Ｖｉｎに対して並列的に接続されている。詳述すると、第１演算増幅回路６１ａの非反転入力端子は抵抗Ｒ１１の第１端子に接続され、第１演算増幅回路６１ａの反転入力端子は第１の切替回路としての第１スイッチＳＷ１１を介して抵抗Ｒ１２ａ，Ｒ１２ｂの第１端子に接続され、抵抗Ｒ１１の第２端子と抵抗Ｒ１２ａ，Ｒ１２ｂの第２端子との間に入力電圧Ｖｉｎが供給される。第１スイッチＳＷ１１は制御信号ＳＣに基づいて、２つの抵抗Ｒ１２ａ，Ｒ１２ｂと第１及び第２演算増幅回路６１ａ，６１ｂとの間の接続を切り替える。詳述すると、第１スイッチＳＷ１１は、Ｈレベルの制御信号ＳＣに応答して、抵抗Ｒ１２ａを第１演算増幅回路６１ａ、抵抗Ｒ１２ｂを第２演算増幅回路６１ｂに接続し、Ｌレベルの制御信号ＳＣに応答して、抵抗Ｒ１２ａを第２演算増幅回路６１ｂ、抵抗Ｒ１２ｂを第１演算増幅回路６１ａに接続する。従って、入力電圧Ｖｉｎは、第１スイッチＳＷ１１が制御信号ＳＣに応答して切り替わることにより、第１演算増幅回路６１ａ又は第２演算増幅回路６１ｂに供給される。

第１演算増幅回路６１ａにはオフセット電圧を保持するためのコンデンサＣ１ａが接続され、第２演算増幅回路６１ｂにはオフセット電圧を保持するためのコンデンサＣ１ｂが接続されている。

第１及び第２演算増幅回路６１ａ，６１ｂの出力端子は第２の切替回路としての第２スイッチＳＷ１２に接続され、その第２スイッチＳＷ１２には帰還用抵抗Ｒ２ａ，Ｒ２ｂが接続されている。第２スイッチＳＷ１２は、第１スイッチＳＷ１１と同様に、制御信号ＳＣに基づいて、第１及び第２演算増幅回路６１ａ，６１ｂと２つの帰還用抵抗Ｒ２ａ，Ｒ２ｂとの間の接続を切り替える。詳述すると、第２スイッチＳＷ１２は、Ｈレベルの制御信号ＳＣに応答して、第１演算増幅回路６１ａを抵抗Ｒ２ａ、第２演算増幅回路６１ｂを抵抗Ｒ２ｂに接続し、Ｌレベルの制御信号ＳＣに応答して、第１演算増幅回路６１ａを抵抗Ｒ２ｂ、第２演算増幅回路６１ｂを抵抗Ｒ２ａに接続する。

尚、第１スイッチＳＷ１１及び第２スイッチＳＷ１２は、第一実施形態におけるスイッチＳＷ１と同様に、切り替わり時に共通接点が第１及び第２の切換接点に接続される、所謂メイクビフォアブレイク(make before break )スイッチ（ＭＢＢスイッチ）である。

第２スイッチＳＷ１２と抵抗Ｒ２ａとの間のノードは抵抗Ｒ３とコンデンサＣ３を介してグランドに接続され、抵抗Ｒ３とコンデンサＣ３との間のノードから出力電圧Ｖｏｕｔを出力する。

上記のように構成された演算増幅器６０において、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、オフセット電圧に応じた電荷をコンデンサＣ１ａ，Ｃ１ｂに保持する保持動作と、それぞれのコンデンサＣ１ａ，Ｃ１ｂに保持した電荷により各演算増幅回路６１ａ，６１ｂのオフセット電圧をキャンセルする補償動作とを行う。更に、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、制御信号に応答して、保持動作と補償動作とからなるキャンセル動作と、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力する非キャンセル動作とを交互に行う。

そして、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、キャンセル動作と非キャンセル動作において使用する抵抗を共用している。つまり、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂの反転入力端子は、キャンセル動作において抵抗Ｒ１２ｂと接続され、キャンセル動作において抵抗Ｒ１２ａと接続される。同様に、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂの出力端子は、キャンセル動作において抵抗Ｒ２ｂと接続され、非キャンセル動作において抵抗Ｒ２ａと接続される。

第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂは、非キャンセル動作において、抵抗Ｒ１１，Ｒ１２ａ，Ｒ２ａの抵抗値により決定される増幅率にて入力電圧Ｖｉｎを増幅した出力電圧Ｖｏａ，Ｖｏｂをそれぞれ出力する。従って、第１演算増幅回路６１ａと第２演算増幅回路６１ｂの増幅率は同じとなる。

非キャンセル動作において、第１演算増幅回路６１ａと第２演算増幅回路６１ｂとにそれぞれ対応する抵抗が接続される、つまり第１及び第２演算増幅回路６１ａ，６１ｂに接続される抵抗が異なる場合、それぞれの抵抗の値を一致させる必要があり、各抵抗を高精度にて作成されなければならない。各演算増幅回路６１ａ，６１ｂの増幅率が異なるとそれぞれの出力電圧Ｖｏａ，Ｖｏｂが異なるため、切り替えた場合に出力電圧Ｖｏｕｔが連続しないからである。

これに対し、本実施形態では、第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂの非キャンセル動作において同じ抵抗を使用するため、それぞれの出力電圧Ｖｏａ，Ｖｏｂが同じとなる。このため、高精度に抵抗値を制御した抵抗を用いずとも出力電圧Ｖｏｕｔを連続的にすることができ、コストアップを抑えることができる。抵抗値を高精度にて一致させた複数の抵抗は高価であるため、各抵抗にかかるコストが大幅にアップし、演算増幅器のコストアップを招くからである。

また、キャンセル動作において、各演算増幅回路６１ａ，６１ｂの入力端子は第１スイッチＳＷ１１により抵抗Ｒ１２ｂに接続され、各演算増幅回路６１ａ，６１ｂの出力端子は第２スイッチＳＷ１２に接続される。キャンセル動作において各演算増幅回路６１ａ，６１ｂは出力信号を生成しないため、抵抗Ｒ１２ｂ，Ｒ２ｂの値に精度を必要としないため、両抵抗Ｒ１２ｂ，Ｒ２ｂの大きさが小さくでき、演算増幅器１０の面積増大を抑えることができる。

以上記述したように、本実施形態によれば、第一実施形態の効果に加え、以下の効果を奏する。
（１）電気的特性が同じである第１演算増幅回路６１ａ及び第２演算増幅回路６１ｂを備え、制御信号ＳＣに基づいて、非キャンセル動作において、両演算増幅回路６１ａ，６１ｂに接続する抵抗を共用する、つまり抵抗Ｒ１２ａ，Ｒ２ａを切り替えて接続するようにした。その結果、第１演算増幅回路６１ａと第２演算増幅回路６１ｂの増幅率は同じとなり、高精度に抵抗値を制御した抵抗を用いずとも出力電圧Ｖｏｕｔを連続的にすることができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態において、出力側のスイッチＳＷ１，ＳＷ１２を切り替わり時に共通接点が第１及び第２の切換接点に接続されない、所謂ブレイクビフォアメイク(break before make )スイッチ（ＢＢＭスイッチ）としてもよい。切り替える際に、第１演算増幅回路１１ａ，６１ａと第２演算増幅回路１１ｂ，６１ｂが同じレベルの出力電圧Ｖｏａ，Ｖｏｂをそれぞれ出力しているため、出力保持用のコンデンサＣ３により切換の間のわずかな時間、出力電圧Ｖｏｕｔを保持することができる。このため、ＢＢＭスイッチを用いても、出力電圧Ｖｏｕｔのレベルを連続的にすることができる。

上記各実施形態では、２つの演算増幅回路１１ａ，１１ｂ（第二実施形態にあっては演算増幅回路６１ａ，６１ｂ）を備える構成としたが、３つ以上の演算増幅回路を備える構成としてもよい。

第一実施形態の演算増幅器のブロック回路図である。 演算増幅器の制御波形図である。 演算増幅回路の回路図である。 演算増幅回路の等価回路図である。 演算増幅回路の等価回路図である。 第二実施形態の演算増幅器のブロック回路図である。 従来の演算増幅器の等価回路図である。

符号の説明

１１ａ，１１ｂ 演算増幅回路
２１ 演算増幅部
２２ オフセット調整部
６１ａ，６１ｂ 演算増幅回路
Ｑ１〜Ｑ６ トランジスタ
Ｃ１ａ コンデンサ
Ｒ１２ａ，Ｒ１２ｂ 抵抗（入力抵抗）
Ｒ２ａ，Ｒ２ｂ 抵抗（帰還用抵抗）
ＳＣ 制御信号
ＳＷ１ スイッチ（選択回路）
ＳＷ１１ 第１スイッチ（第１の切替回路）
ＳＷ１２ 第２スイッチ（第２の切替回路）
Ｖｉｎ 入力電圧
Ｖｆ１，Ｖｆ２ オフセット電圧
Ｖｏａ，Ｖｏｂ 出力電圧

Claims (3)

1. 互いに同じ電気的特性を持ち、制御信号に基づいてキャンセル動作と出力動作とを交互に行う２つの演算増幅回路であって、前記演算増幅回路はそれぞれ、入力電圧差を増幅して主信号を生成する演算増幅部と、前記主信号に応じた出力電圧を出力する出力部と、を含み、前記キャンセル動作では、前記演算増幅部の２つの入力端子間を短絡し、前記演算増幅回路の入力端子間にコンデンサを接続し、前記演算増幅部のオフセット電圧に対応する電荷を前記コンデンサに蓄積し、前記演算増幅部の２つの入力端子を互いに離間し、前記演算増幅回路の入力端子から前記コンデンサを切り離し、前記コンデンサの電荷に応じた信号を前記主信号に重畳することにより前記オフセット電圧をキャンセルし、前記出力動作では、前記入力電圧差を増幅した主信号に前記コンデンサの電荷に応じた信号を重畳することにより前記オフセット電圧をキャンセルした出力電圧を出力する、第１及び第２の演算増幅回路と、
   制御信号に基づいて、第１の状態では、前記キャンセル動作を行う前記第１の演算増幅回路の入力端子に第１の入力抵抗を接続し、前記出力動作を行う前記第２の演算増幅回路の入力端子に第２の入力抵抗を接続し、第２の状態では、前記キャンセル動作を行う前記第２の演算増幅回路の入力端子に前記第１の入力抵抗を接続し、前記出力動作を行う前記第１の演算増幅回路の入力端子に前記第２の入力抵抗を接続する第１の切替回路と、
   制御信号に基づいて、第１の状態では、前記キャンセル動作を行う前記第１の演算増幅回路の出力端子に第１の帰還用抵抗を接続し、前記出力動作を行う前記第２の演算増幅回路の出力端子に第２の帰還用抵抗を接続し、第２の状態では、前記キャンセル動作を行う前記第２の演算増幅回路の出力端子に前記第１の帰還用抵抗を接続し、前記出力動作を行う前記第１の演算増幅回路の出力端子に前記第２の帰還用抵抗を接続する第２の切替回路と、
   を備えたことを特徴とする演算増幅器。
2. 前記演算増幅部は、一対のトランジスタにより構成されるカレントミラー部と、前記カレントミラー部に接続された一対のトランジスタにより構成される第１の差動入力部と、を有し、
   前記演算増幅回路は、
   前記カレントミラー部に接続された一対のトランジスタにより構成される第２の差動入力部を含むオフセット調整部と、
   前記第１の差動入力部を構成する一対のトランジスタのうちの一方のゲートを、他方のゲート又は入力端子に接続する第１スイッチと、
   前記第２の差動入力部を構成する一対のトランジスタのうちの一方のゲートと入力端子との間を接離する第２スイッチと、
   前記第２の差動入力部を構成する一対のトランジスタのうちの他方のゲートと入力端子との間を接離する第３スイッチと、
   を備え、
   前記コンデンサは、前記第２の差動入力部を構成する一対のトランジスタのゲート間に接続された、
   ことを特徴とする請求項１記載の演算増幅器。
3. 出力抵抗に流れる電流を前記第１の差動入力部に帰還する帰還回路を有することを特徴とする請求項２記載の演算増幅器。

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