JP2008199563A - 増幅回路 - Google Patents

Abstract

【課題】差動信号を増幅する増幅回路において、オフセット電圧を十分に除去できず、オペアンプの動作範囲の制限を受けやすくなるため、ゲインを上げることが難しい。
関する。
【解決手段】オフセット電圧を有する入力差動信号を全差動増幅回路２４で増幅し中間差動信号Ｖ_ＭＡ，Ｖ_ＭＢを生成する。Ｖ_ＭＡ，Ｖ_ＭＢをそれぞれ非反転増幅回路２６，２８で増幅し、出力差動信号を生成する。全差動増幅回路２４は、中間差動信号の中点電位をＶ_ＣＭに設定する。オペアンプ３２，３４の帰還経路をそれぞれキャパシタＣ_Ａ３，Ｃ_Ｂ３で構成し、オペアンプ３２，３４それぞれの反転入力端子間をキャパシタＣ_Ｍで接続する。Ｃ_Ｍは中間差動信号のオフセット電圧に充電された状態に初期設定される。また、Ｃ_Ａ３，Ｃ_Ｂ３は、オペアンプ３２，３４の出力ＤＣレベルをＶ_ＣＭに設定する充電状態に初期設定される。
【選択図】図１

Description

本発明は、差動信号を増幅する増幅回路に関する。

ホイートストンブリッジ型センサなどの微弱な出力電圧を高い入力インピーダンスで検出し、増幅する回路として、インスツルメンテーションアンプが知られている。図２は、このインスツルメンテーションアンプを用いて構成された従来のセンサ出力回路の回路図である。この出力回路において、増幅回路４はインスツルメンテーションアンプであり、ホイートストン型のセンサ２から出力される差動信号を増幅する。

増幅回路４は、３つのオペアンプ（演算増幅器）８〜１２を用いて構成される。オペアンプ８は、センサ２から出力される差動信号の一方極の信号を増幅する非反転増幅回路を構成し、オペアンプ１０は他方極の信号を増幅する非反転増幅回路を構成する。オペアンプ８の出力端子と反転入力端子とを結ぶ帰還経路には抵抗Ｒ_１が直列に接続され、オペアンプ１０の帰還経路には抵抗Ｒ_２が直列に接続される。オペアンプ８，１０それぞれの反転入力端子間は抵抗Ｒ_０で接続される。オペアンプ８，１０の出力は差動信号を構成し、それぞれ抵抗Ｒ_３，Ｒ_５を介してオペアンプ１２の反転入力端子、非反転入力端子に入力される。オペアンプ１２は、出力端子と反転入力端子とを抵抗Ｒ_４で接続された反転増幅回路を構成し、非反転入力端子は抵抗Ｒ_６を介してオフセット調整電源Ｖ_ＡＤＪに接続される。

ここで、センサ２からオペアンプ８，１０に入力される差動信号をＶ_ＩＮ、オペアンプ８，１０の出力端子の電圧をＶ_Ａ，Ｖ_Ｂ、オペアンプ１２の非反転入力端子、出力端子の電圧をそれぞれＶ_Ｃ，Ｖ_ＯＵＴとする。オペアンプ８，１０からなる初段の増幅回路の入力差動信号Ｖ_ＩＮと出力差動信号（Ｖ_Ａ−Ｖ_Ｂ）とに関しては次式が成り立つ。
Ｖ_Ａ−Ｖ_Ｂ＝｛１＋(Ｒ_１＋Ｒ_２)/Ｒ_０｝Ｖ_ＩＮ ………（１）

また、オペアンプ１２からなる反転増幅回路については、
Ｖ_ＯＵＴ−Ｖ_Ｃ＝−Ｒ_４/Ｒ_３・(Ｖ_Ａ−Ｖ_Ｃ) ………（２）
が成り立つ。Ｖ_Ｃについては、
Ｖ_Ｃ−Ｖ_ＡＤＪ＝Ｒ_６/(Ｒ_５＋Ｒ_６)・(Ｖ_Ｂ−Ｖ_ＡＤＪ) ………（３）
が成り立つ。

ここで、オペアンプ８へ入力される信号とオペアンプ１０へ入力される信号とについての動作の対称性を実現するといった観点から通常は、Ｒ_１＝Ｒ_２，Ｒ_３＝Ｒ_５，Ｒ_４＝Ｒ_６に設定される。そこで、この場合について、（１）〜（３）式を整理すると、
Ｖ_ＯＵＴ＝−Ｒ_４/Ｒ_３・(１＋２Ｒ_１/Ｒ_０)・Ｖ_ＩＮ＋Ｖ_ＡＤＪ ………（４）
が得られる。

このような増幅回路４を含むセンサ２の信号処理回路は、電源Ｖ_ＣＣの供給を受けて動作するように構成され、低消費電力化の点から、Ｖ_ＣＣは比較的小さな電圧に設定される。例えば、当該信号処理回路は正電圧Ｖ_ＣＣ（例えば、３Ｖ）と接地電位ＧＮＤ（＝０Ｖ）とで動作可能に構成され、増幅回路４を構成する各オペアンプ８〜１２の出力電圧の変動範囲もＶ_ＣＣとＧＮＤとの間に包含される所定の動作範囲に制限される。

また、増幅回路４の出力信号Ｖ_ＯＵＴを、Ａ／Ｄ（Analog to Digital）変換器に入力し、デジタル値に変換する構成とすることもできる。その場合には、増幅回路４の出力信号Ｖ_ＯＵＴを、Ａ／Ｄ変換器の入力レンジに適合させる必要がある。すなわち、増幅回路４は、Ｖ_ＯＵＴが当該レンジ内に収まるようにゲイン及びＤＣレベルを設定される。このとき、Ｖ_ＯＵＴのＤＣレベルは、Ａ／Ｄ変換器のダイナミックレンジを有効に利用する観点から、Ａ／Ｄ変換器の入力レンジの中心電圧に設定することが好適である。

これらの点に関し、図２に示す増幅回路４は、（４）式から理解されるように、オフセット調整電源Ｖ_ＡＤＪによりＶ_ＯＵＴのＤＣレベルを調整することができ、これにより、センサ２の出力信号が上記動作範囲の制限を受けないような適正なアンプ動作を実現したり、Ａ／Ｄ変換器の入力レンジへの適合を図ることができる。

さて、センサ２は、基準状態において原理的には０Ｖを出力するように設計されたものであっても、実際には、センサ２の製造ばらつきや使用条件等に起因するオフセット電圧を有し得る。すなわち、増幅回路４への入力信号Ｖ_ＩＮは、オフセット電圧Ｖ_ＯＦＳを含み得る。ちなみに、このＶ_ＯＦＳが０Ｖに近い程、増幅回路４の初段のオペアンプ８，１０のゲインを大きく設定しても、オペアンプ１２の動作範囲について電源Ｖ_ＣＣに依存した制限を受けにくくなり、Ｓ／Ｎの確保が図れる。

上述の増幅回路４のオフセット調整電源Ｖ_ＡＤＪは、このＶ_ＯＦＳに影響の除去に利用することができる。
特開２００６−１７４１２２号公報

しかし、オフセット電圧Ｖ_ＯＦＳはオペアンプ８，１０が構成する増幅回路４の初段部で増幅される。そして、この増幅されたオフセット電圧が、Ｖ_ＡＤＪによる調整対象となる。そのため、例えば、Ｖ_ＡＤＪが電源Ｖ_ＣＣに基づいて生成され０〜Ｖ_ＣＣの範囲内でしか可変できないような場合に、Ｖ_ＯＦＳの影響を十分に除去できないことがあり得る。その場合、オペアンプ１２の出力電圧Ｖ_ＯＵＴが上述の動作範囲で制限され飽和するという問題を生じる。この問題は、初段部のゲインを下げれば回避できるが、そうすると、Ｓ／Ｎが劣化するという問題を生じる。

また、増幅回路４の後ろに、例えば、さらに増幅回路を設ける構成とすることもできる。この場合に、増幅回路４の出力はシングルエンドであるため、それ以降の回路にてノイズの影響を受けやすくなるという問題があった。

本発明は上記問題点を解決するためになされたものであって、オフセットを有した差動信号を好適に増幅することができる増幅回路を提供することを目的とする。

本発明に係る増幅回路は、入力差動信号を増幅し、第１出力信号及び第２出力信号からなる出力差動信号を生成するものであって、前記入力差動信号を、設定された目標中心電圧に対して互いに対称な第１中間信号及び第２中間信号の対で構成される中間差動信号に変換する全差動増幅回路と、非反転入力端子に前記第１中間信号を入力される第１演算増幅器及び当該第１演算増幅器の帰還経路に直列に接続された第１帰還キャパシタを含み、前記第１出力信号を出力する第１非反転増幅回路と、非反転入力端子に前記第２中間信号を入力される第２演算増幅器及び当該第２演算増幅器の帰還経路に直列に接続された第２帰還キャパシタを含み、前記第２出力信号を出力する第２非反転増幅回路と、前記第１演算増幅器の反転入力端子と前記第２演算増幅器の反転入力端子との間に直列に接続された反転端子間キャパシタと、を有し、前記反転端子間キャパシタが、前記中間差動信号のオフセット電圧に相当する電圧に充電された状態に初期設定され、前記第１帰還キャパシタが、前記第１演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定され、前記第２帰還キャパシタが、前記第２演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定されるものである。

上記増幅回路において、前記第１帰還キャパシタと前記第２帰還キャパシタとは同一の容量値とすることが好適である。

他の本発明に係る増幅回路においては、さらに、当該増幅回路の動作開始時に前記反転端子間キャパシタに接続され、前記反転端子間キャパシタ、前記第１帰還キャパシタ及び前記第２帰還キャパシタの初期設定の充電状態に必要な電荷を前記反転端子間キャパシタに充電する初期設定電源と、前記反転端子間キャパシタの両端を、前記第１演算増幅器及び前記第２演算増幅器それぞれの前記反転入力端子と、前記初期設定電源の両端とのいずれに接続するかを切り換え可能なスイッチ回路と、を有する。

この増幅回路において、前記初期設定電源は、前記オフセット電圧に応じて定まる当該初期設定電源の所要出力電圧値を予め記憶した記憶回路と、前記記憶回路に記憶された前記所要出力電圧値に応じた電圧を生成する電圧生成回路と、を有する構成とすることができる。

本発明によれば、入力差動信号は、シングルエンドに変換されずに差動信号として出力される。これにより、例えば、本発明の増幅回路の後段の増幅回路等への出力信号の伝送に際し、当該出力信号に対するコモンモードノイズの影響を除去することが可能となる。オフセット電圧Ｖ_ＯＦＳを有する入力差動信号は、目標中心電圧をＶ_ＣＭに設定されたゲインｇ_１の全差動増幅回路にて増幅され、オフセット電圧ｇ_１Ｖ_ＯＦＳの中間差動信号となる。反転端子間キャパシタ、第１帰還キャパシタ及び第２帰還キャパシタを所定の充電状態に初期設定することで、(ａ)第１演算増幅器の反転入力端子のＤＣレベルを非反転入力端子に入力される第１中間信号のＤＣレベルとすること、(ｂ)第２演算増幅器の反転入力端子のＤＣレベルを非反転入力端子に入力される第２中間信号のＤＣレベルとすること、及び(ｃ)第１演算増幅器及び第２演算増幅器それぞれの出力端子のＤＣレベルをＶ_ＣＭとすること、ができる。上記（ａ）及び（ｂ）により、中間差動信号のオフセット電圧ｇ_１Ｖ_ＯＦＳは除去される。よって、第１演算増幅器及び第２演算増幅器から出力される第１出力信号、第２出力信号が、オフセット電圧に起因して駆動電圧等による動作範囲の制限を受けて飽和することを抑制できる。また上記（ｃ）により、第１出力信号及び第２出力信号のＤＣレベルがＶ_ＣＭに設定されると共に、出力差動信号におけるオフセット電圧が除去される。

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。

図１は、実施形態であるセンサ出力回路の概略の回路図である。本センサ出力回路は、ホイートストンブリッジ型のセンサ２０の出力端子Ｎ_Ａ，Ｎ_Ｂの電位Ｖ_ＩＡ，Ｖ_ＩＢを入力差動信号とする増幅回路２２を有する。増幅回路２２は、全差動増幅回路２４、非反転増幅回路２６，２８を含んで構成される。

全差動増幅回路２４は、全差動型オペアンプ３０、キャパシタＣ_Ａ１，Ｃ_Ａ２，Ｃ_Ｂ１，Ｃ_Ｂ２及び基準電源Ｖ_ＣＭを含んで構成される。Ｃ_Ａ１は端子Ｎ_Ａと全差動型オペアンプ３０の非反転入力端子Ｎ_Ｉ＋との間に直列に接続される。Ｃ_Ａ２は全差動型オペアンプ３０の反転出力端子Ｎ_Ｏ−から非反転入力端子Ｎ_Ｉ＋への帰還経路に直列に接続される。また、Ｃ_Ｂ１は端子Ｎ_Ｂと全差動型オペアンプ３０の反転入力端子Ｎ_Ｉ−との間に直列に接続される。Ｃ_Ｂ２は全差動型オペアンプ３０の非反転出力端子Ｎ_Ｏ＋から反転入力端子Ｎ_Ｉ−への帰還経路に直列に接続される。この全差動増幅回路２４は、基準電源Ｖ_ＣＭにより目標中心電圧を設定され、一対の反転増幅回路として動作する。ここで、Ｖ_Ａ及びＶ_Ｂの中点電位をＶ_ＩＣＭ、反転出力端子Ｎ_Ｏ−の電位をＶ_ＭＡ、非反転出力端子Ｎ_Ｏ＋の電位をＶ_ＭＢと表す。非反転入力端子Ｎ_Ｉ＋側の反転増幅回路については、
Ｖ_ＭＡ−Ｖ_ＣＭ＝ｇ_Ａ１・（Ｖ_ＩＡ−Ｖ_ＩＣＭ） ………（６）
ｇ_Ａ１＝−Ｃ_Ａ１/Ｃ_Ａ２ ………（７）
が成り立つ。また、反転入力端子Ｎ_Ｉ−側の反転増幅回路については、
Ｖ_ＭＢ−Ｖ_ＣＭ＝ｇ_Ｂ１・（Ｖ_ＩＢ−Ｖ_ＩＣＭ） ………（８）
ｇ_Ｂ１＝−Ｃ_Ｂ１/Ｃ_Ｂ２ ………（９）
が成り立つ。

ここで、ゲインｇ_Ａ１，ｇ_Ｂ１は、全差動増幅回路２４の２つの信号経路の動作を対称とするために、
ｇ_Ａ１＝ｇ_Ｂ１ ≡ｇ_１ ………（１０）
に設定される。これは、例えば、Ｃ_Ａ１＝Ｃ_Ｂ１かつＣ_Ａ２＝Ｃ_Ｂ２に設定することで実現される。この場合、（６），（８）式から、Ｖ_ＭＡ，Ｖ_ＭＢは、Ｖ_ＣＭを中点電位とする対称な信号となる。また、
Ｖ_ＭＡ−Ｖ_ＭＢ＝ｇ_１・（Ｖ_ＩＡ−Ｖ_ＩＢ） ………（１１）
となる。よって、入力差動信号（Ｖ_ＩＡ，Ｖ_ＩＢ）にオフセット電圧Ｖ_ＯＦＳが存在する場合、中間差動信号（Ｖ_ＭＡ，Ｖ_ＭＢ）にはオフセット電圧ｇ_１Ｖ_ＯＦＳが生じる。

非反転増幅回路２６は、オペアンプ３２、キャパシタＣ_Ａ３を含んで構成され、非反転増幅回路２８は、オペアンプ３４、キャパシタＣ_Ｂ３を含んで構成される。また非反転増幅回路２６，２８はオペアンプ３２，３４の反転入力端子Ｎ_ＩＡ−，Ｎ_ＩＢ−間に接続されるキャパシタＣ_Ｍを有する。Ｃ_Ａ３はオペアンプ３２の出力端子Ｎ_ＯＡから反転入力端子Ｎ_ＩＡ−への帰還経路に直列に接続される。Ｃ_Ｂ３はオペアンプ３４の出力端子Ｎ_ＯＢから反転入力端子Ｎ_ＩＢ−への帰還経路に直列に接続される。

非反転増幅回路２６，２８のゲインｇ_Ａ２，ｇ_Ｂ２は、Ｃ_Ａ３，Ｃ_Ｂ３，Ｃ_Ｍによって定まる。ここで、非反転増幅回路２６，２８から出力される差動信号に関しても中間差動信号（Ｖ_ＭＡ，Ｖ_ＭＢ）と同様に対称な動作となるように、ゲインｇ_Ａ２，ｇ_Ｂ２は互いに等しく設定される。すなわち、
ｇ_Ａ２＝ｇ_Ｂ２ ≡ｇ_２ ………（１２）
とされる。これは、Ｃ_Ａ３＝Ｃ_Ｂ３に設定することで実現される。このとき、ゲインｇ_２は、次式で与えられる。
ｇ_２＝１＋２Ｃ_Ｍ/Ｃ_Ａ３ ………（１３）

増幅回路２２の動作開始時には、Ｃ_Ｍ，Ｃ_Ａ３，Ｃ_Ｂ３はそれぞれ所定の充電状態となり、これにより端子Ｎ_ＩＡ−，Ｎ_ＩＢ−，Ｎ_ＯＡ，Ｎ_ＯＢの電位Ｖ_ＩＡ−，Ｖ_ＩＢ−，Ｖ_ＯＡ，Ｖ_ＯＢのＤＣレベルが設定される。

具体的には、Ｖ_ＩＡ−はＮ_ＩＡ−とＮ_ＩＡ＋との仮想短絡によりＶ_ＩＡ＋に一致し、Ｖ_ＩＢ−はＮ_ＩＢ−とＮ_ＩＢ＋との仮想短絡によりＶ_ＩＢ＋に一致することに対応して、Ｎ_ＩＡ−，Ｎ_ＩＢ−それぞれのＤＣレベルφ_ＩＡ−，φ_ＩＢ−はＶ_ＭＡ，Ｖ_ＭＢのＤＣレベルに設定される。上述のようにＶ_ＭＡがＶ_ＭＢに対してオフセット電圧ｇ_１Ｖ_ＯＦＳを有する場合、
φ_ＩＡ−−φ_ＩＢ−＝ｇ_１Ｖ_ＯＦＳ ………（１４）
となる。これに対応して、Ｃ_ＭのＮ_ＩＡ−側電極には、次式で示す電荷Ｑ_Ｍが蓄積し、Ｎ_ＩＢ−側電極には、電荷（−Ｑ_Ｍ）が蓄積する。
Ｑ_Ｍ＝Ｃ_Ｍｇ_１Ｖ_ＯＦＳ ………（１５）

また、Ｖ_ＯＡ，Ｖ_ＯＢのＤＣレベルφ_ＯＡ，φ_ＯＢは、
φ_ＯＡ＝φ_ＯＢ＝Ｖ_ＣＭ ………（１６）
に設定され、これにより、増幅回路２２の出力差動信号（Ｖ_ＯＡ，Ｖ_ＯＢ）においてオフセット電圧が除去される。ここで、中間差動信号（Ｖ_ＭＡ，Ｖ_ＭＢ）の中点電位はＶ_ＣＭであることから、
φ_ＩＡ−＝ｇ_１Ｖ_ＯＦＳ/２＋Ｖ_ＣＭ ………（１７）
φ_ＩＢ−＝−ｇ_１Ｖ_ＯＦＳ/２＋Ｖ_ＣＭ ………（１８）
である。したがって、
φ_ＩＡ−−φ_ＯＡ＝ｇ_１Ｖ_ＯＦＳ /２ ………（１９）
φ_ＩＢ−−φ_ＯＢ＝−ｇ_１Ｖ_ＯＦＳ /２ ………（２０）
である。これに対応して、Ｃ_Ａ３のＮ_ＩＡ−側電極及びＣ_Ｂ３のＮ_ＯＢ側電極には、次式で示す電荷Ｑ_ＦＢが蓄積し、Ｃ_Ａ３のＮ_ＯＡ側電極及びＣ_Ｂ３のＮ_ＩＢ−側電極には、電荷（−Ｑ_ＦＢ）が蓄積される。
Ｑ_ＦＢ＝Ｃ_Ａ３ｇ_１Ｖ_ＯＦＳ/２ ………（２１）

上述のＣ_Ｍ，Ｃ_Ａ３，Ｃ_Ｂ３の充電状態の設定は、動作開始時に一旦、Ｃ_Ｍを両反転入力端子Ｎ_ＩＡ−，Ｎ_ＩＢ−から切り離して、Ｃ_ＭのＮ_ＩＡ−側の電極に電荷（Ｑ_Ｍ＋Ｑ_ＦＢ）、Ｎ_ＩＢ−側の電極に、−（Ｑ_Ｍ＋Ｑ_ＦＢ）を充電した後、両反転入力端子Ｎ_ＩＡ−，Ｎ_ＩＢ−に再び接続することにより行われる。接続されると、Ｃ_Ｍの端子間電圧は、オペアンプ３２，３４それぞれの入力端子間の仮想短絡により（１４）式で示す値となり、Ｃ_Ｍは（１５）式で示す電荷Ｑ_Ｍが充電された状態となる。Ｃ_ＭのＮ_ＩＡ−側電極に充電された（Ｑ_Ｍ＋Ｑ_ＦＢ）のうちの残りの電荷Ｑ_ＦＢは、Ｃ_Ａ３のＮ_ＩＡ−側電極に移動し、Ｃ_Ａ３のＮ_ＯＡ側電極に静電誘導により−Ｑ_ＦＢを誘起する。これにより、（１９）式に示す電位差が生じ、φ_ＯＡはＶ_ＣＭに設定される。同様に、Ｎ_ＩＢ−側でもＣ_ＭからＣ_Ｂ３への電荷の移動が生じ、（２０）式に示す電位差が生じて、φ_ＯＢはＶ_ＣＭに設定される。

上述のＣ_Ｍの切り離し及び充電を行う構成として、スイッチ回路ＳＷ_１〜ＳＷ_４、オフセット調整電源回路３６、制御回路３８を備えている。ＳＷ_１はＣ_ＭをＮ_ＩＡ−に接続するか否かを切り換え、ＳＷ_２はＣ_ＭをＮ_ＩＢ−に接続するか否かを切り換える。また、ＳＷ_３はＣ_ＭのＮ_ＩＡ−側の端子に設けられ、ＳＷ_４はＣ_ＭのＮ_ＩＢ−側の端子に設けられる。初期設定時には、ＳＷ_３，ＳＷ_４の一方が、オフセット調整電源回路３６に接続され、他方がＧＮＤに接続される。増幅回路２２の動作中は、ＳＷ_３及びＳＷ_４はフロート状態とされる。

オフセット調整電源回路３６は、メモリ４０及びＤ／Ａ（Digital to Analog）変換器４２を含んで構成される。メモリ４０には、Ｃ_Ｍに電荷（Ｑ_Ｍ＋Ｑ_ＦＢ）を充電するのに必要な電圧値Ｄが予め格納される。当該電圧値Ｄは、(Ｑ_Ｍ＋Ｑ_ＦＢ)/Ｃ_Ｍで与えられる。このＤは、例えば、本センサ出力回路の製造時等において、出力差動信号（Ｖ_ＯＡ，Ｖ_ＯＢ）におけるオフセット電圧を測定し、その測定値から逆算して当該オフセット電圧が相殺されるように定められる。Ｄ／Ａ変換器４２は、メモリ４０に記憶されたデジタル値Ｄをアナログ電圧信号Ｖ_ＡＤＪに変換し出力する。本実施形態で用いるＤ／Ａ変換器４２は、回路に供給される所定の正電源Ｖ_ＣＣに基づいて動作し、正電圧を生成することができる。これに対応して、(Ｑ_Ｍ＋Ｑ_ＦＢ)/Ｃ_Ｍ＞０であれば、ＳＷ_３がオフセット調整電源回路３６をＣ_Ｍに接続し、ＳＷ_４はＣ_Ｍを接地する。一方、(Ｑ_Ｍ＋Ｑ_ＦＢ)/Ｃ_Ｍ＜０である場合は、Ｄ／Ａ変換器４２はＶ_ＡＤＪ＝|(Ｑ_Ｍ＋Ｑ_ＦＢ)/Ｃ_Ｍ|を生成し、ＳＷ_４がオフセット調整電源回路３６をＣ_Ｍに接続し、ＳＷ_３がＣ_Ｍを接地するように構成される。

制御回路３８は、オフセット調整電源回路３６及び各ＳＷ_１〜ＳＷ_４の制御を行う。制御回路３８は、動作開始時に、ＳＷ_１，ＳＷ_２をオフし、ＳＷ_３，ＳＷ_４をオンしてオフセット調整電源回路３６及び行う。そして、オフセット調整電源回路３６によるＣ_Ｍの充電が完了すると、ＳＷ_３，ＳＷ_４をオフし、ＳＷ_１，ＳＷ_２をオンしてＣ_ＭをＮ_ＩＡ−及びＮ_ＩＢ−に接続する。

本センサ出力回路は、増幅回路２２の後段にさらに増幅回路を有することができる。例えば、図１に示す全差動増幅回路２４と非反転増幅回路２６，２８とでの２段の増幅ではゲインが足りない場合に、さらに後段の増幅回路が設けられる。この場合、増幅回路２２の出力差動信号（Ｖ_ＯＡ，Ｖ_ＯＢ）は、後段の増幅回路に差動信号のまま伝達することができる。このように差動信号で伝達することで、伝達経路にて飛び込むコモンモードノイズの影響を回避することができる。

本発明の実施形態であるセンサ出力回路の概略の回路図である。 インスツルメンテーションアンプを用いて構成された従来のセンサ出力回路の回路図である。

符号の説明

２０ センサ、２２ 増幅回路、２４ 全差動増幅回路、２６，２８ 非反転増幅回路、３０ 全差動型オペアンプ、３２，３４ オペアンプ、３６ オフセット調整電源回路、３８ 制御回路、４０ メモリ、４２ Ｄ／Ａ変換器。

Claims (4)

1. 入力差動信号を増幅し、第１出力信号及び第２出力信号からなる出力差動信号を生成する増幅回路であって、
   前記入力差動信号を、設定された目標中心電圧に対して互いに対称な第１中間信号及び第２中間信号の対で構成される中間差動信号に変換する全差動増幅回路と、
   非反転入力端子に前記第１中間信号を入力される第１演算増幅器及び当該第１演算増幅器の帰還経路に直列に接続された第１帰還キャパシタを含み、前記第１出力信号を出力する第１非反転増幅回路と、
   非反転入力端子に前記第２中間信号を入力される第２演算増幅器及び当該第２演算増幅器の帰還経路に直列に接続された第２帰還キャパシタを含み、前記第２出力信号を出力する第２非反転増幅回路と、
   前記第１演算増幅器の反転入力端子と前記第２演算増幅器の反転入力端子との間に直列に接続された反転端子間キャパシタと、
   を有し、
   前記反転端子間キャパシタは、前記中間差動信号のオフセット電圧に相当する電圧に充電された状態に初期設定され、
   前記第１帰還キャパシタは、前記第１演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定され、
   前記第２帰還キャパシタは、前記第２演算増幅器の出力端子を前記目標中心電圧に相当する電圧に設定する充電状態に初期設定されること、
   を特徴とする増幅回路。
2. 請求項１に記載の増幅回路において、
   前記第１帰還キャパシタと前記第２帰還キャパシタとは同一の容量値を有すること、を特徴とする増幅回路。
3. 請求項１又は請求項２に記載の増幅回路において、
   当該増幅回路の動作開始時に前記反転端子間キャパシタに接続され、前記反転端子間キャパシタ、前記第１帰還キャパシタ及び前記第２帰還キャパシタの初期設定の充電状態に必要な電荷を前記反転端子間キャパシタに充電する初期設定電源と、
   前記反転端子間キャパシタの両端を、前記第１演算増幅器及び前記第２演算増幅器それぞれの前記反転入力端子と、前記初期設定電源の両端とのいずれに接続するかを切り換え可能なスイッチ回路と、
   を有することを特徴とする増幅回路。
4. 請求項３に記載の増幅回路において、
   前記初期設定電源は、
   前記オフセット電圧に応じて定まる当該初期設定電源の所要出力電圧値を予め記憶した記憶回路と、
   前記記憶回路に記憶された前記所要出力電圧値に応じた電圧を生成する電圧生成回路と、
   を有することを特徴とする増幅回路。

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