JP2007208924A - スイッチドキャパシタアンプ及びスイッチドキャパシタアンプの動作方法 - Google Patents
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Abstract
【解決手段】 本発明は、演算増幅器,スイッチドキャパシタからなるスイッチドキャパシタアンプであり、一端が演算増幅器の+側入力端子に接続され、他端に入力電圧が印加される第1のスイッチドキャパシタと、一端が−側入力端子に接続され、他端に入力電圧が印加される第2のスイッチドキャパシタと、+側入力・+側出力端子間に介挿され、第1のスイッチドキャパシタとで増幅度を設定し、+側入力端子に対し与える、オフセットを補償する+側補償電圧を蓄積する第3のスイッチドキャパシタと、−側入力・−側出力端子間に介挿され、第2のスイッチドキャパシタとで増幅度を設定し、−側入力端子に対し与える、オフセットを補償する−側補償電圧を蓄積する第4のスイッチドキャパシタとを有する。
【選択図】 図1
Description
そのため、特許文献1の図6に示す回路構成により、入力オフセットをキャンセルすることにより、センサの出力信号の増幅において、オフセットの影響を除去する処理が行われている。
アンプ100は、入力される電圧を反転増幅するアンプで、MOSトランジスタ101及び102により付加されたオフセットをキャンセルするようフィードバック制御し、オフセット電圧を求め、この電圧をコンデンサCINTに蓄えておく。
この1/fノイズは、周波数が低い程大きくなる特性を有している。このため、センサ出力の増幅に用いる場合、増幅対象のセンサ出力の周波数が比較的低い信号が多いため、上記1/fノイズの影響を顕著に受けることとなり、電圧オフセットを除去するだけでは、センサ出力の増幅処理が高精度に行えない。
MOSトランジスタ103及び104の1/fノイズと、アンプ100の1/fノイズが加算されるため、合計の1/fノイズは通常のアンプより大きくなる。
本発明は、このような事情に鑑みてなされたもので、オフセット電圧及び1/fノイズの影響を、簡易な回路にて除去することが可能なスイッチドキャパシタアンプ及びスイッチドキャパシタアンプの動作方法を提供することを目的とする。
また、本発明によれば、回路規模を従来と同等とすることができるため、消費電力の増加がなく、携帯機器等の低消費電力である小規模回路において、低ノイズ化に対応するスイッチドキャパシタアンプとして用いることが可能である。
この図において、スイッチドキャパシタアンプは、スイッチドキャパシタ1,2,3及び4と、演算増幅器5と、抵抗6,7,8A,8B及び11と、スイッチ9,10とから構成されている。
上記スイッチドキャパシタ1はスイッチ1aとキャパシタ1bとが直列に接続された構成となっている。スイッチ1aは、2端子のオン(導通)状態/オフ(非導通)状態を有し、一端がキャパシタ1bと接続され、他端が入力端子Tin+に接続されている。スイッチ1aはパルスφ2が入力されている期間にオン状態となり、自身と接続されているキャパシタ1bの端子T1b1を入力端子Tin+に電気的に接続させ、一方、パルスφ2が入力されていない期間にオフ状態となり、端子T1b1と入力端子Tin+とをオープン状態とする。
また、キャパシタ1bは、他端(端子T1b2)が演算増幅器5の+側入力端子に接続されている。
また、キャパシタ2bは、他端(端子T2b2)が演算増幅器5の−側入力端子に接続されている。
上記抵抗6,7及び8A,8Bにおいて、抵抗6と抵抗7とは抵抗値がR1で同一であり、同様に、抵抗8Aと抵抗8Bとは抵抗値がR2で同一である。
これら抵抗6,7及び8A,8Bの抵抗値の関係は、スイッチドキャパシタアンプの増幅率をG(=C1/C2)とし、演算増幅回路5の増幅率をgとした場合、「R2/(R1+R2)=G/g」となる関係がある。
キャパシタ3bは、他端(端子T3b1)が演算増幅器5の+側入力端子に接続されており、また、一端(端子T3b2)が接続点Pとオン状態となった際、接続点Pの電圧値を+側補償電圧として充電する。
キャパシタ4bは、他端(端子T4b1)が演算増幅器5の−側入力端子に接続されており、また、一端(端子T4b2)が接続点Qとオン状態となった際、接続点Qの電圧値を−側補償電圧として充電する。
スイッチ10は、上記スイッチ11と同様に、2端子であり、パルスφ1により、一端と他端とのオン状態/オフ状態のいずれとするかを制御する。スイッチ10は、パルスφ1が入力されている期間に、差動増幅器5の−側入力端子(及び+側入力端子)と所定の電圧V1を出力する電源13とをオン状態とし、一方、パルスφ1が入力されていない期間に、−側入力端子(及び+側入力端子)と電源13とをオフ状態とする。
スイッチ15は、スイッチ14と同様に、2端子であり、パルスφ3により、一端と他端とのオン状態/オフ状態のいずれとするかを制御する。スイッチ15は、パルスφ3が入力されている期間に、差動増幅の結果を出力するため、演算増幅器5の−側出力端子(一端)と、出力端子Tout-(他端)とをオン状態とし、一方、パルスφ3が入力されていない期間に、演算増幅器5の−側出力端子と、出力端子Tout-とをオフ状態とする。
例えば、演算増幅器5は、例えば、図2に示す構成をしている。差動対をMOSトランジスタM1とMOSトランジスタM2とで形成し、それぞれの負荷としてMOSトランジスタM3,M4とが設けられている。MOSトランジスタM1及びM2のソースには定電流源51が設けられている。出力トランジスタとして、+側入力端子に接続されるものとしてMOSトランジスタM6を用い、−側出力端子に接続されるものとしてMOSトランジスタM5を用いている。ここで、MOSトランジスタM1及びM2がnチャネル型であり、MOSトランジスタM3,M4,M5及びM6がpチャネル型である。
また、図1の抵抗8A及び8Bの接続点Sから、差動増幅器5のコモンフィードバック端子とが接続されている。すなわち、出力電圧Voutの中間電圧がコモンフィードバック端子にフィードバックされることになる。
バイアスコントロール回路54は、フィードバックされる上記中間電圧により、定電流源51のバイアス電流の電流値を制御する。
ここで、各素子に与える以下のパラメータは、シミュレーション上の一例として示している。キャパシタンス1b及び2bの容量はC1=10pF=10−11Fであり、キャパシタンス3b及び4bの容量はC2=500fF=5×10−13であり、スイッチドキャパシタアンプ全体の増幅率はG=20である(G=C1/C2)。
また、オフセット電圧としては1mV、1/fノイズとしてはこのオフセット電圧1mVを中心として、周波数50Hzにおいて0.6mVp-pのオフセット信号として用いている。本シミュレーションにおいては、上記オフセット信号を差動増幅器5の+側入力端子と+側出力端子との間に印加している。すなわち、図3のシミュレーションにおいては、仮想的に+側入力端子とMOSトランジスタM2のゲートとの間に、オフセット電圧と1/fノイズとが存在するとしていることとなる。
ここで、上記シミュレーションの1/fノイズの周波数は一例であり、実際に適用する場合、1/fノイズとしては低い周波数のノイズ強度が大きいため、センサなどの出力信号の周波数に対応して、逐次オフセットの補償を行うタイミングを調整する必要がある。
すなわち、パルスφ2が入力されていないため、スイッチ1aはオフ状態となっており、キャパシタ1bの端子T1b1を入力端子Tin+から電気的に分離し、同様に、スイッチ2aもオフ状態となっており、キャパシタ2bの端子T2b1を入力端子Tin-から電気的に分離している。これにより、入力端子Tin+,Tin-各々から、それぞれキャパシタンス1b,2bに対する電流が流れず、電荷の蓄積による充電動作は行われない。
このとき、スイッチ10及びスイッチ11がパルスφ1が入力されているため、オン状態となっており、演算増幅器5の+側入力端子と−側入力端子とをショートし、かつ所定の電圧V1が印加されている。これにより、キャパシタ1b及びキャパシタ2bとは両端の電位が同一となり(Vin2-=Vin2+=Vpin-=Vpin+=V1、シミュレーションではV1=2.5V)、リセットされることになる。ここで、Vin2はキャパシタ1bの端子T1b1の電圧であり、Vin2はキャパシタ2bの端子T2b1の電圧であり、Vp in-は差動増幅器5の−側入力端子の電圧であり、Vpin+は+側入力端子の電圧である。
このとき、パルスφ1が入力され、パルスφ2が入力されていないため、スイッチ3aはキャパシタ3bの端子T3b2と端子T3a1とをオン状態とし、スイッチ4aはキャパシタ4bの端子T4b2と端子T4a1とをオン状態とする。
これにより、キャパシタ3bの端子T3b2とキャパシタ4bの端子T4b2とには、抵抗6,8A,8B,7により抵抗分割された電圧、すなわち演算増幅回路5における+側出力端子の出力電圧Vpout+と、−側出力端子の出力電圧Vpout-とにG/gを乗じた電圧が各々印加される。
すなわち、本シミュレーションの場合、演算増幅器5のMOSトランジスタ2のゲートに−のオフセット(オフセット電圧及び1/fノイズ)が印加されているため、出力電圧Vpout+が電圧V1に対して−側にずれ、出力電圧Vpout-が電圧V1に対して+側にずれている。
これにより、キャパシタ3b及びキャパシタ4b各々は、それぞれ上記+側補償電圧,−側補償電圧として、それぞれV3b2(キャパシタ3bの端子T3b2の電圧)と、V4b2(キャパシタ4bの端子T4b2の電圧)とに充電される。
また、スイッチ3aは端子T3b2を端子T3a1,T3a2のいずれにも接続していないオープン状態とし、スイッチ4aは端子T4b2を端子T4a1,T4a2のいずれにも接続していないオープン状態とする。さらに、スイッチ14及び15は、パルスφ3が入力されていないため、オフ状態のままである。
このパルスφ1及びφ2が入力されていない状態は、パルスφ1が入力されている状態における、キャパシタ1b及び2bのリセットと、キャパシタ3bとキャパシタ3cとに対する補正電圧の充電を行う処理と、パルスφ2が入力されている状態における差動増幅の処理とを完全に分離するために設けられている。
また、スイッチ3aは、パルスφ2が入力されることにより、キャパシタ3bの端子T3b2を端子T3a2(演算増幅器5の+側出力端子)に接続させる。同様に、スイッチ4aは、パルスφ2が入力されることにより、キャパシタ4bの端子T4b2を端子T4a2(演算増幅器5の−側出力端子)に接続させる。
同様に、キャパシタ4bの端子T4b2には電圧V1に対し、+側にずれた分圧された−側補償電圧が充電されているため、この補償電圧より低い−側出力端子の電圧が印加された際、キャパシタ4bの端子T4b1の電圧を引き下げ、すなわちキャパシタ4b(=C2)とキャパシタ2b(C1)との容量比に対応して、−側補償電圧が再分配されることにより、キャパシタ4bの端子T4b1の電圧を下降させ、電圧Vin-に対して−側入力補償電圧を加算することとなる。
したがって、本発明のスイッチドキャパシタアンプ(差動増幅器)は、用いる演算増幅器5内部におけるオフセット電圧及び1/fノイズの影響を除去し、入力される入力電圧Vin+とVin -との差動増幅を高い精度で行うことができる。
次に、時刻t4は時刻t0と同様であり、時刻t5は時刻t1と同様であり、時刻t6は時刻t2と同様であり、時刻t7は時刻t3と同様であり、以降これらの動作が順次繰り返される。
図4から判るように、入力電圧Vin(Vin+及びVin-の電位差)と、出力電圧Voutd(Vout/G)とがほぼ同電圧となり、演算増幅器5内部に与えたオフセット電圧及び1/fノイズの影響が除去されていることが判る。
また、上述したパルスφ1,φ2及びφ3は、図示しない制御回路から図3のタイミングチャートに示すように出力される。すなわち、上記制御回路は、キャパシタンス3b及び4bにそれぞれ+側補償電圧,−側補償電圧を充電する期間にパルスφ1を出力し、何れのパルスも出力しない期間の後、入力される電圧を差動増幅する期間にパルスφ2を出力し、何れのパルスも出力しない期間の後、またパルスφ1を出力する動作を周期的に行う
1a,2a,3a,4a,1,10,11,14,15…スイッチ
1b,2b,3b,4b…キャパシタ
5…演算増幅器
6,7,8A,8B…抵抗
51,52,53…定電流源
M1,M2,M3,M4…MOSトランジスタ
Claims (6)
- 演算増幅器とスイッチドキャパシタとから構成され、前記演算増幅器の+側入力端子と−側入力端子とに各々入力される電圧の差電圧を、演算増幅器におけるノイズを含めたオフセットを補償して増幅し、+側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプであり、
一端が+側入力端子に接続され、他端に入力電圧が印加される第1のスイッチドキャパシタと、
一端が−側入力端子に接続され、他端に入力電圧が印加される第2のスイッチドキャパシタと、
+側入力端子及び+側出力端子の間に介挿され、前記第1のスイッチドキャパシタとにより増幅度を設定するとともに、+側入力端子に対して与える、オフセットを補償する+側補償電圧を蓄積する第3のスイッチドキャパシタと、
−側入力端子及び−側出力端子の間に介挿され、前記第2のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対して与える、オフセットを補償する−側補償電圧を蓄積する第4のスイッチドキャパシタと
を有することを特徴とするスイッチドキャパシタアンプ。 - 前記+側入力端子と−側入力端子との間にショートスイッチが接続されており、前記第3のスイッチドキャパシタ及び第4のスイッチドキャパシタに、それぞれ+側入力端子の補償電圧、−側入力端子の補償電圧を蓄積する際、前記ショートスイッチをオンさせて端子間をショートさせた状態において、+側出力端子及び−側出力端子から出力される電圧により前記+側及び−側補償電圧の蓄積を行うことを特徴とする請求項1記載のスイッチドキャパシタアンプ。
- 前記+側出力端子及び−側出力端子の間に、第1,第2及び第3の抵抗が直列接続にて介挿され、
前記+側補償電圧及び−側補償電圧各々を第3,第4のスイッチドキャパシタに蓄積する際、第2の抵抗の一端が第3のスイッチドキャパシタに、第2の抵抗の他端が第4のスイッチドキャパシタに接続されることを特徴とする請求項1または請求項2に記載のスイッチドキャパシタアンプ。 - スイッチドキャパシタアンプの増幅率をGとし、前記演算増幅回路の増幅率をgとし、前記第1及び第3の抵抗の抵抗値がR1、前記第2の抵抗の抵抗値がR2であると、第1,第2及び第3の抵抗の抵抗値の関係が「R2/(2R1+R2)=G/g」であることを特徴とする請求項3に記載のスイッチドキャパシタアンプ。
- 1/fノイズの周期に比較して短い周期に、かつ差動増幅の処理を行わない期間において、前記+側補償電圧及び−側補償電圧の蓄積処理を行うことを特徴とする請求項1から請求項4のいずれかに記載のスイッチドキャパシタアンプ。
- 演算増幅器と、一端が演算増幅器の+側入力端子に接続され、他端に入力電圧が印加される第1のスイッチドキャパシタと、一端が演算増幅器の−側入力端子に接続され、他端に入力電圧が印加される第2のスイッチドキャパシタと、+側入力端子及び+側出力端子の間に介挿され、前記第1のスイッチドキャパシタとにより増幅度を設定するとともに、+側入力端子に対する+側補償電圧を蓄積する第3のスイッチドキャパシタと、−側入力端子及び−側出力端子の間に介挿され、前記第2のスイッチドキャパシタとにより増幅度を設定するとともに、−側入力端子に対する−側補償電圧を蓄積する第4のスイッチドキャパシタとを有し、前記演算増幅器の+側入力端子と−側入力端子とに各々入力される電圧の差電圧を増幅し、+側出力端子及び−側出力端子の間に増幅電圧を出力するスイッチドキャパシタアンプの動作方法であり、
前記第3のスイッチドキャパシタ及び第4のスイッチドキャパシタに、それぞれ前記+側補償電圧、−側補償電圧を蓄積する過程において、前記+側入力端子と−側入力端子との間のショートスイッチをオン状態とし、+側出力端子及び−側出力端子から出力される電圧により、+側補償電圧及び−側補償電圧の蓄積を行うことを特徴とするスイッチドキャパシタアンプの動作方法。
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