JP2017157939A - スイッチドキャパシタ入力回路及びスイッチドキャパシタアンプ及びスイッチドキャパシタ電圧比較器 - Google Patents

Abstract

【課題】大信号シングルエンド入力においても低電源電圧動作可能なスイッチドキャパシタ入力回路と、この入力回路を用いたスイッチドキャパシタアンプを提供する。
【解決手段】ダブルサンプル用の第一のコンデンサＣｓａを有した第一のスイッチドキャパシタ入力回路４０と、ダブルサンプル用の第二のコンデンサＣｓｂを有し、第一のスイッチドキャパシタ入力回路と逆相で動作する第二のスイッチドキャパシタ入力回路９０を備え、第一のコンデンサと第二のコンデンサは異なる値として、信号が減衰されるように第二のコンデンサの値を調整する構成とした。
【選択図】図１

Description

本発明は、スイッチドキャパシタ入力回路に関し、特に大信号シングルエンド入力に対して、低電源電圧動作に好適なスイッチドキャパシタ入力回路および該入力回路を用いたスイッチドキャパシタアンプに関する。

大信号のシングルエンド入力を受けて動作するスイッチドキャパシタアンプの入力回路としては、図６に示すダブルサンプル型のスイッチドキャパシタ入力回路が知られている。スイッチドキャパシタ入力回路の一つの目的は、シングルエンド入力信号を同相電圧が一定となる差動入力信号に変換することで、完全差動アンプへの入力を容易にすることにある。

図６のスイッチドキャパシタ入力回路４０は、入力信号Ｖｉｎ、Ｖｒを交互に入力する為のスイッチと、信号をサンプルする一組のコンデンサＣｓａで構成され、基準電圧Ｖｒを基準として入力信号Ｖｉｎが所期の基準電圧Ｖｃｍ に対してサンプルされる。スイッチドキャパシタ入力回路４０は、大信号のシングルエンド入力の同相電圧は入力信号に依存して大きく変動するが、サンプル後出力される差動の信号Ｖｏｐ、Ｖｏｎの同相電圧を一定に保つダブルサンプルを行う。

先ず、上側のコンデンサＣｓａには入力Ｖｉｎが、下側のコンデンサＣｓａにはＶｒが入力され、出力Ｖｏｐ、Ｖｏｎは基準電圧Ｖｃｍにバイアスされる。次いで、出力Ｖｏｐ、Ｖｏｎは基準電圧Ｖｃｍから切り離されて、上側のコンデンサＣｓａにはＶｒが、下側のコンデンサＣｓａにはＶｉｎが入力される。これにより出力には、ＶｉｎとＶｒの差電圧の２倍が出力され、出力同相電圧は基準電圧Ｖｃｍとなり、一定に保たれる。

図７は、従来のスイッチドキャパシタアンプを示す回路図である。従来のスイッチドキャパシタアンプは、スイッチドキャパシタ入力回路４０に入出力間に帰還コンデンサを持つ完全差動アンプ２０が接続された構成である。スイッチドキャパシタアンプの利得は２×Ｃｓａ／Ｃｆｂとなり、ダブルサンプル方式を用いない通常のスイッチドキャパシタアンプ利得の２倍となり、微小信号を増幅することを目的とする場合には好適な手法である。

米国特許第６９０９３８８号明細書

しかしながら、大信号入力でアンプの動作電源電圧が小さい場合には、寧ろ信号を減衰させる必要がある。減衰させる為には、アンプの帰還コンデンサを入力コンデンサＣｓａより大きくすることで可能であるが、ダブルサンプル手法を採る場合には、２倍に増幅されることから、帰還コンデンサは更に大きくする必要がある。従って、回路規模が大きくなる、と言う課題がある。また、帰還コンデンサＣｆｂを大きくすることは、アンプの負荷を大きくすることになり、結果として動作電流が大きくなるという問題も生じる。

本発明のダブルサンプル型のスイッチドキャパシタ入力回路は、大信号のシングルエンド入力に対して、後段の回路をより小さい回路規模で実現することを目的としている。

これらの課題を解決するため、本発明のスイッチドキャパシタ入力回路は、ダブルサンプル方式のスイッチドキャパシタ入力回路４０と、スイッチドキャパシタ入力回路４０と逆相で動作するダブルサンプル方式のスイッチドキャパシタ入力回路９０を備えた。スイッチドキャパシタ入力回路４０のダブルサンプル用のコンデンサＣｓａと、スイッチドキャパシタ入力回路９０のダブルサンプル用のコンデンサＣｓｂは異なる値とする。そして、信号減衰となるよう、即ち利得を１以下となる様にコンデンサＣｓｂの値を調整する。

本発明のスイッチドキャパシタ入力回路に寄れば、スイッチドキャパシタアンプを構成した場合に、帰還コンデンサを大きくすること無く信号減衰を図ることができるので、アンプの帰還コンデンサを従来のスイッチドキャパシタアンプの場合と比べ、小さくすることが出来る。従って、スイッチドキャパシタアンプは、回路規模が小さくなり、且つアンプの負荷が抑えられ、消費電力が小さくなると言う効果がある。

本発明のスイッチドキャパシタ入力回路を示す回路図である。 本発明のスイッチドキャパシタ入力回路を用いたスイッチドキャパシタアンプを示す回路図である。 本発明のスイッチドキャパシタ入力回路を用いたスイッチドキャパシタアンプの他の例を示す回路図である。 本発明のスイッチドキャパシタ入力回路を用いたスイッチドキャパシタアンプの他の例を示す回路図である。 本発明のスイッチドキャパシタ入力回路を用いた電圧比較器を示す回路図である。 従来のスイッチドキャパシタ入力回路を示す回路図である。 従来のスイッチドキャパシタ入力回路を用いたスイッチドキャパシタアンプを示す回路図である。

図１は、実施形態のスイッチドキャパシタ入力回路である。
スイッチドキャパシタ入力回路１０は、入力信号Ｖｉｎと基準電圧Ｖｒが入力される一対の入力端子と、出力電圧Ｖｏｐ及びＶｏｎが出力される一対の出力端子と、各出力端子に基準電圧Ｖｃｍを印加する基準電圧端子と、各基準電圧端子と各出力端子の間に接続されたスイッチと、一対の入力端子と一対の出力端子の間に接続されたダブルサンプル方式のスイッチドキャパシタ入力回路４０と、一対の入力端子と一対の出力端子の間に接続されたダブルサンプル方式のスイッチドキャパシタ入力回路９０と、を備える。

スイッチドキャパシタ入力回路４０のサンプル用のコンデンサＣｓａと、スイッチドキャパシタ入力回路９０のサンプル用のコンデンサＣｓｂは異なる値とする。また、同一記号のスイッチは同時にオン・オフ動作し、異なる記号のスイッチのオン・オフは逆動作となる。尚、逆動作する一対のスイッチは、同時にオンすることが無いようにする。

基準電圧Ｖｒを基準とする入力信号Ｖｉｎのサンプル時、上側のサンプルコンデンサＣｓａ、Ｃｓｂには、それぞれＶｉｎ、Ｖｒが基準電圧Ｖｃｍに対してサンプルされ、他方、下側のサンプルコンデンサＣｓａ、Ｃｓｂには、それぞれＶｒ、Ｖｉｎがサンプルされる。ホールド時、出力端を基準電圧Ｖｃｍに接続するスイッチはオフとなり、上側のサンプルコンデンサＣｓａ、Ｃｓｂには、それぞれＶｒ、Ｖｉｎが入力され、下側のサンプルコンデンサＣｓａ、Ｃｓｂには、それぞれＶｉｎ、Ｖｒが入力される。

出力端の差電圧は、
Ｖｏｐ−Ｖｏｎ＝−２｛（１−α）／（１＋α）｝（Ｖｉｎ−Ｖｒ）・・・（１）
α≡Ｃｓｂ／Ｃｓａ≧０
となる。Ｃｓｂ＝０とした場合が、従来のスイッチドキャパシタ入力回路特性で利得が−２倍となるが、０＜α＜１となるようＣｓｂを調整することで、即ち、０＜Ｃｓｂ＜Ｃｓａとすることで、利得を−２＜利得＜０とすることができ、従来回路より信号を減衰させることができる。

図２は、スイッチドキャパシタ入力回路１０を用いたスイッチドキャパシタアンプの一例である。
スイッチドキャパシタアンプ５０は、スイッチドキャパシタ入力回路１０と、完全差動アンプ２０と、完全差動アンプ２０の各入出力間に接続された帰還コンデンサＣｆｂと、を備えている。

スイッチドキャパシタアンプ５０の出力差電圧Ｖｏｐ及びＶｏｎは、
Ｖｏｐ−Ｖｏｎ＝２（１−α）（Ｃｓａ／Ｃｆｂ）（Ｖｉｎ−Ｖｒ）・・・（２）
α≡Ｃｓｂ／Ｃｓａ≧０
となる。α＝０とした場合が、サンプルコンデンサＣｓｂの無い従来のスイッチドキャパシタアンプとなり、利得Ｇａｉｎは、
Ｇａｉｎ＝２（Ｃｓａ／Ｃｆｂ）
となり、ダブルサンプルにより入力コンデンサと帰還コンデンサの比の２倍となる。

式２に於いて、０＜α＜１とした場合、０＜１−α＜１となり利得を小さくでき、信号減衰させることができる。例えば、α＝１／２とした場合には、利得Ｇａｉｎ＝Ｃｓａ／Ｃｆｂとすることができ、従来のスイッチドキャパシタアンプの利得の半分とすることが出来る。従って、利得１倍とした場合、α＝１／２、即ち、Ｃｓｂ＝Ｃｓａ／２とするとＣｆｂ＝Ｃｓａとすることが出来る。従い、従来のアンプでは、全体のコンデンサは、６・Ｃｓａ相当で、本実施形態の場合に於いては、５・Ｃｓａ相当となり小さくなる。より大きな減衰を得ようとした場合には、さらに小さくすることが可能である。本実施形態によれば、スイッチドキャパシタアンプの帰還コンデンサを小さくすることができるため、アンプの負荷も軽減され、消費電力を低減することが出来る。また、必要なコンデンサも小さくすることができ、回路規模低減に効果がある。

図３は、スイッチドキャパシタアンプの他の例を示す回路図である。本実施形態のスイッチドキャパシタアンプは、グランド基準の入力信号Ｖｉｎに対して、所期のオフセット分をレベルシフトすることも目的とした。本実施形態のスイッチドキャパシタアンプは、スイッチドキャパシタアンプ５０と、スイッチドキャパシタアンプ５０にオフセット加算する為に所期電圧Ｖｏｓのスイッチドキャパシタ回路６０と、を備える。スイッチドキャパシタ回路６０は、一対のサンプル用のコンデンサＣｏｓを備える。

本実施形態のスイッチドキャパシタアンプの出力差電圧Ｖｏｐ及びＶｏｎは、
Ｖｏｐ−Ｖｏｎ＝２（Ｃｓａ／Ｃｆｂ）｛（１−α）Ｖｉｎ−βＶｏｓ｝・・・（３）
α≡Ｃｓｂ／Ｃｓａ＞０、β≡Ｃｏｓ／Ｃｓａ
となる。

例えば、利得を１倍とし、オフセット加算を同じとした場合で比較する。α＝１／２の場合と、α＝０、即ち、従来の場合とを比較すると、オフセット電圧サンプル用コンデンサＣｏｓが、α＝１／２とした場合、Ｃｏｓは従来の場合の１／２となり、オフセットサンプル用コンデンサＣｏｓも従来の場合より小さく出来ることになる。

図４は、スイッチドキャパシタアンプの他の例を示す回路図である。本実施形態のスイッチドキャパシタアンプは、スイッチドキャパシタアンプ５０と、１ｂｉｔのコンデンサ型のデジタル／アナログ変換機能を実現したスイッチとコンデンサよりなるスイッチドキャパシタ回路７０と、を備えている。スイッチドキャパシタ回路７０は、一対のサンプル用のコンデンサＣｄａを備えている。

本実施形態のスイッチドキャパシタアンプの出力差電圧Ｖｏｐ及びＶｏｎは、
Ｖｏｐ−Ｖｏｎ＝２（Ｃｓａ／Ｃｆｂ）｛（１−α）Ｖｉｎ−βＤｄａＶｒｆ}・・・（４）
α≡Ｃｓｂ／Ｃｓａ＞０、β≡Ｃｄａ／Ｃｓａ
φｄａ：Ｈｉｇｈの場合 Ｄｄａ＝１
φｄａ：Ｌｏｗの場合Ｄｄａ＝−１
となる。０＜α＜１とすることで、信号減衰が実現され、Ｃｄａを従来に比べ小さいコンデンサとすることができる。

尚、オフセット加算とデジタル／アナログ変換機能の両方を合わせたスイッチドキャパシタアンプも図３及び図４に示したオフセット加算用のスイッチドキャパシタ回路６０、デジタルアナログ変換機能用のスイッチドキャパシタ回路７０の両方を合わせることで容易に実現できることは明らかである。

図５は、本実施形態の電圧比較器を示す回路図である。本実施形態の電圧比較器は、入力電圧Ｖｉｎと基準差基準電圧Ｖｒｆとの大小を判定するスイッチドキャパシタ型電圧比較器である。

本実施形態の電圧比較器は、スイッチドキャパシタ入力回路１０と、基準電圧Ｖｒｆ／２が入力される入力端子と、基準電圧−Ｖｒｆ／２が入力される入力端子と、基準電圧Ｖｒｆ／２及び−Ｖｒｆ／２が入力されるスイッチドキャパシタ回路８０と、入力電圧Ｖｉｎと差基準電圧Ｖｒｆとの合成電圧を入力として、その電圧の政府に応じて“０”、“１”判定を行う電圧比較アンプ３０と、を備えている。

電圧比較アンプ３０の入力差電圧ΔＶｉｎは、
ΔＶｉｎ＝ ｛２（１−α）Ｖｉｎ＋βＶｒｆ｝／（１＋α＋β）・・・（５）
α≡Ｃｓｂ／Ｃｓａ、β≡Ｃｒｆ／Ｃｓａ
となる。

式５は、分子の正負により電圧の大小が判定される。
従来のスイッチドキャパシタ入力回路４０は、入力信号Ｖｉｎと基準電圧Ｖｒｆの大小を比較することとすると、Ｃｒｆ＝２＊Ｃｓａとなる。他方、スイッチドキャパシタ入力回路１０によれば、例えば、Ｃｓｂ＝Ｃｓａ／２とするとα＝１／２となり、Ｃｒｆ＝Ｃｓａとすることができる。
よって０＜α＜１とすることで、信号減衰を行うことができ、コンデンサＣｒｆを小さくすることが可能となる。

以上の述べてきた実施形態のスイッチドキャパシタ入力回路によれば、スイッチドキャパシタ入力回路の後段の回路や付属の回路において、大信号の入力信号を減衰させるのに必要となるコンデンサを小さくすることができる。従って、スイッチドキャパシタ入力回路の後段の回路や付属の回路の回路規模の低減を図ることができる。また、スイッチドキャパシタ入力回路の後段のアンプの負荷低減も図ることが可能となり、消費電力の低減に効果がある。

なお、スイッチドキャパシタ入力回路１０の一対の入力端子は、入力信号Ｖｉｎと基準電圧Ｖｒが入力される、として説明したが、基準電圧Ｖｒは入力信号であっても良い。即ち、スイッチドキャパシタ入力回路１０の一対の入力端子は、第一の入力信号Ｖｉｎ１と第二の入力信号Ｖｉｎ２が入力されていも良い。
また、スイッチドキャパシタ入力回路１０の一対の出力端子は、基準電圧Ｖｃｍが入力される、として説明したが、完全差動アンプの出力端子の信号が夫々に入力されても良い。

１０、４０、９０ スイッチドキャパシタ入力回路
２０ 完全差動アンプ
３０ 電圧比較アンプ
５０ スイッチドキャパシタアンプ
６０、７０、８０ スイッチドキャパシタ回路

Claims (4)

1. 第一の入力信号が入力される第一の入力端子と、
   第二の入力信号が入力される第二の入力端子と、
   第一の出力信号が出力される第一の出力端子と、
   第二の出力信号が出力される第二の出力端子と、
   前記第一の入力端子及び前記第二の入力端子と前記第一の出力端子及び前記第二の出力端子との間に接続されたダブルサンプル方式の第一のスイッチドキャパシタ入力回路と、
   前記第一の入力端子及び前記第二の入力端子と前記第一の出力端子及び前記第二の出力端子との間に接続されたダブルサンプル方式の第二のスイッチドキャパシタ入力回路と、
   前記第一の出力端子に第一の基準電圧を印加する第一の基準電圧端子と、
   前記第一の基準電圧端子と前記第一の出力端子の間に接続された第一のスイッチと、
   前記第二の出力端子に第二の基準電圧を印加する第二の基準電圧端子と、
   前記第二の基準電圧端子と前記第二の出力端子の間に接続された第二のスイッチと、を備え、
   前記第二のスイッチドキャパシタ入力回路のサンプル用のコンデンサの容量は、前記第一のスイッチドキャパシタ入力回路のサンプル用のコンデンサより小さい
   ことを特徴とするスイッチドキャパシタ入力回路。
2. 請求項１記載のスイッチドキャパシタ入力回路と、
   前記スイッチドキャパシタ入力回路の前記第一の出力端子及び前記第二の出力端子が一対の入力端子に接続された完全差動アンプと、
   前記完全差動アンプの一対の出力端子と前記一対の入力端子の夫々の間に接続された第一及び第２の帰還コンデンサと、を備えた
   ことを特徴とするスイッチドキャパシタアンプ。
3. 前記完全差動アンプの前記一対の入力端子の夫々に接続され、オフセット信号を加算及び減算するスイッチドキャパシタ回路を備えた
   ことを特徴とする請求項２記載のスイッチドキャパシタアンプ。
4. 請求項１記載のスイッチドキャパシタ入力回路と、
   前記スイッチドキャパシタ入力回路の前記第一の出力端子及び前記第二の出力端子が一対の入力端子に接続された電圧比較アンプと、
   前記電圧比較アンプの一対の入力端子に接続され、第三の基準電圧を印加するスイッチドキャパシタ回路を備えた
   ことを特徴とするスイッチドキャパシタ電圧比較器。

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