JP5503271B2

JP5503271B2 - 入力回路及びそれを備えたアナログ／デジタルコンバータ

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Description

本発明は、入力回路及びそれを備えたアナログ／デジタルコンバータ（ＡＤＣ）に関する。すなわち、ＡＤＣの入力信号のオフセット成分を補正する方法および回路に関し、とくに、スイッチトキャパシタ型のＡＤＣの入力信号のオフセット補正に関する。

ＡＤＣにおいて、入力信号のオフセット成分を除去し有用な信号情報を取り出すための回路として、スイッチトキャパシタ回路を用いオフセット補正用のキャパシタを具備する回路が知られている（特許文献１参照）。これは、２進重み付けキャパシタを必要な個数用いて、所望の精度でオフセット補正を行うものである。

特開2003-060505公報

ところが、特許文献１に記載の技術を用いてオフセット補正の精度を高めるためには、より小さい容量値をもつキャパシタを追加していく必要がある。従来の２倍の精度を実現するためには、２分の１の容量値を持つキャパシタを追加する必要がある。４倍の精度を実現するためには、２分の１の容量値をもつキャパシタと４分の１の容量値をもつキャパシタを追加する必要がある。このように、精度を良くするために容量値を小さくしていくと、接続される配線やスイッチなどの寄生容量が無視できなくなり、容量比を正確に２進重み付けにすることが難しくなってくる。これにより、オフセット補正の精度を保つことが難しくなる。従って、実際上、このように容量の小さいキャパシタを追加していくには限界がある。

本発明は、上記問題点に鑑み、小さい容量値のキャパシタを用いずに従来より小さい電位変化を制御することが可能な入力回路及びそれを備えたアナログ／デジタルコンバータを提供する。

上記課題に鑑み、本発明の入力回路は、アナログ入力信号を受信し、該アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、差動増幅器および第１と第２のキャパシタを含み、前記第１のキャパシタの一端は前記差動増幅器の正側入力端子に接続され、前記第２のキャパシタの一端は前記差動増幅器の負側入力端子に接続され、前記入力回路は、前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、前記第２のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第２のスイッチと、前記第１のキャパシタの他端と前記第２のキャパシタの他端とを接続する第３のスイッチとを有し、サンプリング時には、前記第１のキャパシタの他端を前記第１のスイッチにより前記第１の基準電圧に接続し、前記第２のキャパシタの他端を前記第２のスイッチにより前記第２の基準電圧に接続し、ホールド時には、前記第１のキャパシタの他端と前記第２のキャパシタの他端とを前記第３のスイッチで接続することを特徴とする。

本発明のよれば、第１のオフセット補正用キャパシタと第２のオフセット補正用キャパシタの入力端子を短絡することにより、両キャパシタの電荷移動を生じせしめ、差動増幅器の出力端子側の電位変化を小さくするという作用が働く。その結果、小さい容量値のキャパシタを用いずに従来より小さい電位変化を制御することが可能となる。従って、アナログ／デジタルコンバータにおいて、より正確に２進重み付けされたオフセット補正量を実現でき、精度良くオフセット補正を行うことが可能になる。

（ａ）は実施例１のアナログ／デジタルコンバータの構成例を示すブロック図、（ｂ）は実施例１のスイッチ制御テーブルの例を示す図である。（ａ）は実施例１のサンプルホールド回路のサンプル時の状態を示す接続図であり、（ｂ）は実施例１のサンプルホールド回路のオフセット補正の無いホールド時の状態を示す接続図である。実施例１のサンプルホールド回路のオフセット補正の有るホールド時の状態を示す接続図である。本実施例のスイッチ制御部の処理手順例を示すフローチャートである。（ａ）は実施例２のアナログ／デジタルコンバータの構成例を示すブロック図、（ｂ）は実施例２のスイッチ制御テーブルの例を示す図である。（ａ）は実施例２のサンプルホールド回路のサンプル時の状態を示す接続図であり、（ｂ）は実施例２のサンプルホールド回路のオフセット補正の無いホールド時の状態を示す接続図である。実施例２のサンプルホールド回路のオフセット補正の有るホールド時の状態を示す接続図である。

［実施例１］本発明の実施例１の構成とその動作を、図１乃至図４に従って説明する。

＜実施例１のアナログ／デジタルコンバータ（ＡＤＣ）の構成例＞図１の（ａ）の差動型のＡＤＣにおいて、入力回路であるサンプルホールド回路１０１は、InpおよびInnに入力される差動形式のアナログ入力信号を受信してサンプリングする。そして、それをホールドしてOutpおよびOutnに出力する。これらの出力信号をアナログ／デジタル変換回路１０２が受け取り、デジタルデータに変換してDoutに出力する。VrefLおよびVrefHはそれぞれ低い側の基準電位、高い側の基準電位である。アナログ／デジタル変換回路１０２は、これら２つの電位と入力電圧とを比較しデジタルデータに変換する。本実施例１ではこれら２つの電位をサンプルホールド回路１０１へも供給し、入力オフセット補正に用いる。スイッチ制御部１０３は、サンプルホールド回路１０１やアナログ／デジタル変換回路１０２におけるスイッチングを制御する制御信号を出力する。スイッチ制御部１０３は、各回路のステータスやオフセット補正の値に対応する各スイッチへの制御信号の組合せを記憶するスイッチ制御テーブル１０３ａを有している。

（スイッチ制御テーブル１０３ａの構成例）図１の（ｂ）のスイッチ制御テーブル１０３ａには、サンプルホールド回路１０１のステータスやオフセット補正の値に対応してスイッチを制御する制御信号が記憶されている。この例は、図２及び図３に示すサンプルホールド回路１０１の具体例における制御信号が、スイッチの状態で示されている。図１の（ｂ）のオフセット補正は、最下位ビット／中間ビット／最上位ビットの３ビットの２進重み付けとなっている。

＜サンプルホールド回路１０１の回路例及び動作例＞
（サンブリング時の例）図２（ａ）は、図１のスイッチトキャパシタ型のサンプルホールド回路１０１の回路図であり、サンプリング時の接続状態を示している。Amp1は正側入力端子と負側入力端子を有する差動増幅器（差動型アンプ）、CinpおよびCinnは入力キャパシタ、CfpおよびCfnはフィードバックキャパシタである。そして、C1乃至C3がオフセット補正用の第１のキャパシタ、C4乃至C6がオフセット補正用の第２のキャパシタである。C1〜C6の一端は差動型増幅器に、他端は第１のスイッチSWC1〜SWC3又は第２のスイッチSWC4〜SWC6を介して第１の基準電圧又は第２の基準電圧に接続される。C1〜C3のそれぞれがオフセット補正用の第１のキャパシタの複数の第１の容量素子、C4〜C6のそれぞれがオフセット補正用の第２のキャパシタの複数の第２の容量素子である。ここで、各キャパシタの容量比は、Cinp:Cinn:Cfp:Cfn:C1:C2:C3:C4:C5:C6＝10:10:5:5:1:1:2:1:1:2となっている。C1とC2、C4とC5は同じ容量値であって容量値は２進重み付けとはなっていないが、接続先が異なることにより出力電圧として現れるオフセット補正量として２進重み付けを実現している。図１の（ｂ）を参照すれば、サンプリング時には、CfpおよびCfnはスイッチSW4およびSW5により両端を短絡され、出力OutpおよびOutnはリセットされている。CinpおよびCinnはスイッチSW1およびSW2により入力InpおよびInnに接続され、入力信号がCinpおよびCinnに充電されている。さらにC1〜C3はVrefHに接続され、C4〜C6はVrefLに接続され、各々電荷が充電されている。

（オフセット補正を行わないホールド時の例）図２の（ｂ）は、サンプルホールド回路１０１がオフセット成分の補正を行わないときのホールド時の接続状態を示した図である。図１の（ｂ）で、ホールド時及びオフセット補正（０００）の場合である。SW3によってCinpとCinnが短絡され同電位となる。するとCinpおよびCinnに充電されていた電荷はCfpおよびCfnに移動し、出力電圧となって現れる。Cinp:Cfp=Cinn:Cfn=10:5=2:1であるので、電荷量保存およびQ=CVの関係より、
(Outp - Outn) = 2 × (Inp - Inn)となる。C1〜C6はサンプリング時と接続関係が不変であるので、電荷の移動は起こらず、出力電圧に影響を与えない。

（第１のオフセット量を補正するホールド時の例）図３（ａ）は、サンプルホールド回路１０１が、第１のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図２の（ａ）の状態とする。図２の（ｂ）のオフセット補正を行わないホールド状態との差は、C1およびC4の接続状態の違いである。サンプリング時はC1はVrefHに接続され、C4はVrefLに接続されていたのに対し、ホールド時はC1とC4は第３のスイッチSW6により短絡され同電位となっている。すると、C1およびC4に充電されていた電荷はCfpおよびCfnに移動し、出力電圧に影響を与える。その量は、C1:Cfp=C4:Cfn=1:5であるので、0.2 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧としては、CinpおよびCinnからCfpおよびCfnへの電荷移動と合わせ、
(Outp - Outn) = 2 × (Inp - Inn) + 0.2 × (VrefH - VrefL)となる。

（第２のオフセット量を補正するホールド時の例）図３の（ｂ）は、サンプルホールド回路１０１が、第２のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図２の（ａ）の状態とする。図２の（ｂ）のオフセット補正を行わないホールド状態との差は、C2およびC5の接続状態の違いである。サンプリング時はC2はVrefHに接続され、C5はVrefLに接続されていたのに対し、ホールド時はC2はVrefLに接続され、C5はVrefHに接続されている。すると、C2およびC5に充電されていた電荷のCfpおよびCfnへの移動とVrefHとVrefL間のスイッチングとが、出力電圧に影響を与える。その量は、C2:Cfp=C5:Cfn=1:5であるので、0.4 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧としては、CinpおよびCinnからCfpおよびCfnへの電荷移動と合わせ、
(Outp - Outn) = 2 × (Inp - Inn) + 0.4 × (VrefH - VrefL)となる。よって、図３の（ａ）のホールド状態と比較して、２倍の量のオフセット補正が可能であることになる。逆にいえば、図３の（ａ）は図３の（ｂ）に比べて２分の１のオフセット補正が行えることになる。

＜本実施例のスイッチ制御部１０３の制御手順例＞図４のスイッチ制御部１０３の制御手順例によれば、Ｓ４１で、アナログ／デジタル変換回路１０２から出力されたデジタルデータに基づいてオフセットの変更が必要か否かを判定する。必要であれば、Ｓ４２で、図１の（ｂ）に示したテーブルからオフセット補正の値に対応するスイッチ設定の組合せを選択する。Ｓ４３では、選択したスイッチ設定の組合せを以降のオフセット補正のために保持する。Ｓ４４では、Ｓ４３で設定された新たなスイッチ設定の組合せ、あるいは以前のスイッチ設定の組合せ（Ｓ４１のＮｏの場合）によるスイッチ制御信号を、サンプルホールド回路１０１に出力する。かかる制御手順は、スイッチ制御部１０３のＣＰＵでソフトウエアによって行われてもよいし、スイッチ制御部１０３にハードウエアとして組み込まれてもよい。

＜実施例１の効果＞以上説明したように、C1とC2、C4とC5は同じ容量値であるが、スイッチの接続関係を切り替えることでサンプル時とホールド時の電位変化量を２分の１とすることにより、オフセット補正量を２分の１とすることができる。一般的にアナログ／デジタル変換回路１０２には、低い側と高い側の２種類の基準電位が必要であるが、それらの基準電位をVrefLとVrefHとして共用すれば新たに基準電位を用意する必要がない。また、サンプリング時とホールド時の電位変化量を２分の１にするために、差動型の＋側のオフセット補正キャパシタと−側のオフセット補正キャパシタを短絡する。この方法を使用しているので、新たに３つめの基準電位を用意することなく電位変化量を変えることができる。以上のように、本発明の方法により容量値の小さい容量素子を設けることなく小さい量のオフセット補正をおこなうことができる。本実施例では、C1:C2:C3=C4:C5:C6=1:1:2であるが、オフセット補正量としては1:2:4の２進重み付けのオフセット補正量が可能となる。よって、最小容量値（本回路ではC1とC4にあたる）を小さくすることなく、３ビット精度すなわち８段階のオフセット補正精度を実現することができる。

なお、本実施例ではサンプリング時にC1がVrefHに接続され、C4がVrefLに接続され、ホールド時にC1とC4を短絡することにより0.2 × (VrefH - VrefL)のオフセット補正を実現した。しかし、異なる接続方法でも同じ量のオフセット補正を実現することができる。例えば、サンプリング時にC1とC4を短絡し、ホールド時にC1がVrefLに接続され、C4がVrefHに接続されるように動作しても、0.2 × (VrefH - VrefL)のオフセット補正を実現できる。

［実施例２］本発明の実施例２の構成とその動作を、図５乃至図７に従って説明する。

＜実施例２のアナログ／デジタルコンバータ（ＡＤＣ）の構成例＞図５の（ａ）の実施例２のＡＤＣでは、差動型のサンプルホールド回路２０１は、InpおよびInnに入力される差動形式のアナログ信号をサンプリングする。そして、それをホールドしてOutpおよびOutnに出力する。これらの出力信号を差動型アナログ／デジタル変換回路２０２が受け取り、デジタルデータに変換してDoutに出力する。VrefLおよびVrefHはそれぞれ低い側の基準電位、高い側の基準電位である。差動型アナログ／デジタル変換回路２０２は、これら２つの電位と入力電圧とを比較し、デジタルデータに変換する。本実施例では、これら２つの電位を差動型サンプルホールド回路２０１へも供給し、入力オフセット補正に用いる。スイッチ制御部２０３は、サンプルホールド回路２０１やアナログ／デジタル変換回路２０２におけるスイッチングを制御する制御信号を出力する。スイッチ制御部２０３は、各回路のステータスやオフセット補正の値に対応する各スイッチへの制御信号の組合せを記憶するスイッチ制御テーブル２０３ａを有している。なお、スイッチ制御部２０３の処理概略は、実施例１の図４のフローチャートと同様である。

（スイッチ制御テーブル２０３ａの構成例）図５の（ｂ）のスイッチ制御テーブル２０３ａには、サンプルホールド回路２０１のオフセット補正の値に対応してスイッチを制御する制御信号が記憶されている。この例は、図６及び図７に示すサンプルホールド回路２０１の具体例における制御信号が、スイッチの状態で示されている。図５の（ｂ）のオフセット補正は、最下位ビット／中間ビット／最上位ビットの３ビットの３進重み付けとなっている。なお、サンプルホールド回路２０１のステータスの対応するＳＷ１〜ＳＷ５の状態は、図１の（ｂ）の実施例１と同様であるので、省略する。＜サンプルホールド回路１０１の回路例及び動作例＞
（サンブリング時の例）図６の（ａ）は、図５の（ａ）のサンプルホールド回路２０１の回路図であり、サンプリング時の接続状態を示している。Amp1は差動型アンプ、CinpおよびCinnは入力キャパシタ、CfpおよびCfnはフィードバックキャパシタである。そして、C1乃至C3がオフセット補正用の第１のキャパシタ、C4乃至C6がオフセット補正用の第２のキャパシタである。C1〜C6の一端は差動型増幅器に、他端は第１のスイッチSWC1〜SWC3又は第２のスイッチSWC4〜SWC6を介して第１の基準電圧又は第２の基準電圧に接続される。C1〜C3のそれぞれがオフセット補正用の第１のキャパシタの複数の第１の容量素子、C4〜C6のそれぞれがオフセット補正用の第２のキャパシタの複数の第２の容量素子である。ここで、各キャパシタの容量比は、Cinp:Cinn:Cfp:Cfn:C1:C2:C3:C4:C5:C6＝100:100:50:50:1:3:9:1:3:9である。サンプリング時には、CfpおよびCfnはスイッチSW7およびSW8により両端を短絡され、出力OutpおよびOutnはリセットされている。CinpおよびCinnはスイッチSW4およびSW5により入力InpおよびInnに接続され、入力信号がCinpおよびCinnに充電されている。さらにC1〜C3はVrefHに接続され、C4〜C6はVrefLに接続され、各々電荷が充電されている。

（オフセット補正を行わないホールド時の例）図６の（ｂ）は、サンプルホールド回路２０１が、オフセット補正を行わないときのホールド時の接続状態を示した図である。まずSW7およびSW8が開放となり、リセットが解除される。その後SW6によってCinpとCinnが短絡され同電位となる。するとCinpおよびCinnに充電されていた電荷はCfpおよびCfnに移動し、出力電圧となって現れる。電荷量保存およびQ=CVの関係より、Cinp:Cfp=Cinn:Cfn=2:1であるので、
(Outp - Outn) = 2 × (Inp - Inn)となる。C1〜C6はサンプリング時と接続関係が不変であるので、電荷の移動は起こらず、出力電圧に影響を与えない。

（第１のオフセット量を補正するホールド時の例）図７の（ａ）は、サンプルホールド回路２０１が、第１のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図６の（ａ）の状態とする。図６の（ｂ）のオフセット補正を行わないホールド状態との差は、C1およびC4の接続状態の違いである。サンプリング時はC1はVrefHに接続され、C4はVrefLに接続されていたのに対し、ホールド時はC1とC4はSW9により短絡され、同電位となっている。するとC1およびC4に充電されていた電荷はCfpおよびCfnに移動し、出力電圧に影響を与える。その量は、C1:Cfp=C4:Cfn=1:50であるので、0.02 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧は、CinpおよびCinnからCfpおよびCfnへの電荷移動と合わせ、
(Outp - Outn) = 2 × (Inp - Inn) + 0.02 × (VrefH - VrefL)となる。

（第２のオフセット量を補正するホールド時の例）図７の（ｂ）は、サンプルホールド回路２０１が、第２のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図６の（ａ）の状態とする。図６の（ｂ）のオフセット補正を行わないホールド状態との差は、C1およびC4の接続状態の違いである。サンプリング時はC1はVrefHに接続され、C4はVrefLに接続されていたのに対し、ホールド時はC1はVrefLに接続され、C4はVrefHに接続されている。するとC1およびC4に充電されていた電荷のCfpおよびCfnへの移動とVrefHとVrefL間のスイッチングとが、出力電圧に影響を与える。その量は、C1:Cfp=C4:Cfn=1:50であるので、0.04 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧は、CinpおよびCinnからCfpおよびCfnへの電荷移動と合わせ、
(Outp - Outn) = 2 × (Inp - Inn) + 0.04 × (VrefH - VrefL)
となる。よって、図７の（ａ）のホールド状態と比較して、２倍の量のオフセット補正が可能である。

（第３のオフセット量を補正するホールド時の例）図７の（ｃ）は、サンプルホールド回路２０１が、第３のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図６の（ａ）の状態とする。図６の（ｂ）のオフセット補正を行わないホールド状態との差は、C2およびC5の接続状態の違いである。サンプリング時はC2はVrefHに接続され、C5はVrefLに接続されていたのに対し、ホールド時はC2とC5はSW10により短絡され、同電位となっている。するとC2およびC5に充電されていた電荷はCfpおよびCfnに移動し、出力電圧に影響を与える。その量は、C2:Cfp=C5:Cfn=3:50であるので、0.06 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧は、CinpおよびCinnからCfpおよびCfnへの電荷移動と合わせ、
(Outp - Outn) = 2 × (Inp - Inn) + 0.06 × (VrefH - VrefL)となる。よって、図７（ａ）のホールド状態と比較して、３倍の量のオフセット補正が可能である。

＜実施例２の効果＞以上説明したように、３進重み付けのオフセット補正キャパシタを用いて、オフセット補正量を制御することができる。本実施例２では差動型の＋側のオフセット補正キャパシタと−側のオフセット補正キャパシタを短絡するという方法を使用して３進重み付けを実現している。一般的に差動型アナログ／デジタル変換回路２０２には、低い側と高い側の２種類の基準電位が必要であるが、それらの基準電位をVrefLとVrefHとして共用すれば新たに基準電位を用意する必要がなく、さらなる回路規模の縮小が可能となる。

なお、本実施例２ではサンプリング時にC1がVrefHに接続され、C4がVrefLに接続され、ホールド時にC1とC4を短絡することにより0.02 × (VrefH - VrefL)のオフセット補正を実現した。しかし、異なる接続方法でも同じ量のオフセット補正を実現することができる。例えば、サンプリング時にC1とC4を短絡し、ホールド時にC1がVrefLに接続され、C4がVrefHに接続されるように動作しても、0.02 × (VrefH - VrefL)のオフセット補正を実現できる。

Claims

アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器および第１と第２のキャパシタを含み、
前記第１のキャパシタの一端は前記差動増幅器の正側入力端子に接続され、
前記第２のキャパシタの一端は前記差動増幅器の負側入力端子に接続され、
前記入力回路は、
前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第３のスイッチとを有し、
サンプリング時には、前記第１のキャパシタの前記他端を前記第１のスイッチにより前記第１の基準電圧に接続し、前記第２のキャパシタの前記他端を前記第２のスイッチにより前記第２の基準電圧に接続し、
ホールド時には、前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを前記第３のスイッチで接続することを特徴とする入力回路。
アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器および第１と第２のキャパシタを含み、
前記第１のキャパシタの一端は前記差動増幅器の正側入力端子に接続され、
前記第２のキャパシタの一端は前記差動増幅器の負側入力端子に接続され、
前記入力回路は、
前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第３のスイッチとを有し、
サンプリング時には、前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを前記第３のスイッチで接続し、
ホールド時には、前記第１のキャパシタの前記他端を前記第１のスイッチにより前記第１の基準電圧に接続し、前記第２のキャパシタの前記他端を前記第２のスイッチで前記第２の基準電圧に接続すること特徴とする入力回路。
前記第１のキャパシタは、１：１：２の容量比を有する３つの第１の容量素子を含み、該３つの第１の容量素子の一端は前記差動増幅器の正側入力端子に接続され、該３つの第１の容量素子の他端のそれぞれは３つの前記第１のスイッチのそれぞれに接続され、
前記第２のキャパシタは、１：１：２の容量比を有する３つの第２の容量素子を含み、該３つの第２の容量素子の一端は前記差動増幅器の負側入力端子に接続され、該３つの第２の容量素子の他端のそれぞれは３つの前記第２のスイッチのそれぞれに接続され、
前記３つの第１の容量素子の容量比における１に対応する第１の容量素子の他端と前記３つの第２の容量素子の容量比における１に対応する第２の容量素子の他端との前記第３のスイッチによる接続を最下位ビットとし、
前記３つの第１の容量素子の容量比における１に対応する第１の容量素子の他端の前記第１のスイッチによる前記第２の基準電圧への接続と前記３つの第２の容量素子の容量比における１に対応する第２の容量素子の他端の前記第２のスイッチによる前記第１の基準電圧への接続を中間ビットとし、
前記３つの第１の容量素子の容量比における２に対応する第１の容量素子の他端と前記３つの第２の容量素子の容量比における２に対応する第２の容量素子の他端との前記第３のスイッチによる接続を最上位ビットとして、
オフセット補正が３ビットの２進重み付けで行われること特徴とする請求項１または２に記載の入力回路。
前記第１のキャパシタは、１：３：９の容量比を有する３つの第１の容量素子を含み、該３つの第１の容量素子の一端は前記差動増幅器の正側入力端子に接続され、該３つの第１の容量素子の他端のそれぞれは３つの前記第１のスイッチのそれぞれに接続され、
前記第２のキャパシタは、１：３：９の容量比を有する３つの第２の容量素子を含み、該３つの第２の容量素子の一端は前記差動増幅器の負側入力端子に接続され、該３つの第２の容量素子の他端のそれぞれは３つの前記第２のスイッチのそれぞれに接続され、
前記第１のキャパシタの各第１の容量素子の他端の前記第１のスイッチによる前記第１の基準電圧への接続と前記第２のキャパシタの各第２の容量素子の他端の前記第２のスイッチによる前記第２の基準電圧への接続を３進での重み０のオフセット補正とし、
前記第１のキャパシタの各第１の容量素子の他端と前記第２のキャパシタの各第２の容量素子の他端との前記第３のスイッチによる接続を３進での重み１のオフセット補正とし、
前記第１のキャパシタの各第１の容量素子の他端の前記第１のスイッチによる前記第２の基準電圧への接続と前記第２のキャパシタの各第２の容量素子の他端の前記第２のスイッチによる前記第１の基準電圧への接続を３進での重み２のオフセット補正とし、
当該オフセット補正が、前記容量比における１に対応する容量素子を最下位ビット、前記容量比における３に対応する容量素子を中間ビット、前記容量比における９に対応する容量素子を最上位ビットとする３ビットの３進重み付けで行われること特徴とする請求項１または２に記載の入力回路。
アナログ入力信号をサンプリングおよびホールドするスイッチトキャパシタ型の入力回路であって、
差動増幅器と、
一端が前記差動増幅器の負側入力端子に接続された第１のキャパシタと、
一端が前記差動増幅器の正側入力端子に接続された第２のキャパシタと、
第１の制御信号に応じて前記第１のキャパシタの他端を第１の基準電圧または第２の基準電圧に接続するための第１のスイッチと、
第２の制御信号に応じて前記第２のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第２のスイッチと、
第３の制御信号に応じて前記第１のキャパシタの前記他端と前記第２のキャパシタの前記他端とを接続する第３のスイッチと、
を備えることを特徴とする入力回路。
各々の一端が前記差動増幅器の前記負側入力端子に接続された複数の第３のキャパシタと、
第４の制御信号に応じて前記複数の第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための複数の第４のスイッチと、
各々の一端が前記差動増幅器の前記正側入力端子に接続された複数の第４のキャパシタと、
第５の制御信号に応じて前記複数の第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための複数の第５のスイッチと、
を更に備えることを特徴とする請求項５に記載の入力回路。
一端が前記差動増幅器の前記負側入力端子に接続された第３のキャパシタと、
第４の制御信号に応じて前記第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第４のスイッチと、
一端が前記差動増幅器の前記負側入力端子に接続された第４のキャパシタと、
第５の制御信号に応じて前記第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第５のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第５のキャパシタと、
第６の制御信号に応じて前記第５のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第６のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第６のキャパシタと、
第７の制御信号に応じて前記第６のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第７のスイッチと、を更に備え、
前記第１のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタの容量比が１：１：２であり、前記第２のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタの容量比が１：１：２である、
ことを特徴とする請求項５に記載の入力回路。
一端が前記差動増幅器の前記負側入力端子に接続された第３のキャパシタと、
第４の制御信号に応じて前記第３のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第４のスイッチと、
一端が前記差動増幅器の前記負側入力端子に接続された第４のキャパシタと、
第５の制御信号に応じて前記第４のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第５のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第５のキャパシタと、
第６の制御信号に応じて前記第５のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第６のスイッチと、
一端が前記差動増幅器の前記正側入力端子に接続された第６のキャパシタと、
第７の制御信号に応じて前記第６のキャパシタの他端を前記第１の基準電圧または前記第２の基準電圧に接続するための第７のスイッチと、を更に備え、
前記第１のキャパシタ、前記第３のキャパシタ、前記第４のキャパシタの容量比が１：３：９であり、前記第２のキャパシタ、前記第５のキャパシタ、前記第６のキャパシタの容量比が１：３：９である、
ことを特徴とする請求項５に記載の入力回路。
前記差動増幅器は、全差動増幅器である、
ことを特徴とする請求項５乃至８のいずれか１項に記載の入力回路。
前記差動増幅器の前記負側入力端子に接続された第１の入力キャパシタと、
前記差動増幅器の前記正側入力端子に接続された第２の入力キャパシタと、
前記差動増幅器の前記負側入力端子と前記差動増幅器の第１の出力端子との間に接続された第１のフィードバックキャパシタと、
前記差動増幅器の前記正側入力端子と前記差動増幅器の第２の出力端子との間に接続された第２のフィードバックキャパシタと、
を更に備えることを特徴とする請求項９に記載の入力回路。
ホールド時に前記第１のキャパシタの前記他端に提供される電圧は、サンプリング時に前記第１のキャパシタの前記他端に提供される電圧と異なり、
ホールド時に前記第２のキャパシタの前記他端に提供される電圧は、サンプリング時に前記第２のキャパシタの前記他端に提供される電圧と異なる、
ことを特徴とする請求項５乃至１０のいずれか１項に記載の入力回路。
請求項１乃至１１のいずれか１項に記載の入力回路を含み、前記入力回路からの出力信号に対してアナログ／デジタル変換を行うアナログ／デジタル変換回路を有することを特徴とするアナログ／デジタルコンバータ。