CN111614333B - 一种具有失调消除功能的高速采样放大器 - Google Patents

Abstract

本发明公开了一种带有失调消除功能的高速采样放大器，涉及集成电路技术，本发明由一个高速采样放大器、两组4bit开关电容阵列以及一个二分算法控制逻辑构成。两组开关电容阵列接至高速采样放大器的正负主通路中，电容阵列中开关的导通与断开可以改变电容大小，从而改变采样放大器正负通路的在采样阶段的放电时间。二分算法控制逻辑自动控制开关电容阵列，平衡由于失调导致的采样放大器正负主通路在采样阶段放电速度的不一致，从而抵消失调。本发明非常有效的减小了高速采样器的失调电压，降低输入信号的幅度，降低前级电路的功耗，并且提高采样精度。

Description

一种具有失调消除功能的高速采样放大器

技术领域

本发明涉及集成电路设计领域，特别是设计一种实用于高速高精度数据采样电路，可广泛应用于高速串行通信芯片SerDes时钟数据恢复的第一级采样电路中。

背景技术

随着集成电路技术的发展，以及人们对数据通信的带宽要求的不断增长，高速以及低功耗成为了SerDes技术的两大主流方向。作为SerDes接收系统CDR电路的第一级采样电路，其工作速度、失调对整个SerDes接收系统的新能起着举足轻重的作用。今年来在SerDes接收系统CDR电路中广泛应用的采样电路大都采用CML结构的D触发器以及传统满摆幅数字D触发器。CML结构的D触发器功耗较大，且输出需增加电平转换电路以满足后级数字电路的输入要求。传统满摆幅数字D触发器则要求SerDes接收系统中前端放大器满摆幅输出，同样增加功耗。因此合理设计一个速度较快，可降低接收系统前端放大器的输出摆幅要求的采样比较器具有重要的意义。

发明内容

本发明的目的是为了解决上述问题，提供一种具有失调消除功能的高速采样放大器。

为达到上述目的，本发明采用的方法是：一种具有失调消除功能的高速采样放大器，包含主采样放大器模块、两个开关电容阵列模块、二分算法单元模块。采样放大器的输出端COM连接到二分算法单元，二分算法单元的两组4bit输出控制线SP<3:0>、SN<3:0>分别连接到两个开关电容阵列。开关电容阵列连接到主采样放大器的正负通路SPA和SNA上。

作为本发明的一种改进，所述的主采样放大器模块包括：输入差分对管MN1和MN2，尾电流管MN0，正反馈锁存对管MP0、MN3、MP1、MN4，复位管MP2、MP3、MP4、MP5，由与非门组成了SR锁存器，一个D触发器。其中MN0、MN1、MN2、MN3、MN4为NMOS管，MP0、MP1、MP2、MP3、MP4、MP5为PMOS管。

MN1、MN2的栅极分别连接输入差分信号的正负端，其源极共同连接尾电流管MN0的漏极，MN0的栅极由输入高速时钟CKI控制。MP0、MN3、MP1、MN4组成两个反相器，形成锁存器，MN3、MN4的源极分别接到MN1、MN2的漏极SNA，SPA。MP2、MP3、MP4、MP5为复位管，MP4、MP5的漏极分别连接到SNA和SPA，MP2、MP3的漏极分别连接到SN和SP。MP2、MP3、MP4、MP5的栅极连接到输入时钟CKI，其源极连接至电源VCC，当CKI=0时实现复位功能。与非门ND0、ND1组成了SR锁存器，SR锁存器的两个输入端分别连接至SP和SN。

ND0的输出端连接DF0的D输入端，DF0的CK输入端连接输入CKI时钟，其Q输出端连接输出引脚Q，QB输出端连接输出引脚QB。

ND1的输出端连接反相器IV0的输入端，IV0的输出端连接输出引脚COM。

作为本发明的一种改进，所述4bit开关电容阵列包括：

第一开关NMOS管MSN0，栅极连接至控制信号S0，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第二开关NMOS管MSN1，栅极连接至控制信号S1，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第三开关NMOS管MSN2，栅极连接至控制信号S2，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第四开关NMOS管MSN3，栅极连接至控制信号S3，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

其中，以第一开关控制的电容容值为基础单位C，第二开关控制电容的容值为2C，第三开关控制电容的容值为4C，第四开关控制电容的容值为8C。

作为本发明的一种改进，所述的二分算法单元，包含9个带复位功能的D触发器RDFF0-RDFF8、4个带置位功能的D触发器SDFF0-SDFF3、一个选择器MUX、两个反相器IV0-IV1、12个与门AD0-AD11。

RDFF0的D端口连接电源VDD，Q输出端通过连线N0连接到RDFF1的D输入端。

RDFF1的Q输出端通过连线N1连接到RDFF2的D输入端、RDFF8的CK输入端。

RDFF2的Q输出端通过连线N2连接到RDFF3的D输入端、AD0的输入端。

RDFF3的Q输出端通过连线N3连接到RDFF4的D输入端、SDFF0的CK输入端、AD3的输入端。

RDFF4的Q输出端通过连线N4连接到RDFF5的D输入端、SDFF1的CK输入端、AD6的输入端。

RDFF5的Q输出端通过连线N5连接到RDFF6的D输入端、SDFF2的CK输入端、AD9的输入端。

RDFF6的Q输出端通过连线N6连接到RDFF7的D输入端、SDFF3的CK输入端。

RDFF6的Q输出端连接到输出引脚CAL_END。

RDFF8的D输入端连接输入引脚COM，Q输出端通过连线SIGNBIT连接到IV1的输入端、MUX的S输入端和与门AD2、AD5、AD8、AD11的输入端。

反相器IV1的输出端连接AD1、AD4、AD7、AD10的输入端。

输入引脚COM连接到IV0的输入端、MUX的I1输入端，IV0的输出端连接至MUX的I0输入端。

MUX的O输出端通过连线COMA连接SDFF0-SDFF3的D输入端。

SDFF0的Q输出端连接AD0的输入端，AD0输出端连接AD1的输入端。

SDFF1的Q输出端连接AD3的输入端，AD3输出端连接AD4的输入端。

SDFF2的Q输出端连接AD6的输入端，AD6输出端连接AD7的输入端。

SDFF3的Q输出端连接AD9的输入端，AD9输出端连接AD10的输入端。

AD1、AD4、AD7、AD10的输出端分别连接输出引脚SP<3>、SP<2>、SP<1>、SP<0>。

AD2、AD5、AD8、AD11的输出端分别连接输出引脚SN<3>、SN<2>、SN<1>、SN<0>。

输入引脚RSTN连接RDFF0-RDFF8的RB输入端。

输入引脚CLK_LOW连接RDFF0-EDFF7的CK输入端。

有益效果：

A) 本发明采用开关电容阵列消除采样放大器的电路失调，从而降低对采样放大器输入信号幅度的要求，进而降低SerDes接收系统前端放大器的功耗。

B）通过二分算法单元实现自动失调电压抵消功能。

C）主采样放大器中，引入MP4和MP5两个晶体管，降低主采样放大器reset过程中引入的固定失调，，进一步降低整个系统的失调电压。

D）首次采用开关电容阵列实现失调消除，不会引入其他额外功耗。

E）该电路已经过TSMC65nm CMOS工艺验证，相对于关闭失调消除功能的时钟数据恢复电路的抖动容限，开启失调消除功能的时钟数据恢复电路的抖动容限高0.08UI。

附图说明

图1是实施例中电路整体框图。

图2是主采样放大器电路图。

图3是开关电容阵列电路图。

图4是二分算法单元电路图。

图5是带失调抵消功能的采样放大器整体仿真瞬态波形图。

具体实现方式

下面结合附图与具体实施方式对本技术方案作进一步说明。

如图1所示为整个电路的结构框图，包含主采样放大器、两个4bit的开关电容阵列、以及二分算法单元。两个4bit的开关电容阵列连接到主采样放大器输入对管MN1、MN2的漏极SNA、SPA上。由于电路固有的失调会引起采样阶段节点SNA、SPA的放电时间不等，通过二分算法自动改变电容阵列开关即可改变挂在SNA、SPA的电容大小，平衡放电时间，从而抵消电路固有的失调。

如图2所示为主采样放大器的电路图，采样放大器包括：输入差分对管MN1和MN2，尾电流管MN0，正反馈锁存对管MP0、MN3、MP1、MN4，复位管MP2、MP3、MP4、MP5，由与非门组成了SR锁存器，一个D触发器。其中MN0、MN1、MN2、MN3、MN4为NMOS管，MP0、MP1、MP2、MP3、MP4、MP5为PMOS管。

MN1、MN2的栅极分别连接输入差分信号的正负端，其源极共同连接尾电流管MN0的漏极，MN0的栅极由输入高速时钟CKI控制。MP0、MN3、MP1、MN4组成两个反相器，形成锁存器，MN3、MN4的源极分别接到MN1、MN2的漏极SNA，SPA。MP2、MP3、MP4、MP5为复位管，MP4、MP5的漏极分别连接到SNA和SPA，MP2、MP3的漏极分别连接到SN和SP。MP2、MP3、MP4、MP5的栅极连接到输入时钟CKI，其源极连接至电源VCC，当CKI=0时实现复位功能。与非门ND0、ND1组成了SR锁存器，SR锁存器的两个输入端分别连接至SP和SN。

ND0的输出端连接DF0的D输入端，DF0的CK输入端连接输入CKI时钟，其Q输出端连接输出引脚Q，QB输出端连接输出引脚QB。

ND1的输出端连接反相器IV0的输入端，IV0的输出端连接输出引脚COM。

主要由时钟信号CKI完成采样和复位这两个过程。当CKI为低电平0时，MN0进入截止状态，MP2、MP3、MP4、MP5开启，并将SN、SP、SNA、SPA结点拉到高电平1，ND0、ND1组成的SR锁存器处于锁存前一次数据的状态，进而实现电路的复位。当CKI由0跳转到高电平1时，复位管MP2、MP3、MP4、MP5截止，MN0导通，MN0的漏极放电到地，两个输入端INP、INN的电压高低导致SNA、SPA两个节点的放电速度不一致。若INP大于INN，则节点SNA的放电速度快于SPA，MN3优先MN4导通，节点SN的放电快于节点SP，使得节点SN电压小于节点SP电压。这个误差会被MP0、MP1、MN3、MN4组成的正反馈迅速放大，使得SN迅速变成低电平0，SP迅速变成高电平1。SR锁存器置QA为高电平1，QBA为低电平0。在下一个时钟周期DF0将QA的输出采样到输出端Q。反之，若INP小于INN，则SN迅速变成低电平1，SP迅速变成高电平0。SR锁存器置QA为低电平0，QBA为高电平1。

由于集成电路在制造过程中存在偏差，会导致各器件之间失调。即使采样放大器的正负输入端电压相等，但是由于失调的存在会导致结点SNA、SPA、SP、SN在采样过程中放电的速度不平衡，从而导致输出偏向一边。因此可以通过在输入端电压相等的情况下，初始输出端COM的值来判别电路的失调引起结点SNA和SPA在采样阶段的放电快慢。当初始输出端COM为低电平时，失调引起结点SPA在采样阶段的放电速度要比SNA快；当初始输出端COM为高电平时，则失调引起结点SPA在采样阶段的放电速度要比SNA慢。因此，本发明在结点SNA、SPA上挂载不同大小的电容来平衡失调引起的结点SNA、SPA放电速度的快慢，从而抵消电路中的失调。

如图3所示为本发明的开关电容阵列，包括以下部分：

第一开关NMOS管MSN0，栅极连接至控制信号S<0>，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第二开关NMOS管MSN1，栅极连接至控制信号S<1>，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第三开关NMOS管MSN2，栅极连接至控制信号S<2>，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

第四开关NMOS管MSN3，栅极连接至控制信号S<3>，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT。

其中，以第一开关控制的电容容值为基础单位C，第二开关控制电容的容值为2C，第三开关控制电容的容值为4C，第四开关控制电容的容值为8C。

两个开关电容阵列的输出端OUT连接到主采样放大器的结点SPA、SNA上。

以第一开关电容为例，当S<0>为高电平1时，NMOS管MNS0导通，电容C通过MSN0连接到地。当S<0>为低电平0时，NMOS管MNS0截止，电容C的负端相当于悬空。

如图4所示为本发明所述的二分算法单元，其特征在于。包含9个带复位功能的D触发器RDFF0-RDFF8、4个带置位功能的D触发器SDFF0-SDFF3、一个选择器MUX、两个反相器IV0-IV1、12个与门AD0-AD11。

RDFF0的D端口连接电源VDD，Q输出端通过连线N0连接到RDFF1的D输入端。

RDFF1的Q输出端通过连线N1连接到RDFF2的D输入端、RDFF8的CK输入端。

RDFF2的Q输出端通过连线N2连接到RDFF3的D输入端、AD0的输入端。

RDFF3的Q输出端通过连线N3连接到RDFF4的D输入端、SDFF0的CK输入端、AD3的输入端。

RDFF4的Q输出端通过连线N4连接到RDFF5的D输入端、SDFF1的CK输入端、AD6的输入端。

RDFF5的Q输出端通过连线N5连接到RDFF6的D输入端、SDFF2的CK输入端、AD9的输入端。

RDFF6的Q输出端通过连线N6连接到RDFF7的D输入端、SDFF3的CK输入端。

RDFF6的Q输出端连接到输出引脚CAL_END。

RDFF8的D输入端连接输入引脚COM，Q输出端通过连线SIGNBIT连接到IV1的输入端、MUX的S输入端和与门AD2、AD5、AD8、AD11的输入端。

反相器IV1的输出端连接AD1、AD4、AD7、AD10的输入端。

输入引脚COM连接到IV0的输入端、MUX的I1输入端，IV0的输出端连接至MUX的I0输入端。

MUX的O输出端通过连线COMA连接SDFF0-SDFF3的D输入端。

SDFF0的Q输出端连接AD0的输入端，AD0输出端连接AD1的输入端。

SDFF1的Q输出端连接AD3的输入端，AD3输出端连接AD4的输入端。

SDFF2的Q输出端连接AD6的输入端，AD6输出端连接AD7的输入端。

SDFF3的Q输出端连接AD9的输入端，AD9输出端连接AD10的输入端。

AD1、AD4、AD7、AD10的输出端分别连接输出引脚SP<3>、SP<2>、SP<1>、SP<0>。

AD2、AD5、AD8、AD11的输出端分别连接输出引脚SN<3>、SN<2>、SN<1>、SN<0>。

输入引脚RNST连接RDFF0-RDFF8的RB输入端，此引脚为复位信号，低电平有效。

输入引脚CLK_LOW连接RDFF0-EDFF7的CK输入端，此引脚为算法单元的时钟输入引脚，该时钟的周期一般要比主采样放大器的时钟周期大2倍以上。

所述二分法算法单元，RSTN为复位信号，当RSTN为0时，SIGNBIT、N0-N6全部被复位成低电平0，Q0-Q3置为高电平1，输出端SP<3:0>、SN<3:0>全部为低电平0，此时必须保证主采样放大器的输入端INP、INN无交流信号输入，二者同为恒定的共模电平，因此需要前级电路增加额外的辅助电路来关断输入交流信号。RSTN由低电平变成高电平1后，CLK_LOW的第一个上升沿会触发RDFF0的输出端N0由低变高，CLK_LOW的第二个上升沿会触发RDFF1的输出端N1由低变高。此时N1的上升沿使得RDFF8输出SIGNBIT变成输入COM的值。根据上述主采样放大器的原理可知，当初始输出端COM为低电平0时，失调引起结点SPA在采样阶段的放电速度比结点SNA快，只需在结点SPA上增加相应大小的电容放慢放电速度即可抵消失调，而结点SNA上无需挂载电容；反之，当初始输出端COM为高电平1时，只需在结点SNA上挂载相应大小的电容放慢放电速度即可抵消失调。因此SIGNBIT的值决定了在哪个结点上挂载电容。当SIGNBIT为低电平，AD2、AD5、AD8、AD11的输出端SN<3:0>全部为低电平0，连接在结点SNA上的开关电容阵列全部断开。反之SP<3:0>全部为低电平0，连接在结点SPA上的开关电容阵列全部断开。下述时序叙述以COM的初始值为低电平为例。CLK_LOW的第三个上升沿触发N2由低变成高电平1，AD0的输出变成高电平1，SP<3:0>由0000变成1000，SPA结点上挂载了8C的电容，此时COM的值可能改变，当COM的值保持不变，说明结点SPA在采样阶段的放电速度仍然比结点SNA快，挂载的8C电容不足以放慢结点SPA的放电速度，当COM的值由低变高，说明此时结点SPA在采样阶段的放电速度比结点SNA慢，挂载的8C电容偏大，结点SPA放电速度放慢过大。CLK_LOW的第四个上升沿触发N3由低变高，AD3的输出变成高电平1，SP<2>变成高电平1.与此同时N3的上升沿将此时COMA的值采样到Q3。由于此时SIGNBIT为0，因此COMA的值为COM的反向。根据前述可得，当此时COM保持为低电平0，说明挂载的8C电容不足以平衡放电时间，COMA为高电平1，Q3也为高电平1，SP<3>保持高电平1不变，SP<3:0>由1000变成1100。当此时COM变成高电平1，说明挂载的8C电容太大，COMA为高电平0，Q3也为高电平0，SP<3>由高变低，SP<3:0>由1000变成0100。同样的分析方法可得，CLK_LOW的第五个上升沿，SP<1>变成1，SP<2>根据COM的值作出相应改变，SP<3>保持不变。CLK_LOW的第六个上升沿，SP<0>变成1，SP<1>根据COM的值作出相应改变，SP<2>、SP<3>保持不变。CLK_LOW的第七个上升沿，SP<0>根据COM的值作出相应改变，SP<1>、SP<2>、SP<3>保持不变。CLK_LOW的第八个上升沿，SP<0>、SP<1>、SP<2>、SP<3>均保持不变，输出CAL_END由低电平变成高电平，代表校准算法结束，失调抵消完成，主采样放大器可正常工作。

上述的时序以初始状态下COM为低电平0为例，初始状态下COM为高电平1时，SP<3:0>为0000，SN<3:0>根据时钟节拍以及COM的瞬态变化发生相应的改变。

开关电容阵列中的单位电容C的值需要根据主采样放大器的固有的失调电压决定，因此设计者首先应仿真得到主采样放大器的等效输入最大失调电压Vos_max。为了可以抵消最大失调电压，总电容15C应设计成可以抵消1.2*Vos_max以保证足够的裕量。单位电容C可抵消的失调电压即为整个电路失调的分辨率精度。为了提高失调抵消精度，可减小单位电容C的大小，同时增加开关电容阵列的位数，根据原理适当修改二分算法。作出的开关电容位数以及二分算法的修改也应为本次发明的保护内容。

仿真验证

采用TSMC 65nm CMOS工艺对本次发明进行了验证，由仿真得到主采样放大器的最大失调电压为40mV，设计单位电容C为2fF。在主采样放大器输入端人为增加+20mV的失调电压，经过仿真验证，SP<3:0>为0000，SN<3:0>为1000。图5为仿真瞬态波形结果。

本发明设计的电路已经应用到10Gbps SerDes接收机系统的时钟数据恢复电路中，实际测试结果显示开启失调抵消功能的接收机抖动容限比不开启失调抵消功能的接收机大0.08UI。

Claims (2)

1.一种具有失调消除功能的高速采样放大器，其特征在于：包含主采样放大器模块、两个开关电容阵列模块、二分算法单元模块；采样放大器的输出端COM连接到二分算法单元，二分算法单元的两组4bit输出控制线SP<3:0>、SN<3:0>分别连接到两个开关电容阵列；开关电容阵列连接到主采样放大器的正负通路SPA和SNA上；所述主采样放大器模块包括输入差分对管MN1和MN2，尾电流管MN0，正反馈锁存对管MP0、MN3、MP1、MN4，复位管MP2、MP3、MP4、MP5，由与非门组成了SR锁存器，一个D触发器；其中MN0、MN1、MN2、MN3、MN4为NMOS管，MP0、MP1、MP2、MP3、MP4、MP5为PMOS管；

MN1、MN2的栅极分别连接输入差分信号的正负端，其源极共同连接尾电流管MN0的漏极，MN0的栅极由输入高速时钟CKI控制；

MP0、MN3、MP1、MN4组成两个反相器，形成锁存器，MN3、MN4的源极分别接到MN1、MN2的漏极SNA，SPA；MP2、MP3、MP4、MP5为复位管，MP4、MP5的漏极分别连接到SNA和SPA，MP2、MP3的漏极分别连接到SN和SP；

MP2、MP3、MP4、MP5的栅极连接到输入时钟CKI，其源极连接至电源VCC，当CKI=0时实现复位功能；与非门ND0、ND1组成了SR锁存器，SR锁存器的两个输入端分别连接至SP和SN；

ND0的输出端连接DF0的D输入端，DF0的CK输入端连接输入CKI时钟，其Q输出端连接输出引脚Q，QB输出端连接输出引脚QB；

ND1的输出端连接反相器IV0的输入端，IV0的输出端连接输出引脚COM；

所述的二分算法单元包含9个带复位功能的D触发器RDFF0-RDFF8、4个带置位功能的D触发器SDFF0-SDFF3、一个选择器MUX、两个反相器IV0-IV1、12个与门AD0-AD11；

RDFF0的D端口连接电源VDD，Q输出端通过连线N0连接到RDFF1的D输入端；

RDFF1的Q输出端通过连线N1连接到RDFF2的D输入端、RDFF8的CK输入端；

RDFF2的Q输出端通过连线N2连接到RDFF3的D输入端、AD0的输入端；

RDFF3的Q输出端通过连线N3连接到RDFF4的D输入端、SDFF0的CK输入端、AD3的输入端；

RDFF4的Q输出端通过连线N4连接到RDFF5的D输入端、SDFF1的CK输入端、AD6的输入端；

RDFF5的Q输出端通过连线N5连接到RDFF6的D输入端、SDFF2的CK输入端、AD9的输入端；

RDFF6的Q输出端通过连线N6连接到RDFF7的D输入端、SDFF3的CK输入端；

RDFF6的Q输出端连接到输出引脚CAL_END；

RDFF8的D输入端连接输入引脚COM，Q输出端通过连线SIGNBIT连接到IV1的输入端、MUX的S输入端和与门AD2、AD5、AD8、AD11的输入端；

反相器IV1的输出端连接AD1、AD4、AD7、AD10的输入端；

输入引脚COM连接到IV0的输入端、MUX的I1输入端，IV0的输出端连接至MUX的I0输入端；

MUX的O输出端通过连线COMA连接SDFF0-SDFF3的D输入端；

SDFF0的Q输出端连接AD0的输入端，AD0输出端连接AD1的输入端；

SDFF1的Q输出端连接AD3的输入端，AD3输出端连接AD4的输入端；

SDFF2的Q输出端连接AD6的输入端，AD6输出端连接AD7的输入端；

SDFF3的Q输出端连接AD9的输入端，AD9输出端连接AD10的输入端；

AD1、AD4、AD7、AD10的输出端分别连接输出引脚SP<3>、SP<2>、SP<1>、SP<0>；

AD2、AD5、AD8、AD11的输出端分别连接输出引脚SN<3>、SN<2>、SN<1>、SN<0>；

输入引脚RNST连接RDFF0-RDFF8的RB输入端；

输入引脚CLK_LOW连接RDFF0-EDFF7的CK输入端。

2.如权利要求1所述的具有失调消除功能的高速采样放大器，其特征在于，所述4bit开关电容阵列包括：

第一开关NMOS管MSN0，栅极连接至控制信号S0，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT；

第二开关NMOS管MSN1，栅极连接至控制信号S1，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT；

第三开关NMOS管MSN2，栅极连接至控制信号S2，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT；

第四开关NMOS管MSN3，栅极连接至控制信号S3，源极连接至地，漏极连接至电容的负端，电容正端连接至输出OUT；

其中，以第一开关控制的电容容值为基础单位C，第二开关控制电容的容值为2C，第三开关控制电容的容值为4C，第四开关控制电容的容值为8C。

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