CN208299759U - 一种放大器输入失调电压的自动校正电路 - Google Patents

Abstract

本实用新型公开一种放大器输入失调电压的自动校正电路，所述自动校正电路先通过比较器自身失调电压校正来完成辅助校正，再对放大器内部的MOS管输入级校正电路中MOS管的宽长比进行调整，从而实现整个放大器的输入失调电压的校正，相对于现有技术，本实用新型对放大器的差分输入级进行修改，使得输入差分MOS管对的等效宽长比可以由数字控制码值所控制，而不是通过补偿放大器的输出电压数值方式来纠正放大器的输入级的失调电压，也不需要一个不断调整的模拟电压就完成对全差分放大器失调电压的校正，当校正结束后可保留所获得的相应数字控制码值以提高后续放大器工作的精度，而停止数字校正控制电路的辅助校正，节省功耗。

Description

一种放大器输入失调电压的自动校正电路

技术领域

本实用新型涉及模拟电路设计领域，特别是涉及一种放大器输入失调电压的自动校正电路。

背景技术

运算放大器是一个基本的模拟电路功能模块，被非常广泛的使用，运算放大器中存在的直流失调电压也被业界广泛关注，各大公司也提出相应的解决方案都是采用模拟控制方式对直流失调电压进行校正，它们的设计主要是通过补偿放大器的输出电压数值方式来纠正放大器的输入失调电压，然而整个运算放大器的输入级仍可能引入失调电压。

在一些运放应用场合中，例如，图1是全差分运算放大器典型应用的电路示意图，其中，全差分放大器的正输入端通过阻值为R1的正输入电阻输入电压vip, 负输入端通过阻值为R1的负输入电阻输入电压vin；全差分放大器的负输出端通过阻值为R2的正反馈电阻连接回全差分放大器的正输入端，负输出端输出电压von；全差分放大器的正输出端通过阻值为R2的负反馈电阻连接回全差分放大器的负输入端，正输出端输出电压vop；则全差分放大器的全差分输出电压。由于全差分放大器失调电压存在，导致放大输出的全差分输出电压与差分输入电压的期望放大值存在偏差，特别是当差分输入信号vip-vin幅度原本很小时，由于运放失调的存在使得失调反馈电压的数值相对于的数值是不可忽略的，显然对全差分输出电压会产生很大的误差，如果不对由于运放失调导致的失调反馈电压进行纠正，那么全差分输出电压的数值与差分输入电压的期望数值相差较大。

图2是单端运算放大器典型应用的电路示意图，差分放大器的负输入端通过阻值为R1的负输入电阻输入电压vin，差分放大器的正输入端通过阻值为R1的正输入电阻输入参考电压vref，差分放大器的输出端通过阻值为R2的负反馈电阻连接回差分放大器的负输入端,差分放大器的单端输出电压为，由于单端放大器的失调电压存在，导致单端输出电压vout与差分输入电压的期望放大值存在偏差，特别是当单端输出电压vout与参考电压vref差别原本不大时，由于运放失调的存在导致的数值大于的数值，显然对单端输出电压vout会产生很大的误差，此时如果不对由于运放失调导致的失调反馈电压进行纠正，那么单端输出电压vout数值与差分输入电压的期望放大值相差明显。

实用新型内容

由于数字控制方式天然具有零静态功耗和实现简单，很容易进行工艺移植诸多优点，为此本实用新型提供一种放大器输入失调电压的自动校正电路：

一种放大器输入失调电压的自动校正电路，其特征在于，所述自动校正电路包括放大器信号源选择电路、放大器电路、比较器信号源选择电路、比较器和数字校正控制电路；

数字校正控制电路，包括与比较器信号源选择电路连接的比较器使能端、第一辅助校正控制编码信号端和第二辅助校正控制编码信号端，用于在比较器失调校正使能作用下，根据比较器的输出信号调整第一辅助校正控制编码信号端输出的第一辅助校正控制编码信号和第二辅助校正控制编码信号端输出的第二辅助校正控制编码信号，以抵消比较器自身的失调电压；数字校正控制电路还包括与放大器信号源选择电路相连接的放大器失调校正使能端、第一校正控制编码信号端和第二校正控制编码信号端，用于在完成比较器的失调电压校正后，结合比较器信号源选择电路和放大器信号源选择电路共同作用，并根据比较器的输出信号调整第一校正控制编码信号端输出的第一校正控制编码信号和第二校正控制编码信号端输出的第二校正控制编码信号，以实现在放大器电路的输入级抵消放大器失调电压；

放大器信号源选择电路，用于在校正放大器的过程中根据所述放大器失调校正使能端的校正使能信号为放大器电路输入待校正信号；

放大器电路，是带有反馈环路的放大器，而放大器包括MOS管输入级校正电路，用于在数字校正控制电路输出的所述第一校正控制编码信号和所述第二校正控制编码信号的调节作用下，通过改变MOS管输入级校正电路中并联的MOS管阵列的导通情况，以在输入级引入补偿电压抵消所述放大器的失调电压；

比较器信号源选择电路，用于在校正比较器的过程中根据所述比较器失调校正使能端的校正使能信号为比较器输入待校正信号，并在完成比较器的失调电压校正后控制放大器电路的输出信号进入比较器；

比较器，用于根据所述数字校正控制电路输出的所述第一辅助校正控制编码信号和所述第二辅助校正控制编码信号调节比较器内置的可调电容的电荷泄放速度，并产生比较判断结果；

其中，所述第一辅助校正控制编码信号和所述第二辅助校正控制编码信号是校正比较器本身失调电压过程中产生的一对互补的n位二进制数组，即其中一个n位二进制数组增加一个预置数值，另一个n位二进制数组则减小相同的预置数值；所述第一辅助校正控制编码信号端和所述第二辅助校正控制编码信号端都是n位总线，n为整数；

所述第一校正控制编码信号和所述第二校正控制编码信号是校正放大器失调电压过程中产生的一对互补的m位二进制数组，即其中一个m位二进制数组增加一个预置数值，另一个m位二进制数组则减小相同的预置数值；所述m位二进制数组是按照二进制权重依次增加的；所述第一校正控制编码信号端和所述第二校正控制编码信号端都是m位总线,m为整数。

进一步地，所述MOS管输入级校正电路包括第一校正MOS管阵列、第二校正MOS管阵列、第一零MOS管、第二零MOS管、级联负载电路和电流源；

所述第一零MOS管的栅极连接所述放大器的正输入端，所述第二零MOS管的栅极连接所述放大器的负输入端，所述第一零MOS管和所述第二零MOS管的漏极分别与所述级联负载电路的两个输入端相连接，所述第一零MOS管和所述第二零MOS管的源极与所述电流源相连接，使得所述第一零MOS管和所述第二零MOS管构成差分对；其中所述第一零MOS管和所述第二零MOS管的尺寸大小相同；

所述第一校正MOS管阵列与所述第一零MOS管并联，用于在所述第一校正控制编码信号端输出的所述第一校正控制编码信号的控制作用下，导通或关断所述第一校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；所述第二校正MOS管阵列与所述第二零MOS管并联，用于在所述第二校正控制编码信号端输出的所述第二校正控制编码信号的控制作用下，导通或关断所述第二校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；其中所述第一校正MOS管阵列与所述第二校正MOS管阵列的MOS管对的尺寸相等。

进一步地，所述第一校正MOS管阵列包括与所述第一零MOS管并联的m个支路的MOS管对；所述m个支路的MOS管对包括m个宽长比按照二进制权重成倍增加的第一校正MOS管及其对应的所在支路上相串联的第一开关MOS管；其中，m个所述第一校正MOS管的源极与所述第一零MOS管的源极相连接，m个所述第一校正MOS管的栅极都与所述放大器的正输入端相连接，m个所述第一开关MOS管的漏极与所述第一零MOS管的漏极相连接，m个所述第一开关MOS管的栅极分别与所述第一校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第一校正MOS管接入所述MOS管输入级校正电路；

所述第二校正MOS管阵列包括与所述第二零MOS管并联的m个支路的MOS管对；所述m个支路的MOS管对包括m个宽长比按照二进制权重成倍数增加的第二校正MOS管及其对应的所在支路上相串联的第二开关MOS管；其中，m个所述第二校正MOS管的栅极都与所述放大器的负输入端相连接，m个所述第二校正MOS管的源极与所述第二零MOS管的源极相连接，m个所述第二校正MOS管的栅极都与所述放大器的负输入端相连接，m个所述第二开关MOS管的栅极分别与所述第二校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第二校正MOS管接入所述MOS管输入级校正电路；

其中，所述第一校正MOS管阵列与所述第二校正MOS管阵列中对应相同二进制权重的所述第一校正MOS管和所述第二校正MOS管的宽长比相同；所述二进制权重是二的幂数关系；m个所述第一校正MOS管的宽长比的和比所述第一零MOS管的宽长比小，m个所述第二校正MOS管的宽长比的和比所述第二零MOS管的宽长比小。

进一步地，所述第一零MOS管和所述第二零MOS管都为NMOS管时，m个所述第一校正MOS管和m个所述第一开关MOS管都为NMOS管；所述第一零MOS管和所述第二零MOS管都为PMOS管时，m个所述第一校正MOS管和m个所述第一开关MOS管都为PMOS管。

进一步地，所述比较器包括预放大电路、失调消除电路、锁存电路和或非门锁存器；预放大电路的第一输出端与锁存电路的第一输入端连接于第一节点，预放大电路的第二输出端与锁存电路的第二输入端连接于第二节点；

预放大电路，具有形成比较器输入端的预放大器，受时钟信号控制的负载差分MOS管对和作为电流镜的MOS管，用来将输入信号放大到所述比较器能够有效识别的幅度；

锁存电路，包括两个首尾互连的反相器以正反馈的连接形式加快比较判断过程；

或非门锁存器，用来存储锁存电路输出端的信号以保留校正过程所获得的校正数字控制码值，并输出给所述数字校正控制电路作为辅助校正的比较判断结果；

失调消除电路，包括第一可调电容阵列和第二可调电容阵列，第一可调电容阵列的一端连接于第一节点，第一可调电容阵列的另一端接地，第二可调电容阵列的一端连接于第二节点，第二可调电容阵列的另一端接地；其中，第一可调电容阵列和第二可调电容阵列都包括n条并联的支路，每一条支路串联一个开关和一个电容，第一可调电容阵列的n个开关受所述第一辅助校正控制编码信号端输出的第一辅助校正控制编码信号的控制，第二可调电容阵列的n个开关受所述第二辅助校正控制编码信号端输出的第二辅助校正控制编码信号的控制，使得所述数字校正控制电路根据辅助校正的比较判断结果对第一可调电容阵列和第二可调电容阵列进行调整以实现所述比较器自身失调电压校正。

进一步地，当所述放大器电路的输入级为差分对时，所述放大器为全差分放大器，其两个差分输出端通过反馈电阻与其极性相反的差分输入端相连接；

所述比较器信号源选择电路包括待校正的辅助共模信号源、与所述比较器的负输入端有公共端的第一开关和第二开关以及与所述比较器的正输入端有公共端的第三开关和第四开关，其中，第二开关的另外一端连接所述全差分放大器的负输出端，第四开关的另外一端连接所述全差分放大器的正输出端，第一开关的另外一端和第三开关的另一端都连接待校正的辅助共模信号源，用于在所述比较器失调校正使能端的校正使能信号作用下控制所述比较器进入或退出失调电压辅助校正过程；

所述放大器信号源选择电路包括待校正的共模信号源、与所述放大器电路的正输入端有公共端的第五开关和第六开关以及与所述放大器电路的负输入端有公共端的第七开关和第八开关，其中第六开关的另外一端连接所述自动校正电路的正输入端，第八开关的另外一端连接所述自动校正电路的负输入端，第五开关的另外一端和第七开关的另一端都连接待共模信号源，用于在所述放大器失调校正使能端的校正使能信号作用下控制所述放大器进入或退出失调电压校正过程。

进一步地，当所述放大器电路的输入级为单端时，所述放大器为差分放大器，其输出端通过反馈电阻与其负输入端相连接；

所述比较器信号源选择电路包括与所述比较器的正输入端有公共端的第一开关和第二开关，其中，第二开关的另外一端连接所述差分放大器的输出端，第一开关的另外一端连接所述自动校正电路外部的参考电压端，用于在所述比较器失调校正使能端的校正使能信号作用下控制所述比较器进入或退出失调辅助校正过程；

所述放大器信号源选择电路包括与所述放大器电路负输入端有公共端的第五开关和第六开关，其中第六开关的另外一端连接所述自动校正电路的正输入端，第第五开关的另外一端连接所述自动校正电路外部的参考电压端，用于在所述放大器失调校正使能端的校正使能信号作用下控制所述放大器进入或退出失调校正过程。

相对于现有技术，本实用新型技术方案所提供的整个失调电压的校正过程都是通过监视所述比较器输出结果来调整相应数字控制码，不需要一个不断调整的模拟电压就完成对放大器失调电压的校正，当校正结束后，只需要保留所获得的相应数字控制码值即可，原来的校正辅助电路可以关闭以节省功耗。

所述自动校正电路完全适用于输入级为差分NMOS管对的单端放大器失调电压校正, 输入级为差分NMOS管对的全差分放大器失调电压校正, 输入级为差分PMOS管对的单端放大器失调电压校正, 输入级为差分PMOS管对的全差分放大器失调电压校正，这四种放大器形式基本覆盖绝大多数放大器的应用方式，应用范围广。

所述自动校正电路完全以数字形式实现失调电压自动校正，失调电压的校正精度和范围可以通过直接对输入级MOS的宽长比大小进行调整实现，而不是对放大器输出信号进行处理实现，容易扩展，因此校正后电路，可以应用于放大器输入电压差非常小的情形，这种校正技术的应用范围很大。校正完毕后，校正辅助电路可以完全关闭，静态功耗小，且校正过程以数字形式控制，减小噪声干扰。

本实用新型的另外一些具体和优选的方面在所附独立和从属权利要求中被提出。从属权利要求的特征可以与独立权利要求的特征适当地按照与权利要求中所明确提出的那些组合方式不同的组合方式进行组合。

附图说明

图1为全差分运算放大器典型应用的电路示意图；

图2为单端运算放大器典型应用的电路示意图；

图3为本实用新型实施例提供的一种放大器输入失调电压的自动校正电路拓扑结构示意图；

图4为本实用新型实施例中NMOS管输入级校正电路示意图；

图5为本实用新型实施例中PMOS管输入级校正电路示意图；

图6为本实用新型实施例中输入级为NMOS管差分对的全差分放大器失调电压的自动校正电路示意图；

图7为本实用新型实施例中输入级为PMOS管差分对的全差分放大器失调电压的自动校正电路示意图；

图8为本实用新型实施例中输入级为NMOS管对单端放大器失调电压的自动校正电路示意图；

图9为本实用新型实施例中输入级为PMOS管对单端放大器失调电压的自动校正电路示意图；

图10为本实用新型实施例中输入级为NMOS管对的自动校正电路中数字校正控制电路的信号端口的波形图；

图11为本实用新型实施例中输入级为PMOS管对的自动校正电路中数字校正控制电路的信号端口的波形图；

图12为本实用新型实施例中比较器的内部电路示意图。

具体实施方式

下面结合附图对本实用新型的具体实施方式作进一步说明：

如图3所示，一种放大器输入失调电压的自动校正电路，包括放大器信号源选择电路、放大器电路、比较器信号源选择电路、比较器和数字校正控制电路。

数字校正控制电路，包括与比较器信号源选择电路连接的比较器使能端cal_cmp、第一辅助校正控制编码信号端amp1和第二辅助校正控制编码信号端amp2。数字校正控制电路中控制比较器失调电压校正的逻辑为：在比较器失调校正使能端cal_cmp为高电平时，数字校正控制电路根据比较器的输出信号v_cmp调整第一辅助校正控制编码信号端cmp_dp输出的第一辅助校正控制编码信号cmp_dp[n-1:0]和第二辅助校正控制编码信号端cmp_dm输出的第二辅助校正控制编码信号cmp_dm[n-1:0]，以抵消比较器自身的失调电压；其中，所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]是校正比较器过程中一对互补的n位二进制数组，即其中一个n位二进制数组增加一个预置数值，另一个n位二进制数组则减小相同的预置数值；所述第一辅助校正控制编码信号端cmp_dp和所述第二辅助校正控制编码信号端cmp_dm都是n位总线，n为整数。

数字校正控制电路还包括与放大器信号源选择电路相连接的放大器失调校正使能端cal_amp、第一校正控制编码信号端amp1和第二校正控制编码信号端amp2，数字校正控制电路中控制放大器失调电压校正的逻辑为：在完成比较器的自身失调电压校正后，比较器失调校正使能端cal_cmp置低电平，放大器失调校正使能端cal_amp置高电平,并根据比较器的输出信号v_cmp调整第一校正控制编码信号端amp1输出的第一校正控制编码信号amp1[m:1]和第二校正控制编码信号端amp2输出的第二校正控制编码信号amp2[m:1],以在放大器电路的输入级抵消失调电压Voffset；其中所述第一校正控制编码信号amp1[m:1]和所述第二校正控制编码信号amp2[m:1]是校正放大器失调电压过程中一对互补的m位二进制数组，即其中一个m位二进制数组增加一个预置数值，另一个m位二进制数组则减小相同的预置数值；所述m位二进制数组中的次低位至最高位是按照二进制权重依次增加的；所述第一校正控制编码信号端amp1和所述第二校正控制编码信号端amp2都是m位总线,m为整数。

放大器信号源选择电路，用于在校正放大器失调电压的过程中，当所述放大器失调校正使能端cal_amp的使能信号为高时，数字校正控制电路控制进入放大器的失调电压校正过程，为放大器电路输入待校正信号；当所述放大器失调校正使能端cal_amp的使能信号为低时，停止放大器的失调电压校正。

放大器电路，是带有反馈环路的放大器，放大器包括MOS管输入级校正电路，用于在数字校正控制电路输出的所述第一校正控制编码信号amp1[m:1]和所述第二校正控制编码信号amp2[m:1]的调节作用下，通过改变MOS管输入级校正电路中并联的MOS管阵列的导通情况，以引入补偿电压在输入级抵消所述放大器的失调电压Voffset。所述MOS管输入级校正电路包括第一校正MOS管阵列、第二校正MOS管阵列、第一零MOS管、第二零MOS管、级联负载电路和电流源；所述第一零MOS管和所述第二零MOS管构成差分对，且所述第一零MOS管和所述第二零MOS管的尺寸大小相同；所述第一校正MOS管阵列与所述第一零MOS管并联，用于在所述第一校正控制编码信号端输出的所述第一校正控制编码信号的控制作用下，导通或关断所述第一校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；所述第二校正MOS管阵列与所述第二零MOS管并联，用于在所述第二校正控制编码信号端输出的所述第二校正控制编码信号的控制作用下，导通或关断所述第二校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；其中所述第一校正MOS管阵列与所述第二校正MOS管阵列的MOS管对的尺寸相等。

比较器信号源选择电路，用于在校正比较器自身失调电压的过程中根据所述比较器失调校正使能端cal_cmp的使能信号为比较器输入待校正信号，并在完成比较器的失调电压校正后控制放大器电路的输出信号进入比较器。

比较器，用于根据所述数字校正控制电路输出的所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]调节比较器内置的可调电容的电荷泄放速度，并在校正比较器的过程中输出比较器校正结果，并在校正放大器的过程中输出放大器校正结果。

如图4所示，作为本实用新型的一个实施例，当所述MOS管输入级校正电路具有NMOS管形成的MOS管阵列，则所述输入级校正电路为NMOS管输入级校正电路；所述NMOS管输入级校正电路包括第一校正NMOS管阵列、第二校正NMOS管阵列、第一零NMOS管、第二零NMOS管、级联负载电路和电流源isrc；所述第一零NMOS管NM10的栅极连接所述放大器的正输入端v+，所述第二零NMOS管NM20的栅极连接所述放大器的负输入端v-，所述第一零NMOS管NM10和所述第二零NMOS管NM20的漏极分别与所述级联负载电路的两个输入端相连接，所述第一零NMOS管NM10和所述第二零NMOS管NM20的源极与所述电流源的正极相连接，使得所述第一零NMOS管NM10和所述第二零NMOS管NM20构成差分对；其中所述第一零NMOS管NM10和所述第二零NMOS管NM20的尺寸大小相同；所述第一校正NMOS管阵列与所述第一零NMOS管NM10并联，所述第一校正控制编码信号端amp1在本实用新型实施例中为amp_dp,其输出的所述第一校正控制编码信号amp1[m:1]在本实用新型实施例中为amp_dp[m:1], 在所述第一校正控制编码信号amp_dp[m:1]的控制作用下，导通或关断所述第一校正NMOS管以实现所述放大器的失调电压校正；所述第二校正NMOS管阵列与所述第二零NMOS管NM20并联，所述第二校正控制编码信号端amp2在本实用新型实施例中为amp_dm,其输出的所述第二校正控制编码信号amp2[m:1]在本实用新型实施例中为amp_dm[m:1], 在所述第二校正控制编码信号amp_dm[m:1]的控制作用下，导通或关断所述第二校正NMOS管以实现所述放大器的失调电压Voffset的校正；其中所述第一校正NMOS管阵列与所述第二校正NMOS管阵列是对称的电路结构，它们的MOS管对的等效宽长比W/L相等。

如图4所示，作为本实用新型的一个实施例，所述第一校正NMOS管阵列包括与所述第一零NMOS管并联的m个支路的NMOS管对；所述m个支路的NMOS管对包括m个宽长比按照二进制权重成倍增加的第一校正NMOS管，分别为第一一NMOS管NM11、第一二NMOS管NM12、第一三NMOS管NM13、…、第一m NMOS管NM1m其中，第一二NMOS管NM12的宽长比为第一一NMOS管NM11的2倍，第一三NMOS管NM13的宽长比为第一二NMOS管NM12的2倍，则第一m NMOS管NM1m的宽长比为第一一NMOS管NM11的2^m倍，即第一一NMOS管NM11、第一二NMOS管NM12、第一三NMOS管NM13、…、第一m NMOS管NM1m的宽长比是按照所述第一校正控制编码信号中二进制权重成倍数增加的，但是第一一NMOS管NM11、第一二NMOS管NM12、第一三NMOS管NM13、…、第一m NMOS管NM1m的宽长比之和相对于所述第一零NMOS管NM10的宽长比小，因为所述放大器的失调电压不大，所以用于失调电压校正的NMOS管宽长比设置地比较小。

所述m个支路的NMOS管对还包括所述第一校正MOS管对应的所在支路上相串联的第一开关NMOS管，分别为第一一开关NMOS管NC11、第一二开关NMOS管NC12、第一三开关NMOS管NC13、…、第一m开关NMOS管NC1m 是开关控制作用NMOS管，其中所述第一一开关NMOS管NC11的栅极控制信号是DP<1>，即对应着所述第一校正控制编码信号中的最低权重，所述第一二开关NMOS管NC12的栅极控制信号是DP<2>，其权重是DP<1>的2倍，依次类推，所述第一m开关NMOS管NC1m的栅极控制信号是DP<m>,其权重是2^m。其中，m个所述第一校正NMOS管的栅极都与所述放大器的正输入端v+相连接，m个所述第一开关NMOS管的栅极分别与所述第一校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第一校正NMOS管接入所述NMOS管输入级校正电路。

如图4所示，所述第二校正NMOS管阵列包括与所述第二零NMOS管并联的m个支路的NMOS管对；所述m个支路的NMOS管对包括m个宽长比按照二进制权重成倍增加的第二校正NMOS管，分别为第二一NMOS管NM21、第二二NMOS管NM22、第二三NMOS管NM23、…、第二m NMOS管NM2m其中，第二二NMOS管NM22的宽长比为第二一NMOS管NM21的2倍，第二三NMOS管NM23的宽长比为第二二NMOS管NM22的2倍，则第二m NMOS管NM2m的宽长比为第二一NMOS管NM21的2^m倍，即第二一NMOS管NM21、第二二NMOS管NM22、第二三NMOS管NM23、…、第二m NMOS管NM2m的宽长比是按照所述第二校正控制编码信号中二进制权重成倍数增加的，由于所述第一校正NMOS管阵列与所述第二校正NMOS管阵列是对称的电路结构，所以第二一NMOS管NM21、第二二NMOS管NM22、第二三NMOS管NM23、…、第二m NMOS管NM2m的尺寸与第一一NMOS管NM11、第一二NMOS管NM12、第一三NMOS管NM13、…、第一m NMOS管NM1m的尺寸一一对应相等，但是第二一NMOS管NM21、第二二NMOS管NM22、第二三NMOS管NM23、…、第二m NMOS管NM2m的宽长比之和相对于所述第二零NMOS管NM20的较小，因为所述放大器的失调电压不大，所以用于失调电压校正的NMOS管宽长设置得较小。

所述m个支路的NMOS管对还包括所述第二校正MOS管对应的所在支路上相串联的第二开关NMOS管，分别为第二一开关NMOS管NC21、第二二开关NMOS管NC22、第二三开关NMOS管NC23、…、第二m开关NMOS管NC2m 是开关控制作用NMOS管，其尺寸与第一一开关NMOS管NC11、第一二开关NMOS管NC12、第一三开关NMOS管NC13、…、第一m开关NMOS管NC1m一一对应相等。其中所述第二一开关NMOS管NC21的栅极控制信号是DM<1>，即对应着所述第二校正控制编码信号中的最低权重，所述第二二开关NMOS管NC22的栅极控制信号是DM<2>，其权重是DM<1>的2倍，依次类推，所述第二m开关NMOS管NC2m的栅极控制信号是DM<m>,其权重是2^m。其中，m个所述第二校正NMOS管的栅极都与所述放大器的负输入端v-相连接，m个所述第二开关NMOS管的栅极分别与所述第二校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第二校正NMOS管接入所述NMOS管输入级校正电路。前述的数字控制码 DP<m:1>与 DM<m:1>在二进制数值关系上是互补关系，以实现其中一组数字控制码对应的NMOS宽长比增加时，则另一组数字控制码对应的NMOS宽长比减少相同变化量的效果，从而纠正放大器输入级原来的失调电压。

如图5所示，作为本实用新型的一个实施例，当所述MOS管输入级校正电路具有PMOS管形成的MOS管阵列，则所述输入级校正电路为PMOS管输入级校正电路；所述PMOS管输入级校正电路包括第一校正PMOS管阵列、第二校正PMOS管阵列、第一零PMOS管、第二零PMOS管、级联负载电路和电流源isrc；所述第一零PMOS管PM10的栅极连接所述放大器的正输入端v+，所述第二零PMOS管PM20的栅极连接所述放大器的负输入端v-，所述第一零PMOS管PM10和所述第二零PMOS管PM20的漏极分别与所述级联负载电路的两个输入端相连接，所述第一零PMOS管PM10和所述第二零PMOS管PM20的源极与所述电流源的负极相连接，所述电流源的正极连接供电电压端VCC，使得所述第一零PMOS管PM10和所述第二零PMOS管PM20构成差分对；其中所述第一零PMOS管PM10和所述第二零PMOS管PM20的尺寸大小相同；所述第一校正PMOS管阵列与所述第一零PMOS管PM10并联，所述第一校正控制编码信号端amp1在本实用新型实施例中为amp_dp_n,其输出的所述第一校正控制编码信号amp1[m:1]在本实用新型实施例中为amp_dp_n[m:1], 在所述第一校正控制编码信号amp_dp_n[m:1]的控制作用下,导通或关断所述第一校正PMOS管以实现所述放大器的失调电压校正；所述第二校正PMOS管阵列与所述第二零PMOS管PM20并联，所述第二校正控制编码信号端amp2在本实用新型实施例中为amp_dm_n,其输出的所述第二校正控制编码信号amp2[m:1]在本实用新型实施例中为amp_dm_n[m:1], 在所述第二校正控制编码信号amp_dm_n[m:1]的控制作用下，，导通或关断所述第二校正PMOS管以实现所述放大器的失调电压Voffset的校正；其中所述第一校正PMOS管阵列与所述第二校正PMOS管阵列是对称的电路结构，它们的MOS管对的等效宽长比W/L相等。

如图4所示，作为本实用新型的一个实施例，所述第一校正PMOS管阵列包括与所述第一零PMOS管并联的m个支路的PMOS管对；所述m个支路的PMOS管对包括m个宽长比按照二进制权重成倍增加的第一校正PMOS管，分别为第一一PMOS管PM11、第一二PMOS管PM12、第一三PMOS管PM13、…、第一m PMOS管PM1m其中，第一二PMOS管PM12的宽长比为第一一PMOS管PM11的2倍，第一三PMOS管PM13的宽长比为第一二PMOS管PM12的2倍，则第一m PMOS管PM1m的宽长比为第一一PMOS管PM11的2^m倍，即第一一PMOS管PM11、第一二PMOS管PM12、第一三PMOS管PM13、…、第一m PMOS管PM1m的宽长比是按照所述第一校正控制编码信号中二进制权重成倍数增加的，但是第一一PMOS管PM11、第一二PMOS管PM12、第一三PMOS管PM13、…、第一m PMOS管PM1m的宽长比之和相对于所述第一零PMOS管PM10的宽长比小，因为所述放大器的失调电压不大，所以用于失调电压校正的PMOS管宽长设置地比较小。

所述m个支路的PMOS管对还包括所述第一校正MOS管对应的所在支路上相串联的第一开关PMOS管，分别为第一一开关PMOS管PC11、第一二开关PMOS管PC12、第一三开关PMOS管PC13、…、第一m开关PMOS管PC1m 是开关控制作用PMOS管，其中所述第一一开关PMOS管PC11的栅极控制信号是DP<1>，即对应着所述第一校正控制编码信号中的最低权重，所述第一二开关PMOS管PC12的栅极控制信号是DP<2>，其权重是DP<1>的2倍，依次类推，所述第一m开关PMOS管PC1m的栅极控制信号是DP<m>,其权重是2^m。其中，m个所述第一校正PMOS管的栅极都与所述放大器的正输入端v+相连接，m个所述第一开关PMOS管的栅极分别与所述第一校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第一校正PMOS管接入所述PMOS管输入级校正电路。

如图4所示，所述第二校正PMOS管阵列包括与所述第二零PMOS管并联的m个支路的PMOS管对；所述m个支路的PMOS管对包括m个宽长比按照二进制权重成倍增加的第二校正PMOS管，分别为第二一PMOS管PM21、第二二PMOS管PM22、第二三PMOS管PM23、…、第二m PMOS管PM2m其中，第二二PMOS管PM22的宽长比为第二一PMOS管PM21的2倍，第二三PMOS管PM23的宽长比为第二二PMOS管PM22的2倍，则第二m PMOS管PM2m的宽长比为第二一PMOS管PM21的2^m倍，即第二一PMOS管PM21、第二二PMOS管PM22、第二三PMOS管PM23、…、第二m PMOS管PM2m的宽长比是按照所述第二校正控制编码信号中二进制权重成倍数增加的，由于所述第一校正PMOS管阵列与所述第二校正PMOS管阵列是对称的电路结构，所以第二一PMOS管PM21、第二二PMOS管PM22、第二三PMOS管PM23、…、第二m PMOS管PM2m的尺寸与第一一PMOS管PM11、第一二PMOS管PM12、第一三PMOS管PM13、…、第一m PMOS管PM1m的尺寸一一对应相等，但是第二一PMOS管PM21、第二二PMOS管PM22、第二三PMOS管PM23、…、第二m PMOS管PM2m的宽长比之和相对于所述第二零PMOS管PM20的较小，因为所述放大器的失调电压不大，所以用于失调电压校正的PMOS管宽长设置得较小。

所述m个支路的PMOS管对还包括所述第二校正MOS管对应的所在支路上相串联的第二开关PMOS管，分别为第二一开关PMOS管PC21、第二二开关PMOS管PC22、第二三开关PMOS管PC23、…、第二m开关PMOS管PC2m 是开关控制作用PMOS管，其尺寸与第一一开关PMOS管PC11、第一二开关PMOS管PC12、第一三开关PMOS管PC13、…、第一m开关PMOS管PC1m一一对应相等。其中所述第二一开关PMOS管PC21的栅极控制信号是DM<1>，即对应着所述第二校正控制编码信号中的最低权重，所述第二二开关PMOS管PC22的栅极控制信号是DM<2>，其权重是DM<1>的2倍，依次类推，所述第二m开关PMOS管PC2m的栅极控制信号是DM<m>,其权重是2^m。其中，m个所述第二校正PMOS管的栅极都与所述放大器的负输入端v-相连接，m个所述第二开关PMOS管的栅极分别与所述第二校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第二校正PMOS管接入所述PMOS管输入级校正电路。前述的数字控制码 DP<m:1>与 DM<m:1>在二进制数值关系上是互补关系，以实现其中一组数字控制码对应的PMOS宽长比增加时，则另一组数字控制码对应的PMOS宽长比减少相同变化量的效果，从而纠正放大器输入级原来的失调电压。

如图12所示，所述比较器包括预放大电路、失调消除电路、锁存电路和或非门锁存器；预放大电路的第一输出端ON1与锁存电路的第一输入端FP连接于第一节点vn2，预放大电路的第二输出端OP1与锁存电路的第二输入端FN连接于第二节点vp2。

预放大电路，具有形成比较器输入端的预放大器，受时钟信号Vlatch控制的负载差分MOS管对和作为电流镜的MOS管，用来将输入信号放大到所述比较器能够有效识别的幅度；预放大电路是以受时钟信号Vlatch的控制通断的第一PMOS 管PM1和第二PMOS管PM2管作为负载MOS 管的差分放大器，第一NMOS管NM1作为电流源，其栅极也接入时钟信号Vlatch。连接在第二输出端OP1和第一NMOS管NM1的源极之间的第三NMOS管NM3和连接在第一输出端ON1和第一NMOS管NM1的源极之间的第二NMOS管NM2提供预放大电路的两个输出端电荷的泄放通路，这条泄放通路的通断由第一输出端ON1和第二输出端OP1的电压差控制；预放大器在所述比较器校正过程中，将正输入端vip1和负输入端vin1接入一个共模电压上，并将该共模电压通过预放大器进行放大，分别得到用来驱动第三NMOS管NM3的正输出端信号vp1和用来驱动第二NMOS管NM2的负输出端信号vn1。

锁存电路，包括两个首尾互连的反相器以正反馈的连接形式加快比较判断过程；所述两个反相器分别为第三PMOS管PM3和第八NMOS管NM8连接构成的第一反相器和第四PMOS管PM4和第九NMOS管NM9连接构成的第二反相器，这两个反相器交叉连接，其输出端通过缓冲器分别连接到或非门锁存器的输入端。第六PMOS管PM6和第五NMOS管NM5构成运放负载；第七NMOS管NM7和第六NMOS管NM6作为第一反相器的接地开关，其栅极构成锁存电路的第二输入端FN；第五NMOS管NM5和第四NMOS管NM4作为第二反相器的接地开关，其栅极构成锁存电路的第一输入端FP。第三PMOS管PM3和第八NMOS管NM8的栅极与第四PMOS管PM4和第九NMOS管NM9的漏极连接于第四节点P3，第三PMOS管PM3和第八NMOS管NM8的漏极与第四PMOS管PM4和第九NMOS管NM9的栅极连接于第三节点N3, 第四节点P3经过缓冲器得到所述锁存电路的输出端vn3，第三节点N3经过缓冲器得到所述锁存电路的另一输出端vp3。

或非门锁存器，用来存储锁存电路输出端vn3和vp3的信号以保留校正过程所获得的校正数字控制码值。或非门锁存器为锁存器的或非门组合逻辑结构，故当锁存电路输出端vn3和vp3的信号为不同逻辑电平时，所述或非门锁存器的输出信号v_cmp发生高低电平翻转。

失调消除电路，包括第一可调电容阵列和第二可调电容阵列，第一可调电容阵列的一端连接于第一节点vn2，第一可调电容阵列的另一端接地，第二可调电容阵列的一端连接于第二节点vp2，第二可调电容阵列的另一端接地；第一可调电容阵列和第二可调电容阵列都包括n条并联的支路，每一条支路串联一个开关和一个电容，为了简化描述，第一可调电容阵列为C1，第二可调电容阵列为C2；第一可调电容阵列C1的n个开关受所述第一辅助校正控制编码信号cmp_dp[n-1:0]的控制，第二可调电容阵列C2的n个开关受所述第二辅助校正控制编码信号cmp_dm[n-1:0]的控制，使得所述数字校正控制电路根据辅助校正的比较判断结果对第一可调电容阵列C1和第二可调电容阵列C2进行调整以实现所述比较器自身失调电压校正。所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]是一对互补的编码信号，当其中一个辅助校正控制编码信号增加预设数值，则另一个辅助校正控制编码信号相应的减小相同的预设数值，从而确定每一个可调电容阵列中的n个并联的电容器串联的开关的闭合情况，进而改变n个电容并联值。

需要说明的是，图6 中所述全差分放大器内部的所述输入级校正电路为NMOS管输入级校正电路，图7 中所述全差分放大器内部的所述输入级校正电路为PMOS管输入级校正电路，图6和图7中的所述比较器使能电路和所述放大器使能电路结构相同。图6 中所述第一校正控制编码信号是amp_dp[m:1]，所述第二校正控制编码信号是amp_dm[m:1]；而图7中所述第一校正控制编码信号是amp_dp_n[m:1]，所述第二校正控制编码信号是amp_dm_n[m:1]，其中amp_dp[m:1]在调整校正所述全差分放大器过程中与amp_dp_n[m:1]在调整校正所述差分放大器过程中互为取反操作，amp_dm[m:1]和amp_dp_n[m:1]存在类似的规律。

如图6和图7所示，当所述放大器电路的输入级为差分对时，所述放大器为全差分放大器，其负差分输出端von通过反馈电阻R2与其正差分输入端相连接，其正差分输出端vop通过反馈电阻R2与其负差分输入端相连接；所述比较器信号源选择电路包括待校正的辅助共模信号源vcom1、与所述比较器的负输入端有公共端的第一开关S1和第二开关S2以及与所述比较器的正输入端有公共端的第三开关S3和第四开关S4，其中，第二开关S2的另外一端连接所述全差分放大器的负输出端，第四开关S4的另外一端连接所述全差分放大器的正输出端，第一开关S1的另外一端和第三开关S3的另一端都连接待校正的辅助共模信号源vcom1。当所述比较器失调校正使能端cal_cmp为高电平时控制第一开关S1和第三开关S3都闭合，将所述比较器的正负输入端都接入待校正的辅助共模信号源vcom1，使得所述比较器进入自身失调电压辅助校正过程；当所述比较器失调电压校正使能端cal_cmp为低电平时，控制第一开关S1和第三开关S3都断开，而所述比较器失调电压校正使能端cal_cmp经过反相器得到的控制信号cal_cmp_n为高电平,控制第二开关S2和第四开关S4都闭合，使得所述比较器退出失调电压辅助校正过程，进一步地控制所述放大器电路的输出信号进入所述比较器。

所述放大器信号源选择电路包括待校正的共模信号源vcom2、与所述放大器电路的正输入端（在本实用新型实施例是与所述放大器的正输入电阻R1+的一端）有公共端的第五开关S5和第六开关S6以及与所述放大器电路的负输入端（在本实用新型实施例是与所述放大器的负输入电阻R1-的一端）有公共端的第七开关S7和第八开关S8，其中第六开关S6的另外一端连接所述自动校正电路的正输入端vip，第八开关S8的另外一端连接所述自动校正电路的负输入端vin，第五开关S5的另外一端和第七开关S7的另一端都连接待校正的共模信号源vcom2，用于在所述放大器失调校正使能端cal_amp的使能信号作用下控制所述全差分放大器进入或退出失调电压校正过程。当所述放大器失调校正使能端cal_amp为高电平时控制第五开关S5和第七开关S7都闭合，将所述全差分放大器的正负输入端都接入待校正的共模信号源vcom2，使得所述全差分放大器进入失调电压校正过程；当所述放大器失调校正使能端cal_amp为低电平时，控制第五开关S5和第七开关S7都断开，而所述放大器失调校正使能端cal_amp经过反相器得到的控制信号cal_amp_n为高电平,控制第六开关S6和第八开关S8都闭合，使得所述全差分放大器退出失调电压校正过程，进一步地控制所述自动校正电路正输入端vip和负输入端vin的信号进入所述全差分放大器。

需要说明的是，图8中所述差分放大器内部的所述输入级校正电路为NMOS管输入级校正电路，图9中所述差分放大器内部的所述输入级校正电路为PMOS管输入级校正电路，图8和图9中的所述比较器使能电路和所述放大器使能电路结构相同。图8中所述第一校正控制编码信号是amp_dp[m:1]，所述第二校正控制编码信号是amp_dm[m:1]；而图9中所述第一校正控制编码信号是amp_dp_n[m:1]，所述第二校正控制编码信号是amp_dm_n[m:1]，其中amp_dp[m:1]在调整校正所述全差分放大器过程中与amp_dp_n[m:1]在调整校正所述差分放大器过程中互为取反操作，amp_dm[m:1]和amp_dp_n[m:1]存在类似的规律。

如图8和图9所示，当所述放大器电路的输入级为单端时，所述放大器为差分放大器，其输出端vout通过反馈电阻R2与其负差分输入端相连接；所述比较器信号源选择电路包括与所述比较器的正输入端有公共端的第一开关S1和第二开关S2，其中，第二开关S2的另外一端连接所述差分放大器的输出端vout，第一开关S1的另外一端连接所述自动校正电路外部的参考电压端vref。当所述比较器失调校正使能端cal_cmp为高电平时控制第一开关S1闭合，将所述比较器的正负输入端都接入参考电压端vref，使得所述比较器进入失调电压辅助校正过程；当所述比较器失调校正使能端cal_cmp为低电平时，控制第一开关S1断开，而所述比较器使能端cal_cmp经过反相器得到的控制信号cal_cmp_n为高电平,控制第二开关S2闭合，使得所述比较器退出失调电压辅助校正过程，进一步地控制所述放大器电路的输出信号进入所述比较器。

所述放大器信号源选择电路包括与所述放大器电路负输入端（在本实用新型实施例是所述放大器的负输入电阻R1-的一端）有公共端的第五开关S5和第六开关S6，其中第六开关S6的另外一端连接所述自动校正电路的正输入端vip，第五开关S5的另外一端连接所述自动校正电路外部的参考电压端vref。当所述差分放大器失调校正使能端cal_amp为高电平时控制第五开关S5闭合，将所述差分放大器的正负输入端都接入参考电压端vref，使得所述差分放大器进入失调电压校正过程；当所述放大器失调校正使能端cal_amp为低电平时，控制第五开关S5断开，而所述放大器使能端cal_amp经过反相器得到的控制信号cal_amp_n为高电平,控制第六开关S6闭合，使得所述差分放大器退出失调电压校正过程，进一步地控制所述自动校正电路正输入端vip和负输入端vin的信号进入所述差分放大器。

一种放大器输入失调电压的自动校正方法，该自动校正方法是基于所述自动校正电路，结合图10和图11所示，所述数字校正控制电路的校正使能端cal_en置高电平后，首先所述数字校正控制电路控制所述比较器失调校正使能端cal_cmp为高电平，将所述比较器输入端与所述放大器的输出端断开，在所述比较器校正结束之前所述比较器不接收所述放大器的输出信号，然后在比较器信号源选择电路的作用下，所述比较器的正负输入端都接入所述待校正的辅助信号源vcom1，同时所述数字校正控制电路将所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]都设置在中间刻度值1000…00，开始对所述比较器的自身失调电压的校正过程，即所述放大器的辅助校正过程；其中所述中间刻度值对应的所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]的最高位置一，其余位置零。

如果所述比较器自身存在失调电压，所述数字校正控制电路根据所述比较器输出的相应的比较判断结果v_cmp实时调整所述第一辅助校正控制编码信号cmp_dp[n-1:0]和所述第二辅助校正控制编码信号cmp_dm[n-1:0]，对所述第一可调电容阵列C1和所述第二可调电容阵列C2的电容量进行调节，通过引入纠正电压抵消所述比较器存在的失调电压，直到所述第一辅助校正控制编码信号cmp_dp[n-1:0]在M和M-1之间循环变化,所述自动校正电路结束辅助校正过程；其中所述第一辅助校正控制编码信号cmp_dp[n-1:0]的数值M用来衡量所述比较器的校正精度。

所述比较器自身失调电压校正结束后，所述数字校正控制电路控制所述比较器失调校正使能端cal_cmp为低电平，将所述比较器输入端与所述放大器的输出端连接以实现所述比较器接收所述放大器的输出信号，然后控制所述放大器失调校正使能端cal_amp置为高电平，则在所述放大器信号源选择电路的使能作用下，所述放大器的正负输入端都接入所述待校正信号源(当所述放大器电路的输入级为单端时所述待校正信号源为所述自动校正电路外部的参考电压vref；当所述放大器电路的输入级为差分对时所述待校正信号源为所述待校正的共模信号源vcom2)，同时所述数字校正控制电路将所述第一校正控制编码信号amp1[m:1]和所述第二校正控制编码信号amp2[m:1]都设置在基准刻度值，开始对所述比较器的失调电压的校正过程。

具体地，所述基准刻度值表示所述第一校正MOS管阵列和所述第二校正MOS管阵列中对应二进制权重最大的MOS管对所在支路都导通，而其余MOS管对都关断时，所述第一校正控制编码信号amp1[m:1]和所述第二校正控制编码信号amp2[m:1]的二进制数组；当所述第一校正MOS管阵列和所述第二校正MOS管阵列的并联支路上都是NMOS管对时,对应图10中所述第一校正控制编码信号amp_dp[n-1:0]对应的所述基准刻度值为100…00，所述数字校正控制电路根据所述比较器输出结果v_cmp的状态相应调整所述第一校正控制编码信号amp_dp [m:1]和所述第二校正控制编码信号amp_dm [m:1]的数值，当所述第一校正控制编码信号amp_dp [m:1]最终在N与N-1之间循环跳动时，所述数字校正控制电路的校正指示端cal_done输出高电平，指示所述放大器失调电压校正结束。而所述第一校正MOS管阵列和所述第二校正MOS管阵列的并联支路上都是PMOS管对时，对应图11中所述第一校正控制编码信号amp_dp_n[m:1]对应的所述基准刻度值为011…11，所述数字校正控制电路根据所述比较器输出结果v_cmp的状态相应调整所述第一校正控制编码信号amp_dp_n[m:1]和所述第二校正控制编码信号amp_dm_n[m:1]的数值，当所述第一校正控制编码信号amp_dp_n[m:1]最终在N与N-1之间循环跳动时，所述数字校正控制电路的校正指示端cal_done输出高电平，指示所述放大器失调电压校正结束。

如果所述放大器存在失调电压Voffset，所述数字校正控制电路根据所述比较器输出的相应的比较判断结果v_cmp实时调整所述第一校正控制编码信号amp1[m:1]和所述第二校正控制编码信号amp2[m:1]，对所述第一校正MOS管阵和所述第二校正MOS管阵的通断进行调节，引入纠正电压在所述放大器的输入级抵消原存在的失调电压，直到所述第一校正控制编码信号amp1[m:1]在N和N-1之间循环变化。其中所述第一校正控制编码信号amp1[m:1]的数值N衡量所述放大器的校正精度；所述放大器可以是输入级为差分对的全差分放大器或输入级为单端的差分放大器。

所述第一可调电容阵列C1和所述第二可调电容阵列C2，包括多条并联的支路，每条支路串联有一个开关和一个电容，本实用新型实施例中所述第一可调电容阵列C1和所述第二可调电容阵列C2各自包括n ＝ 4 个电容，则所述第一辅助校正控制编码信号为cmp_dp[3:0]，所述第二辅助校正控制编码信号为cmp_dm[3:0]，所述比较器的校正方法包括：

当所述比较器存在负的失调电压，所述比较器输出的比较判断结果v_cmp为低电平，则所述第一辅助校正控制编码信号cmp_dp[3:0]在所述中间刻度值4’b1000的基础上减一得到4’b0111，所述第二辅助校正控制编码信号cmp_dm[3:0]在所述中间刻度值4’b1000的基础上加一得到4’b1001，所述第一辅助校正控制编码信号cmp_dp[3:0]对应控制的所述第一可调电容阵列C1接入所述第一节点vn2的电容减小，而所述第二辅助校正控制编码信号cmp_dm[3:0]对应控制的所述第二可调电容阵列C2接入所述第二节点vp2的电容增加，此时由于所述预放大电路的正输入端vip1和负输入端vin1接入待校正的辅助共模信号源vcom1上,所以所述第一节点vn2的电压下降速度快于所述第二节点vp2的电压下降速度。具体地，所述第一节点vn2的电容小于所述第二节点vp2的电容，第一PMOS管PM1和第二PMOS管PM2的栅极上的时钟信号Vlatch跳变为高电平，导通第一NMOS管NM1，所述预放大电路通过其第一输出端ON1和第二输出端OP1为所述失调消除电路提供所述第一节点vn2的电容和所述第二节点vp2的电容泄放通路，使得所述第一节点vn2处电压为低电平，所述第二节点vp2处电压为高电平，从而引入一个正的差分电压以减小原来存在的负的失调电压。所述锁存电路的第四NMOS管NM4和第五NMOS管NM5关断，而第六NMOS管NM6和第七NMOS管NM7导通，将第四节点P3电压下拉到零，第三节点N3电压由第三PMOS管PM3和第五PMOS管PM5上拉到供电电压端VCC。最后由所述或非门锁存器的输出端得到所述比较判断结果v_cmp为高电平。

当所述第一辅助校正控制编码信号cmp_dp[3:0]是4’b0110时，所述第二辅助校正控制编码信号cmp_dm[3:0]是4’b1010，这时所述第一节点vn2的电容进一步地小于所述第二节点vp2的电容，由于所述预放大电路的正输入端vip1和负输入端vin1接入待校正的辅助共模信号源vcom1上,所以所述第一节点vn2的电压下降速度更快于所述第二节点vp2的电压下降速度。这相当于为所述比较器引入一个更大的正的差分电压。以此类推，当所述第一辅助校正控制编码信号cmp_dp[3:0]从4’b0111开始减小时，所述第二辅助校正控制编码信号cmp_dm[3:0]是从4’b1001开始增加，这会为所述比较器引入不断增加的正向差分电压，以抵消掉原来存在的负的失调电压。

当所述比较器存在正的失调电压，所述比较器输出的比较判断结果v_cmp为高电平，则所述第一辅助校正控制编码信号cmp_dp[3:0]在所述中间刻度值4’b1000的基础上加一得到4’b1001，所述第二辅助校正控制编码信号cmp_dm[3:0]在所述中间刻度值4’b1000的基础上减一得到4’b0111，所述第一辅助校正控制编码信号cmp_dp[3:0]对应控制的所述第一可调电容阵列C1接入所述第一节点vn2的电容增加，而所述第二辅助校正控制编码信号cmp_dm[3:0]对应控制的所述第二可调电容阵列C2接入所述第二节点vp2的电容减小，此时由于所述预放大电路的正输入端vip1和负输入端vin1接入待校正的辅助共模信号源vcom1上,所以所述第一节点vn2的电压下降速度慢于所述第二节点vp2的电压下降速度。具体地，所述第一节点vn2的电容大于所述第二节点vp2的电容，第一PMOS管PM1和第二PMOS管PM2的栅极上的时钟信号Vlatch跳变为高电平，导通第一NMOS管NM1，所述预放大电路通过其第一输出端ON1和第二输出端OP1为所述失调消除电路提供所述第一节点vn2的电容和所述第二节点vp2的电容泄放通路，使得所述第一节点vn2处电压为高电平，所述第二节点vp2处电压为低电平，从而引入一个负的差分电压以减小原来存在的负的失调电压。所述锁存电路中第四NMOS管NM4和第五NMOS管NM5导通，而第六NMOS管NM6和第七NMOS管NM7关断，将第三节点N3电压下拉到零，而第四节点P3电压由第三PMOS管PM3和第五PMOS管PM5上拉到供电电压端VCC。最后由所述所述或非门锁存器的输出端得到所述比较判断结果v_cmp为低电平。

当所述第一辅助校正控制编码信号cmp_dp[3:0]是4’b1010时，所述第二辅助校正控制编码信号cmp_dm[3:0]是4’b0101，这时所述第一节点vn2的电容进一步地大于所述第二节点vp2的电容，由于所述预放大电路的正输入端vip1和负输入端vin1接入待校正的辅助共模信号源vcom1上,所以所述第一节点vn2的电压下降速度更慢于所述第二节点vp2的电压下降速度。这相当于为所述比较器引入一个更大的负的差分电压。以此类推，当所述第一辅助校正控制编码信号cmp_dp[3:0]从4’b1001开始增大时，所述第二辅助校正控制编码信号cmp_dm[3:0]是从4’b0111开始减小，这为所述比较器引入不断增大的负向差分电压，以抵消掉原来存在的正的失调电压。

在所述NMOS管输入级校正电路中，所述第一校正NMOS管阵列和所述第二校正NMOS管阵列都包括m条并联的NMOS管对构成的支路，每条支路串联有一个开关NMOS管和一个按照二进制权重配置宽长比的NMOS管，本实用新型实施例中所述第一校正NMOS管阵列和所述第二校正NMOS管阵列各自包括m＝ 4 个条并联的NMOS管对构成的支路，则所述第一校正控制编码信号为amp_dp[3:0]，所述第二校正控制编码信号为amp_dm[3:0]，所述放大器的校正方法包括：

当所述放大器存在负的失调电压，所述比较器接收所述放大器的输出信号使得输出的比较判断结果v_cmp为低电平，所述第一校正控制编码信号amp_dp[3:0]在所述基准刻度值4’b1000的基础上加一得到4’b1001，所述第二校正控制编码信号amp_dm[3:0]在所述基准刻度值4’b1000的基础上减一得到4’b0111，所述第一校正控制编码信号amp_dp[3:0]控制所述第一校正NMOS管阵列中4个所述第一开关NMOS管的通断，使得栅极与所述放大器正输入端v+相连接的4个所述第一校正NMOS管的等效宽长比增加，而所述第二校正控制编码信号amp_dm[3:0]对应控制的所述第二校正NMOS管阵列中栅极与所述放大器负输入端v-相连接的4个所述第二校正NMOS管的等效宽长比减小，使得所述输入级校正电路输出正的差分电压，从而在所述放大器的输入级纠正原来存在的负的失调电压。

当所述第一校正控制编码信号amp_dp[3:0]是4’b1010时，所述第二辅助校正控制编码信号amp_dm[3:0]是4’b0110，则根据二进制权重的分配关系，栅极与所述放大器正输入端v+相连接的4个所述第一校正NMOS管的等效宽长比进一步的大于栅极与所述放大器正输入端v-相连接的4个所述第二校正NMOS管的等效宽长比，依次类推，当所述第一校正控制编码信号amp_dp[3:0]从4’b1001开始增大时，所述第二校正控制编码信号amp_dm[3:0]是从4’b0111开始减小，这为所述放大器引入一个不断增大的正向差分电压，以抵消掉原来存在的负的失调电压。

当所述放大器存在正的失调电压，所述比较器输出的比较判断结果v_cmp为高电平，所述第一校正控制编码信号amp_dp[3:0]在所述基准刻度值4’b1000的基础上减一得到4’b0111，所述第二校正控制编码信号amp_dm[3:0]在所述基准刻度值4’b1000的基础上加一得到4’b1001，所述第一校正控制编码信号amp_dp[3:0]控制所述第一校正NMOS管阵列中4个所述第一开关NMOS管的通断，使得栅极与所述放大器正输入端v+相连接的4个所述第一校正NMOS管的等效宽长比减小，而所述第二校正控制编码信号amp_dm[3:0]对应控制的所述第二校正NMOS管阵列中栅极与所述放大器负输入端v-相连接的4个所述第二校正NMOS管的等效宽长比增加，使得所述输入级校正电路输出负的差分电压，从而在所述放大器的输入级纠正原来存在的正的失调电压。

当所述第一校正控制编码信号amp_dp[3:0]是4’b0110时，所述第二校正控制编码信号amp_dm[3:0]是4’b1010，则根据二进制权重的分配关系，栅极与所述放大器正输入端v+相连接的4个所述第一校正NMOS管的等效宽长比进一步的小于栅极与所述放大器正输入端v-相连接的4个所述第二校正NMOS管的等效宽长比，依次类推，当所述第一校正控制编码信号amp_dp[3:0]从4’b0111开始减小时，所述第二校正控制编码信号amp_dm[3:0]是从4’b1001开始增大，这为所述放大器引入一个不断增大的负向差分电压，以抵消掉原来存在的正的失调电压。本实施例提供的所述放大器的校正方法适用于输入级为差分对的全差分放大器或输入级为单端的差分放大器。

在所述PMOS管输入级校正电路中，所述第一校正PMOS管阵列和所述第二校正PMOS管阵列都包括m条并联的PMOS管对构成的支路，每条支路串联有一个开关PMOS管和一个按照二进制权重配置宽长比的PMOS管，本实用新型实施例中所述第一校正PMOS管阵列和所述第二校正PMOS管阵列各自包括m＝ 4 个条并联的PMOS管对构成的支路，则所述第一校正控制编码信号为amp_dp_n[3:0]，所述第二校正控制编码信号为amp_dm_n[3:0]，由于PMOS管是低电平控制其栅极导通，而NMOS管是高电平控制其栅极导通，所以本实施例的所述基准刻度值为4’b0111。

当所述放大器存在负的失调电压，所述比较器接收所述放大器的输出信号使得输出的比较判断结果v_cmp为低电平，所述第一校正控制编码信号amp_dp_n[3:0]在所述基准刻度值4’b0111的基础上减一得到4’b0110，所述第二校正控制编码信号amp_dm_n[3:0]在所述基准刻度值4’b0111的基础上加一得到4’b1000，所述第一校正控制编码信号amp_dp_n[3:0]控制所述第一校正PMOS管阵列中4个所述第一开关PMOS管中权重最大和权重最小的所在支路导通，使得栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长比增加，所述第二校正控制编码信号amp_dm_n[3:0]对应控制的所述第二校正PMOS管阵列中栅极与所述放大器负输入端v-相连接的4个所述第二校正PMOS管的等效宽长比减小，又由于权重最大的所述第一校正PMOS管的宽长比比其余3个所述第一校正PMOS管的总和要大，所以栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长大于栅极与所述放大器负输入端v-相连接的4个所述第二校正PMOS管的等效宽长比，使得所述输入级校正电路输出正的差分电压，从而在所述放大器的输入级纠正原来存在的负的失调电压。

当所述第一校正控制编码信号amp_dp_n[3:0]是4’b0101时，所述第二校正控制编码信号amp_dm_n[3:0]是4’b1001，则根据导通的PMOS管对对应的二进制权重，栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长比进一步的大于栅极与所述放大器正输入端v-相连接的4个所述第二校正PMOS管的等效宽长比，依次类推，当所述第一校正控制编码信号amp_dp_n[3:0]从4’b0101开始减小时，所述第二校正控制编码信号amp_dm_n[3:0]是从4’b1001开始增大，这为所述放大器引入一个不断增大的正向差分电压，以抵消掉原来存在的负的失调电压。

当所述放大器存在正的失调电压，所述比较器接收所述放大器的输出信号使得输出的比较判断结果v_cmp为高电平，所述第一校正控制编码信号amp_dp_n[3:0]在所述基准刻度值4’b0111的基础上加一得到4’b1000，所述第二校正控制编码信号amp_dm_n[3:0]在所述基准刻度值4’b0111的基础上减一得到4’b0110，所述第二校正控制编码信号amp_dm_n[3:0]控制所述第二校正PMOS管阵列中4个所述第二开关PMOS管中权重最大和权重最小的所在支路导通，使得栅极与所述放大器正输入端v-相连接的4个所述第二校正PMOS管的等效宽长比增加，所述第一校正控制编码信号amp_dp_n[3:0]对应控制的所述第一校正PMOS管阵列中栅极与所述放大器负输入端v+相连接的4个所述第一校正PMOS管的等效宽长比减小，又由于权重最大的所述第二校正PMOS管的宽长比比其余3个所述第二校正PMOS管的总和要大，所以栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长小于栅极与所述放大器负输入端v-相连接的4个所述第二校正PMOS管的等效宽长比，使得所述输入级校正电路输出负的差分电压，从而在所述放大器的输入级纠正原来存在的正的失调电压。

当所述第一校正控制编码信号amp_dp_n[3:0]是4’b1001时，所述第二校正控制编码信号amp_dm_n[3:0]是4’b0101，则根据导通的PMOS管对对应的二进制权重，栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长比进一步的小于栅极与所述放大器正输入端v-相连接的4个所述第二校正PMOS管的等效宽长比，依次类推，当所述第一校正控制编码信号amp_dp_n[3:0]从4’b1000开始增加时，所述第二校正控制编码信号amp_dm_n[3:0]是从4’b0110开始减小，这为所述放大器引入一个不断增大的负向差分电压，以抵消掉原来存在的正的失调电压。本实施例提供的所述放大器的校正方法适用于输入级为差分对的全差分放大器或输入级为单端的差分放大器。

具体地，所述第一校正MOS管阵列和所述第二校正MOS管阵列的并联支路上都是NMOS管对时,对应的所述基准刻度值经过取反操作对应的二进制数组是，所述第一校正MOS管阵列和所述第二校正MOS管阵列的并联支路上都是PMOS管对所对应的所述基准刻度值；对于所述PMOS管输入级校正电路，在所述放大器失调电压的校正过程中，所述第一校正控制编码信号amp_dp_n[3:0]的变化量与所述第一PMOS管校正阵列中栅极与所述放大器正输入端v+相连接的4个所述第一校正PMOS管的等效宽长的变化量存在负相关关系，所述第二校正控制编码信号amp_dm_n[3:0]对所述第二PMOS管校正阵列也存在相同的控制关系；而所述NMOS管输入级校正电路在所述放大器失调电压的校正过程中相关的变化关系则相反。

本文所提出的放大器失调电压自动校正电路技术首先是对放大器的差分输入级进行适当的修改，使输入差分MOS管对的等效宽长比可以由数字控制码值所控制，通过整个放大器和比较器组成的自动校正获得输入级的数字控制码值，以实现在全差分电路应用中，在零差分输入电压情形下，获得零差分输出电压，在单端电路应用中，在零差分输入电压情形下，获得所期望的单端输出电压。相对于现有技术，本实用新型实施例不是通过补偿放大器的输出电压数值方式来纠正放大器的输入级的失调电压，所提出的放大器失调电压自动校正电路技术具有校正彻底，且校正过程是以数字方式进行，具有功耗低，实现简单，失调电压的校正步长和范围容易扩展。同时注意到整个失调电压校正过程都是通过监视比较器输出结果来调整相应数字控制码，并不需要一个不断调整的模拟电压就完成对全差分放大器失调电压的校正，也就是说整个自动校正过程是数字方式运行，当校正结束后，只需要保留所获得的相应数字控制码值即可，原来的校正辅助电路可以关闭以节省功耗。

以上所描述的装置实施方式仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施方式方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

Claims (7)

1.一种放大器输入失调电压的自动校正电路，其特征在于，所述自动校正电路包括放大器信号源选择电路、放大器电路、比较器信号源选择电路、比较器和数字校正控制电路；

数字校正控制电路，包括与比较器信号源选择电路连接的比较器使能端、第一辅助校正控制编码信号端和第二辅助校正控制编码信号端，用于在比较器失调校正使能作用下，根据比较器的输出信号调整第一辅助校正控制编码信号端输出的第一辅助校正控制编码信号和第二辅助校正控制编码信号端输出的第二辅助校正控制编码信号，以抵消比较器自身的失调电压；数字校正控制电路还包括与放大器信号源选择电路相连接的放大器失调校正使能端、第一校正控制编码信号端和第二校正控制编码信号端，用于在完成比较器的失调电压校正后，结合比较器信号源选择电路和放大器信号源选择电路共同作用，并根据比较器的输出信号调整第一校正控制编码信号端输出的第一校正控制编码信号和第二校正控制编码信号端输出的第二校正控制编码信号，以实现在放大器电路的输入级抵消放大器失调电压；

放大器信号源选择电路，用于在校正放大器的过程中根据所述放大器失调校正使能端的校正使能信号为放大器电路输入待校正信号；

放大器电路，是带有反馈环路的放大器，而放大器包括MOS管输入级校正电路，用于在数字校正控制电路输出的所述第一校正控制编码信号和所述第二校正控制编码信号的调节作用下，通过改变MOS管输入级校正电路中并联的MOS管阵列的导通情况，以在输入级引入补偿电压抵消所述放大器的失调电压；

比较器信号源选择电路，用于在校正比较器的过程中根据所述比较器失调校正使能端的校正使能信号为比较器输入待校正信号，并在完成比较器的失调电压校正后控制放大器电路的输出信号进入比较器；

比较器，用于根据所述数字校正控制电路输出的所述第一辅助校正控制编码信号和所述第二辅助校正控制编码信号调节比较器内置的可调电容的电荷泄放速度，并产生比较判断结果；

其中，所述第一辅助校正控制编码信号和所述第二辅助校正控制编码信号是校正比较器本身失调电压过程中产生的一对互补的n位二进制数组，即其中一个n位二进制数组增加一个预置数值，另一个n位二进制数组则减小相同的预置数值；所述第一辅助校正控制编码信号端和所述第二辅助校正控制编码信号端都是n位总线，n为整数；

所述第一校正控制编码信号和所述第二校正控制编码信号是校正放大器失调电压过程中产生的一对互补的m位二进制数组，即其中一个m位二进制数组增加一个预置数值，另一个m位二进制数组则减小相同的预置数值；所述m位二进制数组是按照二进制权重依次增加的；所述第一校正控制编码信号端和所述第二校正控制编码信号端都是m位总线,m为整数。

2.根据权利要求1所述自动校正电路，其特征在于，所述MOS管输入级校正电路包括第一校正MOS管阵列、第二校正MOS管阵列、第一零MOS管、第二零MOS管、级联负载电路和电流源；

所述第一零MOS管的栅极连接所述放大器的正输入端，所述第二零MOS管的栅极连接所述放大器的负输入端，所述第一零MOS管和所述第二零MOS管的漏极分别与所述级联负载电路的两个输入端相连接，所述第一零MOS管和所述第二零MOS管的源极与所述电流源相连接，使得所述第一零MOS管和所述第二零MOS管构成差分对；其中所述第一零MOS管和所述第二零MOS管的尺寸大小相同；

所述第一校正MOS管阵列与所述第一零MOS管并联，用于在所述第一校正控制编码信号端输出的所述第一校正控制编码信号的控制作用下，导通或关断所述第一校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；所述第二校正MOS管阵列与所述第二零MOS管并联，用于在所述第二校正控制编码信号端输出的所述第二校正控制编码信号的控制作用下，导通或关断所述第二校正MOS管阵列中相应的MOS管对以实现所述放大器的失调电压校正；其中所述第一校正MOS管阵列与所述第二校正MOS管阵列的MOS管对的尺寸相等。

3.根据权利要求2所述自动校正电路，其特征在于，所述第一校正MOS管阵列包括与所述第一零MOS管并联的m个支路的MOS管对；所述m个支路的MOS管对包括m个宽长比按照二进制权重成倍增加的第一校正MOS管及其对应的所在支路上相串联的第一开关MOS管；其中，m个所述第一校正MOS管的源极与所述第一零MOS管的源极相连接，m个所述第一校正MOS管的栅极都与所述放大器的正输入端相连接，m个所述第一开关MOS管的漏极与所述第一零MOS管的漏极相连接，m个所述第一开关MOS管的栅极分别与所述第一校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第一校正MOS管接入所述MOS管输入级校正电路；

所述第二校正MOS管阵列包括与所述第二零MOS管并联的m个支路的MOS管对；所述m个支路的MOS管对包括m个宽长比按照二进制权重成倍数增加的第二校正MOS管及其对应的所在支路上相串联的第二开关MOS管；其中，m个所述第二校正MOS管的栅极都与所述放大器的负输入端相连接，m个所述第二校正MOS管的源极与所述第二零MOS管的源极相连接，m个所述第二校正MOS管的栅极都与所述放大器的负输入端相连接，m个所述第二开关MOS管的栅极分别与所述第二校正控制编码信号中按照二进制权重成倍增加的信号线相连接，用于控制与之串联的宽长比所对应的二进制权重相匹配的所述第二校正MOS管接入所述MOS管输入级校正电路；

其中，所述第一校正MOS管阵列与所述第二校正MOS管阵列中对应相同二进制权重的所述第一校正MOS管和所述第二校正MOS管的宽长比相同；所述二进制权重是二的幂数关系；m个所述第一校正MOS管的宽长比的和比所述第一零MOS管的宽长比小，m个所述第二校正MOS管的宽长比的和比所述第二零MOS管的宽长比小。

4.根据权利要求3所述自动校正电路，其特征在于，所述第一零MOS管和所述第二零MOS管都为NMOS管时，m个所述第一校正MOS管和m个所述第一开关MOS管都为NMOS管；所述第一零MOS管和所述第二零MOS管都为PMOS管时，m个所述第一校正MOS管和m个所述第一开关MOS管都为PMOS管。

5.根据权利要求4所述自动校正电路，其特征在于，所述比较器包括预放大电路、失调消除电路、锁存电路和或非门锁存器；预放大电路的第一输出端与锁存电路的第一输入端连接于第一节点，预放大电路的第二输出端与锁存电路的第二输入端连接于第二节点；

预放大电路，具有形成比较器输入端的预放大器，受时钟信号控制的负载差分MOS管对和作为电流镜的MOS管，用来将输入信号放大到所述比较器能够有效识别的幅度；

锁存电路，包括两个首尾互连的反相器以正反馈的连接形式加快比较判断过程；

或非门锁存器，用来存储锁存电路输出端的信号以保留校正过程所获得的校正数字控制码值，并输出给所述数字校正控制电路作为辅助校正的比较判断结果；

失调消除电路，包括第一可调电容阵列和第二可调电容阵列，第一可调电容阵列的一端连接于第一节点，第一可调电容阵列的另一端接地，第二可调电容阵列的一端连接于第二节点，第二可调电容阵列的另一端接地；其中，第一可调电容阵列和第二可调电容阵列都包括n条并联的支路，每一条支路串联一个开关和一个电容，第一可调电容阵列的n个开关受所述第一辅助校正控制编码信号端输出的第一辅助校正控制编码信号的控制，第二可调电容阵列的n个开关受所述第二辅助校正控制编码信号端输出的第二辅助校正控制编码信号的控制，使得所述数字校正控制电路根据辅助校正的比较判断结果对第一可调电容阵列和第二可调电容阵列进行调整以实现所述比较器自身失调电压校正。

6.根据权利要求1至权利要求5任一项所述自动校正电路，其特征在于，当所述放大器电路的输入级为差分对时，所述放大器为全差分放大器，其两个差分输出端通过反馈电阻与其极性相反的差分输入端相连接；

所述比较器信号源选择电路包括待校正的辅助共模信号源、与所述比较器的负输入端有公共端的第一开关和第二开关以及与所述比较器的正输入端有公共端的第三开关和第四开关，其中，第二开关的另外一端连接所述全差分放大器的负输出端，第四开关的另外一端连接所述全差分放大器的正输出端，第一开关的另外一端和第三开关的另一端都连接待校正的辅助共模信号源，用于在所述比较器失调校正使能端的校正使能信号作用下控制所述比较器进入或退出失调电压辅助校正过程；

所述放大器信号源选择电路包括待校正的共模信号源、与所述放大器电路的正输入端有公共端的第五开关和第六开关以及与所述放大器电路的负输入端有公共端的第七开关和第八开关，其中第六开关的另外一端连接所述自动校正电路的正输入端，第八开关的另外一端连接所述自动校正电路的负输入端，第五开关的另外一端和第七开关的另一端都连接待共模信号源，用于在所述放大器失调校正使能端的校正使能信号作用下控制所述放大器进入或退出失调电压校正过程。

7.根据权利要求1至权利要求5任一项所述自动校正电路，其特征在于，当所述放大器电路的输入级为单端时，所述放大器为差分放大器，其输出端通过反馈电阻与其负输入端相连接；

所述比较器信号源选择电路包括与所述比较器的正输入端有公共端的第一开关和第二开关，其中，第二开关的另外一端连接所述差分放大器的输出端，第一开关的另外一端连接所述自动校正电路外部的参考电压端，用于在所述比较器失调校正使能端的校正使能信号作用下控制所述比较器进入或退出失调辅助校正过程；

所述放大器信号源选择电路包括与所述放大器电路负输入端有公共端的第五开关和第六开关，其中第六开关的另外一端连接所述自动校正电路的正输入端，第第五开关的另外一端连接所述自动校正电路外部的参考电压端，用于在所述放大器失调校正使能端的校正使能信号作用下控制所述放大器进入或退出失调校正过程。