CN111639757A - 一种基于柔性材料的模拟卷积神经网络 - Google Patents

一种基于柔性材料的模拟卷积神经网络 Download PDF

Info

Publication number
CN111639757A
CN111639757A CN202010281231.XA CN202010281231A CN111639757A CN 111639757 A CN111639757 A CN 111639757A CN 202010281231 A CN202010281231 A CN 202010281231A CN 111639757 A CN111639757 A CN 111639757A
Authority
CN
China
Prior art keywords
analog
neural network
output
flexible material
convolutional neural
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010281231.XA
Other languages
English (en)
Other versions
CN111639757B (zh
Inventor
马顺利
吴天祥
包文中
任俊彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fudan University
Original Assignee
Fudan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fudan University filed Critical Fudan University
Priority to CN202010281231.XA priority Critical patent/CN111639757B/zh
Publication of CN111639757A publication Critical patent/CN111639757A/zh
Application granted granted Critical
Publication of CN111639757B publication Critical patent/CN111639757B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G06N3/065—Analogue means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/045—Combinations of networks
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明属于集成电路与计算机技术领域，具体为一种基于柔性材料的模拟卷积神经网络。本发明模拟卷积神经网络的电路结构包括：数模转化器，具有矫正模块，提供权重值；计算单元和运算单元完成神经网络处理；每个运算单元通过输入信号与数模转换器输出的权重值完成乘加运算和处理，运算的结果输出给对应的计算单元的输入端；各个计算单元各自输出不同的输出，作为最终的判断结果。该神经网络可以处理模拟信号，并且采用存算一体的非冯诺依曼体系结构，突破以往的技术限制。并且应用于柔性材料上，具有良好的拓展性，适用于各种的应用场景。

Description

一种基于柔性材料的模拟卷积神经网络
技术领域
本发明属于集成电路与计算机技术领域，具体涉及神经网络。
背景技术
随着计算机互联网技术的快速发展，现代人类已经进入了大数据时代。如何高效合理地处理数据以及统计数据内在规律成为重要的研究课题。在这样的背景下，人工智能领域的相关理论逐渐被研究人员重视起来，得到了快速的发展。人工智能(ArtificialIntelligence)致力于理解人类大脑智能的本质，其目的就是模拟人类大脑的思维工作方式，更好地与人类进行互动，反过来甚至能够帮助人类突破自我约束，实现自我进化。随着人工智能技术的发展，深度学习被看作通向人工智能的重要的一步，深度学习作为一种能够模拟人类大脑思维方式的学习算法，是目前最接近人脑的智能学习方法。而卷积神经网络(Convolutional Neural Network，CNN)作为一种深度学习模型也受到研究者的广泛关注。积神经网络的设计灵感来源于哺乳动物视觉系统结构，卷积神经网络是多层感知器(Multi-Layer Perceptron, MLP)的变种，其来源是早期对于猫初级视皮层(VI)的研究。初级视皮层包括简单细胞和复杂细胞，简单细胞主要感知其感受野内的特定边缘刺激，而复杂细胞以简单细胞的输出为输入，以更大的感受野来响应边缘刺激，但忽略刺激的具体位置。卷积神经网络主要采用三种结构来实现对灵长类动物视皮层的模拟，分别为：局部连接/局部接受域、权值共享和子采样。传统卷积神经网络处理的数据为数字信号，无法处理模拟信号，并且按照传统冯诺依曼体系结构进行计算存储等操作，需要系统进行顺序执行。这对卷积神经网络的发展造成了限制。发展一种可以处理模拟信号并且突破传统冯诺依曼体系结构达到存算一体的卷积神经网络显得尤为重要。
发明内容
本发明的目的在于提出一种突破现有技术限制，能够处理模拟信号，并具有良好拓展性的卷积神经网络。
本发明提出的模拟卷积神经网络，是基于柔性材料工艺，采用如MoS2等二维柔性材料制作的，相对于硅材料，其具有出色的物理特性，例如抗短沟道特性、可折叠特性等。采用存算一体的非冯诺依曼体系结构；其电路结构包括：n（n为大于0的偶数）个m（m为大于0的正整数）位数模转化器（DAC，Digital Analog Converter），p（p为大于0的正整数）个计算单元（CU，Calculation Unit），n个运算单元（Process Unit）；每个运算单元通过输入q（q为大于0的正整数）个信号（这q个信号为输入值），和m位数模转换器输出的q个权重值完成乘加运算和处理，运算处理的结果输出给对应的计算单元的输入端；p个计算单元各自输出不同的输出，作为最终的判断结果。参见图1所示。
本发明中，所述模拟卷积神经网络输入信号为模拟信号，系统内部传输以及输出信号也是模拟信号。
本发明中，所述m位数模转化器，采用电流镜结构，参见图2所示，由1个提供基准电流的NMOS晶体管、m个提供m位输出电流的NMOS晶体管、r（r为大于0的正整数）个矫正NMOS晶体管、一个偏置电压可调的反相器构成。数模转换器具有m位精度，并且可以通过调谐r个矫正NMOS晶体管栅极偏置电压从而矫正数模转换器的输出，抵消非理想因素的影响。
本发明中，所述计算单元由一个乘加单元、一个偏置电压可调的反相器、一个电阻构成。参见图3所示；乘加单元完成输入值与权重值相乘，并将各个积相加求和，所求的和输出给反相器，得到最后输出。
本发明中，所述乘加单元由一个独立器件构成。
本发明中，所述运算单元由一个计算单元和输入缓冲器电路组成。输入缓冲电路由n个模拟存储器电路（ARAM，AnalogRandom Access Memory）和n-1个时序控制电路（TimeControl）组成。所述输入缓冲电路通过外部调谐，实现多路并行输入，转为时分复用的串行输出。参见图4所示。
本发明中，所述模拟存储器由NMOS晶体管和电容构成，可以存储模拟信号。参见图5所示。
本发明中，所述时序控制电路由4个NMOS晶体管构成，级联成2级反相单元，提供延时，时序控制状态根据外部输入信号调节。参见图6所示。
本发明提供的神经网络可以处理模拟信号，并且采用存算一体的非冯诺依曼体系结构，突破以往的技术限制。并且应用于柔性材料上，具有良好的拓展性，可以适用于各种的应用场景。
附图说明
图1为本发明应用于柔性材料的模拟卷积神经网络结构示意图。
图2为数模转换器（DAC，Digital Analog Converter）电路示意图。
图3为运算单元（Process Unit）结构示意图。
图4为输入缓冲器电路（Input Buffer）示意图。
图5为模拟存储器电路（ARAM，Analog Random Access Memory）示意图。
图6为时序控制电路（TC，Time Control）示意图。
图7为计算单元（CU，Calculation Unit）电路等效示意图。
具体实施方式
下面结合附图对本发明应用于柔性材料的模拟卷积神经网络进行详细说明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
图1示出本发明应用于柔性材料的模拟卷积神经网络结构示意图。
如图1所示，本发明中的模拟卷积神经网络100 包括n（n为大于0的偶数）个编号从1到n的m（m为大于0的正整数）位数模转化器（DAC，Digital Analog Converter）101，n个编号从1到n运算单元（Process Unit）102，p（p为大于0的正整数）个编号从1到p计算单元（CU，Calculation Unit）103。m位数模转换器（m bit DAC）1的输出对应连接运算单元（ProcessUnit）1的输入，此外，运算单元1输入q（q为大于0的正整数）个信号，这q个信号为输入值，与通过数模转换器1输出的q个权重值完成乘加运算，乘加运算的结果作为运算单元1的输出，运算单元1的输出与每个计算单元（CU）1 - p的输入a1相连。m位数模转换器2的输出对应连接运算单元2的输入，此外，运算单元2输入q个信号，这q个信号为输入值，与通过数模转换器2输出的q个权重值完成乘加运算，乘加运算的结果作为运算单元2的输出，运算单元2的输出与每个计算单元（CU）1 - p的输入a2相连。m位数模转换器3的输出对应连接运算单元3的输入，此外，运算单元3输入q个信号，这q个信号为输入值，与通过数模转换器3输出的q个权重值完成乘加运算，乘加运算的结果作为运算单元3的输出，运算单元3的输出与每个计算单元（CU）1 - p的输入a3相连。依次类推，m位数模转换器n的输出对应连接运算单元n的输入，此外，运算单元n输入q个信号，这q个信号为输入值，与通过数模转换器n输出的q个权重值完成乘加运算，乘加运算的结果作为运算单元n的输出，运算单元n的输出与每个计算单元（CU）1 - p的输入an相连。
图2示出数模转换器（DAC）电路示意图。
如图2所示，m位数模转换器101包括一个NMOS晶体管Mb0，m个NMOS晶体管Mc1- Mcm，m个NMOS晶体管M1- Mm，r（r为大于0的正整数）个NMOS晶体管Mcal1- Mcalr，2个NMOS晶体管Mt1和Mt2。NMOS晶体管Mb0的栅极与漏极相连并与外接电流源I0相连，同时与m个NMOS晶体管M1- Mm的栅极相连，NMOS晶体管Mb0、m个NMOS晶体管M1- Mm以及NMOS晶体管Mcal1- Mcalr的源极连接在一起并接地。NMOS晶体管M1的漏极与NMOS晶体管Mc1源极连接在一起，NMOS晶体管Mc1栅极接外加控制电压VC1;NMOS晶体管M2的漏极与NMOS晶体管Mc2源极连接在一起，NMOS晶体管Mc2栅极接外加控制电压VC2;依次类推，NMOS晶体管Mm的漏极与NMOS晶体管Mcm源极连接在一起，NMOS晶体管Mcm栅极接外加控制电压VCm。NMOS晶体管Mcal1的栅极接外加控制电压Vcal1；NMOS晶体管Mcal2的栅极接外加控制电压Vcal2；依次类推，NMOS晶体管Mcalr的栅极接外加控制电压Vcalr。NMOS晶体管Mc1- Mcm与NMOS晶体管Mcal1- Mcalr的漏极相连，并与电阻R和NMOS晶体管Mt2的栅极相连。电阻R的另一端接电源VDD2。NMOS晶体管Mt2的源极接地，漏极与NMOS晶体管Mt1的源极相连，并作为数模转换器101的输出。NMOS晶体管Mt1的栅极接外加控制电压VC，漏极接电源VDD3。通过m个外加控制电压VC1 -VCm的组合，输出2m种输出信号；通过r个外加控制电压Vcal1 -Vcalr的组合，可以矫正输出信号，抵消非理想特性，提高输出精度；通过改变外加控制电压VC，可以改变输出信号的增益与大小。
图3示出运算单元（Process Unit）结构示意图。
如图3所示，运算单元102包括一个计算单元（CU，Calculation Unit）103和一个时序控制电路（TC，Time Control）200。时序控制电路（TC）200有两个输入端，一个是控制信号VC输入端，还有输入信号Vin端。计算单元（CU）103有2n个输入端。时序控制电路（TC）200的输出端Vout1与计算单元（CU）103输入端b1相连，时序控制电路（TC）200的输出端Vout2与计算单元（CU）103输入端b2相连，以此类推，时序控制电路（TC）200的输出端Voutn与计算单元（CU）103输入端bn相连。计算单元（CU）103的n个输入端a1– an外接输入信号。经过运算，运算结果通过计算单元（CU）103输出端Vout输出。
图4示出输入缓冲器电路（Input Buffer）示意图。
如图4所示，输入缓冲器电路200包括n个模拟存储器电路（ARAM，Analog RandomAccess Memory）201和n-1个时序控制电路（TC，Time Control）202。n个模拟存储器电路（ARAM）1-n的信号输入端都连接在一起，作为输入信号端Vin。模拟存储器电路（ARAM）1的控制信号输入端接外接信号VC并且与时序控制电路（TC）1的输入端相连，输出端Vout1作为输出与外部相连。模拟存储器电路（ARAM）2的控制信号输入端接时序控制电路（TC）1的输出端和时序控制电路（TC）2的输入端，输出端Vout2作为输出与外部相连。模拟存储器电路（ARAM）3的控制信号输入端接时序控制电路（TC）2的输出端和时序控制电路（TC）3的输入端，输出端Vout3作为输出与外部相连。依次类推，模拟存储器电路（ARAM）n-1的控制信号输入端接时序控制电路（TC）n-2的输出端和时序控制电路（TC）n-1的输入端，输出端Voutn-1作为输出与外部相连。模拟存储器电路（ARAM）n的控制信号输入端接时序控制电路（TC）n-1的输出端，输出端Voutn作为输出与外部相连。
图5示出模拟存储器电路（ARAM，Analog Random Access Memory）示意图。
如图5所示，模拟存储器电路（ARAM）201包括一个NMOS晶体管和一个电容。NMOS晶体管的漏极接为信号输入端Vin，NMOS晶体管的栅极接控制电压VC，NMOS晶体管的源极与电容的一个极板相连作为信号输出端Vout，电容另一极板接地。
图6示出时序控制电路（TC，Time Control）示意图。
如图6所示，时序控制电路（TC）202包括四个NMOS晶体管M1、M2、M3、M4，NMOS晶体管M1的栅极接控制电压输入端VC1，漏极与NMOS晶体管M2漏极相连并接电源VDD。NMOS晶体管M1源极与NMOS晶体管M3的漏极相连，并与NMOS晶体管M4的栅极相连。NMOS晶体管M3的栅极接信号输入端Vin，NMOS晶体管M3的漏极与NMOS晶体管M4的漏极相连并接地。NMOS晶体管M2的栅极接控制电压输入端VC2。NMOS晶体管M2源极与NMOS晶体管M4的漏极相连并作为输出端Vout。
图7示出计算单元（CU，Calculation Unit）电路等效示意图。
如图7所示，计算单元（CU）103包括一个乘加单元300、一个偏置电压可调的反相器、一个电阻R。乘加单元300为一个独立器件构成，等效为2n个NMOS晶体管。等效NMOS晶体管Ma1的栅极外接信号输入端a1，源极与等效NMOS晶体管Mb1的漏极相连，等效NMOS晶体管Mb1的栅极外接信号输入端b1。等效NMOS晶体管Ma2的栅极外接信号输入端a2，源极与等效NMOS晶体管Mb2的漏极相连，等效NMOS晶体管Mb2的栅极外接信号输入端b2。依次类推，等效NMOS晶体管Man的栅极外接信号输入端an，源极与等效NMOS晶体管Mbn的漏极相连，等效NMOS晶体管Mbn的栅极外接信号输入端bn。n个等效NMOS晶体管Mb1- Mbn的源极连接在一起并接地。n个等效NMOS晶体管Ma1- Man的漏极连接在一起并接电阻R，并与反相器的NMOS晶体管Mc2的栅极相连。电阻R另一端与电源VDD1相连。NMOS晶体管Mc2的源极接地，漏极与NMOS晶体管Mc1的源极相连，并作为计算单元（CU）103的输出。NMOS晶体管Mc1的栅极接外加控制电压VC，漏极接电源VDD2。
在不脱离本发明的精神和范围内，任何本领域普通技术人员皆可根据本发明所揭示的内容做出许多变形和修改，这些也应视为本发明的保护范围。

Claims (8)

1.一种基于柔性材料的模拟卷积神经网络，其特征在于，采用存算一体的非冯诺依曼体系电路结构，包括：n个m位数模转化器，p个计算单元，n个运算单元；每个运算单元通过输入q个信号，与通过m位数模转换器输出的q个权重值完成乘加运算和处理，运算处理的结果输出给对应的计算单元的输入端；p个计算单元各自输出不同的输出，作为最终的判断结果；其中，n为大于0的偶数，m为大于0的正整数，p为大于0的正整数，q为大于0的正整数。
2.根据权利要求1所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述输入信号为模拟信号，系统内部传输以及输出信号也是模拟信号。
3.根据权利要求1所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述m位数模转化器采用电流镜结构，由1个提供基准电流的NMOS晶体管、m个提供m位输出电流的NMOS晶体管、r个矫正NMOS晶体管、一个偏置电压可调的反相器构成；数模转换器具有m位精度，并且通过调谐r个矫正NMOS晶体管栅极偏置电压从而矫正数模转换器的输出，抵消非理想因素的影响；r为大于0的正整数。
4.根据权利要求1所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述计算单元由一个乘加单元、一个偏置电压可调的反相器、一个电阻构成；乘加单元完成输入值与权重值相乘，并将各个积相加求和，所求的和输出给反相器，得到最后输出。
5.根据权利要求4所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述乘加单元由一个独立器件构成。
6.根据权利要求1所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述运算单元由一个计算单元和输入缓冲器电路组成；输入缓冲电路由n个模拟存储器电路和n-1个时序控制电路组成；所述输入缓冲电路通过外部调谐，实现多路并行输入，转为时分复用的串行输出。
7.根据权利要求6所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述模拟存储器由NMOS晶体管和电容构成，用于存储模拟信号。
8.根据权利要求6所述的基于柔性材料的模拟卷积神经网络，其特征在于，所述时序控制电路由4个NMOS晶体管构成，级联成2级反相单元，提供延时，时序控制状态根据外部输入信号调节。
CN202010281231.XA 2020-04-11 2020-04-11 一种基于柔性材料的模拟卷积神经网络 Active CN111639757B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010281231.XA CN111639757B (zh) 2020-04-11 2020-04-11 一种基于柔性材料的模拟卷积神经网络

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010281231.XA CN111639757B (zh) 2020-04-11 2020-04-11 一种基于柔性材料的模拟卷积神经网络

Publications (2)

Publication Number Publication Date
CN111639757A true CN111639757A (zh) 2020-09-08
CN111639757B CN111639757B (zh) 2023-04-18

Family

ID=72331231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010281231.XA Active CN111639757B (zh) 2020-04-11 2020-04-11 一种基于柔性材料的模拟卷积神经网络

Country Status (1)

Country Link
CN (1) CN111639757B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113342126A (zh) * 2021-07-29 2021-09-03 中科南京智能技术研究院 一种基于ReRAM的可重构电流镜加权电路
US11876527B2 (en) 2021-09-27 2024-01-16 Skymizer Taiwan Inc. Error calibration apparatus and method

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160239947A1 (en) * 2015-02-16 2016-08-18 Hrl Laboratories, Llc Spike domain convolution circuit
CN107544770A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种数模混合输入的、电荷域的模拟乘加器电路
CN107679622A (zh) * 2017-09-06 2018-02-09 清华大学 一种面向神经网络算法的模拟感知计算架构
US20180181862A1 (en) * 2016-12-28 2018-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device using neural network, electronic component, and electronic device
WO2019227518A1 (zh) * 2018-05-08 2019-12-05 华中科技大学 一种基于存储器的卷积神经网络系统
CN110991623A (zh) * 2019-12-20 2020-04-10 中国科学院自动化研究所 基于数模混合神经元的神经网络运算系统

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160239947A1 (en) * 2015-02-16 2016-08-18 Hrl Laboratories, Llc Spike domain convolution circuit
US20180181862A1 (en) * 2016-12-28 2018-06-28 Semiconductor Energy Laboratory Co., Ltd. Data processing device using neural network, electronic component, and electronic device
CN107679622A (zh) * 2017-09-06 2018-02-09 清华大学 一种面向神经网络算法的模拟感知计算架构
CN107544770A (zh) * 2017-09-15 2018-01-05 中国科学技术大学 一种数模混合输入的、电荷域的模拟乘加器电路
WO2019227518A1 (zh) * 2018-05-08 2019-12-05 华中科技大学 一种基于存储器的卷积神经网络系统
CN110991623A (zh) * 2019-12-20 2020-04-10 中国科学院自动化研究所 基于数模混合神经元的神经网络运算系统

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
CHENGXIN XUE等: "Embedded 1-Mb ReRAM-Based Computing-in- Memory Macro With Multibit Input and Weight for CNN-Based AI Edge Processors" *
李芹;蔡理;冯朝文;: "SET-MOS混合结构的细胞神经网络及其应用" *
胡飞;尤志强;刘鹏;邝继顺;: "基于忆阻器交叉阵列的卷积神经网络电路设计" *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113342126A (zh) * 2021-07-29 2021-09-03 中科南京智能技术研究院 一种基于ReRAM的可重构电流镜加权电路
US11876527B2 (en) 2021-09-27 2024-01-16 Skymizer Taiwan Inc. Error calibration apparatus and method

Also Published As

Publication number Publication date
CN111639757B (zh) 2023-04-18

Similar Documents

Publication Publication Date Title
CN111431536B (zh) 子单元、mac阵列、位宽可重构的模数混合存内计算模组
CN111639757B (zh) 一种基于柔性材料的模拟卷积神经网络
CN107545305B (zh) 一种基于cmos工艺的、数模混合的、电荷域的神经元电路
TWI803889B (zh) 運算裝置及運算方法
CN108599771B (zh) 数模转换电路、方法和显示装置
CN107544770B (zh) 一种数模混合输入的、电荷域的模拟乘加器电路
EP0382518B1 (en) Multi-feedback circuit apparatus
Yang et al. An in-memory-computing charge-domain ternary CNN classifier
CN115630693B (zh) 一种基于Elman神经网络学习算法的忆阻器自学习电路
Kohda et al. Unassisted true analog neural network training chip
US20190294957A1 (en) Arithmetic device and arithmetic method
CN112734022B (zh) 一种具有识别和排序功能的四字符忆阻神经网络电路
Hirai Hardware implementation of neural networks in Japan
CN111600595A (zh) Sigmoid函数电路及神经元电路
CN115910152A (zh) 电荷域存内计算电路以及具有正负数运算功能的存算电路
Yu et al. Self-amplifying current-mode multiplier design using a multi-memristor crossbar cell structure
Peng et al. An SRAM-based reconfigurable cognitive computation matrix for sensor edge applications
TANG et al. Implementing neural architectures using CMOS current-mode VLSI circuits
JPH02181284A (ja) ニューラルネットワーク
Xuan et al. HPSW-CIM: A novel ReRAM-based computing-in-memory architecture with constant-term circuit for full parallel hybrid-precision-signed-weight MAC operation
Fatima et al. Implementation of RRAM based Swish Activation Function and its Derivative on 28nm FD-SOI
JP5417470B2 (ja) ダイナミックコンパレータのためのオフセット電圧補正回路とそれを用いたダイナミックコンパレータ回路
US20240176587A1 (en) Multi-bit analog multiplication and accumulation circuit system
CN217522826U (zh) 基于多通道高速sar adc的采样电路
Dowrick et al. Fan-in analysis of a leaky integrator circuit using charge transfer synapses

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant