CN106464240A - 通过组合电流编码和尺寸编码来改善相位内插器的线性度 - Google Patents

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CN106464240A CN201580030405.2A CN201580030405A CN106464240A CN 106464240 A CN106464240 A CN 106464240A CN 201580030405 A CN201580030405 A CN 201580030405A CN 106464240 A CN106464240 A CN 106464240A
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Abstract

一种相位内插器，包括：第一部分，该第一部分包括第一多个分支和多个尾电流源，每个分支包括晶体管差分对，晶体管差分对的源极端子连接以形成源节点，其中，每个尾电流源耦合到源节点中的一个源节点，并且其中，晶体管差分对和对应尾电流源是以电流编码方案来配置的；第二部分，该第二部分包括第二多个分支和耦合到该第二多个分支的固定电流源，第二多个分支中的每个分支包括以尺寸编码方案来配置的第二多个晶体管差分对和多个开关；其中，第一部分和第二部分彼此耦合并耦合到负载电阻器对。

Description

通过组合电流编码和尺寸编码来改善相位内插器的线性度
背景
领域
本发明涉及相位内插器，尤其涉及通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度。
背景
接收机需要确定何时对从一个芯片传送到另一芯片或者在单个芯片内从一个核传送到另一核的数据信号进行采样。接收机使用与数据信号一起发送的时钟信号来进行该确定。然而，在具有较高的信号速率或者不存在显式时钟信号的系统中，接收机需要时钟对准电路，诸如锁相环(PLL)。基于相位内插器的时钟数据恢复电路(CDR)是一种替换系统，该替换系统可以通过选择参考相位对并在它们之间进行内插来生成精确对准的时钟，以从经串行化的数据信号中恢复数据。
最常用的CDR架构之一是由两个环路(核心PLL和外围CDR环路)的级联构成的双环路结构。PLL生成多个相位，这些相位由CDR环路中的相位内插器用于在恢复出的时钟中引入受控的相移。CDR环路的负反馈将恢复出的时钟相位强制为收到数据的中间。
虽然CDR架构的简单化已导向了它的广泛使用，但该架构的缺点之一包括由于相位内插器的非线性引起的过度时钟抖动。在一个示例中，在图1中所示出的代表性传递函数中解说了相位内插器的非线性。理想地，最小相位步进等于φLSB，但内插器非线性引入了大得多的相位跳跃φMAX，这使恢复出的时钟抖动严重降级。差分非线性(DNL)常常用于测量与理想步进宽度的偏差。
概述
本发明提供了通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度。
在一个实施例中，公开了一种相位内插器。所述相位内插器包括：耦合到供电电压的负载电阻器对；第一部分，所述第一部分包括第一多个分支和多个尾电流源，所述第一多个分支中的每个分支包括晶体管差分对，所述晶体管差分对的源极端子连接以形成源节点，其中，多个尾电流源中的每个尾电流源耦合到所述源节点中的一个源节点，并且其中，所述晶体管差分对和对应尾电流源是以电流编码方案来配置的；第二部分，所述第二部分包括第二多个分支和耦合到所述第二多个分支的固定电流源，所述第二多个分支中的每个分支包括以尺寸编码方案来配置的第二多个晶体管差分对和多个开关；其中，所述第一部分和所述第二部分彼此耦合并耦合到所述负载电阻器对。
在另一实施例中，公开了一种用于通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度的方法。所述方法包括：在对应多个分支处接收多个差分输入信号，对应多个分支包括以所述电流编码方案来配置的第一部分和以所述尺寸编码方案来配置的第二部分，并且每个差分输入信号具有所指派的相位，所述第一部分的每个分支：包括源极耦合晶体管差分对，其中，所述源极耦合晶体管的源极端子被连接以形成源节点；通过控制流经所述每个分支的源节点的电流量，在所述多个差分输入信号的所指派相位之间进行内插；所述第二部分的每个分支：包括多个晶体管差分对和多个开关；通过控制由对应多个开关导通的多个晶体管差分对的数量，在所述多个差分输入信号的所指派相位之间进行内插；以及将所述第一部分耦合到所述第二部分。
在另一实施例中，公开了一种用于通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度的设备。所述设备包括：用于在对应多个分支处接收多个差分输入信号的装置，对应多个分支包括以所述电流编码方案来配置的第一部分和以所述尺寸编码方案来配置的第二部分，并且每个差分输入信号具有所指派的相位，所述第一部分的每个分支：包括源极耦合晶体管差分对，其中，所述源极耦合晶体管的源极端子被连接以形成源节点；用于通过控制流经所述每个分支的源节点的电流量，在所述多个差分输入信号的所指派相位之间进行内插的装置；所述第二部分的每个分支：包括多个晶体管差分对和多个开关；用于通过控制由对应多个开关导通的多个晶体管差分对的数量，在所述多个差分输入信号的所指派相位之间进行内插的装置；以及用于将所述第一部分耦合到所述第二部分的装置。
本发明的其它特征和优点将从通过示例解说本发明的诸方面的本描述而变得明了。
附图简述
本发明的细节(就其结构和操作两者而言)可通过研究所附的附图来部分收集，其中类似的附图标记指代类似的部分，并且其中：
图1解说了代表性传递函数中相位内插器的非线性；
图2是示出了具有彼此异相90度的四个输入信号(In1+、In2+、In3+、In4+)的典型相位内插器的功能框图；
图3是根据一个实施例的以电流编码方案来配置的相位内插器的示意图；
图4是被配置为具有n个开关和单位电流源的n位电流源的尾电流源；
图5解说了电流编码方案的输出相位传递函数。
图6是根据一个实施例的以使用电容性元件的电流编码方案来配置的相位内插器的示意图；
图7是根据一个实施例的以尺寸编码方案来配置的相位内插器的示意图；
图8是根据一个实施例的、包括用于导通或截止n个晶体管差分对的一组n个开关的一个分支的示意图；
图9是根据一个实施例的图8中所解说的一个分支的示意布局；
图10是标绘理想线性情形(实线)、电流编码方案(虚线)和尺寸编码方案(点划线)的输出相位的相位传递函数；
图11是根据一个实施例的以将电流编码方案与尺寸编码方案进行组合的组合方案来配置的相位内插器的示意图；
图12是示出了对理想线性情形(实线)、电流编码方案(虚线)、尺寸编码方案(点划线)和组合方案(点线)的输出相位的标绘的相位传递函数；
图13A是对包括理想目标情形(实直线)、电流编码方案(虚线)、尺寸编码方案(实曲线)和组合方案(点线)的不同编码方案的相位误差的绝对值的标绘；
图13B是对随因子K的变化的最大相位误差的标绘；以及
图14是根据另一实施例的以将使用电容性元件的电流编码方案与尺寸编码方案进行组合的组合方案来配置的相位内插器的示意图。
详细描述
如上面提及的，虽然基于相位内插器的时钟数据恢复(CDR)电路的简化性已导向了其广泛使用，但该架构的缺点之一包括由于CDR内的相位内插器的非线性引起的过度时钟抖动。
如本文所描述的某些实施例提供了通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度。在阅读本描述之后，如何在各种实现和应用中实现本发明将变得显而易见。虽然本文将描述本发明的各种实现，但要理解，这些实现是仅作为示例而非限制来给出的。因此，对各种实现的该详细描述不应当被解读成限制本发明的范围或广度。
相位内插器或相位旋转器接收多个不同相位的差分输入信号并在相位之间进行内插，以产生具有期望相位的差分输出信号。在生成时钟信号时，信号的相位被调节以使得时钟信号的转变出现在当数据不在转变时数据信号的中间(“眼”)附近。
图2是示出了具有彼此异相90度的四个输入信号(In1+、In2+、In3+、In4+)的典型相位内插器200的功能框图。通常，信号被假定为是正弦。由此，如果In1+信号(时钟0°)被表示为sin(ωt)，则In2+信号(时钟90°)被表示为cos(ωt)，In3+信号(时钟180°)被表示为-sin(ωt)，并且In4+信号(时钟270°)被表示为-cos(ωt)。
图3是根据一个实施例的以电流编码方案来配置的相位内插器300的详细示意图。在图3所解说的实施例中，相位内插器300包括两个负载电阻器R1和R2以及四个分支310、320、330、340。每个分支包括接收差分输入信号的源极耦合晶体管差分对。
第一分支310包括接收异相180度的差分输入信号In1+和In1-的源极耦合晶体管差分对M1、M2。晶体管M1的漏极端子通过R1连接到供电电压(VDD)，并且晶体管M2的漏极端子通过R2连接到VDD。第一分支310还包括尾电流源(Icc1)。第二分支320包括接收异相180度的差分输入信号In2+和In2-的源极耦合晶体管差分对M3、M4。如上面提及的，输入信号In2+(时钟90°)与In1+(时钟0°)异相90度。由此，相位内插器300使用第一和第二分支在输入信号In1+和In2+的相位0°与90°之间进行内插。晶体管M3的漏极端子通过R1连接到供电电压(VDD)，并且晶体管M4的漏极端子通过R2连接到VDD。第二分支320还包括尾电流源(Icc2)。第三分支330包括接收异相180度的差分输入信号In3+和In3-的源极耦合晶体管差分对M5、M6。如上面提及的，输入信号In3+(时钟180°)与In2+(时钟90°)异相90度。由此，相位内插器300使用第二和第三分支在输入信号In2+和In3+的相位90°与180°之间进行内插。晶体管M5的漏极端子通过R1连接到供电电压(VDD)，并且晶体管M6的漏极端子通过R2连接到VDD。第三分支330还包括尾电流源(Icc3)。第四分支340包括接收异相180度的差分输入信号In4+和In4-的源极耦合晶体管差分对M7、M8。如上面提及的，输入信号In4+(时钟270°)与In3+(时钟180°)异相90度。由此，相位内插器300使用第三和第四分支在输入信号In3+和In4+的相位180°与270°之间进行内插。相位内插器300使用第四和第一分支在输入信号In4+和In1+的相位270°与360°(即，0°)之间进行内插。晶体管M7的漏极端子通过R1连接到供电电压(VDD)，并且晶体管M8的漏极端子通过R2连接到VDD。第四分支340还包括尾电流源(Icc4)。
在电流引导数模转换器(DAC)中，开关用于将电流路由到电阻器或电流传感器中。通常，开关由转换成模拟值的二进制数字值来驱动。当二进制数字值改变时，一些开关可能需要断开并且其它开关可能需要闭合。然而，开关的转变可能造成供闭合开关闭合的时间与供断开开关断开的时间之间的失配。在一些情形中，当值被解析并稳定时，这可能造成输出处的毛刺。由此，在一个实施例中，使用温度计编码来控制流经两个负载电阻器中的每个负载电阻器的总电流，其中码中1的数目加起来为被计数的数，以避免使用二进制编码的上述毛刺问题。例如，在温度计编码中，数1被表示为“000001”，数2被表示为“000011”，数3被表示为“000111”，依此类推。由此，在温度计编码中，当数字值改变时，发生改变的开关全部断开或全部闭合。例如，当数字值从1改变成3时，用于LSB的开关保持在相同位置，而用于第二和第三LSB的开关闭合，没有需要断开的开关。当数字值从3改变成1时，用于第二和第三LSB的开关断开，没有需要闭合的开关。因此，温度计编码提供了控制高速应用中的开关的简单和有效的方式。
温度计编码以以下方式被设置，以使得流经两个负载电阻器R1和R2中的每一者的总电流总是恒定的(n*Iunit/2)，而不管尾电流如何被划分。例如，如果所有电流流经第一分支310，则输出相位是0度。如果所有电流通过第二分支320汲取，则输出相位是90度。如果期望在0到90度之间的输出相位，则总电流(n*Iunit)分布在第一分支310与第二分支320之间。在该情形中，没有电流流经第三分支330和/或第四分支340。因此，如果期望输出相位在0到90之间，则电流分布将在分支1和2之间。如果期望输出相位在90到180之间，则电流分布将在分支2和3之间。如果期望输出相位在180到270之间，则电流分布将在分支3和4之间。如果期望输出相位在270到0之间，则电流分布将在分支4和1之间。一般而言，对于任何输出相位，总电流(n*Iunit)将仅分布在两个毗邻分支之间(在环形环境中)，其中第一和最后分支被认为是毗邻的。由此，分支1和2、分支2和3、分支3和4、以及分支4和1被认为是毗邻分支。
在一个实施例中，尾电流的分布比率由变量x来表示(其中0<x<1)。例如，当期望输出相位在0到90度之间、并且流经第二分支320的电流是总电流的x倍(即，x*n*Iunit)时，则流经第一分支310的电流等于(1-x)*n*Iunit。因此，可使用温度计码来直接控制x。
相位内插器300进一步包括输出间隔180度的差分信号的两个输出端子OUTP和OUTN。端子OUTP输出具有由尾电流源中的尾电流(Icc)的分布控制的输出相位的信号。在一个实施例中，尾电流源被配置为具有n个开关和单位电流源的n位电流源(图4中所示)。开关的配置提供了n位温度计码。由此，在所有分支中在任一时间导通的单位电流源的总数等于单个分支中的单位电流源的总数。
因此，端子OUTP处的输出电压可表达如下：
其中，gm1和gm2分别是第一分支和第二分支中的差分对的跨导，R1＝R2是负载电阻，是输出相位，并且amp(x)是输出电压的振幅。由此，相位内插器300的线性度可被定义为的线性度。
MOS晶体管模型的跨导(gm(x))可推导如下：
其中，I(x)是漏极到源极电流，μn是电荷载流子有效迁移率，Cox是栅极氧化物层的电容，W是栅极宽度，L是栅极长度，Vgs是栅极到源极偏置，并且Vth是阈值电压。
为了简化推导，gm被归一化如下：
gm1(0)＝1，gm1(1)＝0 (4)
gm2(0)＝0，gm2(1)＝1 (5)
该归一化不会影响输出传递函数由此，第一分支的跨导(gm1(x))和第二分支的跨导(gm2(x))如下：
因此，电流编码(current coding)方案的输出相位传递函数如下：
电流编码方案的该输出相位传递函数在图5中被解说为虚曲线。实线表示理想线性传递函数。然而，四个源节点S1到S4(图3中所示)处的电压波动实质影响输出相位(被指示为图5中的点)并使输出相位的线性度降级。用输入参数的以下值来模拟相位输出(点)：μnCox＝800μA/0.06V2，R1＝R2＝1400ohms，I＝400μA，以及输入振幅100mV。根据图5中所示出的图表，在没有源节点影响的情况下(虚曲线)的最大DNL(等于1.57LSB)出现在第一和最后步进处，相位误差大约为8.85度的。然而，在具有源节点影响的情况下，最大DNL(等于2.90LSB)出现在最后步进处，相位误差大约为16.5度。因此，需要减小源节点(即，图3中的节点S1、S2、S3、S4)对输出相位的影响。
图6是根据一个实施例的以使用电容性元件的电流编码方案来配置的相位内插器600的示意图。在图6所解说的实施例中，四个耦合电容器CCC1-2、CCC2-3、CCC3-4和CCC4-1用于连接差分对(M1到M8)中的源节点S1到S4，以减小源节点处的电压波动(图5中所示)并由此减小输出相位线性度的降级。耦合电容器CCC1-2用于耦合第一和第二分支的源节点，耦合电容器CCC2-3用于耦合第二和第三分支的源节点，耦合电容器CCC3-4用于耦合第三和第四分支的源节点，并且耦合电容器CCC4-1用于耦合第四和第一分支的源节点。耦合电容器的值可被选择成与晶体管差分对的栅极到源极电容相当。在一个实施例中，每个耦合电容器的值被选择成彼此大约相等(即，CCC1-2≈CCC2-3≈CCC3-4≈CCC4-1)。此外，耦合电容器的值的范围取决于CMOS技术，对于大于65-nm CMOS技术，该范围应当是大约10到50毫微微法拉，这与正常旁路电容相比是非常小的。
图7是根据一个实施例的以尺寸编码方案来配置的相位内插器700的示意图。在图7所解说的实施例中，相位内插器700包括两个负载电阻器R1和R2以及四个分支，类似于图3中所示出的以电流编码方案来配置的相位内插器300。然而，不同于以电流编码方案来配置的相位内插器300，尺寸编码方案中的尾电流(ISC)是固定的并且耦合到所有分支。此外，不同于以电流编码方案来配置的相位内插器300，每个分支中的每个源极耦合晶体管差分对被配置有使用一组n个开关来导通或截止的n个晶体管差分对。
例如，图8是根据一个实施例的、包括使用一组n个开关来导通或截止的n个晶体管差分对的一个分支的示意图。在图8所解说的实施例中，开关C1用于导通或截止第一晶体管差分对，开关C2用于导通或截止第二晶体管差分对，依此类推，直到开关Cn用于导通或截止第n晶体管差分对。由此，每个分支中的开关可以由与图3中所解说的电流编码方案中的那些用于C1到Cn的温度计码相同的温度计码来控制。因此，尺寸编码的相位内插器700通过控制导通或截止的晶体管差分对的数量(其确定每个分支中的差分对的尺寸)来选择输出相位(和电流)。由此，在所有分支中在任一时间导通的开关的总数等于单个分支中开关的总数(n)。
图9是根据一个实施例的图8中所解说的一个分支的示意布局。在图9所解说的实施例中，n个晶体管差分对被配置有布局在基板上的栅极、源极和漏极端子。由此，每个差分对具有相同的大小。标记W和L分别表示栅极宽度和栅极长度。
参照用于控制开关C1到Cn的温度计码，温度计码被配置成使得导通的差分对的数量保持恒定(n)，而不管尾电流如何被划分成不同的分支。例如，如果第一分支710的所有差分对被导通，则输出相位是0度。如果第二分支720的所有差分对被导通，则输出相位是90度。如果期望在0到90度之间的输出相位，则第一分支710和第二分支720两者都将有某一数目的差分对被导通。在该情形中，第三分支730和第四分支740中没有差分对将被导通。一般而言，对于任何输出相位，两个毗邻分支(即，分支1和2；分支2和3；分支3和4；分支4和1)中的晶体管差分对被导通。第一和最后分支也被认为是毗邻的。
在一个实施例中，两个毗邻分支的被导通或截止的晶体管差分对的分布比率由变量x来表示(其中0<x<1)。例如，如果期望输出相位在0到90度之间，并且第二分支720中的导通差分对的数量是差分对总数的x倍(即，x*n)，则第一分支710中的导通差分对的数量等于(1-x)*n。因此，可使用温度计码来直接控制x。
用于尺寸编码方案的MOS晶体管模型的跨导(gm(x))可类似于电流编码方案来推导，但是对于尺寸编码方案，项W/L也是如下的x的函数：
再次，gm被归一化如下：
gm1(0)＝1，gm1(1)＝0 (10)
gm2(0)＝0，gm2(1)＝1 (11)
由此，尺寸编码方案的第一分支的跨导(gm1(x))和第二分支的跨导(gm2(x))推导如下：
gm1(x)＝1-x (12)
gm2(x)＝x (13)
再次，端子OUTP处的输出电压可表达如下：
然而，变量gm1(x)和gm2(x)分别表示第一分支和第二分支中的晶体管差分对的总跨导。
因此，尺寸编码(size coding)方案的输出相位传递函数如下：
图10是标绘理想线性情形(实线)、电流编码方案(虚线)和尺寸编码方案(点划线)的输出相位的相位传递函数。根据图10中所示出的标绘，对于电流编码模式，最大DNL(等于1.57LSB)出现在第一和最后步进处，相位误差大约为9.50度的，而对于尺寸编码模式，最大DNL(等于0.32LSB)出现在第一和最后步进处，相位误差大约为4.10度。虽然尺寸编码改善了线性度，但由于数学限制，其最小DNL不能小于0.32LSB。此外，电流编码方案和尺寸编码方案的输出相位具有相反的极性。因此，与电流编码方案或尺寸编码方案相位内插器中的任一者相比，以固定权重(K)来组合两种方案得到组合相位内插器的较高线性度。
图11是根据一个实施例的、以将电流编码方案与尺寸编码方案进行组合的组合方案来配置的相位内插器1100的示意图。在图11所解说的实施例中，电流编码分支1110和尺寸编码分支1120在两个负载电阻器R1和R2处被相加。加权因子K表示两个分支相对于总尺寸和电流的比率。表示该比率的等式如下所示：
ICC1＝ICC2＝ICC3＝ICC4＝K*ISC (17)
组合方案的相位内插器的端子OUTP处的输出电压可表达如下：
其中C是常数。
因此，组合(combine)方案的输出相位传递函数如下：
图12是示出了对理想线性情形(实线)、电流编码方案(虚线)、尺寸编码方案(点划线)和组合方案(点线)的输出相位的标绘的相位传递函数。以K＝0.3作为最优权重比率来标绘组合方案。
图13A是对包括理想目标情形(实直线)、电流编码方案(虚线)、尺寸编码方案(实曲线)和组合方案(点线)的不同编码方案的相位误差的绝对值的标绘。在图13的标绘中，组合方法(点线)的最大相位误差是大约1.0度，这比尺寸编码方案改善了大约76％(尺寸编码方案具有大约4.1度的最大相位误差)，并且比电流编码方案改善了大约90％(电流编码方案具有大约9.5度的最大相位误差)。
图13B是对随因子K的变化的最大相位误差的标绘。在图13B所解说的标绘中，K＝0对应于尺寸编码配置，K->∞是电流编码配置，并且K＝0.3是最大相位误差在该值处为最低的最优点。表1解说了针对因子K的各种值的最大相位误差的值(以度计)。
K 最大相位误差(度)
0.0 4.075
0.1 2.773
0.2 1.759
0.3 1.011
0.4 1.475
0.5 1.925
0.6 2.348
0.7 2.740
0.8 3.099
0.9 3.428
1.0 3.729
4.0 7.222
10.0 8.462
100.0 9.364
表1
图14是根据另一实施例的、以将使用电容性元件的电流编码方案与尺寸编码方案进行组合的组合方案来配置的相位内插器1400的示意图。在图14所解说的实施例中，电流编码分支1410包括四个耦合电容器CCC1-2、CCC2-3、CCC3-4和CCC4-1，这些耦合电容器用于连接差分对(M1到M8)中的源节点S1到S4，以减小源节点处的电压波动并由此减小输出相位线性度的降级。尺寸编码分支1420与图11中的尺寸编码分支1120相同地配置。
尽管上面描述了本发明的若干实施例，但本发明的许多变型是可能的。例如，虽然所解说的实施例描述了具有彼此异相90度的四个输入信号的相位内插器，但其他实施例是可能的。例如，相位内插器可以具有彼此异相45度的八个输入信号。此外，各个实施例的特征可在与以上描述的不同的组合中进行组合。此外，为了清楚和简要描述起见，已简化了对系统和方法的许多描述。许多描述使用特定标准的术语和结构。然而，所公开的系统和方法更广泛地适用。
本领域技术人员将领会结合本文公开的实施例所描述的各种解说性框和模块能以各种形式实现。一些框和模块已经在上文以其功能性的形式作了一般化描述。此类功能性如何被实现取决于加诸于整体系统上设计约束。技术人员对于每种特定应用可用不同的方式来实现所描述的功能性，但这样的实现决策不应被解读成导致脱离了本发明的范围。另外，在一个模块、框或步骤内的功能的编群是为了便于描述。具体功能或步骤可以从一个模块或框中移除而不会脱离本发明。
结合本文公开的实施例所描述的各种解说性逻辑框、单元、步骤、组件以及模块可用设计成执行本文中描述的功能的处理器(诸如通用处理器)、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置。此外，实现本文所描述的实施例和功能框以及模块的电路可以使用各种晶体管类型、逻辑族和设计方法来实现。
提供前面对所公开的实施例的描述是为了使本领域任何技术人员皆能制作或使用本发明。对这些实施例的各种修改对本领域技术人员来说将是显而易见的，且本文所描述的一般原理可被应用于其它实施例而不背离本发明的精神或范围。因此，将理解本文给出的描述和附图表示本发明的当前优选实施例并且因此代表本发明所广泛地构想的主题。将进一步理解本发明的范围完全涵盖可对本领域技术人员显而易见的其它实施例，并且本发明的范围相应地除了所附权利要求之外不受任何限制。

Claims (19)

1.一种相位内插器，包括：
耦合到供电电压的负载电阻器对；
第一部分，所述第一部分包括第一多个分支和多个尾电流源，所述第一多个分支中的每个分支包括晶体管差分对，所述晶体管差分对的源极端子连接以形成源节点，
其中，多个尾电流源中的每个尾电流源耦合到所述源节点中的一个源节点，并且
其中，所述晶体管差分对和对应尾电流源是以电流编码方案来配置的；
第二部分，所述第二部分包括第二多个分支和耦合到所述第二多个分支的固定电流源，所述第二多个分支中的每个分支包括以尺寸编码方案来配置的第二多个晶体管差分对和多个开关；
其中，所述第一部分和所述第二部分彼此耦合并耦合到所述负载电阻器对。
2.如权利要求1所述的相位内插器，其特征在于，所述多个开关中的每个开关耦合到所述第二多个晶体管差分对中的对应晶体管差分对并用于导通或截止对应晶体管差分对。
3.如权利要求2所述的相位内插器，其特征在于，在所述第二多个分支中的所有分支中在任一时间导通的开关的总数等于在所述第二多个分支中的单个分支中的开关的总数。
4.如权利要求2所述的相位内插器，其特征在于，在所述第二多个分支中的所述每个分支中的所述第二多个晶体管差分对接收具有特定相位的差分输入信号，所述特定相位通过将360度除以所述第二多个分支的总数得到，并且
其中，在所述第二多个分支中的两个毗邻分支中的开关被导通，以产生具有在这两个毗邻分支的特定相位之间的期望相位的差分输出信号。
5.如权利要求4所述的相位内插器，其特征在于，在两个毗邻分支中的每个分支中导通的多个开关的数量与期望相位与这两个毗邻分支的特定相位中的任何一个相位有多接近成比例。
6.如权利要求1所述的相位内插器，其特征在于，进一步包括
多个耦合电容器，每个耦合电容器耦合在所述第一多个分支的两个毗邻分支中的源节点之间。
7.如权利要求1所述的相位内插器，其特征在于，所述第一部分和所述第二部分在所述第一多个分支中的晶体管差分对的漏极端子处和所述第二多个分支中的晶体管差分对的漏极端子处彼此耦合并耦合到所述负载电阻器对。
8.一种用于通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度的方法，包括：
在对应多个分支处接收多个差分输入信号，对应多个分支包括以所述电流编码方案来配置的第一部分和以所述尺寸编码方案来配置的第二部分，并且每个差分输入信号具有所指派的相位，
所述第一部分的每个分支：
包括源极耦合晶体管差分对，其中，这些源极耦合晶体管的源极端子被连接以形成源节点；
通过控制流经所述每个分支的源节点的电流量，在所述多个差分输入信号的所指派相位之间进行内插；
所述第二部分的每个分支：
包括多个晶体管差分对和多个开关；
通过控制由对应多个开关导通的多个晶体管差分对的数量，在所述多个差分输入信号的所指派相位之间进行内插；以及
将所述第一部分耦合到所述第二部分。
9.如权利要求8所述的方法，其特征在于，通过控制导通的多个晶体管差分对的数量来进行内插包括
使用耦合到所述第二部分中的晶体管差分对的所述多个开关中的对应开关来导通或截止所述第二部分中的该晶体管差分对。
10.如权利要求9所述的方法，其特征在于，在所述第二部分中的多个分支中的所有分支中在任一时间导通的开关的总数等于在所述第二部分中的单个分支中的开关的总数。
11.如权利要求9所述的方法，其特征在于，在所述第一部分和所述第二部分中的每个部分中的每个差分输入信号的所指派相位是通过将360度除以所述第一部分和所述第二部分中的每个部分中的多个分支的总数来指派的，
其中，对于所述第一部分的多个分支，单位电流源在两个毗邻分支中切换，以产生具有在这两个毗邻分支的所指派相位之间的期望相位的差分输出信号对，
其中，对于所述第二部分的多个分支，两个毗邻分支的多个开关被导通，以产生具有在这两个毗邻分支的所指派相位之间的期望相位的差分输出信号对。
12.如权利要求11所述的方法，其特征在于，在所述第二部分中的两个毗邻分支中的每个分支中导通的多个开关的数量与期望相位与这两个毗邻分支的特定相位中的任何一个相位有多接近成比例。
13.如权利要求8所述的方法，其特征在于，进一步包括：
耦合所述第一部分中的毗邻分支对的源节点之间的电容。
14.一种用于通过组合电流编码方案和尺寸编码方案来改善相位内插器的线性度的设备，所述设备包括：
用于在对应多个分支处接收多个差分输入信号的装置，对应多个分支包括以所述电流编码方案来配置的第一部分和以所述尺寸编码方案来配置的第二部分，并且每个差分输入信号具有所指派的相位，
所述第一部分的每个分支：
包括源极耦合晶体管差分对，其中，这些源极耦合晶体管的源极端子被连接以形成源节点；
用于通过控制流经所述每个分支的源节点的电流量，在所述多个差分输入信号的所指派相位之间进行内插的装置；
所述第二部分的每个分支：
包括多个晶体管差分对和多个开关；
用于通过控制由对应多个开关导通的多个晶体管差分对的数量，在所述多个差分输入信号的所指派相位之间进行内插的装置；以及
用于将所述第一部分耦合到所述第二部分的装置。
15.如权利要求14所述的设备，其特征在于，用于通过控制导通的多个晶体管差分对的数量来进行内插的装置包括
用于使用耦合到所述第二部分中的晶体管差分对的所述多个开关中的对应开关来导通或截止所述第二部分中的该晶体管差分对的装置。
16.如权利要求15所述的设备，其特征在于，在所述第二部分中的多个分支中的所有分支中在任一时间导通的开关的总数等于在所述第二部分中的单个分支中的开关的总数。
17.如权利要求15所述的设备，其特征在于，在所述第一部分和所述第二部分中的每个部分中的每个差分输入信号的所指派相位是通过将360度除以所述第一部分和所述第二部分中的每个部分中的多个分支的总数来指派的，
其中，对于所述第一部分的多个分支，单位电流源在两个毗邻分支中切换，以产生具有在这两个毗邻分支的所指派相位之间的期望相位的差分输出信号对，
其中，对于所述第二部分的多个分支，两个毗邻分支的多个开关被导通，以产生具有在这两个毗邻分支的所指派相位之间的期望相位的差分输出信号对。
18.如权利要求17所述的设备，其特征在于，在所述第二部分中的两个毗邻分支中的每个分支中导通的多个开关的数量与期望相位与这两个毗邻分支的特定相位中的任何一个相位有多接近成比例。
19.如权利要求14所述的设备，其特征在于，进一步包括：
用于耦合所述第一部分中的毗邻分支对的源节点之间的电容的装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689792A (zh) * 2017-09-15 2018-02-13 北京华大九天软件有限公司 一种高线性低电压相位内插电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI638522B (zh) * 2016-11-02 2018-10-11 瑞昱半導體股份有限公司 相位調整電路與控制方法
CN108075774B (zh) * 2016-11-11 2021-07-20 瑞昱半导体股份有限公司 相位调整电路、控制方法与测量方法
US11558045B1 (en) * 2021-06-29 2023-01-17 International Business Machines Corporation Phase rotator

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761184A (zh) * 2004-10-12 2006-04-19 美国博通公司 高速时钟和数据恢复系统
US7994837B1 (en) * 2009-08-07 2011-08-09 Altera Corporation Techniques for phase interpolation
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法
US8786346B2 (en) * 2012-02-15 2014-07-22 Megachips Corporation Phase interpolator and method of phase interpolation with reduced phase error

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6133773A (en) * 1997-10-10 2000-10-17 Rambus Inc Variable delay element
US7180352B2 (en) 2001-06-28 2007-02-20 Intel Corporation Clock recovery using clock phase interpolator
US6922109B2 (en) 2002-04-01 2005-07-26 Broadcom Corporation Multiple synthesized clocks with fractional PPM control from a single clock source
US7266169B2 (en) 2002-09-13 2007-09-04 Broadcom Corporation Phase interpolater and applications thereof
GB0413071D0 (en) * 2004-06-12 2004-07-14 Texas Instruments Ltd Triangulating phase interpolator
US7298195B2 (en) 2005-03-31 2007-11-20 Agere Systems Inc. Methods and apparatus for improved phase switching and linearity in an analog phase interpolator
DE102006023695B4 (de) * 2006-05-19 2010-04-08 Xignal Technologies Ag Verfahren und Schaltungsanordnung zur Erzeugung eines periodischen elektrischen Signals mit steuerbarer Phase
US7961025B2 (en) 2008-01-31 2011-06-14 International Business Machines Corporation Current-mode phase rotator with partial phase switching
US7750707B2 (en) 2008-03-17 2010-07-06 Broadcom Corporation High-resolution low-interconnect phase rotator
US7928788B2 (en) 2008-07-31 2011-04-19 Freescale Semiconductor, Inc. Double-balanced sinusoidal mixing phase interpolator circuit and method
TW201315155A (zh) 2011-09-20 2013-04-01 Sunplus Technology Co Ltd 相位內插電路
JP2013201693A (ja) * 2012-03-26 2013-10-03 Toshiba Corp 位相補間器および位相補間方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1761184A (zh) * 2004-10-12 2006-04-19 美国博通公司 高速时钟和数据恢复系统
US7994837B1 (en) * 2009-08-07 2011-08-09 Altera Corporation Techniques for phase interpolation
US8786346B2 (en) * 2012-02-15 2014-07-22 Megachips Corporation Phase interpolator and method of phase interpolation with reduced phase error
CN103795404A (zh) * 2012-10-31 2014-05-14 中兴通讯股份有限公司 一种相位插值器电路及相位插值信号处理方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107689792A (zh) * 2017-09-15 2018-02-13 北京华大九天软件有限公司 一种高线性低电压相位内插电路
CN107689792B (zh) * 2017-09-15 2020-04-07 北京华大九天软件有限公司 一种高线性低电压相位内插电路

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