CN107786203A - 辅助数字模拟转换器及其执行方法 - Google Patents

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Abstract

本发明公开了一种辅助数字模拟转换器，包括：单端电容式数字模拟转换器(DAC)；具有输出的跨导(GM)缓冲器，所述GM缓冲器的正输入耦接到单端电容式DAC而负输入耦接到所述GM缓冲器的输出；以及并联的电阻器和电容器，所述电阻器和所述电容器的一端耦合到所述GM缓冲器的输出而另一端接地。所述将单端电容式DAC耦接于GM缓冲器的结构为通用辅助DAC的应用提供了快速转换并且在非常紧凑的硅面积下实现非常低的功率消耗。

Description

辅助数字模拟转换器及其执行方法
技术领域
本发明涉及一种辅助数字模拟转换器的装置和方法，且特别是关于一种用具有快速转换、小面积、超低功率和宽电源范围等特点的辅助数字模拟转换器的装置和方法。
背景技术
辅助数字模拟转换器(auxiliary digital to analog converter，DAC)是集成电路系统(integrated circuit system)中一种常见的功能方块。除了主要用于工业控制和自动测试应用外，DAC也用于通信收发器IC(communication transceivers ICs)的自动增益控制(automatic gain control，AGC)中。对于伺服控制系统(servo control system)，单调辅助DAC(monotonic auxiliary DAC)对于伺服环路(servo loop)的闭合是至关重要的。对于数据采集系统(data acquisition system)，辅助DAC广泛用于校准(calibration)或修整(trimming)高分辨率数据转换器(high-resolution data converters)。对于RF系统，辅助DAC的采用确保了I信道和Q信道增益匹配(gain matching)和偏移控制(offsetcontrol)。辅助DAC同时也为高精度仪表系统中提供必要功能。微控制器单元(micro-controller unit，MCU)和现场可编程门数组(field programmable gate array，FPGA)都具有各种辅助DAC功能以便客户端使用。因此，辅助DAC在当今的集成电路系统中是极为普遍的。
随着系统变得越来越复杂和具有更快的速度，对具有更高采样率(samplingrate)和更高分辨率的辅助DAC的需要也愈来愈大。便携式电子产品使得具低功率的辅助DAC的应用更为广泛。对通用自动测试设备来说，精确控制DAC可提供跨越多个电压范围的输出。对大型系统级芯片(SoC)集成电路来说，辅助DAC可用来控制周围的实用IC(utilityIC)，例如功率管理IC(power management IC，PMIC)，以在温度的环境变化中提供精确的电压电源。一个系统通常会同时放置多个辅助DAC，因此，如果辅助DAC其面积如果不够紧凑，则占用的硅面积将会是很大的问题。
本发明开发的单端电容式DAC(single-ended capacitive DAC)配合跨导(transconductance(GM)-based)缓冲器(buffer)可以实现高分辨率、高采样率、宽电源范围、极低功率、紧凑面积以及能够驱动高电容/低电阻负载等特性的辅助DAC。
发明内容
一方面本发明提出一种使用单端电容式DAC与其后的跨导缓冲器架构，以实现具有高分辨率、高采样率、宽电源范围、极低功率以及紧凑面积等特性的辅助DAC。
另一方面本发明提出一种包括使集成电路技术制造的辅助DAC，其包括电容式DAC和基于单极跨导的缓冲器以驱动低电阻和高电容加载。
在另一方面，本发明提出一种数据转换器，其包括单端电容式DAC；具有输出的跨导(GM)缓冲器，所述GM缓冲器的正输入耦接到单端电容式DAC而负输入耦接到所述GM缓冲器的输出；以及并联的电阻器和电容器，所述电阻器和所述电容器的一端耦合到所述GM缓冲器的输出而另一端接地。所述将单端电容式DAC耦接于GM缓冲器的结构为通用辅助DAC的应用提供了快速转换并且在非常紧凑的硅面积下实现非常低的功率消耗。
本发明提出的转换器具有以下一个或多个优点。本发明提出的转换器提供最小的电流消耗和最小的硅面积。此外，本发明提出的转换器具有非常宽的电源范围。而这些优点对转换器在SoC系统的使用是非常重要的。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举优选实施例，并配合附图，详细说明如下。
附图说明
图1示出一种习知辅助DAC架构。
图2示出一种R-2R电阻梯形DAC架构。
图3示出一种电流转向DAC架构。
图4A示出一种使用PMOS电流源的电流转向DAC。
图4B示出一种使用NMOS电流源的电流转向DAC。
图5示出一种电容式DAC架构。
图6示出总结不同种类的DAC架构其优点和缺点的总表。
图7A示出电容式DAC的三个最低有效位。
图7B示出一种用于电容式DAC的定制电容器的实现方式。
图8示出一种习知的两级缓冲器结构。
图9示出提出的辅助DAC新架构。
图10A示出使用NMOS输入对的GM缓冲器架构。
图10B示出使用PMOS输入对的GM缓冲器架构。
图11示出基于轨到轨输入的GM缓冲器架构。
具体实施方式
本发明将以特定的实施例和参考某些附图来作描述，但本发明不限于此而仅限于请求项。附图仅是示意图而非限制本发明。在附图中，一些组件的大小可能因为说明目的被放大而非实际尺寸。
本发明具体实施方式和请求项中所用的用语如第一、第二、第三和类似的用语仅用于区分类似的组件而不一定用于描述一个连续的或时间上的顺序。可以理解的是，所使用的用语在适当的情况下是可以互换的，因此本发明的实施例能够在本发明所描述的其他顺序中操作。
此外值得注意的是，在请求项中使用的用语“包括”不应被解释为被在其后描述的手段所限制，它并不排除其他组件或步骤。因此，“一个装置包括手段A和B”所表达的范围不应仅限于仅由组件A和B所组成。这意味着相对于本发明，与所述装置唯一相关的组件是A和B。
同样值得注意的是，用语“耦合”同时公开了直接和间接的耦合而不应该被解释为仅限于直接连接。因此，“装置A耦合到装置B”所表达的范围不应仅限于具有装置A的输出直接连接到装置B的输入的设备或系统。这意味着在装置A的输出和装置B的输入之间存在的路径可以包括其他设备或装置。
图1为一种举例的习知辅助DAC架构的电路示意图。所述习知辅助DAC由14-bit电流转向DAC(14-bit current steering DAC)110和其随后的电压缓冲器(voltage buffer)130所组成。在图1所示的电路中，电阻器R1120.1和电阻器R2 120.2用于将电流转向DAC的电流输出转换为电压输出。缓冲器130用于驱动负载150，所述负载150包括彼此并联的电阻器和电容器。负载150通常是印刷电路板(printed circuit board，PCB)上的组件，其范围分别为10K奥姆(ohms)和100p法拉(Farad)。在图1的辅助DAC架构中，若是无缓冲器130，光靠DAC 110本身是无法驱动这样的具低电阻和高电容的加载。
最常见的辅助DAC架构有两种，其为R-2R电阻梯形(R-2R resistor ladder)DAC和电流转向DAC。图2示出一种4-bit R-2R电阻梯形DAC的电路示意图。所述4-bit R-2R电阻梯形DAC使用两个不同值的电阻器，其电阻值比例为2：1。每个N-bit DAC需要2N个电阻因此，图2所示的4-bit R-2R电阻梯形DAC具有八个电组。开关210.1、210.2、210.3和210.4可以经由4-bit输入码B3、B2、B1和B0的控制而在VREF和接地之间切换。电阻梯形DAC的输出由梯形结构的末端输出。输出电压VOUT可以由以下方程序导出：
R-2R电阻梯形DAC的缺点是R-2R结构从VREF吸取静态电流(static current)VREF/R。增加R值虽可减小静态电流，但是由于RC时间常数(RC time constant)的增加会造成转换速率的减慢。R-2R电阻梯形DAC的另一个缺点是电阻器的尺寸需要非常大以便电阻器间能获得良好的匹配特性。如果电阻器之间存在失配，DAC线性度(DAC linearity)将会下降。此外，在R-2R电阻梯形DAC的电路实现(circuit implementation)中，开关210.1、210.2、210.3和210.4的非零电阻也会造成问题，亦即，每个垂直分支的总电阻实际上是被动式(passive)电阻值2R和开关电阻的和。如果由于来自开关的额外电阻而使得垂直2R电阻器210.1、210.2、210.3和210.4与水平R电阻器230.1、230.2和230.3之间的比率未能精确的保持在2比1，则会造成R-2R电阻梯形DAC线性度下降。此外，开关电阻值会随着输出电压VOUT变化，这种相关性会导致信号失真。
图3示出另一种常见用于辅助DAC的电流转向DAC架构的电路示意图。电流转向DAC其架构是基于匹配电流源数组(array of matched current sources)，而所述电流源是根据数字输入码切换到输出。所述电流源可以是二进制加权结构(binary weightedstructure)、温度计(thermometer based)的结构或由二进制和温度计结构组合的分段结构(segmented structure)。图3所示的DAC是4-bit分段式DAC，其上2位(bit)为温度计结构而下2位为二进制结构。电流转向DAC的优点是具有快速转换速率。然而，当用于辅助功能应用时，电流转向DAC会有两个缺点。第一个缺点是因为电流转向DAC是由电流源数组组成，因此电流转向DAC会消耗相对大的静态电流。第二个缺点是电流转向DAC的输出有电压范围限制。图4A和4B分别示出使用PMOS电流源和NMOS电流源的电流转向DAC。如图4A和4B所示，经由输入位对开关的控制，电流将流到负载R2或R1上。OUTP和OUTN是电流转向DAC的差分输出(differential output)。OUTP最大的电压可以由以下方程序导出：
OUTPmax＝AVDD–Vds,410–Vds,420–Vds,430
其中，Vds,410、Vds,420和Vds,430是维持PMOS晶体管在饱和操作区(saturationoperation region)所需的汲极到源极电压。如果OUTP高于OUTPmax，则PMOS晶体管将离开功能操作区(functional operation region)并且电流源特性将改变，而这将导致DAC性能的退化。同样的在NMOS电流源中，OUTP/OUTN具有将三个堆栈的NMOS晶体管保持在其饱和操作区所需的最小电压。
除了上面讨论的R-2R电阻梯形DAC和电流转向DAC之外，另一种类型的DAC是电容式DAC(capacitive DAC)。因为所有的ADC都需要内部DAC来表示不同的参考电平(level ofreference)，因此电容式DAC主要用于为逐次逼近寄存器模数转换器(successiveapproximation register analog to digital Converters，SARADC)提供DAC功能。电容式DAC是一种电容器数组，其采用电荷再分配原理(principle of charge redistribution)来产生模拟输出电压。电容器可以是二进制结构、温度计结构或分段结构。图5示出一种14-bit二进制电容式DAC架构的电路示意图。所述14-bit二进制电容式DAC由14个二进制电容器组成。所述二进制电容器的一端可以连接到VREF或接地。DAC输出电压可以由以下方程序导出：
其中，电容式DAC不消耗静态电流并具有更高的转换速率。
图6示出总结之前所讨论的三种DAC架构的优点和缺点的总表。在这三种DAC架构中，电流转向DAC最适合于高转换速率的应用，而R-2R电阻梯形DAC架构最适合于低转换速率的应用。因为电容式DAC不需要静态电流并可执行快速转换，因此电容式DAC最适合于那些小于10MSPS的超低功耗的转换速率应用。
电容性DAC的非线性主要源于电容器的失配。图7B示出一种实现高密度，良好匹配和小面积的电容器物理实现的方法。图5中三个最低有效位电容器510.1、510.2和510.3重新绘示于图7A。所述三个电容器其电容值分别为1C、2C和4C。每个电容器有两端，其中一端分别连接到开关N1、N2和N3而电容器的另一端全部一起连接到节点VOUT。图7B示出这三个电容器的布局实现。横向场电容器(lateral-field capacitors)由平行的金属线数组形成。藉由以相等的间隔(spacing)和距离来均匀地布置这些金属线可获得期望的匹配性质。图7B的电容值由金属线之间的间隔决定，并且可以调整至指定的电容，只要所述间隔满足技术设计规则即可。具有两个相邻金属线的每个金属线表示1C的电容值。B0的1C电容值由三个金属线710、720和730所形成。B1的2C电容值使用六条金属线，并通过连接两个1C电容器形成。类似地，B2的4C电容值通过将四个1C电容器连接在一起而形成。在图7B中，电容器的另一端都连接到节点VOUT。图7B仅仅示出一层金属线，更高的电容值可藉由更多的金属线而堆栈出。这些金属线的对称性和均匀性使得电容数组之间的具有良好匹配，并使电容式DAC的非线性达到最小化。对于先进深亚微米集成电路工艺(advanced deep submicronintegrated circuit process)，由于更高的电容密度和更好的匹配特性，相对而言电容式DAC具有相当多的优点。
通用辅助DAC的一个基本要求是驱动晶外负载(off-chip load)的能力，而外部RC加载通常为10K奥姆和100P法拉的范围。如图1所示，电阻R1120.1和电阻R2 120.2将电流转向DAC的输出电流转换为电压，然后缓冲器130获取DAC的差分输出并驱动负载RL和CL 150。缓冲器130处于闭环路配置(closed loop configuration)中，所述闭环路配置具有位于反馈环路(feedback loop)上的组件Z 140。反馈组件Z可以是电阻器，电容器或并联的电阻器和电容器以提供额外的增益和滤波特征。因为辅助DAC输出大多被配置为单端输出，缓冲器130还可用来做差分到单端的转换(differential to single end conversion)。
图8示出一种习知的两级缓冲器结构(two-stage buffer structure)。第一级A1810是高增益放大器(high gain amplifier)，第二级A2 820是AB类放大器(class ABamplifier)，以便驱动低电阻性负载。对于完全差分结构(fully differentialarchitecture)，第一级A1 810和第二级A2 820分别需要共模反馈(common modefeedback，CMFB)电路830和840以确保共模电压被控制在其指定值。最后一级850是差分到单端转换级，其获取差分电压OUTP/OUTN并产生OUT作为缓冲器输出。由于存在两个增益级，因此需要补偿组件CC1和CC2来建立稳定性。为了获得足够的线性度，放大器A1810的开环增益(open-loop gain)极为重要。对要求12-bit线性度来说，开环DC增益需要至少是4000(V/V)或72dB。这样高的DC增益使得在第一放大器A1的输出OP1/ON1处必需具有非常高的阻抗。所述高阻抗使得缓冲器的主导极(dominated pole)必须放置在第一放大器A1的输出OP1/ON1而第二非主导极(second non-dominated pole)必须放置在第二放大器A2的输出OUTP/OUTN。由于稳定性标准的要求，所述两个极的位置需要彼此间隔至少十倍以获得良好的相位裕度(phase margin)。然而，这样的极点布置会导致总体缓冲带宽(buffer bandwidth)严重的减小。如果是100K奥姆和100P法拉的加载，则纯粹由RC时间常数所决定的极点位置是160HKz。这造成了必须将主导极频率进一步推到较低的频率。这种低带宽放大器显著地限制了整个辅助DAC的转换速率。
图9示出新的辅助DAC架构，以实现具有低功率，紧凑面积，高转换速率和宽电源范围的特征。所述辅助DAC架构包括单端电容式DAC 910以及其后跨导(GM)缓冲器920以驱动外部负载930。由于辅助DAC的输出配置是单端的，利用单端电容式DAC可以产生直接的信号路径并避免差分到单端转换带来的电路开销。电容式DAC结构已经在图5示出。在图5示出的电容式DAC结构中，其上部数组可以是二进制结构，温度计结构或分段结构，这取决于对线性的要求。3-bit电容数组的物理实现方式已经在图7B示出。在图7B示出的3-bit电容数组结构中，由于电容数组之间的对称性和均匀性，可获得良好的匹配特性。图10A示出使用NMOS输入对(NMOS input pair)的GM缓冲器的电路图。在图10A中，装置101和102用于形成差分输入对。偏置电流IB1和IB2与装置103和104用于建立DC偏置工作点(DC biasoperating point)。装置105和106用于形成具有电流比N到M的电流镜。输入节点INP直接连接到单端电容式DAC的输出，而另一个输入节点INN会耦接到缓冲输出Vout(通常在上一层线路实现)，以形成如图9所示的负反馈环路。类似地，图10B示出使用PMOS输入对的GM缓冲器的电路图。在图10B中，装置201和202用于形成差分输入对。偏置电流IB3和IB4与装置203和204用于建立DC偏置工作点。装置205和206用于形成具有电流比N到M的电流镜。输入节点INP连接到电容式DAC的输出，而另一个输入节点INN耦接到缓冲输出Vout以形成负反馈环路。
如图9和10A所示，较大的输入码D[13：0]在电容式DAC的输出Vdac上产生较高的输出电压。所述电压的增加造成了流入装置101的额外电流I1。电流镜对(current mirrorpair)105和106将电流Iout＝(M/N)*I1注入到负载RL和CL中。注入的电流可增加输出电压Vout。缓冲器920的输出Vout被连接回缓冲器负输入节点以形成单位增益缓冲器配置(unit-gain buffer configuration)。所述闭环路配置强制缓冲器的输出Vout跟随并追踪电容式DAC的输出Vdac。
GM缓冲器在从输入到输出的信号路径中不会引入高阻抗节点。具有高电容的缓冲器输出节点可作为主导极。所述布置所造成的单极系统可保证环路稳定性。缓冲带宽由输入对跨导(GM)和负载电容CL所决定，并且可以表示为GM/CL。缓冲带宽可以非常高而不限制总的辅助DAC转换速率。对于需要轨到轨(rail-to-rail)的输入范围，图10A和10B可以组合成一个缓冲器，所述缓冲器使用PMOS输入对和NMOS输入对来覆盖从GND到电源的整个输入范围。轨到轨缓冲器结构在图11中示出。
本发明的GM缓冲器将差分输入电压转换为电流，并将电流直接镜像输出到输出节点。本发明的GM缓冲器具有以下特点，首先，经由闭环路配置，缓冲器的输出可跟随并追踪缓冲器的输入以获得所需的线性度。再者，本发明只使用单一个级并且不需要稳定性补偿。再者，除了非常小的偏置电流外，大部分电流可用于驱动负载。再者，因为避免了补偿、共模反馈电路和差分到单端转换，本发明GM缓冲器显著降低了电流和功耗。
本发明将单端电容式DAC耦接于GM缓冲器的结构为通用辅助DAC的应用提供了最佳解决方案。所述结构提供快速转换并且在非常紧凑的硅面积下实现非常低的功率消耗。所述结构实现了输入和输出的轨到轨操作。
此外，虽然本发明的具体实施例描述或示意了多个组件，但本发明的其他实施例可以以较少或更多的组件来实现较少或更多的功能。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (10)

1.一种数据转换器，其特征在于，包括：
单端电容式数字模拟转换器(DAC)；
具有输出的跨导(GM)缓冲器，所述GM缓冲器的正输入耦接到单端电容式DAC而负输入耦接到所述GM缓冲器的输出；以及
并联的电阻器和电容器，所述电阻器和所述电容器的一端耦合到所述GM缓冲器的输出而另一端接地。
2.如权利要求1所述的数据转换器，其特征在于，所述GM缓冲器包括PMOS输入对，差分输入节点INP和INN，直流偏置电流产生器和具有预定电流比的电流镜对。
3.如权利要求1所述的数据转换器，其特征在于，当所述单端电容式DAC的输出因输入代码而增加时，所述差分输入节点INP的电压亦增加并将所述电流镜对中的额外电流注入到由所述电阻和所述电容所形成的电阻性和电容性负载中，所述GM缓冲器的输出电压亦增加且跟随所述差分输入节点INP上的输入电压。
4.如权利要求1所述的数据转换器，其特征在于，所述GM缓冲器无高阻抗节点。
5.如权利要求1所述的数据转换器，其特征在于，所述数据转换器更包括同时具有PMOS输入对和NMOS输入对的缓冲器，以覆盖从接地到电源的输入范围。
6.一种用于执行数字模拟转换的方法，其特征在于，包括：
单端电容式数字模拟转换器(DAC)；
以跨导(GM)缓冲器缓冲所述单端电容式DAC；以及
驱动负载，所述负载包括并联的电阻器和电容器，所述电阻器和所述电容器的一端耦合到所述GM缓冲器的输出而另一端接地。
7.如权利要求6所述的方法，其特征在于，所述GM缓冲器包括PMOS输入对，差分输入节点INP和INN，直流偏置电流产生器和具有预定电流比的电流镜对。
8.如权利要求6所述的方法，其特征在于，当所述单端电容式DAC的输出因输入代码而增加时，所述差分输入节点INP的电压亦增加并将所述电流镜对中的额外电流注入到由所述电阻和所述电容所形成的电阻性和电容性负载中，所述GM缓冲器的输出电压亦增加且跟随所述差分输入节点INP上的输入电压。
9.如权利要求6所述的方法，其特征在于，所述GM缓冲器无高阻抗节点。
10.如权利要求6所述的方法，其特征在于，所述数据转换器更包括同时具有PMOS输入对和NMOS输入对的缓冲器，以覆盖从接地到电源的输入范围。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020258396A1 (zh) * 2019-06-28 2020-12-30 上海类比半导体技术有限公司 一种差分放大器的修调电路

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9621180B1 (en) * 2016-08-25 2017-04-11 Yuan-Ju Chao Apparatus and method for fast conversion, compact, ultra low power, wide supply range auxiliary digital to analog converters
US20180337636A1 (en) * 2017-05-18 2018-11-22 Avnera Corporation Digitally calibrated amplifier having an alternative output signal path
CN114337676B (zh) * 2021-12-14 2024-05-17 山东芯慧微电子科技有限公司 一种精简结构的iDAC电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1335682A (zh) * 2000-05-09 2002-02-13 夏普株式会社 数模转换器
US20020113586A1 (en) * 2001-02-22 2002-08-22 Ho Edward Shan-Wei Method and apparatus for offset correction
CN101048938A (zh) * 2004-10-21 2007-10-03 模拟设备股份有限公司 连续时间∑－△模数转换器的输入共模电压反馈电路
CN101103530A (zh) * 2005-01-12 2008-01-09 夏普株式会社 数模转换器
US8174291B1 (en) * 2004-06-24 2012-05-08 Cypress Semiconductor Corporation Buffer circuit with improved duty cycle distortion and method of using the same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837572A (en) * 1987-07-20 1989-06-06 Zdzislaw Gulczynski Digital-to-analog converter
US9621180B1 (en) * 2016-08-25 2017-04-11 Yuan-Ju Chao Apparatus and method for fast conversion, compact, ultra low power, wide supply range auxiliary digital to analog converters

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1335682A (zh) * 2000-05-09 2002-02-13 夏普株式会社 数模转换器
US20020113586A1 (en) * 2001-02-22 2002-08-22 Ho Edward Shan-Wei Method and apparatus for offset correction
US8174291B1 (en) * 2004-06-24 2012-05-08 Cypress Semiconductor Corporation Buffer circuit with improved duty cycle distortion and method of using the same
CN101048938A (zh) * 2004-10-21 2007-10-03 模拟设备股份有限公司 连续时间∑－△模数转换器的输入共模电压反馈电路
CN101103530A (zh) * 2005-01-12 2008-01-09 夏普株式会社 数模转换器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020258396A1 (zh) * 2019-06-28 2020-12-30 上海类比半导体技术有限公司 一种差分放大器的修调电路

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US9621180B1 (en) 2017-04-11
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