CN207910761U - 一种应用于高速模数转换器的高速参考缓冲电路 - Google Patents
一种应用于高速模数转换器的高速参考缓冲电路 Download PDFInfo
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Abstract
本实用新型公开了一种应用于高速模数转换器的高速参考缓冲电路，其包括：偏置电压产生电路、参考缓冲输出级、输出电压感知电路，以及馈通电路；偏置电压产生电路的输出端与馈通电路的第一输入端电连接，馈通电路的第二输入端与输出电压感知电路的输出端电连接，馈通电路的输出端与参考缓冲输出级的输入端电连接，参考缓冲输出级的输出端与输出电压感知电路的输入端电连接。本实用新型通过引入输出电压感知电路和馈通电路，极大地加速了参考缓冲的响应时间，解决了传统的参考缓冲电路的缺点。
Description
技术领域
本实用新型涉及高速数据转换器技术领域，尤其涉及一种应用于高速模数转换器的高速参考缓冲电路。
背景技术
随着无线通信速率的不断提升，对模数转换器的转换速率也提出了更高的要求，以802.11ac标准来说，其模拟信号带宽已达到80MHz，按照奈奎斯特采样定理，模数转换器的采样率最低为160MHz；如果考虑到为基带部分的数字滤波和降采样留出余地，模数转换器采样率可能需要达到320MHz。
面对如此高速的数据采样率，模数转换器的参考缓冲电路必须具有足够高的驱动能力，否则会因为参考电压不能完全的建立而导致信噪比恶化；以现阶段主流的异步逐次逼近模数转换器为例，如果需要10bit的转换精度，则需要模数转换器在每个时钟周期内完成10次转换，这就要求其参考缓冲电路必须在30ps内建立足够的精度。
现有的缓冲参考电路如图1所示，其主体包含一个单位反馈的运放。在高速应用中该运放需要具有足够大的增益带宽积，如果要应用到以上的模数转换器中，30ps的建立速度可能需要运放消耗几十毫安的电流，这使逐次逼近转换器的低功耗优势丧失殆尽。另外一种现有参考电路如图2所示，其为带电阻的源级退化(Source degeneration)的源级跟随器，这种电路的优点是不需要运放的条件下在一定的速度下可以驱动后级转换器。但随着频率的升高，源级跟随器的输出阻抗呈现出感性，导致其输出建立时有一定的铃振现象，这极大的延长了建立时间。
实用新型内容
针对上述问题中存在的不足之处，本申请提供一种应用于高速模数转换器的高速参考缓冲电路，该高速参考缓冲电路通过引入输出电压感知电路和馈通电路，极大地加速了参考缓冲的响应时间，解决了传统的参考缓冲电路的缺点。
该应用于高速模数转换器的高速参考缓冲电路包括：用于产生偏置电压的偏置电压产生电路、用于驱动后级的模数转换器中的采样电容的参考缓冲输出级、用于对所述参考缓冲输出级的输出电压的变化量进行感知的输出电压感知电路，以及用于将所述输出电压感知电路的输出量反馈到所述参考缓冲输出级，并将所述偏置电压产生电路的输出量传递到所述参考缓冲输出级的馈通电路；
所述偏置电压产生电路的输出端与所述馈通电路的第一输入端电连接，所述馈通电路的第二输入端与所述输出电压感知电路的输出端电连接，所述馈通电路的输出端与所述参考缓冲输出级的输入端电连接，所述参考缓冲输出级的输出端与所述输出电压感知电路的输入端电连接。
可选地，所述参考缓冲输出级包括第一NMOS管和第一电阻；
所述第一NMOS管的源极通过所述第一电阻接地，所述第一NMOS管的漏极接工作电压，所述第一NMOS管的栅极与所述馈通电路的输出端电连接。
可选地，所述输出电压感知电路包括第二NMOS管和PMOS管；
所述第二NMOS管的源极接地，所述第二NMOS管的栅极与所述第一NMOS管的源极电连接，所述第二NMOS管的漏极与所述馈通电路的第二输入端电连接；
所述PMOS管的漏极与所述第二NMOS管的漏极电连接，所述PMOS管的栅极与其漏极电连接，所述PMOS管的源极与所述工作电压电连接。
可选地，所述偏置电压产生电路包括第三NMOS管和第三电阻；
所述第三NMOS管的源极接地，所述第三NMOS管的漏极通过所述第三电阻与所述工作电压电连接，所述第三NMOS管的漏极与其栅极电连接，所述第三NMOS管的栅极与所述馈通电路的第一输入端电连接。
可选地，所述馈通电路包括电容和第二电阻；
所述电容一端与所述第二电阻电连接，另一端与所述输出电压感知模块的输出端电连接；
所述第二电阻一端与所述偏置电压产生电路的输出端电连接，另一端与所述电容和所述参考缓冲输出级的输入端分别电连接。
可选地，所述馈通电路包括电容，所述电容一端与所述偏置电压产生电路的输出端和所述参考缓冲输出级的输入端分别电连接，另一端与所述输出电压感知电路的输出端电连接。
本实用新型通过引入输出电压感知电路和馈通电路，利用输出电压感知电路感知参考缓冲输出级的输出端电压的变化量，并根据参考缓冲输出级的输出端电压的变化量产生补偿量，通过馈通电路将该补偿量输送到参考缓冲输出级的输出端，对参考缓冲输出级的输出端电压进行补偿，从而极大地加速了参考缓冲的响应时间，解决了传统的参考缓冲电路的缺点。
附图说明
图1为现有的缓冲参考电路的电路图；
图2为另一现有的缓冲参考电路的电路图；
图3为本实用新型实施例提供的高速参考缓冲电路的模块示意图；
图4为本实用新型实施例提供的高速参考缓冲电路的电路图；
图5为本实用新型实施例提供的高速参考缓冲电路的另一电路图；
图6为本实用新型实施例提供的高速参考缓冲电路和图2中现有的缓冲参考电路驱动相同大小的电容负载时的瞬态响应对比图。
具体实施方式
为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图3和图4，本实施例提供一种应用于高速模数转换器的高速参考缓冲电路，该高速参考缓冲电路包括：偏置电压产生电路1、馈通电路2、参考缓冲输出级3以及输出电压感知电路4。
其中偏置电压产生电路1的输出端与馈通电路2的第一输入端电连接，馈通电路2的第二输入端与输出电压感知电路4的输出端电连接，馈通电路2的输出端与参考缓冲输出级3的输入端电连接，参考缓冲输出级3的输出端与输出电压感知电路4的输入端电连接，并且驱动电压从参考缓冲输出级3的输出端输入到后级的模数转换器的采样电容。
具体地，在本实施例中，参考缓冲输出级3包括第一NMOS管和第一电阻；其中第一NMOS管的源极通过第一电阻接地，第一NMOS管的漏极接工作电压VDD，第一NMOS管的栅极与馈通电路2的输出端电连接，该参考缓冲输出级3负责驱动后级的模数转换器的采样电容。
输出电压感知电路4包括第二NMOS管和PMOS管；其中第二NMOS管的源极接地，第二NMOS管的栅极与第一NMOS管的源极电连接，第二NMOS管的漏极与馈通电路2的第二输入端电连接；PMOS管的漏极与第二NMOS管的漏极电连接，PMOS管的栅极与其漏极电连接，PMOS管的源极与上述工作电压电VDD连接。第二NMOS的跨导为gmNMOS2，PMOS的跨导为gmPMOS1，该输出电压感知电路4对参考缓冲输出级3的输出电压VREF的变化量ΔVREF进行感知，并在第二NMOS的漏级进行输出，其输出量为-ΔVREF*gmNMOS2/gmPMOS1。
偏置电压产生电路1包括第三NMOS管和第三电阻；其中第三NMOS管的源极接地，第三NMOS管的漏极通过第三电阻与上述工作电压VDD电连接，第三NMOS管的漏极与其栅极电连接，第三NMOS管的栅极与馈通电路2的第一输入端电连接。该偏置电压产生电路1用于产生偏置电压VB。
馈通电路2包括电容和第二电阻；其中电容一端与所述第二电阻电连接，另一端与输出电压感知模块4的输出端电连接；第二电阻一端与偏置电压产生电路1的输出端电连接，另一端与电容和参考缓冲输出级3的输入端分别电连接，电路的整体结构如图4所示。当输出电压感知电路4检测到参考缓冲输出级3的输出电压VREF的变化量ΔVREF产生高频跳变时，由于馈通电路2中的电容两端电压不能跳变，故输出电压感知电路4的输出量会传递到参考缓冲输出级3中的第一NMOS管的栅极，并进一步传递到第一NMOS管的源级，因此补偿了VERF的变化。
此外，馈通电路2还可以只包括电容，此时电容一端与偏置电压产生电路1的输出端和参考缓冲输出级3的输入端分别电连接，另一端与输出电压感知电路4的输出端电连接，如图5所示。
本实施例中的高速参考缓冲电路的参考缓冲的响应时间比传统的参考缓冲电路更快，如图6中虚线所示，在驱动1pF电容负载时，图2所示的传统参考缓冲电路由于高频时其输出阻抗表现为感性，因此有一定的铃振效应，如果建立误差小于10％则需要2.345ns的建立时间；而实线是本实施例中的高速参考缓冲电路在驱动相同大小电容负载表现出的瞬态响应，不仅消除了铃振现象，而且其误差小于10％的建立时间只需要0.58ns，约为传统参考缓冲电路的四分之一。
进一步地，请参阅表1，
表1为本实用新型的高速参考缓冲电路与传统参考缓冲电路在驱动1pF电容负载时的建立时间对比，可见当需要建立千分之一的精度时，本实用新型只需要传统结构的四分之一的时间。
表1本实用新型与传统参考缓冲电路建立时间对比
本实施例通过引入输出电压感知电路和馈通电路，利用输出电压感知电路感知参考缓冲输出级的输出端电压的变化量，并根据参考缓冲输出级的输出端电压的变化量产生补偿量，通过馈通电路将该补偿量输送到参考缓冲输出级的输出端，对参考缓冲输出级的输出端电压进行补偿，从而极大地加速了参考缓冲的响应时间，解决了传统的参考缓冲电路的缺点。
需要说明的是，本实用新型实施例中，“第一”、“第二”的出现，仅仅是为了作区分技术名词和描述方便，不应理解为对本实用新型实施例的限定。术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (6)
1.一种应用于高速模数转换器的高速参考缓冲电路，其特征在于，包括：用于产生偏置电压的偏置电压产生电路、用于驱动后级的模数转换器中的采样电容的参考缓冲输出级、用于对所述参考缓冲输出级的输出电压的变化量进行感知的输出电压感知电路，以及用于将所述输出电压感知电路的输出量反馈到所述参考缓冲输出级，并将所述偏置电压产生电路的输出量传递到所述参考缓冲输出级的馈通电路；
所述偏置电压产生电路的输出端与所述馈通电路的第一输入端电连接，所述馈通电路的第二输入端与所述输出电压感知电路的输出端电连接，所述馈通电路的输出端与所述参考缓冲输出级的输入端电连接，所述参考缓冲输出级的输出端与所述输出电压感知电路的输入端电连接。
2.如权利要求1所述的高速参考缓冲电路，其特征在于，所述参考缓冲输出级包括第一NMOS管和第一电阻；
所述第一NMOS管的源极通过所述第一电阻接地，所述第一NMOS管的漏极接工作电压，所述第一NMOS管的栅极与所述馈通电路的输出端电连接。
3.如权利要求2所述的高速参考缓冲电路，其特征在于，所述输出电压感知电路包括第二NMOS管和PMOS管；
所述第二NMOS管的源极接地，所述第二NMOS管的栅极与所述第一NMOS管的源极电连接，所述第二NMOS管的漏极与所述馈通电路的第二输入端电连接；
所述PMOS管的漏极与所述第二NMOS管的漏极电连接，所述PMOS管的栅极与其漏极电连接，所述PMOS管的源极与所述工作电压电连接。
4.如权利要求2所述的高速参考缓冲电路，其特征在于，所述偏置电压产生电路包括第三NMOS管和第三电阻；
所述第三NMOS管的源极接地，所述第三NMOS管的漏极通过所述第三电阻与所述工作电压电连接，所述第三NMOS管的漏极与其栅极电连接，所述第三NMOS管的栅极与所述馈通电路的第一输入端电连接。
5.如权利要求1所述的高速参考缓冲电路，其特征在于，所述馈通电路包括电容和第二电阻；
所述电容一端与所述第二电阻电连接，另一端与所述输出电压感知电路的输出端电连接；
所述第二电阻一端与所述偏置电压产生电路的输出端电连接，另一端与所述电容和所述参考缓冲输出级的输入端分别电连接。
6.如权利要求1所述的高速参考缓冲电路，其特征在于，所述馈通电路包括电容，所述电容一端与所述偏置电压产生电路的输出端和所述参考缓冲输出级的输入端分别电连接，另一端与所述输出电压感知电路的输出端电连接。
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| CN107659312A (zh) * | 2017-11-15 | 2018-02-02 | 北京联盛德微电子有限责任公司 | 一种应用于高速模数转换器的高速参考缓冲电路 |
| CN115951750A (zh) * | 2023-02-13 | 2023-04-11 | 集益威半导体(上海)有限公司 | 基于源极跟随器的电压缓冲器 |
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