CN102332919B - 一种模数转换器 - Google Patents

Abstract

本发明提供了一种模数转换器，以解决传统流水线式结构模数转换器速度与功耗的问题。所述的模数转换器包括：采用N级流水线式结构，每级依次相连，其中第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，N为大于2的正整数，每级输出通过数字校正电路输出，作为所述模数转换器的输出。本发明在流水线式结构中采用亚阈运算放大器，可以降低电路的支路电流和电源电压，从而降低电路的功耗，实现超低功率消耗的设计目标，同时采用两步快闪式结构，从而在实现超低功耗条件下，又保持了流水线式模数转换器的高速特性。

Description

一种模数转换器

技术领域

本发明涉及集成电路技术领域，特别是涉及一种模数转换器。

背景技术

随着数字技术，特别是信息技术的飞速发展与普及，在现代控制、通信及检测等领域，为了提高系统的性能指标，对信号的处理广泛采用了数字计算机技术。由于系统的实际对象往往都是一些模拟量（如温度、压力、位移、图像等），要使计算机或数字仪表能识别、处理这些信号，必须首先将这些模拟信号转换成数字信号。这样，就需要一种能在模拟信号与数字信号之间起桥梁作用的电路--模数转换器。

模数转换器即A/D转换器，或简称ADC（Analog-to-Digital Converter），通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是将一个输入电压信号转换为一个输出的数字信号。

高速度、低功耗模数转换器的设计是当今混合信号系统芯片设计中的总体发展趋势，它在数据通信、液晶显示驱动、SOC系统等领域中都有着广泛的应用。在众多种类的模数转换器电路结构中，流水线式结构以其在速度、精度和功耗方面的折中优势而成为主要的选择。但通常在流水线式结构中若要降低功耗，相应地就会降低电路的工作速度；若要提高工作速度，相应的就会提高功耗，速度与功耗不能同时达到较好的效果。

发明内容

本发明提供一种模数转换器，以解决传统流水线式结构的模数转换器速度与功耗的问题。

为解决上述问题，本发明公开了一种模数转换器，包括：

采用N级流水线式结构，每级依次相连，其中第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，N为大于2的正整数，每级输出通过数字校正电路输出，作为所述模数转换器的输出；

所述两步快闪式结构，包括一个采样保持电路、两个快闪式子ADC、一个DAC、一个放大器、两个运算电路和一个锁存器，其中，所述两个快闪式子ADC一个为粗量化快闪式子ADC，另一个为细量化快闪式子ADC；采样保持电路输出连接粗量化快闪式子ADC，粗量化快闪式子ADC的输出连接DAC和锁存器，DAC的输出和采样保持电路的输出连接减法器，减法器输出通过放大器连接细量化快闪式子ADC，细量化快闪式子ADC的输出和锁存器的输出连接加法器，加法器输出作为本级输出；

所述流水线式结构第3级到第N级，包括一个采样保持电路和一个子ADC,采样保持电路输出连接子ADC，子ADC的输出作为本级输出，第3级到第N-1级，还包括一个子DAC、一个减法器和一个亚阈运算放大器，将子ADC的输出连接子DAC，子DAC的输出和采样保持电路的输出连接减法器，减法器的输出通过亚阈运算放大器输出作为下一级的输入。

优选的，所述两步快闪结构输出3bit数字码，两级总共输出6bit数字码；

所述流水线式结构，每一级均输出2bit数字码，所述2bit数字码包括1.5bit有效位和0.5bit冗余校正位。

优选的，所述数字校正电路，用于对所述两步快闪式结构的输出乘以对应权重作为本级输出，对所述流水线式结构中每一级的输出进行校正后乘以对应权重作为对应级的输出，将所述模数转换器的每一级输出通过加法器相加作为模数转换器的输出。

优选的，所述两步快闪式结构，对输入信号用采样保持电路进行采样，然后用粗量化快闪式子ADC进行量化，得到高位码并通过锁存器锁存，DAC根据高位码输出相应的模拟信号，并与采样后的输入信号通过减法器相减，再通过放大器放大，并利用细量化快闪式子ADC对放大后的信号进行量化，得到低位码，最后将得到的高位码和低位码通过加法器组合起来输出，作为本级输出。

优选的，所述流水线式结构中，每一级对输入信号用采样保持电路进行采样，然后用子ADC进行量化，得到数字码作为本级输出；第3级到第N-1级，将得到的数字码通过子DAC输出相应的模拟信号，并与采样后的输入信号通过减法器相减，再通过亚阈运算放大器放大后输出，作为下一级的输入。

优选的，所述亚阈运算放大器，包括：

11个MOS管分别为M1到M11，其中M1到M7为PMOS管，M8到M11为NMOS管，所述PMOS管的衬底与源极相连，所述NMOS管的衬底接地；

PMOS管M3、M4和M5的源极与正电源电压相连，NMOS管M10和M11的源极接地；PMOS管M1和M2的源极相连后与PMOS管M3的漏极连接，PMOS管M1和M2的漏极分别与NMOS管M10和M11的漏极相连；PMOS管M4和M5的漏极分别连接PMOS管M6和M7的源极，PMOS管M6和M7的漏极分别连接NMOS管M8和M9的源极，NMOS管M8和M9的漏极分别连接NMOS管M10和M11的源极；PMOS管M3、M4和M5的栅极相连接偏置电压V_B1，PMOS管M6和M7的栅极相连接偏置电压V_B2，NMOS管M8和M9的栅极相连接偏置电压V_B3，NMOS管M10和M11的栅极相连接共模反馈电压V_CMFB；差分电压V_inn和V_inp从PMOS管差分输入对M1和M2的栅极输入后，经过NMOS管共栅对M8和M9后输出差分电压V_outn和V_outp；

其中，PMOS管M3、NMOS管M10和NMOS管M11为电流镜偏置，为整个亚阈运算放大器提供偏置电流；PMOS管M4、M5、M6和M7组成共源共栅结构的有源负载，用以提高运放的增益；偏置电压V_B1、V_B2和V_B3由亚阈基准电压源组成的偏置电路提供；共模反馈电压V_CMFB由共模反馈电路提供，用来控制NMOS管M10和M11的栅极电压，调节亚阈运算放大器输出V_outn和V_outp的共模电平。

优选的，所述共模反馈电路，包括：

6个NMOS管分别为M12到M17和4个电容分别为C1到C4，所述NMOS管的衬底接地；

NMOS管M12、M13和M14的栅极接时钟信号CLK1，NMOS管M15、M16和M17的栅极都接时钟信号CLK2；NMOS管M12、M13和M14的源极分别与NMOS管M15、M16和M17的漏极相连，并且电容C1的两端分别连接NMOS管M12和M13的漏极，电容C2的两端分别连接在NMOS管M13和M14的漏极，电容C3的两端分别连接在NMOS管M15和M16的漏极，电容C4的两端分别连接在NMOS管M16和M17的漏极；NMOS管M15和M17的源极连接电压V_CM，NMOS管M12、M13和M14的漏极分别连接电压V_outn、V_CMFB和V_outp，M16的源极连接电压VB4；

其中Voutn和Voutp为亚阈运算放大器的差分输出，V_CMFB为电路的反馈控制电压输出，V_CM为参考共模电平，V_B4为偏置电压输入，由偏置电路提供，CLK1和CLK2分别为模数转换器中，控制采样保持电路的采样和保持的非交叠时钟，由非交叠时钟产生电路产生。

优选的，所述亚阈基准电压源，包括：

峰值电流镜电路，用于消除背栅效应，使晶体管的阈值电压保持相等，包括：PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21和电阻R1，其中P MOS管M18的源极连接正电源，栅极连接节点B，漏极连接节点A，PMOS管M19的源极连接正电源，栅极和漏极都连接节点B，电阻R1一端连接节点A，另一端连接节点C，NMOS管M20的源极接地，栅极连接节点A，漏极连接节点C，NMOS管M21源极接地，栅极连接节点C，漏极连接节点B；

负温度系数电流产生电路，用于产生负温度系数的电流，包括：PMOS管M22、NMOS管M23、PMOS管M24、NMOS管M25、PMOS管M26和电阻R2，其中PMOS管M22源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点D，NMOS管M23的源极接地，栅极连接节点E，漏极连接节点D，PMOS管M24的源极连接正电源，栅极和漏极连接节点F，NMOS管M25的源极连接节点E，栅极连接节点D，漏极连接节点F，PMOS管M26的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点E，电阻R2一端连接节点E，另一端接地；

基准电压输出电路，用于提供正温度系数的电阻值，以产生稳定的电压输出，包括：PMOS管M27、PMOS管M28和电阻R3，PMOS管M27的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点Vref，PMOS管M28的源极连接正电源，栅极连接所述负温度系数电流产生电路的节点F，漏极连接节点V_ref，电阻R3一端连接节点V_ref，另一端接地。

与现有技术相比，本发明包括以下优点：

本发明所述的模数转换器，第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，与传统N级流水线式结构模数转换器相比，在本发明所述的流水线式结构中采用亚阈运算放大器，可以降低电路的支路电流和电源电压，从而降低电路的功耗，实现超低功率消耗的设计目标，同时采用两步快闪式结构，从而在实现超低功耗条件下，又保持了流水线式模数转换器的高速特性。

其次，两步快闪结构可以输出3bit数字码，两级总共输出6bit数字码；流水线式结构，每一级均输出2bit数字码，所述的数字码包括1.5bit有效位和0.5bit冗余校正位。在位数相同的情况下，本发明所述的模数转换器比传统的流水线式结构模数转换器的级数少，从而缩短了信号从输入到最终输出的传输时间，使得模数转换器的速度更快。

附图说明

图1是本发明实施例所述传统N级流水线式结构模数转换器结构图；

图2是本发明实施例所述传统N级流水线式结构模数转换器每级的余量输出曲线；

图3是本发明实施例所述一种模数转换器结构图；

图4是本发明实施例所述一种模数转换器中两步快闪式结构的结构图；

图5是本发明实施例所述MOS晶体管的亚阈值电流曲线；

图6是本发明实施例所述亚阈运算放大器的电路图；

图7是本发明实施例所述共模反馈电路的电路图；

图8是本发明实施例所述亚阈基准电压源的电路图；

图9是本发明实施例所述数字校正电路的结构图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

为了解决传统流水线式结构模数转换器，速度与功耗不能同时达到较好的效果的问题，本发明提供了一种模数转换器，可以在实现超低功耗条件下，又保持了流水线ADC的高速特性。

下面通过实施例对本发明所述一种模数转换器进行具体阐述。

参照图1，给出了本发明实施例所述传统N级流水线式结构模数转换器结构图。

流水线式结构的基本思想是将总体的转换精度平均分配到每个流水线级上，再把每级的转换结果通过一定的校正算法得到最终的转换结果。通常情况下，为了设计的简化和系统的匹配，所有流水线级的结构和功能都完全相同。

传统N级流水线式结构模数转换器中每级依次相连，其中N为正整数。所述的流水线式结构每一级，包括采样保持电路输出连接子ADC，子ADC的输出作为本级输出，第1级到第N-1级，还包括子ADC的输出连接子DAC，子DAC的输出和采样保持电路的输出连接减法器，减法器的输出通过放大器输出作为下一级的输入。

每一级流水线都将前一级的输出作为本级子ADC的输入，同时产生1.5bit有效数字码。每级产生的数字码一方面作为本级的输出，另一方面作为本级子DAC的输入。下面进一步阐述具体过程：

所述流水线式结构中，每一级对输入信号用采样保持电路进行采样，然后用子ADC进行量化，得到2bit数字码,包括，1.5bit有效位和0.5bit冗余校正位，将得到的数字码作为本级输出；

第1级到第N-1级，将得到的数字码通过子DAC将之转换成相应的模拟信号，并与采样后的输入信号通过减法器相减得到的差值电压，将所述差值电压经两倍放大后输出，作为下一级的输入，进入下一流水线级作下一步转换。

将每一级的输出通过数字校正电路进行校正后输出，作为所述传统N级流水线式结构模数转换器的输出。

参照图2，给出了本发明实施例所述传统N级流水线式结构模数转换器每级的余量输出曲线。

每级的传输曲线有两个量化阈值电压，为正负参考电压的1/4，每级输出2bit数字码，而实际的权重只有1.5bit，因此每级都输出0.5bit的冗余位来进行最后的数字校正。

参照图3，给出了本发明实施例所述一种模数转换器结构图；

所述模数转换器，采用N级流水线式结构，每级依次相连，其中第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，N为大于2的正整数，每级输出通过数字校正电路输出，作为所述模数转换器的输出；

本发明提供一种模数转换器，采用N级流水线式结构，每级依次相连，与传统N级流水线式结构模数转换器相比，将原本的第1级和第2级改为采用两步快闪式结构。第3级到第N级仍然采用流水线式结构，其中N为大于2的正整数，每级输出通过数字校正电路输出，作为所述模数转换器的输出。

本发明所述的模数转换器也可以在第1级到第N-2级采用流水线式结构，在第N-1级和第N级采用两步快闪式结构。但是由于流水线式结构中使用的是亚阈运算放大器，所述亚阈运算放大器工作在亚阈区，会带来比较大的噪声，而且容易受到温度、电压等变化的扰动，因此每一级的流水线式结构的精度有限。而两步快闪式结构中采用的放大器是正常工作在饱和区的，因此可以达到很高的精度。而在流水线式结构模数转换器中对于前几级的精度要求较高，所以优选的方法是在第1级和第2级采用两步快闪式结构。

参照图4，给出了本发明实施例所述一种模数转换器中两步快闪式结构的结构图。

所述两步快闪式结构，包含一个采样保持电路、两个快闪式子ADC、一个DAC、一个放大器、两个运算电路和一个锁存器，采样保持电路输出连接粗量化快闪式子ADC，粗量化快闪式子ADC的输出连接DAC和锁存器，DAC的输出和采样保持电路的输出连接减法器，减法器输出通过放大器连接细量化快闪式子ADC，细量化快闪式子ADC的输出和锁存器的输出连接加法器，加法器输出作为本级输出；

进一步，所述两步快闪式结构，对输入信号用采样保持电路进行采样，然后用粗量化快闪式子ADC进行量化，得到高位码并通过锁存器锁存，DAC根据高位码输出相应的模拟信号，并与采样后的输入信号通过减法器相减，再通过放大器放大，并利用细量化快闪式子ADC对放大后的信号进行量化，得到低位码，最后将得到的高位码和低位码通过加法器组合起来输出，作为本级输出。

在所述模数转换器中，第1级和第2级采用两步快闪式结构。所述两步快闪式结构，包含一个采样保持电路、两个快闪式子ADC、一个DAC、一个放大器、两个运算电路和一个锁存器。电路连接如下：

输入信号输入到采样保持电路，采样保持电路的输出连接粗量化快闪式子ADC，粗量化快闪式子ADC的输出连接DAC和锁存器，DAC的输出和采样保持电路的输出连接减法器，减法器输出连接放大器，放大器的输出连接细量化快闪式子ADC，细量化快闪式子ADC的输出和锁存器的输出连接加法器，加法器输出作为本级输出。下面进一步阐述具体过程：

输入信号通过采样保持电路进行采样，然后用粗量化快闪式子ADC将采样后的输入信号进行量化，得到高位码并通过锁存器锁存；然后DAC根据所述高位码将之转化为相应的模拟信号，将所述模拟信号与采样后的输入信号通过减法器相减，再通过放大器放大，然后利用细量化快闪式子ADC对放大后的信号进行量化，得到低位码，最后将得到的高位码和低位码通过加法器相加，输出将相加后的结果作为本级输出。

所述流水线式结构第3级到第N级，包括一个采样保持电路和一个子ADC,采样保持电路输出连接子ADC，子ADC的输出作为本级输出，第3级到第N-1级，还包括一个子DAC、一个减法器和一个亚阈运算放大器，将子ADC的输出连接子DAC，子DAC的输出和采样保持电路的输出连接减法器，减法器的输出通过亚阈运算放大器输出作为下一级的输入；

进一步，所述流水线式结构中，每一级对输入信号用采样保持电路进行采样，然后用子ADC进行量化，得到数字码作为本级输出；第3级到第N-1级，将得到的数字码通过子DAC输出相应的模拟信号，并与采样后的输入信号相减，再通过亚阈运算放大器放大后输出，作为下一级的输入。

在所述模数转换器中，第3级到第N级仍然采用流水线式结构，每一级的结构与传统N级流水线式结构模数转换器中每一级结构相同，在此不再赘述。

与传统N级流水线式结构模数转换器相比，所述第3级到第N级的流水线式结构的不同之处在于，第3级到第N-1级中的放大器采用亚阈运算放大器。

参照图5，给出了本发明实施例所述MOS晶体管的亚阈值电流曲线。

当MOS晶体管的栅-源电压V_GS小于阈值电压V_t，而又足够大以至于在硅表面产生一个耗尽区时，称MOS晶体管工作在弱反型区，或称MOS晶体管工作在亚阈区。此时多数载流子被聚集在衬底底部，往衬底方向的深度越深多子的浓度就越大，而在栅极下的硅表面耗尽层的多子的浓度低且被固定住，无法轻易漂移。相反，少子离衬底底部的距离越远、浓度就越高。由于栅极下的硅表面耗尽层的多子被固定住，因此就剩下了能发生扩散运动的少子，所以当晶体管的漏-源两端加上电压偏置时，少子就会发生扩散运动，产生漏极电流。

亚阈电流虽然较小，但是它却能很好地够受到栅极电压的控制，因此MOS晶体管的亚阈区特性在低电压和低功耗设计中值得开发和利用。但是传统的流水线式结构模数转换器如果采用基于亚阈电路的设计会产生较大的延迟，并且会影响模数转换器精度的提高，因此本发明中，对传统的流水线式结构模数转换器进行改进，将第1级和第2级采用两步快闪式结构，第3级到第N级的流水线式结构中应用亚阈运算放大器，以保持模数转换器的高速特性。

参照图6，给出了本发明实施例所述亚阈运算放大器的电路图。

所述亚阈运算放大器，包括：11个MOS管分别为M1到M11，其中M1到M7为PMOS管，M8到M11为NMOS管，所述PMOS管的衬底与源极相连，所述NMOS管的衬底接地；

PMOS管M3、M4和M5的源极与正电源电压相连，NMOS管M10和M11的源极接地；PMOS管M1和M2的源极相连后与PMOS管M3的漏极连接，PMOS管M1和M2的漏极分别与NMOS管M10和M11的漏极相连；PMOS管M4和M5的漏极分别连接PMOS管M6和M7的源极，PMOS管M6和M7的漏极分别连接NMOS管M8和M9的源极，NMOS管M8和M9的漏极分别连接NMOS管M10和M11的源极；PMOS管M3、M4和M5的栅极相连接偏置电压V_B1，PMOS管M6和M7的栅极相连接偏置电压V_B2，NMOS管M8和M9的栅极相连接偏置电压V_B3，NMOS管M10和M11的栅极相连接共模反馈电压V_CMFB；差分电压V_inn和V_inp从PMOS管差分输入对M1和M2的栅极输入后，经过NMOS管共栅对M8和M9后输出差分电压V_outn和V_outp；

其中，PMOS管M3、NMOS管M10和NMOS管M11为电流镜偏置，为整个亚阈运算放大器提供偏置电流；PMOS管M4、M5、M6和M7组成共源共栅结构的有源负载，用以提高运放的增益；偏置电压V_B1、V_B2和V_B3由亚阈基准电压源组成的偏置电路提供；共模反馈电压V_CMFB由共模反馈电路提供，用来控制NMOS管M10和M11的栅极电压，调节亚阈运算放大器输出V_outn和V_outp的共模电平。

所述亚阈运算放大器采用PMOS管M1和M2作为输入差分对，用以实现高增益与低噪声；折叠点处的共栅结构采用NMOS管M8和M9，相比于PMOS管具有更小的尺寸，对应的极点位置也更高，相位裕度也就更好。差分输入V_inn和V_inp从PMOS差分输入对M1和M2输入后，经过共栅对M8和M9后输出。其中，PMOS管M3、NMOS管M10和NMOS管M11为电流镜偏置，为整个亚阈运算放大器提供偏置电流；PMOS管M4、M5、M6和M7组成共源共栅结构的有源负载，用以提高运放的增益；V_B1、V_B2和V_B3为偏置电压输入端，由亚阈基准电压源组成的偏置电路提供；而V_CMFB由共模反馈电路提供，用来控制M10、M11的栅极电压，以调节亚阈运算放大器输出V_outn和V_outp的共模电平。

所述亚阈运算放大电路将MOS晶体管偏置在亚阈区，以降低电路的支路电流和电源电压，并对ADC的其它电路模块进行低电压设计，从而实现超低功耗的设计目标。

由于亚阈运算放大器的输出共模电平不能由输入的共模电平通过反馈来固定，因此需要设计单独的共模反馈电路，其中CMFB（Common modefeedback）为共模反馈。

参照图7，给出了本发明实施例所述共模反馈电路的电路图。

所述共模反馈电路，包括：6个NMOS管分别为M12到M17和4个电容分别为C1到C4，所述NMOS管的衬底接地；

NMOS管M12、M13和M14的栅极接时钟信号CLK1，NMOS管M15、M16和M17的栅极都接时钟信号CLK2；NMOS管M12、M13和M14的源极分别与NMOS管M15、M16和M17的漏极相连，并且电容C1的两端分别连接NMOS管M12和M13的漏极，电容C2的两端分别连接在NMOS管M13和M14的漏极，电容C3的两端分别连接在NMOS管M15和M16的漏极，电容C4的两端分别连接在NMOS管M16和M17的漏极；NMOS管M15和M17的源极连接电压V_CM，NMOS管M12、M13和M14的漏极分别连接电压V_outn、V_CMFB和V_outp，M16的源极连接电压V_B4；

其中V_outn和V_outp为亚阈运算放大器的差分输出，V_CMFB为电路的反馈控制电压输出，V_CM为参考共模电平，V_B4为偏置电压输入，由偏置电路提供，CLK1和CLK2分别为模数转换器中，控制采样保持电路的采样和保持的非交叠时钟，由非交叠时钟产生电路产生。

所述共模反馈电路为亚阈运算放大器提供共模反馈电压，可以与模数转换器共用相同的非交叠时钟CLK1和CLK2，此电路具有良好的线性度和平衡性，且不消耗静态功耗。V_outn和V_outp为亚阈运算放大器的差分输出，V_CMFB为电路的反馈控制电压输出，V_CM为参考共模电平，V_B4为偏置电压输入，由偏置电路提供，CLK1和CLK2分别为控制ADC中采样和保持的非交叠时钟，由非交叠时钟产生电路产生。当CLK1为低电平、CLK2为高电平时，NMOS管M12、M13和M14截止、NMOS管M15、M16和M17导通，电容C1和C2两端的电压恒定不变，而电容C3和C4两端电压调整为（V_CM-V_B4），即电容C3和C4两端电压为V_CM的电压值减去V_B4的电压值；当CLK1为高电平、CLK2为低电平时，NMOS管M12、M13和M14导通，NMOS管M15、M16和M17截止，电容C1、C2、C3和C4上的电荷将重新分配，根据电荷守恒，可以计算出V_CMFB的电压为：

$V_{\mathrm{CMFB}}=(\frac{V_{\mathrm{outp}}-V_{\mathrm{outn}}}{2}-V_{\mathrm{CM}})+V_{B4}$

在理想情况下，当经过无数个时钟周期后，输出端的共模电平将稳定在V_CM，即：

$\frac{V_{\mathrm{outp}}-V_{\mathrm{outn}}}{2}=V_{\mathrm{CM}}$

使得V_CMFB也稳定在V_B4。

由于亚阈运算放大器和共模反馈电路需要的基准电压为极低电压，而一般的带隙基准电压源又很难在室温下产生低于0.6V的基准电压，因此本发明设计一个采用无BJT管结构的采用电阻温度补偿的亚阈基准电压源，为亚阈运算放大器和共模反馈电路提供偏置电压。

参照图8，给出了本发明实施例所述亚阈基准电压源的电路图。

所述亚阈基准电压源，包括：峰值电流镜电路、负温度系数电流产生电路和基准电压输出电路，下面进行具体阐述：

峰值电流镜电路，用于消除背栅效应，使晶体管的阈值电压保持相等，包括：PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21和电阻R1，其中P MOS管M18的源极连接正电源，栅极连接节点B，漏极连接节点A，PMOS管M19的源极连接正电源，栅极和漏极都连接节点B，电阻R1一端连接节点A，另一端连接节点C，NMOS管M20的源极接地，栅极连接节点A，漏极连接节点C，NMOS管M21源极接地，栅极连接节点C，漏极连接节点B；

所述峰值电流镜电路由PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21和电阻R1组成。PMOS管M18和M19组成电流镜，而NMOS管M20、NMOS管M21和电阻R1组成MOS峰值电流镜，这种组合方式可以使得NMOS管M20和M21的衬底和源极短接，消除背栅效应，使得两晶体管的阈值电压保持相等。将上下两部分合起来就为独立于电源电压的恒流源电路。假设PMOS管M18和M19完全相同，则PMOS管M18、M19两支路的电流相等，令所述电流为I_A，经过推到可知I_A为绝对温度补偿电流，即CTAT(Compensational To Absolute Temperature)电流。

负温度系数电流产生电路，用于产生负温度系数的电流，包括：PMOS管M22、NMOS管M23、PMOS管M24、NMOS管M25、PMOS管M26和电阻R2，其中PMOS管M22源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点D，NMOS管M23的源极接地，栅极连接节点E，漏极连接节点D，PMOS管M24的源极连接正电源，栅极和漏极连接节点F，NMOS管M25的源极连接节点E，栅极连接节点D，漏极连接节点F，PMOS管M26的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点E，电阻R2一端连接节点E，另一端接地；

所述负温度系数电流产生电路由PMOS管M22、NMOS管M23、PMOS管M24、NMOS管M25、PMOS管M26和电阻R2组成。PMOS管M22的漏极电流I_D22以及电流I_C均为电流I_A的镜像。由图可知NMOS管M23的栅-源电压V_GS23在电阻R2产生的电流为：

$I_{R2}=\frac{V_{\mathrm{GS}23}}{R_2}=I_B+I_C$

由于V_GS随温度增大而减小，而电阻R2又是随温度增大而增大，因此流过电阻R2的电流为CTAT电流。并且电流I_C的温度系数要比IR2小，所以电流I_B仍为CTAT电流。

基准电压输出电路，用于提供正温度系数的电阻值，以产生稳定的电压输出，包括：PMOS管M27、PMOS管M28和电阻R3，PMOS管M27的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点Vref，PMOS管M28的源极连接正电源，栅极连接所述负温度系数电流产生电路的节点F，漏极连接节点V_ref，电阻R3一端连接节点V_ref，另一端接地。

所述基准电压输出电路由PMOS管M27、PMOS管M28和电阻R3组成，其作用主要是提供正温度系数的电阻值，以产生稳定的电压输出。PMOS管M27的漏极电流I_D27和PMOS管M28的漏极电流I_D28分别为电流I_A和电流I_B的镜像，均为CTAT电流。因此，总的基准电压输出为：

$V_{\mathrm{REF}}=(\frac{{(W/L)}_{27}}{{(W/L)}_{19}}\×I_A+\frac{{(W/L)}_{28}}{{(W/L)}_{24}}\×I_B)\×R_3$

进一步，所述两步快闪结构输出3bit数字码，两级总共输出6bit数字码；

所述流水线式结构，每一级均输出2bit数字码，包括，1.5bit有效位和0.5bit冗余校正位。

两步快闪结构可以输出3bit数字码，因此两级总共输出的数字码为6bit（无校正位）；后N-2级流水线式结构与传统的流水线式结构模数转换器的结构相同，每一级均输出2bit数字码（其中1.5bit有效位，0.5bit冗余校正位），经数字校正电路校正后，整个流水线级的输出位数为（N-1）bit。最后结合两部分结构的输出，所述模数转换器最终输出的数字码的位数为（N+5）bit，而传统N级流水线式模数转换器经数字校正后，可以输出（N+1）bit数字码，因此本发明所述模数转换器比传统N级流水线式模数转换器的输出位数多4bit。因此在位数相同的情况下，采用本发明所述的模数转换器可以比传统N级流水线式模数转换器的级数少，从而缩短了信号从输入到最终输出的传输时间，在实现超低功耗条件下，又保持了流水线ADC的高速特性。

进一步，所述数字校正电路，用于对所述两步快闪式结构的输出乘以对应权重作为本级输出，对所述流水线式结构中每一级的输出进行校正后乘以对应权重作为对应级的输出，将所述模数转换器的每一级输出通过加法器相加作为模数转换器的输出。

参照图9，给出了本发明实施例所述数字校正电路的结构图。

所述数字校正电路模块，其中快闪结构无冗余位，因此不需要校正，只需要将所述两步快闪式结构乘以其对应的权重；而在第3级到第N级的流水线式结构中，每级输出的高位乘以2后加上低位，再乘以其对应的权重才为该级对应的输出，最后将每一级输出通过加法器相加得到整个ADC的最终输出值。本发明所述的模数转换器采用N级实现了N+5bit精度，相对于传统N级流水线式结构模数转换器少用了4级结构，因此在保持超低功耗特性的情况下实现了高速。

综上所述，本发明所述的模数转换器，第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，与传统N级流水线式结构模数转换器相比，本发明所述的流水线式结构中采用亚阈运算放大器，可以降低电路的支路电流和电源电压，从而降低电路的功耗，实现超低功率消耗的设计目标，同时采用两步快闪式结构，从而在实现超低功耗条件下，又保持了流水线模数转换器的高速特性。

其次，两步快闪结构可以输出3bit数字码，两级总共输出6bit数字码；流水线式结构，每一级均输出2bit数字码，所述2bit数字码包括1.5bit有效位和0.5bit冗余校正位。在位数相同的情况下，本发明所述的模数转换器比传统的流水线式结构模数转换器的级数少，从而缩短了信号从输入到最终输出的传输时间，使得模数转换器的速度更快。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上对本发明所提供的一种模数转换器，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种模数转换器，其特征在于，包括：

采用N级流水线式结构，每级依次相连，其中第1级和第2级采用两步快闪式结构，第3级到第N级采用流水线式结构，N为大于2的正整数，每级输出通过数字校正电路输出，作为所述模数转换器的输出；

所述两步快闪式结构，包括一个采样保持电路、两个快闪式子ADC、一个DAC、一个放大器、两个运算电路和一个锁存器，其中，所述两个快闪式子ADC一个为粗量化快闪式子ADC，另一个为细量化快闪式子ADC；采样保持电路输出连接粗量化快闪式子ADC，粗量化快闪式子ADC的输出连接DAC和锁存器，DAC的输出和采样保持电路的输出连接减法器，减法器输出通过放大器连接细量化快闪式子ADC，细量化快闪式子ADC的输出和锁存器的输出连接加法器，加法器输出作为本级输出；

所述流水线式结构第3级到第N级，包括一个采样保持电路和一个子ADC,采样保持电路输出连接子ADC，子ADC的输出作为本级输出，第3级到第N-1级，还包括一个子DAC、一个减法器和一个亚阈运算放大器，将子ADC的输出连接子DAC，子DAC的输出和采样保持电路的输出连接减法器，减法器的输出通过亚阈运算放大器输出作为下一级的输入。

2.根据权利要求1所述的模数转换器，其特征在于，

所述两步快闪结构输出3bit数字码，两级总共输出6bit数字码；

所述流水线式结构，每一级均输出2bit数字码，所述2bit数字码包括1.5bit有效位和0.5bit冗余校正位。

3.根据权利要求1所述的模数转换器，其特征在于，

所述数字校正电路，用于对所述两步快闪式结构的输出乘以对应权重作为本级输出，对所述流水线式结构中每一级的输出进行校正后乘以对应权重作为对应级的输出，将所述模数转换器的每一级输出通过加法器相加作为模数转换器的输出。

4.根据权利要求1所述的模数转换器，其特征在于，

所述两步快闪式结构，对输入信号用采样保持电路进行采样，然后用粗量化快闪式子ADC进行量化，得到高位码并通过锁存器锁存，DAC根据高位码输出相应的模拟信号，并与采样后的输入信号通过减法器相减，再通过放大器放大，并利用细量化快闪式子ADC对放大后的信号进行量化，得到低位码，最后将得到的高位码和低位码通过加法器组合起来输出，作为本级输出。

5.根据权利要求1所述的模数转换器，其特征在于，

所述流水线式结构中，每一级对输入信号用采样保持电路进行采样，然后用子ADC进行量化，得到数字码作为本级输出；第3级到第N-1级，将得到的数字码通过子DAC输出相应的模拟信号，并与采样后的输入信号通过减法器相减，再通过亚阈运算放大器放大后输出，作为下一级的输入。

6.根据权利要求1所述的模数转换器，其特征在于，所述亚阈运算放大器，包括：

11个MOS管分别为M1到M11，其中M1到M7为PMOS管，M8到M11为NMOS管，所述PMOS管的衬底与源极相连，所述NMOS管的衬底接地；

PMOS管M3、M4和M5的源极与正电源电压相连，NMOS管M10和M11的源极接地；PMOS管M1和M2的源极相连后与PMOS管M3的漏极连接，PMOS管M1和M2的漏极分别与NMOS管M10和M11的漏极相连；PMOS管M4和M5的漏极分别连接PMOS管M6和M7的源极，PMOS管M6和M7的漏极分别连接NMOS管M8和M9的源极，NMOS管M8和M9的漏极分别连接NMOS管M10和M11的源极；PMOS管M3、M4和M5的栅极相连接偏置电压V_B1，PMOS管M6和M7的栅极相连接偏置电压V_B2，NMOS管M8和M9的栅极相连接偏置电压V_B3，NMOS管M10和M11的栅极相连接共模反馈电压V_CMFB；差分电压V_inn和V_inp从PMOS管差分输入对M1和M2的栅极输入后，经过NMOS管共栅对M8和M9后输出差分电压V_outn和V_outp；

其中，PMOS管M3、NMOS管M10和NMOS管M11为电流镜偏置，为整个亚阈运算放大器提供偏置电流；PMOS管M4、M5、M6和M7组成共源共栅结构的有源负载，用以提高运放的增益；偏置电压V_B1、V_B2和V_B3由亚阈基准电压源组成的偏置电路提供；共模反馈电压V_CMFB由共模反馈电路提供，用来控制NMOS管M10和M11的栅极电压，调节亚阈运算放大器输出V_outn和V_outp的共模电平。

7.根据权利要求6所述的模数转换器，其特征在于，所述共模反馈电路，包括：

6个NMOS管分别为M12到M17和4个电容分别为C1到C4，所述NMOS管的衬底接地；

NMOS管M12、M13和M14的栅极接时钟信号CLK1，NMOS管M15、M16和M17的栅极都接时钟信号CLK2；NMOS管M12、M13和M14的源极分别与NMOS管M15、M16和M17的漏极相连，并且电容C1的两端分别连接NMOS管M12和M13的漏极，电容C2的两端分别连接在NMOS管M13和M14的漏极，电容C3的两端分别连接在NMOS管M15和M16的漏极，电容C4的两端分别连接在NMOS管M16和M17的漏极；NMOS管M15和M17的源极连接电压V_CM，NMOS管M12、M13和M14的漏极分别连接电压V_outn、V_CMFB和V_outp，M16的源极连接电压V_B4；

其中Voutn和Voutp为亚阈运算放大器的差分输出，V_CMFB为电路的反馈控制电压输出，V_CM为参考共模电平，V_B4为偏置电压输入，由偏置电路提供，CLK1和CLK2分别为模数转换器中，控制采样保持电路的采样和保持的非交叠时钟，由非交叠时钟产生电路产生。

8.根据权利要求6所述的模数转换器，其特征在于，所述亚阈基准电压源，包括：

峰值电流镜电路，用于消除背栅效应，使晶体管的阈值电压保持相等，包括：PMOS管M18、PMOS管M19、NMOS管M20、NMOS管M21和电阻R1，其中P MOS管M18的源极连接正电源，栅极连接节点B，漏极连接节点A，PMOS管M19的源极连接正电源，栅极和漏极都连接节点B，电阻R1一端连接节点A，另一端连接节点C，NMOS管M20的源极接地，栅极连接节点A，漏极连接节点C，NMOS管M21源极接地，栅极连接节点C，漏极连接节点B；

负温度系数电流产生电路，用于产生负温度系数的电流，包括：PMOS管M22、NMOS管M23、PMOS管M24、NMOS管M25、PMOS管M26和电阻R2，其中PMOS管M22源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点D，NMOS管M23的源极接地，栅极连接节点E，漏极连接节点D，PMOS管M24的源极连接正电源，栅极和漏极连接节点F，NMOS管M25的源极连接节点E，栅极连接节点D，漏极连接节点F，PMOS管M26的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点E，电阻R2一端连接节点E，另一端接地；

基准电压输出电路，用于提供正温度系数的电阻值，以产生稳定的电压输出，包括：PMOS管M27、PMOS管M28和电阻R3，PMOS管M27的源极连接正电源，栅极连接所述峰值电流镜电路的节点B，漏极连接节点Vref，PMOS管M28的源极连接正电源，栅极连接所述负温度系数电流产生电路的节点F，漏极连接节点V_ref，电阻R3一端连接节点V_ref，另一端接地。