JP5979955B2 - 半導体集積回路装置、電源装置及び電源装置の制御方法 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えば電源装置に用いて好適な半導体集積回路装置に関して有効な技術に関する。

近年、携帯機器、デジタル家電などの様々な電子機器の小型化・軽量化・多機能化が進んでいる。これらの機器を駆動するための電源装置には高信頼・小型のほか、高効率化の要求が高まっている。スイッチング電源装置は小型・高効率という特長を持つため、様々な電子機器の直流電源として広く使用されている。

スイッチング電源装置によく用いられる制御方式は、線形制御方式と非線形制御方式の２種類がある。代表的な線形制御方式はＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）制御方式で、固定周波数のＰＷＭ信号を使ってスイッチング素子をオン／オフするタイミングを調整することで、出力電圧を安定化する。一方、代表的な非線形制御方式はヒステリシス（ｈｙｓｔｅｒｅｔｉｃ）制御方式で、ヒステリシスコンパレータで出力電圧が一定の範囲（ヒステリシス幅）からズレたことを検出し、コンパレータの出力がそのままスイッチング素子のオン／オフを制御する。ヒステリシス制御方式は、ＰＷＭ制御方式と比較し、応答速度が高いというメリットがあるため、近年注目を集めている。

ヒステリシス制御方式は、アナログ回路で実現するアナログ制御電源装置が一般的である。しかし、近年、電源装置の小型化が強く要求されているため、デジタル制御電源装置の開発が急速に進められている。アナログ制御電源装置は、アンプやコンデンサ、抵抗などのアナログ回路を用いて制御を行う。一方、デジタル制御電源装置は、ＡＤ変換器やデジタルコントローラを用いてデジタル的に制御を行う。

デジタル制御電源装置は、制御回路の一部をデジタル処理で実現するため、部品削減ができ、小型化が期待できる。近年、ヒステリシス制御方式を用いて、応答速度の高いデジタル制御電源装置を実現する方法が複数提案されている（非特許文献１、非特許文献２）。

１つめのデジタル制御電源装置（非特許文献１）は以下のようなものである。スイッチング周期の１周期前のスイッチングオンおよびオフ時間、スイッチング周期を測ることでスイッチングオンおよびオフ期間中インダクタ電流変化の傾きを第一測定結果として求める。サンプリングされたインダクタ電流値を第二測定結果として求める。これら第一及び第二測定結果から、制御閾値に到達する時刻を予測するデジタル制御電源装置である。このデジタル制御電源装置は、高速なＡＤ変換器とデジタルコントローラを不要とし、低消費電力を実現するためのものである。

２つめのデジタル制御電源装置（非特許文献２）は以下のようなものである。スイッチングオン期間中にインダクタ電流を二点サンプリングし、オフ期間中にもインダクタ電流を二点サンプリングする。これら四点のサンプリングによってインダクタ電流変化の傾きを求め、サンプリングされたインダクタ電流値と合わせて、制御閾値に到達する時刻を予測するデジタル制御電源装置である。このデジタル制御電源装置は、高速なＡＤ変換器とデジタルコントローラを不要とし、低消費電力を実現するためのものである。

なお、本願発明に基づいて先行技術文献調査を行った結果、次のような関連技術が見つかった。

特開２００８−１２５２８６号公報（特許文献１）には、基準電圧と出力電圧との間の電圧値に相当する偏差から、次周期の偏差の予測し、この予測された偏差に基づいてＰＷＭ制御を行うスイッチング電源が開示されている。

特開２０１１−１６６９５９号公報（特許文献２）には、過去複数周期分の誤差信号に基づいてＰＩＤ演算を途中まで進行させておくことで、ＰＩＤ演算を高速化して電源制御の応答性を向上させたＰＷＭ制御のＤＣ／ＤＣコンバータが開示されている。

特開２００８−１２５２８６号公報 特開２０１１−１６６９５９号公報

Ｓｔｅｆａｎｕｔｔｉ，Ｗ．，Ｍａｔｔａｖｅｌｌｉ，Ｐ．，Ｆｕｌｌｙ ｄｉｇｉｔａｌ ｈｙｓｔｅｒｅｓｉｓ ｍｏｄｕｌａｔｉｏｎ ｗｉｔｈ ｓｗｉｔｃｈｉｎｇ ｔｉｍｅ ｐｒｅｄｉｃｔｉｏｎ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＩＮＤＵＳＴＲＹ ＡＰＰＬＩＣＡＴＩＯＮＳ，ＶＯＬ．４２，ＮＯ．３，ＭＡＹ／ＪＵＮＥ ２００６ Ｖｉｄａｌ−Ｉｄｉａｒｔｅ，Ｅ．，Ｃａｒｒｅｊｏ，Ｃ．Ｅ．，Ｃａｌｖｅｎｔｅ，Ｊ．，Ｍａｒｔｉｎｅｚ−Ｓａｌａｍｅｒｏ，Ｌ．，Ｔｗｏ−ｌｏｏｐ ｄｉｇｉｔａｌ ｓｌｉｄｉｎｇ ｍｏｄｅ ｃｏｎｔｒｏｌ ｏｆ ＤＣ−ＤＣ ｐｏｗｅｒ ｃｏｎｖｅｒｔｅｒｓ ｂａｓｅｄ ｏｎ ｐｒｅｄｉｃａｔｉｖｅ ｉｎｔｅｒｐｏｌａｔｉｏｎ，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＩＮＤＵＳＴＲＩＡＬ ＥＬＥＣＴＲＯＮＩＣＳ，ＶＯＬ．５８，ＮＯ．６，ＪＵＮＥ ２０１１

ヒステリシス制御方式を用いたアナログ制御電源装置は、応答速度が非常に高いというメリットがあるが、小型化に限界がある。特に、電源システムに複数の電源電圧が必要となる場合は、部品の削減が難しく、電源回路の小型化が困難である。

非特許文献１及び非特許文献２のデジタル制御電源装置のような、インダクタ電流値を測定するタイプのデジタル制御電源装置は、後述するように、インダクタ電流値や電流変化の測定によって、効率の低下や部品点数の増大といった問題がある。更に非特許文献１及び非特許文献２のデジタル制御電源装置にて出力電圧の制御を行おうとした場合、電流フィードバックループと電圧フィードバックループが必要となり、回路が複雑で小型化が困難となる問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による電源制御方式は、電圧予測値を用いたヒステリシス制御により電源回路を制御する。その一例である電源装置は第一誤差信号と第二誤差信号から誤差信号の予測値を生成し、この予測値が第一制御閾値と第二制御閾値の間になるように出力電圧を制御する。ここで、第一誤差信号は第一タイミングにおける出力電圧と基準電圧の差分に基づいた誤差電圧をデジタル値に変換されたものである。第二誤差信号は第二タイミングにおける出力電圧と基準電圧の差分に基づいた誤差電圧をデジタル値に変換されたものである。

一実施の形態によれば、電源装置を小形化することができる。

実施の形態１に係る電源装置のブロック図である。 実施の形態１に係る電源制御回路の基本動作のフローである。 実施の形態１に係る電源制御回路の詳細な構成を表した図である。 実施の形態１に係るデジタルコントローラ内のヒステリシス演算器の詳細な構成を表す図面である。 実施の形態１に係る電源制御回路及び電源装置の動作の説明図である。 実施の形態１に係る電源制御回路及び電源装置の誤動作を説明するための図である。 実施の形態１に係るヒステリシス制御器内のヒステリシス比較器の動作を説明するための図である。 実施の形態１に係るＡＤ変換器の動作範囲を説明するための図である。 実施の形態１に係る電源装置の部品の一構成例を示す図である。 実施の形態１に係る電源装置の部品の別構成例を示す図である。 実施の形態１に係る電源回路のスイッチング素子の具体例を示した図である。 比較技術例に係る電源制御回路（電源装置）の構成を表す図である。 比較技術例に係る電源制御回路（電源装置）の動作を表す図である。 実施の形態２に係る予測制御器のブロック図である。 実施の形態２に係る予測制御の動作原理を示す図である。 実施の形態３に係る予測制御器の構成図である。 実施の形態３に係る予測制御の動作原理を示す図である。 実施の形態４に係る電源装置の構成図である。 実施の形態４に係るヒステリシス演算器の構成図である。 実施の形態４に係るヒステリシス比較器の動作原理を示す図である。 実施の形態５に係る電源装置の構成図である。 実施の形態５に係る外部インタフェース回路のブロック図である。 実施の形態５に係る電源制御回路及び電源装置の動作のフローである。 実施の形態６に係る電源装置の構成図である。 実施の形態６に係るチャネル制御回路のブロック図である。 実施の形態６に係るヒステリシス演算器のブロック図である。 制御モード設定レジスタの設定内容を示す図面である。 電源チャネルシーケンサーの構成図及び電源チャネルシーケンサーの設定に従った電源装置の動作フローの一例である。 実施の形態７に係る電源装置の構成図である。 実施の形態７に係るチャネル制御回路のブロック図である。 電源チャネルシーケンサーの設定テーブルを表す図である。 実施の形態７に係る電源制御回路及び電源装置の制御フローの一例を示す図面である。 実施の形態７に係る電源制御回路及び電源装置の動作フローチャートを示す図面である。 実施の形態７に係る電源制御回路及び電源装置の動作フローチャートを示す図面である。 プロセッサの制御演算とＡＤ変換動作との関係の一例を示した図面である。 プロセッサの制御演算とＡＤ変換動作との関係の他の一例を示した図面である。 ＡＤ変換シーケンサーの構成図及びＡＤ変換シーケンサーの設定に従った電源制御回路及び電源装置の動作フローの一例である。

まず、本発明者が非特許文献１及び非特許文献２のデジタル制御電源装置について検討した内容について説明する。

非特許文献１のデジタル制御電源装置は、スイッチング周期の１周期前のスイッチングオン・オフ時間とスイッチング周期によって求められたインダクタ電流変化の傾きにより、サンプリングされたインダクタ電流値が制御閾値に到達する時刻を予測することができる。このため、理論的にスイッチング周期の１周期あたりに必要なサンプリング数が最低１点である。これにより、高速なＡＤ変換器とデジタルコントローラが不要となり、電源の消費電力を低減する事が可能となる。しかし、予測用の電流変化の傾きが、１周期前のスイッチングオン・オフの時間とスイッチング周期によって求められるため、負荷急変時正確の予測ができず、正確な制御信号の生成ができなくなるため、応答速度は劣化する。

非特許文献２のデジタル制御電源装置は、サンプリングされたインダクタ電流値によってインダクタ電流変化の傾きをリアルタイムで求めるため、非特許文献１のデジタル制御電源装置のような応答速度の劣化という問題を解決できる。しかし、非特許文献２のデジタル制御電源装置のような構成を持つデジタル制御電源装置では、電圧フィードバックループと電流フィードバックループを両方使うため、回路構成が複雑となり、回路の小型化が困難となる。また、インダクタ電流と出力電圧を両方サンプリングする必要があるため、２つのＡＤ変換器あるいは１つのＡＤ変換器を時分割で使用する必要がある。これにより、デジタル制御電源装置自体の消費電力が増加してしまう。

更に非特許文献１及び非特許文献２のデジタル制御電源装置では、インダクタ電流値や電流変化の傾きを測定する必要がある。このためにはインダクタと直列にセンス抵抗を接続してこのセンス抵抗に発生した電圧する、インダクタと並列にセンス用インダクタを設け、このセンス用インダクタに誘起された電圧を測定して電流値を測定する等の方法が考えられる。しかし、センス抵抗に電圧を発生させる場合、センス抵抗に出力電圧がかかる形となり、センス抵抗にもろに出力電流が流れるために効率が低下する。センス用インダクタを設けた場合は、外付け部品としてセンス用インダクタを設ける必要が出てくるため、デジタル制御電源装置の部品点数が増加する。又、非特許文献１及び非特許文献２のデジタル制御電源装置では、出力電圧値を制御するためには電圧フィードバックループが必要となる。非特許文献２のデジタル制御電源装置には上述のように電圧フィードバックループがある。非特許文献１のデジタル制御電源装置には電圧フィードバックループの記載は無いが、出力電圧値を制御しようと考えた場合は、この電圧フィードバックループが必要となる。電圧及び電流フィードバックループを２つ用いた場合は回路が複雑で小型化が困難となる問題がある。

更に本発明者が特許文献１及び特許文献２のデジタル制御電源装置について検討した内容について説明する。

特開２００８−１２５２８６号公報は、予測値を用いたヒステリシス制御方式は開示されておらず、電源制御の応答性の向上が不十分である。特開２０１１−１６６９５９号公報は予測値を用いる技術自体が開示されておらず、電源制御の応答性の向上が不十分である。

以上の事項を鑑みて、後述するような実施の形態を導き出した。

以下、図面を参照しながら、実施の形態について詳細に説明する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作、タイミングチャート、動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

なお、実施の形態を説明するための全図において、同一の機能を有する部位や部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

実施の形態では、アナログデジタル変換をＡＤ変換と記載し、アナログデジタル変換器をＡＤ変換器と記載する。

実施の形態には誤差信号（Ｖ_ｄｅ）及び予測値（Ｖ_ｐｒ）の記号の後に（ｎ）の形にて記号を付したものがある。誤差信号（Ｖ_ｄｅ（ｎ））や予測値（Ｖ_ｐｒ（ｎ））は、ｎサイクル目の誤差信号や予測値を表すものとする。ここで、ｎは自然数である。更にＸサイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋Ｘ））及び予測値（Ｖ_ｐｒ（ｎ＋Ｘ）という表現は、ｎサイクル目の誤差信号（Ｖ_ｄｅ（ｎ））及び予測値（Ｖ_ｐｒ（ｎ））を基準として、Ｘサイクル後の誤差信号及び予測値を表すものとする。ここでＸは自然数である。同じくＹサイクル前の誤差信号（Ｖ_ｄｅ（ｎ―Ｙ））及び予測値（Ｖ_ｐｒ（ｎ―Ｙ））という表現は、ｎサイクル目の誤差信号（Ｖ_ｄｅ（ｎ））及び予測値（Ｖ_ｐｒ（ｎ））を基準として、Ｙサイクル前の誤差信号及び予測値を表すものとする。ここでＹは自然数である
（実施の形態１）
１．基本構成及びその動作
図１は実施の形態１に係る電源装置のブロック図である。

図１において、電源装置１は、入力電圧（Ｖ_ｉｎ）が入力されて、出力電圧（Ｖ_ｏｕｔ）を出力する構成となっている。電源装置１は、入力電源端子ＩＮ、グランド側入力電源端子ＧＮＤＩ、出力電源端子ＯＵＴ、グランド側出力電源端子ＧＮＤＯ、スイッチング素子ＳＷ、平滑回路（ＳＣ）４、電源制御回路（ＰＳＣ）５、および、ドライバ（Ｄｒ）６を含む。入力電圧（Ｖ_ｉｎ）は入力電源端子ＩＮとグランド側入力電源端子ＧＮＤＩとの間に印加される。出力電圧（Ｖ_ｏｕｔ）は出力電源端子ＯＵＴとグランド側出力電源端子ＧＮＤＯとの間に発生する電圧である。グランド側入力電源端子ＧＮＤＩとグランド側出力電源端子ＧＮＤＯには０Ｖであるグランド電圧が印加される。スイッチング素子ＳＷはスイッチング素子（ＨＳＤ）２とスイッチング素子（ＬＳＤ）３とを含む。スイッチング素子ＳＷは、オン・オフ動作を繰り返すことで、電源装置１の出力電圧（Ｖ_ｏｕｔ）を制御する。スイッチング素子３は、スイッチング素子２がオフ状態のときにオン状態になり、電源装置１の出力電流経路を確保し、スイッチング素子２がオン状態のときにオフ状態になる。平滑回路４はインダクタＬとコンデンサＣとを有し、一スイッチング素子ＳＷから受けた電圧を平滑化する。電源装置１は、デジタル制御される制御信号（Ｖ_ｃ）によりスイッチング素子ＳＷをオン・オフ制御し、入力電圧（Ｖ_ｉｎ）を所望する出力電圧（Ｖ_ｏｕｔ）に変換するＤＣ／ＤＣコンバータである。図１に示される、入力電源端子ＩＮ、グランド側入力電源端子ＧＮＤＩ、出力電源端子ＯＵＴ、グランド側出力電源端子ＧＮＤＯ、スイッチング素子ＳＷ、平滑回路４、及びドライバ６を有する回路を以下、電源回路ＤＫという。

電源制御回路ＰＳＣ５がアナログフロントエンド回路（ＡＦＥ：Ａｎａｌｏｇ Ｆｒｏｎｔ−Ｅｎｄ ｃｉｒｃｕｉｔ）７とデジタルコントローラ（ＤＣ：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｒ）８とを有する。アナログフロントエンド回路７はエラーアンプとしての差動アンプ（ＡＭＰ：ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）９、ＡＤ変換器（ＡＤＣ：Ａｎａｌｏｇ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１０、及び目標電圧設定回路（ＲＥＦ）１１を有する。目標電圧設定回路１１は、電源装置の出力電圧（Ｖ_ｏｕｔ）のための基準電圧を基にした目標電圧（Ｖ_ｒｅｆ）を決める回路である。差動アンプ９は、出力電圧（Ｖ_ｏｕｔ）と目標電圧（Ｖ_ｒｅｆ）との差分（誤差）を増幅して、差分（誤差）電圧（Ｖ_ｅ）として出力する。ここで差動アンプ９の差分の増幅率は、１倍よりも大きいとは必ずしも限らず、０倍を越えるものであり１倍以下のものも含んでもよく、マイナスの倍率のものも含んでも良い。ＡＤ変換器１０は、差動アンプ９からの差分電圧（Ｖ_ｅ）をデジタル値に変換し、誤差信号（Ｖ_ｄｅ）として出力する。デジタルコントローラ８は、ＡＤ変換器９からの誤差信号（Ｖ_ｄｅ）に基づいてスイッチング素子ＳＷのオン・オフ動作を制御する制御信号（Ｖ_ｃ）を生成する。

ドライバ６は、デジタルコントローラ８から出力される制御信号（Ｖ_ｃ）を受け、この制御信号（Ｖ_ｃ）に基づいてスイッチング素子ＳＷのオン・オフ動作を制御する駆動信号を出力する回路である。

接続関係及び信号の流れをまとめると、以下のようになる。入力電源端子ＩＮはスイッチング素子ＳＷ２と接続されている。スイッチング素子ＳＷはグランド側入力電源端子ＧＮＤＩに接続されている。インダクタＬの一端が、スイッチング素子ＳＷと接続されている。インダクタＬの他端がコンデンサＣの一端と接続されている。コンデンサＣの一端と出力電源端子ＯＵＴが接続されている。コンデンサＣの他端がグランド側出力電源端子ＧＮＤＯと接続されている。

コンデンサＣの他端と差動アンプ９の反転入力端子とが接続されている。コンデンサＣの他端からの出力電圧（Ｖ_ｏｕｔ）が、差動アンプ９の反転入力端子に入力される。目標電圧設定回路１１の出力が差動アンプ９に非反転入力端子と接続されている。目標電圧設定回路１１からの目標電圧（Ｖ_ｒｅｆ）が、差動アンプ９に非反転入力端子に入力される。差動アンプ９の出力がＡＤ変換器１０の入力と接続されている。差動アンプ９からの差分電圧（Ｖ_ｅ）がＡＤ変換器１０に入力される。ＡＤ変換器１０の出力とデジタルコントローラ８の入力が接続されている。ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ）が、デジタルコントローラ８に入力される。

デジタルコントローラ８の出力がドライバ６の入力と接続されている。デジタルコントローラ８からの制御信号（Ｖ_ｃ）がドライバ６に入力される。ドライバ６の出力と、スイッチング素子ＳＷとが接続されている。ドライバ６からの駆動信号が、スイッチング素子ＳＷに入力される。

非特許文献１及び非特許文献２のようにインダクタ電流を測定するような構成としていないので、電源装置を小形化することができる。

次に電源制御回路５の動作について説明する。図２は電源制御回路の基本動作のフローである。

出力電源端子ＯＵＴとグランド側出力電源端子ＧＮＤＯとの間に発生した出力電圧（Ｖ_ｏｕｔ）と、目標電圧設定回路１１にて生成された目標電圧（Ｖ_ｒｅｆ）との差分を、差動アンプ９が増幅して差分電圧（Ｖ_ｅ）として出力する。差分電圧（Ｖ_ｅ）をＡＤ変換器１０がＡＤ変換処理することで、誤差信号（Ｖ_ｄｅ）が生成される。更に詳しく説明すると、ＡＤ変換器１０は、第一タイミングよりも前のタイミングである第二タイミングにて差分電圧（Ｖ_ｅ）である第一差分電圧をデジタル値に変換して誤差信号（Ｖ_ｄｅ）である第二誤差信号を生成する（ステップＳ３１）。第一タイミングにて差分電圧（Ｖ_ｅ）である第二差分電圧をデジタル値に変換して誤差信号（Ｖ_ｄｅ）である第一誤差信号を生成する（ステップＳ３２）。

デジタルコントローラ８は誤差信号（Ｖ_ｄｅ）に基づいて制御信号（Ｖ_ｃ）を生成する。更に詳しく説明すると、デジタルコントローラ８は、第一及び第二誤差信号に従って第一タイミングよりも将来のタイミングである第三タイミングの誤差信号（Ｖ_ｄｅ）の予測値（Ｖ_ｐｒ）を生成する（ステップＳ３３）。この予測値（Ｖ_ｐｒ）がハイレベルの制御閾値である第一制御閾値（Ｖ_ｔｈ１）と第一制御閾値（Ｖ_ｔｈ１）よりも小さなローレベルの制御閾値である第二制御閾値（Ｖ_ｔｈ２）との間となるように制御信号（Ｖ_ｃ）を生成する（ステップＳ３４）。第一制御閾値（Ｖ_ｔｈ１）及び第二制御閾値（Ｖ_ｔｈ２）はデジタル値である。

ドライバ６は制御信号（Ｖ_ｃ）に基づいて、駆動信号を出力する。スイッチング素子ＳＷは、駆動信号によりスイッチング制御される。平滑回路４は、スイッチング素子ＳＷから供給された電圧を平滑化し、出力電圧（Ｖ_ｏｕｔ）として出力する。

前記に説明した電源制御回路５によれば、予測値（Ｖ_ｐｒ）が第一制御閾値（Ｖ_ｔｈ１）と第二制御閾値（Ｖ_ｔｈ２）の間になるように出力電圧（Ｖ_ｏｕｔ）を制御している。予測値（Ｖ_ｐｒ）というものは第一及び第二タイミングよりも将来の第三タイミングのものである。よってこの予測値（Ｖ_ｐｒ）を用いることで応答性が向上する。更に予測値（Ｖ_ｐｒ）と第一及び第二制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との関係から即座に出力電圧（Ｖ_ｏｕｔ）が制御できる。詳しく説明すると、予測値（Ｖ_ｐｒ）＜第二制御閾値（Ｖ_ｔｈ２）の関係のとき、制御信号（Ｖ_ｃ）はスイッチング素子２がオン、スイッチング素子３がオフとなるような信号レベルとされる。予測値（Ｖ_ｐｒ）＞第一制御閾値（Ｖ_ｔｈ１）の関係のとき、制御信号（Ｖ_ｃ）はスイッチング素子２がオフ、スイッチング素子３がオンとなるような信号レベルとされる。第二制御閾値（Ｖ_ｔｈ２）＜予測値（Ｖ_ｐｒ）＜第一制御閾値（Ｖ_ｔｈ１）の関係の時、制御信号（Ｖ_ｃ）は今までの信号レベルを維持する。このように予測値（Ｖ_ｐｒ）と第一及び第二制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との間の大小関係の比較により制御信号（Ｖ_ｃ）の信号レベルを即座に決定できる態様のため応答性が良い。

これらの理由から電源装置１の応答性を向上させることができる。

２．詳細構成及びその動作
図３は電源制御回路の詳細な構成を表した図である。図４はデジタルコントローラ内のヒステリシス演算器の詳細な構成を表す図面である。図５は電源制御回路及び電源装置の動作の説明図である。図６は電源制御回路及び電源装置の誤動作を説明するための図である。図７はヒステリシス制御器内のヒステリシス比較器の動作を説明するための図である。図８はＡＤ変換器の動作範囲を説明するための図である。実施の形態１の構成及び動作を更に詳しく説明する。

図３に示すように、デジタルコントローラ（ＤＣ：Ｄｉｇｉｔａｌ Ｃｏｎｔｒｏｌｌｅｒ）８はクロック生成回路（ＣＣ）１２、および、ヒステリシス演算器（ＨＡＵ：Ｈｙｓｔｅｒｅｓｉｓ Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ）１３を有する。クロック生成回路１２は、ＰＬＬ発振器（ＰＬＬ：Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ ｏｓｃｉｌｌａｔｏｒ）１４と分周回路（ＤＶ：Ｄｉｖｉｄｅｒ）１５とを含む。ＰＬＬ発振器１４は、電源制御回路５の基準クロックを生成する。分周回路１５は、ＰＬＬ発振器１４が生成した基準クロックを分周し、ＡＤ変換器１０のサンプリング用クロック（ＣＬＫ１）とヒステリシス演算器１３の複数の演算用クロック（ＣＬＫ２、ＣＬＫ３）を生成する。ＡＤ変換器１０は、サンプリング用クロック（ＣＬＫ１）を用いて、差動アンプ９からの差分電圧（Ｖ_ｅ）をデジタル値に変換し、誤差信号（Ｖ_ｄｅ）として出力する。ヒステリシス演算器１３は、演算クロック（ＣＬＫ２，ＣＬＫ３）に従って、ＡＤ変換器１０からの誤差信号（Ｖ_ｄｅ）に基づいたスイッチング素子ＳＷのオン・オフ動作を制御する制御信号（Ｖ_ｃ）を生成する。

信号の流れをまとめると以下のようになる。ＰＬＬ発振器１４から基準クロックが出力されて、分周回路１５に入力される。分周回路１５からクロック（ＣＬＫ１）が出力されて、ＡＤ変換器１０に入力される。分周回路１５からクロックＣＬＫ２、ＣＬＫ３が出力されて、ヒステリシス演算器１３に入力される。ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ）が出力されて、ヒステリシス演算器１３に入力される。ヒステリシス演算器１３から制御信号（Ｖ_ｃ）が出力されてドライバ６に入力される。

図４のヒステリシス演算器１３は、予測制御器（ＰＣ：Ｐｒｅｄｉｃｔｉｏｎ Ｃｏｎｔｒｏｌｌｅｒ）１６、ヒステリシス制御器（ＨＣ：Ｈｙｓｔｅｒｅｓｉｓ Ｃｏｎｔｒｏｌｌｅｒ）１７、および、レジスタ制御回路（ＲＣＵ）１８を有する。予測制御器１６は、制御レジスタ（第三レジスタ、ＰＲＴＲ）ＣＲ３、レジスタ（保持回路）Ｒ１、および、予測演算器（Ｐ−ＡＵ：Ｐｒｅｄｉｃｔｉｏｎ Ａｒｉｔｈｍｅｔｉｃ Ｕｎｉｔ）１９を有する。レジスタＲ１は、クロック（ＣＬＫ）３の動作に基づいて、ＡＤ変換器１０からの１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））を保存し、１サイクルごとに値の更新を行なう。制御レジスタＣＲ３は、予測値（Ｖ_ｐｒ（ｎ））を求めるための必要な予測期間としての制御パラメータの一つである係数（Ｔ_ｐｒ）を保存する。係数（Ｔ_ｐｒ）はデジタル値である。制御レジスタＣＲ３に保存された制御パラメータの一つである係数（Ｔ_ｐｒ）の値はレジスタ制御回路１８からのレジスタ更新信号（Ｖ_３）によって更新することができる。予測演算器１９では、クロックＣＬＫ２の動作に基づいて、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））と現在の誤差信号（Ｖ_ｄｅ（ｎ））を入力し、予測期間（Ｔ_ｐｒ）後の誤差信号（Ｖ_ｄｅ）、即ち予測値（Ｖ_ｐｒ（ｎ））を計算する。予測演算器１９は、式１のようにＶ_ｐｒ（ｎ）を求める。ここで、Ｔ_ｓは、ＡＤ変換器１０のサンプリングレートである。

尚、本明細書にて式が幾つか出てくるが、式内部には符号のみを記載し、用語を省略しているものもある。よって式１において、Ｖ_ｐｒ（ｎ）は予測値（Ｖ_ｐｒ（ｎ））、Ｖ_ｄｅ（ｎ）は現在の誤差信号（Ｖ_ｄｅ（ｎ））、Ｖ_ｄｅ（ｎ−１）は１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））、Ｔ_ｐｒは予測期間（Ｔ_ｐｒ）、Ｔ_ｓはＡＤ変換器（ＡＤＣ）のサンプリングレート、以上のような関係となる。

ヒステリシス制御器１７は、制御レジスタ（第一レジスタ、ＬＶＴＲ）ＣＲ１、制御レジスタ（第二レジスタ、ＨＶＴＲ）ＣＲ２Ｒ２、および、ヒステリシス比較器Ｈ−ＡＵ２０を有する。制御レジスタＣＲ２は、ヒステリシス制御用のハイレベルの制御閾値（Ｖ_ｔｈ１）を保存する。制御レジスタＣＲ１は、ヒステリシス制御用のローレベルの制御閾値（Ｖ_ｔｈ２）を保存する。制御閾値（Ｖ_ｔｈ２）は制御閾値（Ｖ_ｔｈ１）よりも小さい。制御レジスタＣＲ１と制御レジスタＣＲ２に保存された２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）はレジスタ制御回路１８からのレジスタ更新信号（Ｖ_１、Ｖ_２）によって更新することができる。

レジスタ制御回路１８では、通信線Ｉ／Ｏを介してパソコン等の電源装置外部の外部装置などから外部指令を受け、制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値を設定する。このように、制御パラメータ（Ｔ_ｐｒ）、ハイレベルの制御閾値（Ｖ_ｔｈ１）、及びローレベルの制御閾値（Ｖ_ｔｈ２）が電源装置の外部から設定可能となっていることで、出力電圧が供給される負荷に合わせて柔軟にこれらパラメータを変更することができる。

ヒステリシス比較器２０では、予測演算器１９からの予測値（Ｖ_ｐｒ（ｎ））、ＡＤ変換器１０からの現在の誤差信号（Ｖ_ｄｅ（ｎ））と二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果によって、制御信号（Ｖ_ｃ）を生成する。尚、後に説明する誤動作を検出した場合、誤動作信号（Ｖ_ｍ）をレジスタ制御回路１８に出力する。

信号の流れをまとめると以下のようになる。レジスタＲ１に、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力され、分周回路１５からクロックＣＬＫ３が入力されることにより、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））が出力される。予測演算器１９に、レジスタＲ１から１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））が入力され、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力され、分周回路１５からクロックＣＬＫ２が入力され、制御レジスタＣＲ１から予測期間（Ｔ_ｐｒ）が入力されることにより、予測値（Ｖ_ｐｒ（ｎ））が出力される。ヒステリシス比較器２０に、予測演算器Ｐ−ＡＵ１９からの予測値（Ｖ_ｐｒ（ｎ））が入力され、制御レジスタＣＲ１から第一制御閾値（Ｖ_ｔｈ１）が入力され、制御レジスタＣＲ２から第二制御閾値（Ｖ_ｔｈ２）が入力され、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力され、分周回路１５からクロックＣＬＫ２が入力されることにより、制御信号Ｖ_ｃが出力される。レジスタ制御回路１８は制御レジスタＣＲ１にレジスタ更新信号Ｖ_１を出力し、レジスタＣＲ２にレジスタ更新信号Ｖ_２を出力し、レジスタＣＲ３にレジスタ更新信号Ｖ_３を出力する。レジスタ制御回路１８には誤動作信号Ｖ_ｍが入力される。なお、レジスタ更新信号（Ｖ_１，Ｖ_２，Ｖ_３）は、それぞれレジスタＣＲ１，ＣＲ２，ＣＲ３の内容を更新するデータ信号を意味する。

図５を用いて電源制御回路５（電源装置１）の動作について説明する。電源制御回路５（電源装置１）は、予測動作による正常モード、誤動作モードの二通りのモードで動作する。

正常モードでは、制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値が最適化された状態となっており、ＡＤ変換処理と制御演算による生じる遅延の影響を予測制御で抑制することができる。以下に正常モードにおける電源制御回路５（電源装置１）の動作を説明する。

ＡＤ変換器１０により、差動アンプ９からの差分電圧（Ｖ_ｅ）をデジタルの誤差信号（Ｖ_ｄｅ）に変換する。ＡＤ変換処理により、差分電圧（Ｖ_ｅ）と誤差信号（Ｖ_ｄｅ）の間に、ＡＤ変換の遅延時間（Ｔ_ａｄ）が存在する。次に、第一タイミングに対応する現在の誤差信号（Ｖ_ｄｅ（ｎ））と第二タイミングに対応する１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））を用いて、第三タイミングに対応する予測期間（Ｔ_ｐｒ）後の誤差信号（Ｖ_ｄｅ）、すなわち予測値（Ｖ_ｐｒ（ｎ））を予測する（式１を参照）。このとき、図５において予測値（Ｖ_ｐｒ）は、現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））とを結ぶ線分上に位置するような態様となる。また、図６において、現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））との間の期間が、ＡＤ変換器１０のサンプリングレート（Ｔ_ｓ）となっている。予測値（Ｖ_ｐｒ）を求める際、予測演算器１９での制御演算の遅延時間（Ｔ_ｃ２）が生じるため、時刻ｔ_５において予測値（Ｖ_ｐｒ（ｎ））が出力される。求めた予測値（Ｖ_ｐｒ（ｎ））が、第二制御閾値（Ｖ_ｔｈ２）よりも小さくなれば、制御信号（Ｖ_ｃ）が立ち上って（時刻ｔ_６）、Ｈ（ハイレベル）になり、第一制御閾値（Ｖ_ｔｈ１）よりも大きくなれば、制御信号（Ｖ_ｃ）が立ち下がって（時刻ｔ_７）、Ｌ（ローレベル）になる。ヒステリシス比較器２０での制御演算による遅延時間（Ｔ_ｃ１）が生じるため、実際には、時刻ｔ_３において制御信号（Ｖ_ｃ）が立ち上って、Ｈになり、時刻ｔ_４において制御信号（Ｖ_ｃ）が立ち下がって、Ｌになる。予測動作の効果を示すため、予測をしないで、デジタルの誤差信号（Ｖ_ｄｅ）を直接２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比べて、生成した制御信号（Ｖ_ｃ）を、図６にも示した。制御信号（Ｖ_ｃ）を表す波形図において、点線にて図示されているものである。制御信号（Ｖ_ｃ）は、時刻ｔ_８において立ち上って、時刻ｔ_９において立ち下がる。このように予測値（Ｖ_ｐｒ）を用いて制御信号（Ｖ_ｃ）を生成することにより、ＡＤ変換処理と制御演算による生じる遅延の影響を抑制することができる。

図５に示されるように、電源制御の高精度化のため、ＡＤ変換処理のサンプリング頻度（サイクル間の期間、サンプリングレート（Ｔ_ｓ））は、スイッチング素子ＳＷのスイッチング頻度よりもかなり大きくなるように設計、又は設定される。制御信号（Ｖ_ｃ）がＨの時に、スイッチング素子２がオン、スイッチング素子３がオフして出力電圧を上げるように制御され、制御信号（Ｖ_ｃ）がＬの時に、スイッチング素子２がオフ、スイッチング素子３がオンして出力電圧を下げるように制御されることが前提となっている。実際には、制御信号（Ｖ_ｃ）がＨの時に、出力電圧（Ｖ_ｏｕｔ）を下げるように制御され、制御信号（Ｖ_ｃ）がＬの時に、出力電圧（Ｖ_ｏｕｔ）を上げるように制御されるようにしてもよい。

一方、制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値が適切な値となっていない場合、予測制御により誤動作状態となっている場合があり、電源制御回路５（電源装置１）が誤動作モードに入る。図６を用いて、電源制御回路５（電源装置１）の予測の誤動作の一例を説明する。

（１）第一誤動作モード
長すぎる予測期間（Ｔ_ｐｒ）が設定されてしまうと、出力電圧（Ｖ_ｏｕｔ）が目標電圧（Ｖ_ｒｅｆ）から外れて、安定してしまう場合がある。具体的には図６（ａ）に示すように、負荷急変による電源装置１の出力電圧（Ｖ_ｏｕｔ）が急変化したときに発生する。誤差信号（Ｖ_ｄｅ）が第一制御閾値（Ｖ_ｔｈ１）より超えた後、目標値（ゼロ）に向かって下がっていくとき、目標値（ゼロ）に到達する前に、現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））により求めた予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）を下回ったという誤判断をしてしまう。これにより、制御信号（Ｖ_ｃ）が立ち上って、出力電圧（Ｖ_ｏｕｔ）を上げる制御が開始され、その結果、目標電圧（Ｖ_ｒｅｆ）から外れてしまう。この場合は負荷に供給される電源電圧が必要な値よりも大きな状態が定常的に続く状態となり、場合によっては負荷を破壊する場合がある。この状態は長すぎる予測期間（Ｔ_ｐｒ）の他に２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の差分値が小さすぎる場合でも起こりうる。第一誤動作モードは、誤差信号（Ｖ_ｄｅ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）越えており、予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）を下回ったときに発生する。

（２）第二誤動作モード
第一誤動作モードと同じく、長すぎる予測期間（Ｔ_ｐｒ）が設定されてしまうと、出力電圧（Ｖ_ｏｕｔ）が目標電圧（Ｖ_ｒｅｆ）から外れて、安定してしまう場合がある。具体的には図６（ｂ）に示すように、負荷急変による電源の出力電圧（Ｖ_ｏｕｔ）が急変化したときに発生する。誤差信号（Ｖ_ｄｅ）が第二制御閾値（Ｖ_ｔｈ２）を下回った後、目標値（ゼロ）に向かって上がっていくとき、目標値（ゼロ）に到達する前に、現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））により求めた予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）を上回ったという誤判断をしてしまう。これにより、制御信号（Ｖ_ｃ）が立ち下がって、出力電圧（Ｖ_ｏｕｔ）を下げる制御が開始され、その結果、目標電圧（Ｖ_ｒｅｆ）から外れてしまう。この場合は負荷に供給される電源電圧が必要な値よりも小さな状態が定常的に続く状態となり、負荷が動作不能となる場合がある。この状態も長すぎる予測期間（Ｔ_ｐｒ）の他に２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の差分値が小さすぎる場合でも起こりうる。第二誤動作モードは、誤差信号（Ｖ_ｄｅ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）を下回っており、予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）を上回ったときに発生する。

以上のように、制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値が最適化されておらず、長すぎる予測期間（Ｔ_ｐｒ）や２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の差分値が小さすぎる場合、第一又は第二誤動作モードが引き起こされる。よって予測の誤動作を防止するための対策が必要である。上述した２つの誤動作が引き起こされうるということは、本発明者が始めて発見したものである。

次に、予測の誤動作の対策を考慮したヒステリシス比較器２０の動作について、説明する。図７に示すように、予測演算器１９からのＶ_ｐｒ（ｎ）、ＡＤ変換器１０からのＶ_ｄｅ（ｎ）と二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果によって、制御信号（Ｖ_ｃ）を生成する。

（Ａ）正常モード
以下の３つの状態のときは、電源制御回路５（電源装置１）は正常モードとなる。

予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも大きければ、制御信号（Ｖ_ｃ）が立ち下がって、Ｌになる。

予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも小さければ、制御信号（Ｖ_ｃ）が立ち上って、Ｈになる。

第二制御閾値（Ｖ_ｔｈ２）＜予測値（Ｖ_ｐｒ（ｎ））＜第一制御閾値（Ｖ_ｔｈ１）の条件にて、制御信号（Ｖ_ｃ）は前回の状態を保持する。

（Ｂ）誤動作モード
以下の２つの状態のときは、電源制御回路５（電源装置１）は誤動作モードとなる。誤動作モードとなったとき、ヒステリシス比較器２０は、誤動作信号（Ｖ_ｍ）をレジスタ制御回路８に出力する。この誤動作信号（Ｖ_ｍ）がレジスタ制御回路１８から通信線Ｉ／Ｏを介してパソコン等の電源装置外部の外部装置に送信される。その結果、レジスタ制御回路１８が通信線Ｉ／Ｏを介してパソコン等の電源装置外部の外部デバイスなどから制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の更新値を受け、制御レジスタＣＲ１、制御レジスタＣＲ２、及び制御レジスタＣＲ３の少なくともいずれかの値の更新を行う。

予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きければ、制御信号（Ｖ_ｃ）が立ち下がって、Ｌになる。これが第一誤動作モードである。

予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さければ、制御信号（Ｖ_ｃ）が立ち上って、Ｈになる。これが第二誤動作モードである。

このように、予測値（Ｖ_ｐｒ（ｎ））と二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）とを比較することで制御信号（Ｖ_ｃ）の状態を確定することだけではなく、誤差信号（Ｖ_ｄｅ（ｎ））の状態も制御信号（Ｖ_ｃ）の状態を確定する条件として追加する。このため、電源制御回路５（電源装置１）が誤動作モードに入っても、制御信号（Ｖ_ｃ）により正常モードに戻ることができ、電源制御回路５（電源装置１）の応答速度を高速化することができる。誤動作モードから正常モードに速やかに戻ることができるため、電源装置１から電源電圧を供給されている負荷の破壊や動作不能状態を避けることができる。更に第一誤動作モードと第二誤動作モードとで互いに異なる適切な制御信号（Ｖ_ｃ）が出力されるため、２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の間に出力電圧（Ｖ_ｏｕｔ）を速やかに戻すことができる。

また、図９に示すように、ＡＤ変換器１０がＡＤ変換処理しなければならない電圧範囲（フルスケール）を制御閾値範囲（Ｖ_ｔｈ１〜Ｖ_ｔｈ２）の設定可能な範囲に従って限定した。一例として示すと、制御信号（Ｖ_ｃ）の立上りを決める予測値（Ｖ_ｐｒ（ｎ））が、現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））によって求められ、制御信号（Ｖ_ｃ）の立下りを決める予測値（Ｖ_ｐｒ（ｎ＋ｋ））が、ｋサイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ））とｋ−１サイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ−１））によって求められる（ここで、ｋは自然数）。このため、誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））とｋサイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ））とｋ−１サイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ−１））の値をＡＤ変換器１０で正確に表せれば、正確な制御信号（Ｖ_ｃ）の生成ができる。従って、ＡＤ変換器１０のフルスケールは、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））からｋ−１サイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ−１））までである。また、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））とｋ−１サイクル後の誤差信号（Ｖ_ｄｅ（ｎ＋ｋ−１））が制御閾値付近であるため、二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の設定可能な範囲によってＡＤ変換器１０のフルスケールを限定することが可能となる。具体的には図９に示すように、二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の差分値が最大となるような形にて設定した状態に、各種ばらつきやノイズ等ために余裕をもたせるための所定値（＋ΔＶ、−ΔＶ）を二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）それぞれに足し合わせた形となる。よって、フルスケールはＶ_ｔｈ１＋ΔＶからＶ_ｔｈ２―ΔＶとなる。なお、図８では、”Ｆｕｌｌｓｃａｌｅ ｆｏｒ ＡＤＣ”と記載されている。これによりＡＤ変換器１０の有効分解能（ビット数）を下げることができ、ＡＤ変換器１０の消費電力の低減により電源制御回路５（電源装置１）全体の消費電力の低減が可能となる。尚、図９では、二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の差分値が最大となるような形にて設定した状態を表している。

３．半導体集積回路装置
電源装置１の一部を半導体集積回路装置としてＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化した電源ＩＣの構成の例を、以下に示す。図９及び図１０は、電源装置の部品の構成例を示す図である。

（１）第１例
図９に示される電源装置１は半導体集積回路装置ＩＣ１と半導体集積回路装置ＩＣ２と平滑回路４を有する。第一半導体集積回路装置ＩＣ１はデジタルコントローラ８とアナログフロントエンド回路７とが１つの半導体基板上に形成される。第二半導体集積回路装置ＩＣ２はスイッチング素子２とスイッチング素子３とドライバ６とが１つのパッケージに封止される。ドライバ６、スイッチング素子２及びスイッチング素子３がそれぞれ１つの半導体基板上に形成される。平滑回路４のインダクタＬとコンデンサＣが単体部品として構成されている。

（２）第２例
図１０に示される電源装置１Ａは半導体集積回路装置ＩＣ３と平滑回路４とを有する。半導体集積回路装置ＩＣ３は半導体集積回路装置（Ｃｈｉｐ）２１と半導体集積回路装置（Ｃｈｉｐ）２２とを１つのパッケージに内蔵している。半導体集積回路装置（Ｃｈｉｐ）２１はスイッチング素子（ＨＳＤ，ＬＳＤ）ＳＷとドライバ（Ｄｒ）６とを１つの半導体基板上に形成している。半導体集積回路装置（Ｃｈｉｐ）２２はアナログフロントエンド回路（ＡＦＥ）７とデジタルコントローラ（ＤＣ）８とを１つの半導体基板上に形成している。インダクタＬ、コンデンサＣは、電源ＩＣとしての半導体集積回路装置ＩＣ３の外付け部品として使われている。平滑回路４のインダクタＬとコンデンサＣ以外はＩＣ化できるため、外付け部品点数を顕著に低減できることは明らかである。さらに、近年、携帯電話などの小型機器は、ますます高機能で小型化が進行しており、それに伴った電源ＩＣの高集積化、小型化への要求は更に強くなる。半導体集積回路装置ＩＣ３を用いることでデジタル制御電源の適用領域を上記のような小型機器まで広げることができる。

電源装置は用途によって、必要なスイッチング素子が異なる。例えば、太陽光発電用パワーコンディショナ用のスイッチング素子は高耐圧が求められる。スイッチング素子ＳＷ、ドライバ６とデジタルコントローラ８をワンチップで作り上げると、用途が異なる電源を開発する場合、電源ＩＣを新規に設計する必要があり、開発費用と時間がかかってしまう。一方、デジタルコントローラ８は、後に説明する実施の形態５のようにソフトで制御を実現可能であり、いろいろな制御方式でも対応できるようにするため、上述のように２つのチップ（半導体基板）に分けられるように構成した。ここで、スイッチング素子ＳＷの放熱の問題を考慮したため、サイドバイサイドの形で１パッケージに格納する形としている。尚、放熱の問題を無視できる場合、この二つのチップをスタック状に実装すれば、さらなる小型化の実現が可能となる。

（３）第３例
アナログフロントエンド回路７も高耐圧が求められることもある。この場合は、スイッチング素子ＳＷとドライバ６とアナログフロントエンド回路７とを１つの半導体基板上に設け、デジタルコントローラ８をもう１つの半導体基板上に設けるとよい。

（４）第４例
また、スイッチング素子ＳＷの構造の変更があまり必要ないような場合、例えば、汎用の電源ＩＣの場合、上述ように２つのチップを作る場合は、製造コストが高く、実装面積も大きい。このため、スイッチング素子ＳＷ、ドライバ６、アナログフロントエンド回路７、及びデジタルコントローラ８を１つの半導体基板上に作り上げてもよい。

（５）第５例
また、図示していないが、電源ＩＣをＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの負荷と同一パッケージ上に構成する実施形態も考えられる。そうすると、電源装置と負荷との配線距離を極めて短くできるため、負荷急変時の出力電圧変動を顕著に低減でき、高速応答が可能となるという効果がある。

（６）第６例
また、図示していないが、電源装置をＣＰＵ、ＳＤＲＡＭなどの負荷と同一チップ上、あるいは同一パッケージ上に構成する実施形態も考えられる。同様に負荷急変時の高速応答が可能となるという効果がある。

（７）第７例
少なくともデジタルコントローラ８内の構成要素は１つの半導体基板上に形成された半導体集積回路装置となっていればよい。

４．スイッチング素子
図１１は電源回路のスイッチング素子の具体例を示した図である。

入力電源端子ＩＮはスイッチング素子２のドレインと接続されている。スイッチング素子２のソースはスイッチング素子３のドレインと接続されている。スイッチング素子３のソースはグランド側入力電源端子ＧＮＤＩに接続されている。インダクタＬの一端が、スイッチング素子２のソース及びスイッチング素子３のドレインと接続されている。デジタルコントローラ８からの制御信号（Ｖ_ｃ）がドライバ６に入力される。ドライバ６の出力と、スイッチング素子２及びスイッチング素子３のゲートとが接続されている。ドライバ６からの駆動信号が、スイッチング素子２及びスイッチング素子３のゲートに入力される。
スイッチング素子ＳＷは図１１に示すように２つともＮＭＯＳトランジスタであるが、それに限る必要はない。スイッチング素子２はＰＭＯＳトランジスタであってもよい。スイッチング素子ＳＷの２つのトランジスタのうち少なくとも一方がバイポーラトランジスタであってもよい。更に、必ずしも２つスイッチング素子が必要ではなく、一方がスイッチング素子であり、他方がダイオード素子であってもよい。

また、この電源装置用のスイッチング素子ＳＷは、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）がよく使われている。電源の用途によって代わりにＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＧａＮデバイス、ＳｉＣ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）デバイスなどの他のパワースイッチング素子を用いてもよい。

（比較技術例）
図１２及び図１３は、比較技術例の電源制御回路（電源装置）の構成及び動作を表す図である。比較技術例は本発明者が実施の形態１に係る電源制御回路（電源装置）の構成及び動作を考え出す前に独自に考え出したものである。図１２は、比較技術例の電源制御回路５Ｂ（電源装置１Ｂ）の構成図である。図１及び図３と同じ符号が付与されているものは、基本的に同一の機能を有するものとして対応している。

図１３に、比較技術例の電源制御回路５Ｂ（電源装置１Ｂ）の動作原理を示す。ＡＤ変換器１０により、差動アンプ９からの差分電圧（Ｖ_ｅ）をデジタルの誤差信号（Ｖ_ｄｅ）に変換する。差分電圧（Ｖ_ｅ）と誤差信号（Ｖ_ｄｅ）との間に、ＡＤ変換による遅延時間（Ｔ_ａｄ）が存在する。さらに、ヒステリシス演算器（ＨＡＵ）１３Ｂで誤差信号（Ｖ_ｄｅ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比較し、制御信号（Ｖ_ｃ）を生成する。具体的には、誤差信号（Ｖ_ｄｅ）が、ハイレベルの制御閾値（Ｖ_ｔｈ１）よりも大きくなれば、制御信号（Ｖ_ｃ）が時刻ｔ_２ ^’に立ち下がって、スイッチング素子２をオフし、ローレベルの制御閾値（Ｖ_ｔｈ２）よりも小さくなれば、制御信号（Ｖ_ｃ）が時刻ｔ_１ ^’に立ち上って、スイッチング素子２をオンするように制御することで、電源装置１Ｂの出力電圧（Ｖ_ｏｕｔ）を一定に保つ。ここで、ヒステリシス演算器１３Ｂの制御演算による遅延時間（Ｔ_ｃ１）が存在する。

比較技術例のデジタルヒステリシス制御方式をアナログヒステリシス制御方式と比べるため、アナログヒステリシス制御方式の制御信号（Ｖ_ｃ）も図に示した。制御信号（Ｖ_ｃ）を表す波形図において、点線にて図示されているものである。アナログヒステリシス制御方式では、差分電圧（Ｖ_ｅ）が直接２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比較するため、制御信号（Ｖ_ｃ）の立ち上りと立下りのタイミングはｔ_１とｔ_２となった。

制御信号（Ｖ_ｃ）の立ち上りと立下り、即ち、スイッチング素子ＳＷのオン・オフ動作のタイミングが出力電圧変動に直接影響するため、電源装置１Ｂの出力電圧変動、特に負荷急変時の電圧変動がアナログ制御電源装置より大きくなってしまう。高速なＡＤ変換器とデジタルコントローラを使えば、遅延時間（Ｔ_ａｄとＴ_ｃ１）の短縮ができ、より正確な制御信号（Ｖ_ｃ）の生成ができるが、消費電力が高くなってしまう。このため、図１１のヒステリシス制御方式を用いた電源装置１Ｂは低消費電力化に問題がある。

これまで説明した内容から分かるように、図４のヒステリシス演算器１３は、図１２のヒステリシス演算器１３Ｂと互いに異なる機能を有しており、それに伴い構成も互いに異なるものも有している。

以上のような比較技術をまとめると以下のようになる。ヒステリシス制御方式を用いたアナログ制御電源装置は、応答速度が非常に高いというメリットがあるが、小型化に限界がある。特に、電源システムに複数の電源電圧が必要となる場合は、部品の削減が難しく、電源装置の小型化が困難である。電源装置の小型化を実現するために、電源装置をデジタル化し、制御回路の一部をデジタルコントローラに集約したヒステリシス制御方式の電源装置１Ｂを図１２及び図１３にて説明した。しかしながら、上述したように、ＡＤ変換器とデジタルコントローラで行うデジタル処理による遅延が大きく生じ、電源装置１Ｂの応答速度が低下し、電源装置１Ｂの出力電圧の変動が大きくなってしまう。高速なＡＤ変換器とデジタルコントローラを使用すれば、この問題を解決できるが、電源装置１Ｂ自体の消費電力が増加してしまう。これにより、電源装置１Ｂを携帯電話、ノートパソコンなどの小型機器に適用できなくなり、応用領域が限られてしまう。

実施の形態１の電源制御回路では、予測値（Ｖ_ｐｒ）が第一制御閾値（Ｖ_ｔｈ１）と第二制御閾値（Ｖ_ｔｈ２）の間になるように出力電圧を制御している。予測値（Ｖ_ｐｒ）というものは第一タイミング及び第二タイミングよりも将来の第三タイミングのものである。よってこの予測値（Ｖ_ｐｒ）を用いることで応答性が向上する。更に予測値（Ｖ_ｐｒ）と第一及び第二制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較関係から即座に制御信号（Ｖ_ｃ）が決定されて出力電圧が制御できる態様（ヒステリシス制御方式）のため応答性が良い。よって出力電圧が供給される負荷の電圧変動に対する高速応答が可能となる。更に予測値（Ｖ_ｐｒ）や第一及び第二制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）がデジタル値であり、電源制御回路がデジタル制御を行っている。このために電源制御回路及び電源装置自体が低消費電力となり小型の電源制御回路及び電源装置となる。

（実施の形態２）
実施の形態１に係る予想制御器１６は、制御演算を簡単化するため、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））と現在の誤差信号（Ｖ_ｄｅ（ｎ））を用いて予測値（Ｖ_ｐｒ（ｎ））を求める実施の形態である。しかし、実施の形態１のような２点を持って行うような予測（２つの誤差信号（Ｖ_ｄｅ）の線分上に予測値（Ｖ_ｐｒ（ｎ））あるとして演算することを線分的な予測と呼ぶ。）は精度が低い。特に、負荷急変により出力電圧（Ｖ_ｏｕｔ）が急変化した場合、大きな予測誤差を生じるため、電源装置の応答性能が劣化する。よって、実施の形態２に係る予想制御器１６Ｃでは、予測の精度を向上させるため、２次曲線を利用し予測制御を行うようにしている。

本実施の形態の電源装置は、実施の形態１に係る電源装置１の予測制御器１６及び分周回路１５を除いて、実施の形態１に係る電源装置１と同じである。したがって、実施の形態１と同じ部分については図示及び説明を省略する。また、予測の誤動作の判定と誤動作対策については、実施の形態１と同様であるため、説明を省略する。分周回路１５Ｃは実施の形態１と基本的には同じであるが、新たにクロック（ＣＬＫ４）を出力するようになっている。

図１４は、実施の形態２に係る予測制御器のブロック図である。電源制御回路内の予測制御器１６Ｃは、制御レジスタＣＲ３、レジスタ（保持回路）Ｒ１、レジスタ（保持回路）Ｒ２、および、予測演算器１９Ｃを有する。レジスタＲ１は、クロック（ＣＬＫ３）の動作に基づいて、ＡＤ変換器１０からの１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））を保存し、１サイクルごとに値の更新を行う。レジスタＲ２は、クロック（ＣＬＫ４）の動作に基づいて、ＡＤ変換器１０からの２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））を保存し、１サイクルごとに値の更新を行う。制御レジスタＣＲ３は、予測値（Ｖ_ｐｒ（ｎ））を求めるための必要な予測期間としての係数（Ｔ_ｐｒ）を保存する。制御レジスタＣＲ３に保存された係数（Ｔ_ｐｒ）の値はレジスタ制御回路１８からのレジスタ更新信号（Ｖ_３）によって更新することができる。予測演算器１９Ｃでは、クロック（ＣＬＫ２）の動作に基づいて、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））、２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））、と現在の誤差信号（Ｖ_ｄｅ（ｎ））により、予測期間（Ｔ_ｐｒ）後の誤差信号、即ち予測値（Ｖ_ｐｒ（ｎ））を計算する。予測演算器１９Ｃは、式２のようにＶ_ｐｒ（ｎ）を求める。ここで、Ｔ_ｓは、ＡＤ変換器１０のサンプリングレートである。

ここで式２において、Ｖ_ｐｒ（ｎ）は予測値（Ｖ_ｐｒ（ｎ））、Ｖ_ｄｅ（ｎ）は現在の誤差信号（Ｖ_ｄｅ（ｎ））、Ｖ_ｄｅ（ｎ−１）は１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））、Ｖ_ｄｅ（ｎ−２）は２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））、Ｔ_ｐｒは予測期間（Ｔ_ｐｒ）、Ｔ_ｓはＡＤ変換器（ＡＤＣ）のサンプリングレート、以上のような関係となる。

信号の流れをまとめると以下のようになる。レジスタＲ１に、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力され、分周回路１５Ｃからクロック（ＣＬＫ３）が入力されることにより、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））が出力される。レジスタＲ２に、レジスタＲ１から１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））が入力され、分周回路１５Ｃからクロック（ＣＬＫ４）が入力されることにより、２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））が出力される。予測演算器１９Ｃに、レジスタＲ１から１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））が入力され、レジスタＲ２から２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））が入力され、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力される。更に、予測演算器１９Ｃに、分周回路１５Ｃからクロック（ＣＬＫ２）が入力され、制御レジスタＣＲ３から予測期間（Ｔ_ｐｒ）が入力されることにより、予測値（Ｖ_ｐｒ（ｎ））が出力される。

図１５は、本実施の形態においての、予測制御の動作原理を示す。現在の誤差信号Ｖ_ｄｅ（ｎ）と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））、２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））を用いて２次曲線を引いて、上記の式２により予測期間（Ｔ_ｐｒ）後の誤差信号、すなわち予測値（Ｖ_ｐｒ（ｎ））を予測する。求めた予測値（Ｖ_ｐｒ（ｎ））を用いて、２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比較した結果によって制御信号（Ｖ_ｃ）を生成する。このように求められた予測値（Ｖ_ｐｒ（ｎ））が、現在の誤差電圧（Ｖ_ｄｅ（ｎ））より早く２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）の範囲外となるため、ＡＤ変換と制御演算による生じる遅延を見かけ上なくすことができる。従って、電源制御回路（電源装置）の応答速度を高速化することができる。

より具体的には、図１５に示すように、負荷急変により出力電圧（Ｖ_ｏｕｔ）が急変化、即ち誤差電圧が急変化した場合、このような２次曲線により予測から得られた予測値（Ｖ_ｐｒ（ｎ））は、２点から得られた線分的な予測からの予測値（Ｖ_ｐｒ（ｎ）’）より早く第一制御閾値（Ｖ_ｔｈ１）を超える。このため、本実施の形態に係る電源制御回路（電源装置）の応答速度が実施の形態１よりも早くなることは明らかである。

さらに、以上説明した実施の形態２において、予測制御器１６Ｃは、２次曲線により制御演算を行ったが、これに代わって３次曲線、４次曲線などにより制御演算を適用しても実現可能である。

（実施の形態３）
実施の形態１と実施の形態２との予想制御器は、高速の応答速度を得るため、２点を持って線分的な予測および２次曲線により予測を電源装置の制御に適用した。しかし、実際の電源装置は、周辺回路から様々なノイズ（ＥＭＩノイズ、高調波ノイズなど）の影響を受ける。このようなノイズ信号を用いて求めた予測値（Ｖ_ｐｒ）を制御信号（Ｖ_ｃ）の生成に用いると、電源装置の出力が発振したり不安定になる可能性がある。よって、実施の形態３の予想制御器では、電源の耐ノイズ性を向上させるため、複数の誤差信号を積分し平均化してから予測制御を行うようにしている。

本実施の形態の電源装置は、実施の形態１に係る電源装置１の予測制御器１６及び分周回路１５を除いて、実施の形態１に係る電源装置１と同じである。したがって、実施の形態１と同じ部分については図示及び説明を省略する。また、予測の誤動作の判定と誤動作対策については、実施の形態１と同様であるため、説明を省略する。分周回路１５Ｄは実施の形態１と基本的には同じであるが、新たにクロック（ＣＬＫ３〜ＣＬＫｘ）を出力するようになっている。

図１６は、実施の形態３の予測制御器の構成図である。電源制御回路内の予測制御器１６Ｄは、制御レジスタＣＲ３、レジスタＲ１〜レジスタＲｃ、および、予測演算器１９Ｄを有する。ここで、ｃは自然数である。レジスタＲ１〜レジスタＲｃは、クロック（ＣＬＫ３〜ＣＬＫｘ）の動作に基づいて、ＡＤ変換器１０からの１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））〜ｃサイクル前の誤差信号（Ｖ_ｄｅ（ｎ−ｃ））を保存し、１サイクルごとに値の更新を行わる。このようなレジスタ（保持回路）の数は、平均化する必要な誤差信号（Ｖ_ｄｅ）の点数（平均化数）によって決まる。例えば、２点平均の場合、誤差信号（Ｖ_ｄｅ）を保存するためのレジスタは、最低２個が必要であり、レジスタＲ１とレジスタＲ２となる。制御レジスタＣＲ３は、予測値（Ｖ_ｐｒ（ｎ））を求めるための必要な予測期間としての係数（Ｔ_ｐｒ）を保存する。制御レジスタＣＲ３に保存された係数（Ｔ_ｐｒ）の値はレジスタ制御回路１８からのレジスタ更新信号（Ｖ_３）によって更新することができる。予測演算器１９Ｄでは、クロック（ＣＬＫ２）の動作に基づいて、複数の誤差信号（Ｖ_ｄｅ）を平均化し、平均化により求められた現在の平均化した誤差信号（Ｖ_ｄｅ（ｎ）’）と１サイクル前の平均化した誤差信号（Ｖ_ｄｅ（ｎ−１）’）により、予測期間（Ｔ_ｐｒ）後の誤差信号（Ｖ_ｄｅ）、即ち予測値（Ｖ_ｐｒ（ｎ））を計算する。予測演算器１９Ｄは、式３のようにＶ_ｐｒ（ｎ）を求める。ここで、Ｔｓが、ＡＤ変換器１０のサンプリングレートで、ｃが、平均化される誤差信号（Ｖ_ｄｅ）の点数（平均化数）である。ｃが１になる場合、実施の形態１と同様である。

ここで式３において、Ｖ_ｐｒ（ｎ）は予測値（Ｖ_ｐｒ（ｎ））、Ｖ_ｄｅ（ｎ）´は現在の平均化した誤差信号（Ｖ_ｄｅ（ｎ）´）、Ｖ_ｄｅ（ｎ−１）´は１サイクル前の平均化した誤差信号（Ｖ_ｄｅ（ｎ−１）´）、Ｔ_ｐｒは予測期間（Ｔ_ｐｒ）、Ｔ_ｓはＡＤ変換器（ＡＤＣ）のサンプリングレート、ｃは平均化される誤差信号（Ｖ_ｄｅ）の点数、以上のような関係となる。

信号の流れをまとめると以下のようになる。レジスタＲ１〜レジスタＲｃに、誤差信号（Ｖ_ｄｅ（ｎ−１）〜Ｖ_ｄｅ（ｎ−ｃ））が入力され、分周回路１５Ｄからクロック（ＣＬＫ３〜ＣＬＫｘ）が入力されることにより、１サイクル前〜ｃサイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１）〜Ｖ_ｄｅ（ｎ−ｃ））が出力される。予測演算器１９Ｄに、レジスタＲ１〜レジスタＲｃから誤差信号（Ｖ_ｄｅ（ｎ−１）〜Ｖ_ｄｅ（ｎ−ｃ））が入力され、ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ（ｎ））が入力される。更に、予測演算器１９Ｄに、分周回路１５Ｄからクロック（ＣＬＫ２）が入力され、制御レジスタＣＲ３から予測期間（Ｔ_ｐｒ）が入力されることにより、予測値（Ｖ_ｐｒ（ｎ））が出力される。

図１７は、本実施の形態においての、予測制御の動作原理を示す。ここで、図面の簡略化のため、２点平均を例として説明する。

現在の誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））を用いて平均化し、現在の平均化した誤差信号（Ｖ_ｄｅ（ｎ）’）を求める。さらに、１サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−１））と２サイクル前の誤差信号（Ｖ_ｄｅ（ｎ−２））を用いて平均化し、１サイクル前の平均化した誤差信号（Ｖ_ｄｅ（ｎ−１）’）を求める。１サイクル前の平均化した誤差信号（Ｖ_ｄｅ（ｎ―１）’）と現在の平均化した誤差信号（Ｖ_ｄｅ（ｎ）’）を用いて、予測期間（Ｔ_ｐｒ）後の誤差信号、すなわち予測値（Ｖ_ｐｒ（ｎ））を予測する。このとき図１７において予測値（Ｖ_ｐｒ）は、現在の平均化した誤差信号（Ｖ_ｄｅ（ｎ））と１サイクル前の平均化した誤差信号（Ｖ_ｄｅ（ｎ−１））とを結ぶ線分上に位置するような態様となる。求めた予測値（Ｖ_ｐｒ（ｎ）を用いて、２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比較した結果によって制御信号（Ｖ_ｃ）を生成する。このように求められた予測値（Ｖ_ｐｒ（ｎ））が、現在の誤差電圧（Ｖ_ｄｅ（ｎ））より早く第二制御閾値（Ｖ_ｔｈ２）を超えるため、ＡＤ変換と制御演算による生じる遅延を見かけ上なくすことができる。従って、電源制御回路（電源装置）の応答速度を高速化することができる。

また、本実施の形態において、平均化される誤差信号（Ｖ_ｄｅ）の点数、即ち、ｃが大きいほど、ノイズの影響を低減することができるが、積分の効果による電源装置の応答速度が劣化していく。従って、ｃを最適化すれば、電源装置の耐ノイズ性と高速の応答速度を両立できる。尚、このｃの値を電源装置外部から設定するための平均化数設定レジスタ（第四レジスタ、ＡＮＳＲ）をデジタルコントローラに設けてもよい。

さらに、以上説明した実施の形態３において、予測制御器１６Ｄは、平均化した２点で得られる線分的な制御により制御演算を行ったが、これに代わって２次曲線、３次曲線などにより制御演算を適用しても実現可能である。

（実施の形態４）
実施の形態１、実施の形態２、及び実施の形態３に用いた高速制御方式では、誤差信号（Ｖ_ｄｅ）による予測された予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果によって制御信号（Ｖ_ｃ）の立ち上りと立下りのタイミングを決めるようなヒステリシス制御が実行されている。この場合、低速のＡＤ変換器とデジタルコントローラを使用すると、誤差信号（Ｖ_ｄｅ）の量子化ノイズの悪影響が大きい。このような量子化ノイズを有する誤差信号（Ｖ_ｄｅ）を用いて求めた予測値（Ｖ_ｐｒ）を制御信号（Ｖ_ｃ）の生成に用いると、電源装置からの出力電圧（Ｖ_ｏｕｔ）が発振したり不安定になる可能性がある。よって、実施の形態４では、ＡＤ変換器とデジタルコントローラが低速動作のものであったとしても、高速の応答速度を実現できるようにするものである。

図１８は、実施の形態４に係る電源装置の構成図である。電源装置１Ｅは、実施の形態１に係る電源装置１のデジタルコントローラ８を除いて、実施の形態１に係る電源装置１と同じである。電源制御回路５Ｅは、実施の形態１の第１例と同様に、１つの半導体基板上に形成されて、半導体集積回路装置ＩＣ１Ｅとして構成される。なお、実施の形態１の第２例から第６例の構成であってもよい。したがって、実施の形態１と同じ部分については説明を省略する。

デジタルコントローラ８Ｅは、クロック生成回路１２、ヒステリシス演算器１３Ｅ、ＰＩＤ演算回路（ＰＩＤ−ＡＵ）２３、ＰＷＭ信号生成回路（ＤＰＷＭ―Ｕｎｉｔ）２４、ロー回路（ＬＵ）２５、ハイ回路（ＨＵ）２６および、セレクタ（ＳＬ）２７を有する。クロック生成回路１２は、実施の形態１と同じであるので説明は省略する。

ＰＩＤ演算回路（ＰＩＤ制御回路）２３は、デューティ比を算出してその算出結果をＰＷＭ信号生成回路２４に出力する。デューティ比の演算には、比例制御（Ｐ）、積分制御（Ｉ）、及び微分制御（Ｄ）の３つの要素によるＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ ａｎｄ Ｄｉｆｆｅｒｅｎｔｉａｌ）補正制御方式を用いる。ＰＩＤ演算回路２３はＡＤ変換器１０からの誤差信号（Ｖ_ｄｅ）がゼロに近づくように制御する。ＰＷＭ信号生成回路２４は、ＰＩＤ演算回路２３の演算結果に基づきＰＷＭ信号（Ｖ_ＰＷＭ）を生成する。更に具体的には、ＰＷＭ信号生成回路２４はＰＩＤ演算回路２３からの出力と三角波とを比較しこの比較結果に従ったハイ、ロー信号をＰＷＭ信号（Ｖ_ＰＷＭ）として出力する。ＰＷＭ信号生成回路２４が生成したＰＷＭ信号（Ｖ_ＰＷＭ）は、パルス幅を制御するＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号である。

ヒステリシス演算器１３Ｅは、ＡＤ変換器１０からの誤差信号（Ｖ_ｄｅ）により予測値（Ｖ_ｐｒ）を求めて、求めた予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果を、セレクタ信号（Ｖ_ｓ１、Ｖ_ｓ２）として出力する。ロー回路（ローレベル信号生成回路）２５は、ロー信号をデューティ比０％の信号として生成する。ハイ回路（ハイレベル信号生成回路）２６はハイ信号をデューティ比１００％の信号として生成する。セレクタ２７は、ロー回路２５の出力、ハイ回路２６の出力、及びヒステリシス演算器１３Ｅの出力を、第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）の状態に基づいて選択し、選択された出力を制御信号（Ｖ_ｃ）として、スイッチング素子ＳＷのオン・オフ動作を制御するために出力する。

接続関係及び信号の流れをまとめると、以下のようになる。ＡＤ変換器１０から誤差信号（Ｖ_ｄｅ）が出力されて、ヒステリシス演算器１３Ｅ及びＰＩＤ演算回路２３に入力される。ヒステリシス演算器１３Ｅはセレクタ信号（Ｖ_ｓ１、Ｖ_ｓ２）をセレクタ２７に出力する。ＰＩＤ演算回路２３からデューティ比の算出結果をＰＷＭ信号生成回路２４に出力する。ＰＷＭ信号生成回路２４からＰＷＭ信号（Ｖ_ＰＷＭ）を出力する。ロー回路２５はロー信号を出力する。ハイ回路２６はハイ信号を出力する。セレクタ２７は、ＰＷＭ信号（Ｖ_ＰＷＭ）、ロー信号、及びハイ信号が入力され、制御信号（Ｖ_ｃ）を電源回路ＤＫに出力する。

図１９は、本実施の形態に係るヒステリシス演算器の構成図である。ヒステリシス演算器１３Ｅは、予測制御器１６、ヒステリシス制御器１７Ｅ、および、レジスタ制御回路１８を有する。ヒステリシス演算器１３Ｅにある予測制御器１６、および、レジスタ制御回路１８は、実施の形態１と同様であるため、説明を省略する。

ヒステリシス制御器１７Ｅは、制御レジスタＣＲ１、制御レジスタＣＲ２、および、ヒステリシス比較器２０Ｅを有する。ヒステリシス制御器１７Ｅにある制御レジスタＣＲ１、制御レジスタＣＲ２は実施の形態１と同様であるため、説明を省略する。

ヒステリシス演算器１３Ｅ信号の入出力関係に関しては、実施の形態１ではヒステリシス比較器２０が制御信号（Ｖ_ｃ）を出力していたが、本実施の形態ではヒステリシス比較器２０Ｅがセレクタ信号（Ｖ_ｓ１、Ｖ_ｓ２）を出力する点が異なる。その他の点は実施の形態１と同じである。

ヒステリシス比較器２０Ｅの動作原理は、図２０に示される。セレクタ信号（Ｖ_ｓ１、Ｖ_ｓ２）の状態は、予測制御器１６で生成された予測値（Ｖ_ｐｒ（ｎ））と誤差信号（Ｖ_ｄｅ（ｎ））を２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）と比較した結果によって決まる。本実施の形態の電源制御回路５Ｅ（電源装置１Ｅ）も実施の形態１で説明したような誤動作モードがあり、第一誤動作モードと第二誤動作モードが発生しうる。

（Ａ）正常モード
以下の状態のときは、電源制御回路５Ｅ（電源装置１Ｅ）は正常モードとなる。

予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも大きければ、第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）が両方Ｌ（ロー信号）になることでセレクタ２７はロー回路２５の出力を選択する。したがって、セレクタ２７の出力はＬ（デューティ比０％に相当するＰＷＭパルス信号）となる。

予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも小さければ、第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）が両方Ｈ（ハイ信号）になることでセレクタ２７はハイ回路２６の出力を選択する。したがって、セレクタ２７の出力はＨ（デューティ比１００％に相当するＰＷＭパルス信号）となる。

第二制御閾値（Ｖ_ｔｈ２）＜予測値（Ｖ_ｐｒ（ｎ））＜第一制御閾値（Ｖ_ｔｈ１）の条件にて、第一セレクタ信号（Ｖ_ｓ１）がＨになり、かつ第二セレクタ信号（Ｖ_ｓ２）がＬになることで、セレクタ２７の出力はＰＷＭ信号生成回路２４からのＰＷＭ信号（Ｖ_ＰＷＭ）と選択される。

（Ｂ）誤動作モード
以下の２つの状態のときは、電源制御回路５Ｅ（電源装置１Ｅ）は誤動作モードとなる。誤動作モードとなったとき、ヒステリシス比較器２０Ｅは、誤動作信号（Ｖ_ｍ）をレジスタ制御回路１８に出力する。この誤動作信号（Ｖ_ｍ）がレジスタ制御回路１８から通信線Ｉ／Ｏを介してパソコン等の電源装置外部の外部デバイスに送信される。その結果、レジスタ制御回路１８が通信線Ｉ／Ｏを介してパソコン等の電源装置外部の外部装置などから制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の更新値を受け、制御レジスタＣＲ１、制御レジスタＣＲ２、及び制御レジスタＣＲ３の少なくともいずれかの値の更新を行う。

予測値（Ｖ_ｐｒ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きければ、第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）が両方Ｌになることでセレクタ２７の出力はＬ（デューティ比０％に相当するＰＷＭパルス信号）と選択される。これが第一誤動作モードである。

予測値（Ｖ_ｐｒ（ｎ））が第一制御閾値（Ｖ_ｔｈ１）よりも大きい、かつ誤差信号（Ｖ_ｄｅ（ｎ））が第二制御閾値（Ｖ_ｔｈ２）よりも小さければ、第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）が両方Ｈになることでセレクタ２７の出力はＨ（デューティ比１００％に相当するＰＷＭパルス信号）と選択される。これが第二誤動作モードである。

実施の形態１の電源制御回路５（電源装置１）と同じように、本実施の形態の電源制御回路５Ｅ（電源装置１Ｅ）においても、予測値（Ｖ_ｐｒ（ｎ））と二つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）とを比較することで制御信号（Ｖ_ｃ）の状態を確定することだけではなく、誤差信号（Ｖ_ｄｅ（ｎ））の状態も制御信号（Ｖ_ｃ）の状態を確定する条件として追加する。このため、電源制御回路５Ｅ（電源装置１Ｅ）が誤動作モードに入っても、制御信号（Ｖ_ｃ）により正常モードに戻ることができ、電源制御回路５Ｅ（電源装置１Ｅ）の応答速度を高速化することができる。誤動作モードから正常モードに速やかに戻ることができるため、電源装置１Ｅから電源電圧を供給されている負荷の破壊や動作不能状態を避けることができる。更に第一誤動作モードと第二誤動作モードとで互いに異なる適切な制御信号（Ｖ_ｃ）が出力されるため、２つの制御閾値（Ｖ_ｔｈ１とＶ_ｔｈ２）の間に出力電圧を速やかに戻すことができる。

次に、本実施の形態に係る電源装置１Ｅの動作原理を説明する。

負荷が安定した場合、出力電圧（Ｖ_ｏｕｔ）が一定であり、誤差電圧（Ｖ_ｄｅ）がほぼ変動しないため、ヒステリシス比較器２０Ｅからの第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）の状態がそれぞれＨとＬであり、セレクタ２７の出力は、ＰＷＭ信号生成回路２４からのＰＷＭ信号（Ｖ_ＰＷＭ）とされる。

正常モードにおける負荷急減の場合には、出力電圧（Ｖ_ｏｕｔ）が急激に上昇するため、誤差電圧（Ｖ_ｄｅ）が急増加する。この誤差電圧（Ｖ_ｄｅ）により求めた予測値（Ｖ_ｐｒ）が第一制御閾値（Ｖ_ｔｈ１）より大きくなると、ヒステリシス比較器２０Ｅからの第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）の状態が両方Ｌとなり、セレクタ２７でデューティ０％に相当するＬ信号を選択し、電源回路ＤＫ内のドライバ６に出力する。これにより、電源回路ＤＫ内の第二スイッチング素子３がオンとなり、スイッチング素子２はオフ状態となり、出力電圧（Ｖ_ｏｕｔ）の変動を速やかに抑制することができる。

一方、正常モードにおける負荷急増の場合には、出力電圧（Ｖ_ｏｕｔ）が急激に低下するため、誤差電圧（Ｖ_ｄｅ）が急降下する。この誤差電圧（Ｖ_ｄｅ）により求めた予測値（Ｖ_ｐｒ）が第二制御閾値（Ｖ_ｔｈ２）より小さくなると、ヒステリシス比較器２０Ｅからの第一セレクタ信号（Ｖ_ｓ１）、第二セレクタ信号（Ｖ_ｓ２）の状態が両方Ｈとなり、セレクタ２７でデューティ１００％に相当するＨ信号を選択し、電源回路ＤＫ内のドライバ６に出力する。これにより、電源回路ＤＫ内のスイッチング素子２がオンとなり、スイッチング素子３はオフ状態となり、出力電圧（Ｖ_ｏｕｔ）の変動を速やかに抑制することができる。

デューティ０％に相当するＬ信号やデューティ１００％に相当するＨ信号は、ＰＷＭ信号（Ｖ_ＰＷＭ）のデューティ比を強制的に調整することと等しい。よってこのような予測制御方式とＰＷＭ制御方式と組み合わせて電源を制御すると、負荷急変時に予測制御によるＰＷＭ信号（Ｖ_ＰＷＭ）のデューティ比を強制的に調整することで電源装置１Ｅの応答速度が高速化できる。

また、予測制御方式は負荷急変時、即ち出力電圧（Ｖ_ｏｕｔ）が急変化した場合のみ動作する。このため、実施の形態１，２，３のように、量子化ノイズを含む誤差信号を用いた予測値（Ｖ_ｐｒ）による制御により電源装置１Ｅの出力電圧（Ｖ_ｏｕｔ）が発振する可能性がなくなるため、低速のＡＤ変換器とデジタルコントローラが使用できる。このため、電源制御回路５Ｅ及び電源装置１Ｅ全体の低消費電力化が図れる。

また、本実施の形態の電源装置１Ｅにおいて、低速のＡＤ変換器とデジタルコントローラを使用してもよいが、電源装置１Ｅの応答速度をさらなる向上するため、これに代わって高速のＡＤ変換器とデジタルコントローラを使用してもよい。

さらに、以上説明した実施の形態４において、予測制御器１６は、実施の形態１，２，３，のように直線に近似する方法、２次曲線以上の多次曲線に近似する方法、複数の誤差信号（Ｖ_ｄｅ）を積分し平均化してから予測制御を行う方法等の制御演算を適用することが可能である。

（実施の形態５）
実施の形態１〜４では、予測値（Ｖ_ｐｒ）の生成やヒステリシス制御がハードウエアにて実行されていた。実施の形態１〜４においては、予測値（Ｖ_ｐｒ）の生成のための演算や、ヒステリシス制御演算を実行するための回路を、一度ハードウエアにて作成してしまうとその後の変更が困難となり、これら演算内容の更新を行いにくくなる。そのために開発コストの増加や開発遅れに繋がりやすい。よって実施の形態５では、予測値（Ｖ_ｐｒ）の生成の演算やヒステリシス制御演算を柔軟に変更できるようにし、開発コストの低減や開発遅れを低減できるようにするものである。

図２１は、実施の形態５に係る電源装置の構成図である。図２２は外部インタフェース回路のブロック図である。電源装置１Ｆは、実施の形態１に係る電源装置１のデジタルコントローラ８を除いて、実施の形態１に係る電源装置１と同じである。電源制御回路５Ｆは、実施の形態１の第１例と同様に、１つの半導体基板上に形成されて、半導体集積回路装置ＩＣ１Ｆとして構成される。なお、実施の形態１の第２例から第６例の構成であってもよい。したがって、実施の形態１と同じ部分については説明を省略する。又、クロック生成回路１２Ｆの分周回路１５Ｆは基本的に実施の形態１と同じだが、出力されるクロックがクロック（ＣＬＫ２、ＣＬＫ３）からクロック（ＣＬＫ１０）に変更されている。

実施の形態１〜４の電源制御回路内のデジタルコントローラではヒステリシス演算器が用いられていたが、本実施の形態ではそれに代わってプロセッサ（ＰＣＳ）２８と外部インタフェース回路ＥＩＦとが用いられている。電源制御回路５Ｆ内のプロセッサ２８は、プロセッサコア（Ｃｏｒｅ）２９と、ランダムアクセスメモリ（ＲＡＭ）３０と、不揮発性メモリ（ＲＯＭ）３１と、割り込みコントローラ（ＩＣＵ）３２と、バスＢＵＳを有する。不揮発性メモリ３１は電気的に消去及び書き込みができるメモリ、例えばフラッシュメモリであるのが好ましい。

プロセッサコア２９はＣＰＵコア又はＤＳＰコアにて形成される。不揮発性メモリ３１にはプロセッサコア２９にて用いられるプログラムが格納されている。ランダムアクセスメモリ３０は一時的に各種データを蓄える領域として用いられる他、プロセッサコア２９のワークエリアとして用いられる。割り込みコントローラ３２はプロセッサコア２９に対して割り込み信号を出力する。バスＢＵＳには、プロセッサコア２９と、ランダムアクセスメモリ３０と、不揮発性メモリ３１及び割り込みコントローラ３２の間に流れる各種制御信号やデータ信号が流される。

実施の形態１〜４のいずれかのヒステリシス演算器の機能を、プロセッサ２８が持つため、プロセッサ２８には誤差信号（Ｖ_ｄｅ）が入力され、この誤差信号（Ｖ_ｄｅ）に基づいてプロセッサは制御信号（Ｖ_ｃ）を出力する。尚、本実施の形態の電源制御回路５Ｆ（電源装置１Ｆ）が、実施の形態４の電源制御回路５Ｅ（電源装置１Ｅ）の機能を持つ場合は、プロセッサ２８がヒステリシス演算器１３Ｅに加えて、ＰＩＤ演算回路２３、ＰＷＭ信号生成回路２４、ロー回路２５、ハイ回路２６およびセレクタ２７の機能も有することとなる。プロセッサ２８はクロック（ＣＬＫ１０）に従って動作する。

本実施の形態の電源制御回路５Ｆ（電源装置１Ｆ）は、実施の形態１〜４のいずれの電源装置の機能であっても持つことが可能となる。これは不揮発性メモリ３１に格納するプログラムを適宜変更してその機能を保有するようにすれば可能となる。もちろん、実施の形態１〜４の機能の２つ以上を保有させることも可能であり、不揮発性メモリ３１に格納するプログラムを適宜変更すれば問題ない。

図２２に示すように、外部インタフェース回路ＥＩＦはレジスタ制御回路１８Ｆと制御レジスタ群ＲＥＳとを有する。制御レジスタ群ＲＥＳは制御レジスタＣＲ１，ＣＲ２，ＣＲ３を有する。尚、制御レジスタＣＲ１，ＣＲ２，ＣＲ３は通信線Ｉ／Ｏを介して電源装置１Ｆの外部から書き換え可能なレジスタとなっている。

図２３は、本実施の形態の電源制御回路５Ｆ（電源装置１Ｆ）の動作のフローである。この動作のフローは不揮発性メモリ３１に格納されたプログラムに従って実行される。電源装置１Ｆを起動する（ステップＳ１）。電源装置１Ｆの外部装置は制御レジスタ（ＬＶＴＲ，ＨＶＴＲ，ＰＲＴＲ）ＣＲ１，ＣＲ２，ＣＲ３に初期値を設定する（ステップＳ２）。プロセッサコア２９は、制御レジスタＣＲ１，ＣＲ２，ＣＲ３の内容をプロセッサコア２９内のレジスタ又はランダクアクセメモリ３０に格納する。プロセッサ２８はタイミングの互いに異なる複数の誤差信号（Ｖ_ｄｅ）により予測値（Ｖ_ｐｒ）を求める（ステップＳ３）。この予測値（Ｖ_ｐｒ）は、実施の形態１〜３のいずれかに開示された演算方式によって求められる。プロセッサ２８は予測値（Ｖ_ｐｒ）と誤差信号（Ｖ_ｄｅ）から正常モードか否かを判定する（ステップＳ４）。ステップＳ４にて正常モードと判定された場合は、図８又は図２０の正常モードの箇所に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成し、電源回路ＤＫを制御する（ステップＳ５）。その後、ステップＳ３に戻る。ステップＳ４にて誤差モードと判定された場合は、図８又は図２０の誤動作モードの箇所に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成し、電源回路ＤＫを制御する（ステップＳ６）。さらにレジスタ制御回路１８Ｆ経由で誤動作信号（Ｖ_ｍ）を外部に送信する（ステップＳ７）。外部指令によって制御レジスタ（ＬＶＴＲ）ＣＲ１，制御レジスタ（ＨＶＴＲ）ＣＲ２，及び制御レジスタ（ＰＲＴＲ）ＣＲ３の少なくともいずれかの値を調整する（ステップＳ８）。ステップＳ３に戻り、予測値（Ｖ_ｐｒ）の演算を再開する。尚、実施の形態１〜３の機能を電源装置が持つ場合は、ステップＳ５及びＳ６にて図８に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成する。実施の形態４の機能を電源装置が持つ場合は、ステップＳ５及びＳ６にて図２０に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成する。ステップＳ５からステップＳ３に戻るタイミング、及びステップＳ８からステップＳ３に戻るタイミングを含めた、ステップＳ３の実施タイミングは、割り込み制御によって実施されるのが好適である。具体的には、割り込みコントローラ３２からのプロセッサコア２９に対してなされる割り込み信号が、予測値（Ｖ_ｐｒ）を生成すべき周期ごとに発生する態様となればよい。この割り込み周期を電源装置外部から設定可能とするレジスタをデジタルコントローラ内に設けても良い。

このように、図２１及び２２にて説明した構成および動作にて電源制御回路（電源装置）を設計することで、不揮発性メモリ３１内のプログラムの変更により柔軟に予測演算やヒステリシス制御演算を変更することができ、開発コスト低減や開発期間の短縮を図ることができる。尚、図２１の電源制御回路（電源装置）の動作フローは、実施の形態１〜４の電源制御回路（電源装置）の動作フローにもなる。当然この場合は、プロセッサ２８がこの動作フローを実施するのではなく、デジタルコントローラが実施することとなる。更にこの場合、実施の形態１〜３の電源制御回路（電源装置）は、ステップＳ５及びＳ６にて図８に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成することとなる。実施の形態４の電源制御回路（電源装置）は、ステップＳ５及びＳ６にて図２０に従って、予測値（Ｖ_ｐｒ）と２つの制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）との比較結果及び誤差信号（Ｖ_ｄｅ）によって制御信号（Ｖ_ｃ）を生成することとなる。

図２３に示す動作フローのステップＳ２では、電源装置１Ｆの外部装置が制御レジスタＣＲ１，ＣＲ２，ＣＲ３に初期値を設定するようにしているが、不揮発性メモリ３１にレジスタＣＲ１，ＣＲ２，ＣＲ３の初期値に対応する値を予め格納しておいてもよい。すなわち、制御レジスタ群ＲＥＳを不揮発性メモリ３１内に設けるようにしてもよい。この場合、プロセッサコア２９は、不揮発性メモリ３１に格納されている制御レジスタＣＲ１，ＣＲ２，ＣＲ３の初期値に対応する内容をプロセッサコア２９内のレジスタ又はランダクアクセメモリ３０に格納する。

また、ステップ７で、レジスタ制御回路１８Ｆ経由で誤動作信号（Ｖ_ｍ）を外部に送信し、ステップ８で、外部指令で制御レジスタＣＲ１，ＣＲ２，ＣＲ３の値を調整するようにしているが、誤動作モードであると判断した場合は、誤動作信号（Ｖ_ｍ）を外部に送信することなく、不揮発性メモリ３１内のプログラムによって制御レジスタＣＲ１，ＣＲ２，ＣＲ３の値を調整するようにしてもよい。

不揮発性メモリ３１に制御レジスタＣＲ１、ＣＲ２、ＣＲ３の初期値に対応する値を予め格納する態様として場合でも、制御レジスタＣＲ１、ＣＲ２、ＣＲ３の値を外部から読み取り及び設定可能としておけば、電源装置の動作検証に有用となる。同じく誤動作モードであると判断した場合に、不揮発性メモリ３１内のプログラムによって制御レジスタＣＲ１，ＣＲ２，ＣＲ３の値を調整する態様とした場合でも、誤動作信号（Ｖ_ｍ）を外部に送信するようにすれば、電源装置の動作検証に有用となる。

（実施の形態６）
電子機器の電源装置には、ＣＰＵ、ＳＤＲＡＭなどの負荷に安定な電圧を供給するため、出力電圧が異なる複数チャネルの電源装置が必要である。単純に実施の形態１〜５の電源装置を複数チャネル分準備すると、電源装置の面積が大きくなる。よって本実施の形態では、複数チャネルに電源電圧を供給する電源装置であっても電源装置の面積が低減可能な電源装置を提供する。

図２４は実施の形態６の電源装置及びそれを用いた電子装置の構成図である。図２５はチャネル制御回路のブロック図である。図２６はヒステリシス演算器のブロック図である。電源装置１Ｇは電源回路ＤＫ１，ＤＫ２と電源制御回路５Ｇとを有する。また、電子装置０Ｇは電源回路１ＧとＳＤＲＡＭ３６とＣＰＵ３７とを有する。実施の形態１と同一の符号があるものは、基本的に同一のものである。更に実施の形態１と同一の符号に加えて最後に１や２が付加されているものがある。これらは、以下のような関係がある。
（１）実施の形態６において、実施の形態１と同一の符号に加えて最後に１や２が付加されている構成要素各々は、実施の形態１と同一の符号の構成要素各々と対応しており、互いに基本的に同一構成のものである。
（２）実施の形態６において、実施の形態１と同一の符号に加えて符号の最後に１が付加されているものは、負荷としてのＳＤＲＡＭ３６に電源電圧を供給するための構成要素である。
（３）同様に実施の形態６において、実施の形態１と同一の符号に加えて符号の最後に２が付加されているものは、負荷としてのＣＰＵ３７に電源電圧を供給するための構成要素である。

一例として、電源回路ＤＫ１は実施の形態１の電源回路ＤＫと同一の構成要素であり、更にＳＤＲＡＭ用の構成要素となる。本実施の形態では、ＳＤＲＡＭ３６を１チャネル（１Ｃｈ）とし、ＣＰＵ３７を２チャネル（２Ｃｈ）とする。

電源制御回路５Ｇは、チャネル制御回路ＣＨＣと複数チャネル用ヒステリシス演算器（ＨＡＵ１＆２）１３Ｇとを有する。又、これらはデジタルコントローラ８Ｇ内に設けられる。また、電源制御回路５Ｇは、アナログフロントエンド回路７Ｇを有する。アナログフロントエンド回路７ＧはＡＤ変換器１０と２つの差動アンプ９−１，９−２と２つの目標電圧設定回路１１−１，１１−２とを有する。２つの差動アンプ９−１，９−２は同じものである。２つの目標電圧設定回路１１−１，１１−２は、出力電圧（Ｖ_ｏｕｔ１，Ｖ_ｏｕｔ２）が異なれば、それに従って、設定される目標電圧が異なる。なお、電源回路ＤＫ１，ＤＫ２と差動アンプ９−１，９−２と目標電圧設定回路１１−１，１１−２とを有するものを電源供給回路ともいう。また、差動アンプ９−１，９−２と目標電圧設定回路１１−１，１１−２とを有するものを誤差電圧検出回路ともいう。差動アンプ９−１，９−２を差分出力回路ともいう。

図２５に示すように、チャネル制御回路ＣＨＣは１チャネル用レジスタ（１ＣｈＲＥＳ）３３と２チャネル用レジスタ（２ＣｈＲＥＳ）３４と電源チャネルシーケンサー（ＰＳＣｈ−ＳＱＣ）３５と切換回路ＳＬＣ１，ＳＬＣ２とを有する。電源制御回路５Ｇは、実施の形態１の第１例と同様に、１つの半導体基板上に形成されて、半導体集積回路装置ＩＣ１Ｇとして構成される。なお、実施の形態１の第２例から第６例の構成であってもよい。

１チャネル用レジスタ３３、２チャネル用レジスタ３４、及び電源チャネルシーケンサー３５の内部に設定される値は、電源装置１Ｇの外部デバイスにより設定可能とされている。図２５に示されるように、１チャネル用レジスタ３３は、５つの制御レジスタ１ＣＲ１，１ＣＲ２，１ＣＲ３，１ＣＲ４，１ＣＲ５を有し、２チャネル用レジスタ３４も、５つの制御レジスタ２ＣＲ１，２ＣＲ２，２ＣＲ３，２ＣＲ４，２ＣＲ５を有する。制御レジスタ１ＣＲ１，１ＣＲ２，１ＣＲ３はそれぞれ実施の形態１の制御レジスタＣＲ１，ＣＲ２，ＣＲ３に対応する。制御レジスタ１ＣＲ１，１ＣＲ２，１ＣＲ３内の値はレジスタ更新信号（Ｖ_１，Ｖ_２，Ｖ_３）によって複数チャネル用ヒステリシス演算器１３Ｇ内の制御レジスタＣＲ１，ＣＲ２，ＣＲ３に格納される。また、制御レジスタ２ＣＲ１，２ＣＲ２，２ＣＲ３はそれぞれ実施の形態１の制御レジスタＣＲ１，ＣＲ２，ＣＲ３に対応する。制御レジスタ２ＣＲ１，２ＣＲ２，２ＣＲ３１ＣＲ３内の値はレジスタ更新信号（Ｖ_１，Ｖ_２，Ｖ_３）によって複数チャネル用ヒステリシス演算器１３Ｇ内の制御レジスタＣＲ１，ＣＲ２，ＣＲ３に格納される。１チャネル用レジスタ３３は、１チャネルの負荷としてのＳＤＲＡＭに出力電圧（Ｖ_ｏｕｔ１）を供給するための構成要素である。同様に２チャネル用レジスタ３４は、２チャネルの負荷としてＣＰＵに出力電圧（Ｖ_ｏｕｔ２）を供給するための構成要素である。

ＡＤ変換器１０及びクロック生成部は１チャネル及び２チャネル用両方にて用いられる。複数チャネル用ヒステリシス演算器１３Ｇは１チャネル及び２チャネル用両方にて用いられる。更に複数チャネル用ヒステリシス演算器１３Ｇは、図２６に示すように、実施の形態１のヒステリシス演算器１３、実施の形態２の予測制御器１６Ｃ、及び実施の形態３の予測制御器１６Ｄを有する。また、実施の形態４のヒステリシス演算器１３Ｅ、ＰＩＤ演算回路２３、ＰＷＭ信号生成回路２４、ロー回路２５、ハイ回路２６および、セレクタ２７が配置されている。複数チャネル用ヒステリシス演算器１３Ｇは制御モード設定レジスタ（ＣＭＳＲ）１ＣＲ５，２ＣＲ５の設定モードに従って、チャネル制御信号ＣＮＴＳ及び切換回路ＤＭＵＸ、ＭＵＸ、ＳＬＬ等を用いて上述したどの構成要素を用いるのか、及び用いられる構成要素間の信号の入出力関係がどのようになるのかを設定する。尚、信号の入出力関係及び接続関係は図２６の通りである。

図２７は制御モード設定レジスタ１ＣＲ５，２ＣＲ５の設定内容を示す図面である。縦軸の０〜５が設定可能なレジスタの値、横軸のＣＭＳ１〜４が利用可能な機能を表している。 第１制御モード（ＣＭＳ１）が実施の形態１にて示された予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御を表す。より具体的には、式１に示された形での予測値（Ｖ_ｐｒ）の演算を行い、図８にて示された形にてヒステリシス制御を行う。第２制御モード（ＣＭＳ２）が実施の形態２にて示された予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御を表す。より具体的には、式２に示された形での予測値（Ｖ_ｐｒ）の演算を行い、図８にて示された形にてヒステリシス制御を行う。第３制御モード（ＣＭＳ３）が実施の形態３にて示された予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御を表す。より具体的には、式３に示された形での予測値（Ｖ_ｐｒ）の演算を行い、図８にて示された形にてヒステリシス制御を行う。第４制御モード（ＣＭＳ４）が実施の形態４にて示された予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御を表す。より具体的には、予測値（Ｖ_ｐｒ）の演算は実施の形態１〜３のいずれかを行い、図２０にて示された形にてヒステリシス制御を行う。

図２７にて丸（○）が付与されている箇所がある。これは縦軸の設定値のときに、横軸の機能が利用可能であることを表す。一例として、１チャネル用制御モード設定レジスタ１ＣＲ５のレジスタ値が２のとき、ＣＭＳ２が利用可能となる。

よって、制御モード設定レジスタ１ＣＲ５，２ＣＲ５のレジスタ値に従って、利用可能な機能が決まり、この利用可能な機能に基づいて、複数チャネル用ヒステリシス演算器１３Ｇ内での構成要素間の接続関係及び信号の入出力関係が決まる。一例として、１チャネル用制御モード設定レジスタ１ＣＲ５のレジスタ値が２であり、２チャネル用制御モード設定レジスタ２ＣＲ５のレジスタ値が４であるときを考える。このとき、複数チャネル用ヒステリシス演算器１３Ｇにおける信号の入出力関係としては、実施の形態１のヒステリシス演算器１３に誤差信号（Ｖ_ｄｅ１、Ｖ_ｄｅ２）が入力されて制御信号（Ｖ_ｃ１、Ｖ_ｃ２）が出力される形となる。次にチャネルごとの構成を以下に示す。

（１）１チャネル
１チャネルは、実施の形態１のヒステリシス演算器１３を用いるが、この実施の形態１のヒステリシス演算器１３内の予測制御器１６は用いないで、実施の形態２の予測制御器１６Ｃを用いる。実施の形態２の予測制御器１６Ｃに誤差信号（Ｖ_ｄｅ１）、クロック（ＣＬＫ２、ＣＬＫ３，ＣＬＫ４）、レジスタ更新信号（Ｖ_１）が入力され、実施の形態２の予測制御器１６Ｃから予測値（Ｖ_ｐｒ１）がヒステリシス制御器２０に出力される。

（２）２チャネル
２チャネルは、実施の形態１のヒステリシス演算器１３を用いるが、この実施の形態１のヒステリシス演算器１３内の予測制御器１６は用いないで、実施の形態３の予測制御器１６Ｄを用いる。実施の形態３の予測制御器１６Ｄに誤差信号（Ｖ_ｄｅ２）、クロック（ＣＬＫ２、３〜Ｘ）、レジスタ更新信号（Ｖ_３）が入力され、実施の形態３の予測制御器１６Ｄから予測値（Ｖ_ｐｒ２）がヒステリシス制御器１７に出力される。又、ＣＭＳ３が利用可能とされたとき、平均化数設定レジスタ（ＡＮＳＲ）１ＣＲ４，２ＣＲ４がイネーブルとなる。具体的には、図２７にあるように、制御モード設定レジスタ１ＣＲ５，２ＣＲ５のレジスタ値が４か５のときである。言うまでもないことであるが、ＣＭＳ３が利用可能でないと、平均化した予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算を行わないために、平均化数設定レジスタ１ＣＲ４，２ＣＲ４をイネーブルにする必要がないからである。

図２８は電源チャネルシーケンサーの構成図及び電源チャネルシーケンサーの設定に従った電源制御回路５Ｇ（電源装置１Ｇ）の動作フローの一例である。

図２８（ａ）は電源チャネルシーケンサーの構成図を表している。電源チャネルシーケンサー３５は第０領域（Ａ０）、第１領域（Ａ１）、第２領域（Ａ２）・・・第Ｎ領域（ＡＮ）がある。ここでＮは自然数である。第０領域はどこまでの領域の設定条件を繰り返すのかを定めるための、繰り返し領域数を定める領域となる。第１領域〜第Ｎ領域の各々は、動作チャネルを設定する領域と演算時間を設定する領域がある。

図２８（ｂ）及び（ｃ）を用いて、具体的に電源チャネルシーケンサー３５に値が設定された場合の電源制御回路５Ｇ（電源装置１Ｇ）の動作フローを示す。第０領域（Ａ０）に第５領域（Ａ５）が設定され、第１領域（Ａ１）に動作チャネルとして２チャネル及び演算時間としてＴ１期間（が設定されている。また、第２領域（Ａ２）に動作チャネルとして１チャネル及び演算時間としてＴ１期間が設定され、第３領域（Ａ３）に動作チャネルとして演算無し（ＮＯ）及び演算時間としてＴ２期間が設定されている。更に、第４領域（Ａ４）に演算時間として２チャネル及び演算時間としてＴ１期間が設定され、第５領域（Ａ５）に動作チャネルとして演算無し（ＮＯ）及び演算時間としてＴ３期間）が設定されている。なお、第６領域から第Ｎ領域には設定は特になしとされる。第６領域から第Ｎ領域に何らかの値が設定されていたとしても、第０領域が第５領域であるために、特に動作に影響を及ぼさない。

図２８（ｃ）に示すように、まずは、第１領域（Ａ１）に２チャネル及びＴ１期間が設定されているために、２チャネルをＴ１期間だけ、電源回路の制御を行う。２チャネルにおいて、予測値（Ｖ_ｐｒ２）の演算及びヒステリシス制御演算を行って制御信号（Ｖ_ｃ２）を電源回路ＤＫ２に出力する。この際、２チャネル用レジスタ３４に設定されていたレジスタ値を使用する。より具体的には、制御レジスタ２ＣＲ１、制御レジスタ２ＣＲ２、制御レジスタ２ＣＲ３、制御モード設定レジスタ２ＣＲ５の値を用いる。必要なら、平均化数設定レジスタ２ＣＲ４の値も用いる。２チャネル用レジスタ３４の値を用いる際は、レジスタ２ＣＲ１、レジスタ２ＣＲ２、レジスタ２ＣＲ３の値を、複数チャネル用ヒステリシス演算器１３Ｇ内のレジスタＣＲ１、レジスタＣＲ２、レジスタＣＲ３に書き込む形を採用するとよい。他の方法として、複数チャネル用ヒステリシス演算器１３Ｇが、１チャネル用レジスタ３３と、２チャネル用レジスタ３４を両方保有している形とする。２チャネル用レジスタ３４の値を用いられる際は、２チャネル用レジスタ３４内のレジスタをイネーブルとし、１チャネル用レジスタ３３内のレジスタをディセーブルとすることで、複数チャネル用ヒステリシス演算器１３Ｇが１チャネル用レジスタ３３の値を用いてもよい。

次に第２領域（Ｎ２）に１チャネル及びＴ１期間が設定されているために、１チャネルをＴ１期間だけ、電源回路の制御を行う。１チャネルにおいて、予測値（Ｖ_ｐｒ１）の演算及びヒステリシス制御演算を行って制御信号（Ｖ_ｃ１）を電源回路ＤＫ１に出力する。この際、１チャネル用レジスタ３３に設定されていたレジスタ値を使用する。よって、複数チャネル用ヒステリシス演算器１３Ｇにて用いられる制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値は１チャネル用のものに更新される。

次に第３領域（Ａ３）に操作無し（ＮＯ）及びＴ２期間が設定されているために、Ｔ２期間だけ、電源回路の制御のための演算処理の更新は行わない形とする。よって２つの電源回路ＤＫ１，ＤＫ２に出力される制御信号（Ｖ_ｃ１、Ｖ_ｃ２）は更新されない。

次に、第４領域（Ａ４）に２チャネル及びＴ１期間が設定されているために、２チャネルをＴ１期間だけ、電源回路の制御を行う。２チャネルにおいて、予測値（Ｖ_ｐｒ２）の演算及びヒステリシス制御演算を行って制御信号（Ｖ_ｃ２）を電源回路ＤＫ２に出力する。この際、２チャネル用レジスタ３４に設定されていたレジスタ値を使用する。よって、複数チャネル用ヒステリシス演算器１３Ｇにて用いられる制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値は２チャネル用のものに更新される。

次に第５領域（Ａ５）に操作無し（ＮＯ）及びＴ２期間が設定されているために、Ｔ２期間だけ、電源回路の制御のための演算処理の更新は行わない形とする。よって２つの電源回路ＤＫ１，ＤＫ２に出力される制御信号（Ｖ_ｃ１、Ｖ_ｃ２）は更新されない。これ以降の動作は第０領域に第５領域が設定されているために、第１領域から第５領域に設定された値に従って、上述の順番にて各チャネルの制御を繰り返して行う。ここでＴ４＝３×Ｔ１＋Ｔ２＋Ｔ３となっている。よってＴ４期間ごとに上述の順番にて各チャネルの制御が実行される。

ＡＤ変換器１０の動作に関しては、差動アンプ９−１からの誤差電圧（Ｖ_ｄｅ１）のＡＤ変換処理と、差動アンプ９−２からの誤差電圧（Ｖ_ｄｅ２）のＡＤ変換処理とを交互に繰り返すのが最も簡単な方法である。但しこの場合は、一部の使用しないＡＤ変換処理結果を破棄することにもなり、消費電力の点で問題が大きい。よって、電源チャネルシーケンサー３５の設定値に従ってＡＤ変換処理の有無を設定可能としてもよい。より具体的には、図２８（ｂ）のような設定値の場合、第１領域に対応する期間には差動アンプ９−２からの誤差電圧（Ｖ_ｄｅ２）のＡＤ変換処理を行う。同じく第２領域に対応する期間には、差動アンプ９−１からの誤差電圧（Ｖ_ｄｅ１）のＡＤ変換処理を行う。同じく第３領域に対応する期間には、ＡＤ変換処理は止める。同じく第４領域に対応する期間には差動アンプ９−２からの誤差電圧（Ｖ_ｄｅ２）のＡＤ変換処理を行う。同じく第５領域に対応する期間には、ＡＤ変換処理は止める。その後の処理は上述した処理を繰り返す方法でもよい。

本実施の形態においては、各チャネルの、複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されているので、電源制御回路５Ｇ及び電源装置１Ｇ全体の面積が削減される。更に、１チャネル用レジスタ３３と、２チャネル用レジスタ３４とを有している。各チャネル用レジスタ３３，３４は、それぞれ制御レジスタ１ＣＲ１，２ＣＲ１、レジスタ１ＣＲ２，２ＣＲ２、制御レジスタ１ＣＲ３，２ＣＲ３、各チャネル用制御モード設定レジスタ１ＣＲ５，２ＣＲ５、及び平均化数設定レジスタ１ＣＲ４，２ＣＲ４を持っている。よって各チャネルの負荷に合わせて制御レジスタ１ＣＲ１，２ＣＲ１、制御レジスタ１ＣＲ２，２ＣＲ２、制御レジスタ１ＣＲ３，２ＣＲ３、制御モード設定レジスタ１ＣＲ５，２ＣＲ５、及び平均化数設定レジスタ１ＣＲ４，２ＣＲ４のレジスタ値を設定できる。更に各チャネル用レジスタ３３，３４内のレジスタ値は対応するチャネルを制御する際に用いられる。よって、制御すべきチャネルを変更するごとにレジスタ値を、電源装置１Ｇの外部デバイスが更新する必要が無くなる。１チャネルの制御と２チャネルの制御を繰り返す場合、チャネル用レジスタが無いと以下のようになる。１チャネルの制御時には１チャネルに対応する制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値を設定し、２チャネルの制御時には２チャネルに対応する制御レジスタＣＲ１、制御レジスタＣＲ２、制御レジスタＣＲ３の値を設定する必要が出てくる。このような方式は非現実的である。更に電源チャネルシーケンサー３５の設定内容に従って、各チャネル用レジスタ３３，３４の設定値が電源装置１Ｇに反映されることで各チャネルが制御される。よって、初めに電源チャネルシーケンサー３５に値の設定を行えば、電源装置１Ｇの外部デバイスが制御すべきチャネルの変更シーケンスを時間制御を行いながら指示する必要がなくなる。更に具体的に述べると、タイミングＡからＢは１チャネル制御、タイミングＢからＣは２チャネル制御、タイミングＣからＤは１チャネル制御というような時間制御を、外部デバイスが電源装置１Ｇに対して指示する必要性が無くなる。

尚、本実施の形態では制御すべきチャネル数が２つであったが、当然に３つ以上の複数であってもよい。更に複数チャネル用ヒステリシス演算器１３Ｇが実施の形態１〜４のいずれかの機能又はその組み合わせが実現できる形となっていたが、この場合はそれに対応する回路を準備する必要があるので複数チャネル用ヒステリシス演算器１３Ｇの規模が大きくなる。よって実施の形態１〜４のうちのいずれか１つのみの機能を果たす形とし、制御モード設定レジスタ１ＣＲ５，２ＣＲ５を無くす形としてもよい。

更に、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）を用いた制御を行いつつ、各チャネルの複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されている。よって、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）の算出に用いられる予測期間（Ｔ_ｐｒ１やＴ_ｐｒ２）が存在することで、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぐことができる。特に下記のように、予測期間（Ｔ_ｐｒ１やＴ_ｐｒ２）を適切に設定すれば、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぐことがきできる。

本実施の形態においては、以下のような条件とすれば応答性の劣化をより効果的に防げる。
（１）１チャネル
予測期間（Ｔ_ｐｒ１）≧ＡＤ変換の遅延時間（Ｔ_ａｄ１）＋予測演算器の制御演算による遅延時間（Ｔ_ｃ２１）＋ヒステリシス比較器の制御演算による遅延時間（Ｔ_ｃ１１）＋１チャネルの演算周期
ここで、１チャネルの演算周期は、図２８に従うと、期間（Ｔ４）
（２）２チャネル
予測期間（Ｔ_ｐｒ２）≧ＡＤ変換の遅延時間（Ｔ_ａｄ２）＋予測演算器の制御演算による遅延時間（Ｔ_ｃ２２）＋ヒステリシス比較器の制御演算による遅延時間（Ｔ_ｃ１２）＋２チャネルの演算周期
ここで、２チャネルの演算周期は、図２８に従うと、期間（２Ｔ１＋Ｔ２）と期間（Ｔ１＋Ｔ３）のうちで長い方の期間
すなわち、電源回路の制御に伴う遅延時間に各チャネルの演算周期を足したものが、予測期間（Ｔ_ｐｒ）以下であれば応答性の劣化を防ぐことができる。

予測値（Ｖ_ｐｒ）を用いない制御を行った場合、各チャネルの制御信号（Ｖ_ｃ）は、他のチャネルの制御演算をなされている間は更新されず、この更新されない期間が元で応答性の劣化が引き起こされることになる。本実施の形態においては、このような問題を防げる。

更に、各チャネルの複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されており、各チャネル用の制御演算を時分割に行う。このことで、制御信号（Ｖ_ｃ１、Ｖ_ｃ２）の更新のタイミングも必ず各チャネル間にてずれることとなり、スイッチング素子の駆動に伴うノイズが複数チャネルにて同時に引き起こされることと防ぐことが出来、電源装置１Ｇ全体のノイズを低減できる。各チャネルの複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されていない場合に上述したノイズを防ぎたい場合は、各チャネル用の制御信号（Ｖ_ｃ１、Ｖ_ｃ２）の更新をずらす必要があり、そのための工夫が必要となる。

更に、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）を用いた制御を行いつつ、各チャネルの複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されており、各チャネル用の制御演算を時分割に行う。このことで、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぎつつ、電源装置１Ｇ全体のノイズを低減できるという効果を同時に達成できる。

（実施の形態７）
実施の形態６の電源装置１Ｇにおいては、実施の形態１〜４のものと同じように、予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の生成やヒステリシス制御がハードウエアにて実行されていた。よって、予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の生成のための演算や、ヒステリシス制御演算を実行するための回路を、一度ハードウエアにて作成してしまうとその後の変更が困難となり、これら演算内容の更新を行いにくくなる。そのために開発コストの増加や開発遅れに繋がりやすい。よって実施の形態７では、予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の生成の演算やヒステリシス制御演算を柔軟に変更できるようになり、開発コストの低減や開発遅れを低減できるようにするために、プロセッサを用いる。更に複数のチャネルをプロセッサにて制御する必要があり、その制御を簡単に行うために、割り込み制御及び、シーケンサーを用いる。

図２９は本実施の形態の電源装置を用いた電子装置の構成図である。図３０はチャネル制御回路のブロック図である。電源装置１Ｈは電源回路ＤＫ１，ＤＫ２と電源制御回路５Ｇとを有する。また、電子装置０Ｈは電源回路１ＨとＳＤＲＡＭ３６とＣＰＵ３７とを有する。実施の形態６と比べると、複数チャネル用ヒステリシス演算器１３Ｇがプロセッサ２８に変更されている点が異なる。更に取り込み回路ＴＩＣを有する。更に後述するように、実施の形態６に係るチャネル制御回路ＣＨＣ内の電源チャネルシーケンサー３５が電源チャネルシーケンサー３５Ｈに変更されており、その内部構成が異なる。更にＡＤ変換シーケンサー（ＡＤＣ−ＳＱＣ）３８がチャネル制御回路ＣＨＣ２内に設けられている。このＡＤ変換シーケンサー３８は電源装置１Ｈ外部の外部デバイスから設定値が設定可能に構成されている。プロセッサ２８の内部構成は実施の形態５のものと基本的に同じである。しかしながら、不揮発性メモリ３１に格納されているプログラムは、図２４及びその説明箇所に示されるような、実施の形態１〜４の予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御及びその組み合わせを実行することが可能なものが格納されている。その他の箇所は、実施の形態は実施の形態６と同様である。電源制御回路５Ｈは、実施の形態１の第１例と同様に、１つの半導体基板上に形成されて、半導体集積回路装置ＩＣ１Ｇとして構成される。なお、実施の形態１の第２例から第６例の構成であってもよい。

図３１は電源チャネルシーケンサー３５Ｈの設定テーブルを表す図である。横軸が制御すべきチャネル（駆動チャネル）を表す。縦軸は、各チャネルの制御演算周期、及び制御演算が重なったときどのチャネルの制御演算を実行するのかを定める優先順位を表す。ここで、制御演算は予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御のための演算である。一例として、図３１に示すように、１チャネル（１Ｃｈ）は演算周期がＴ１１、優先順位が１、２チャネル（２Ｃｈ）は演算周期がＴ１２、優先順位が３、３チャネル（３Ｃｈ）は演算周期がＴ１３、優先順位が２となっている。図２９及び図３０では２つのチャネルしか明示はしていないが、３つのチャネルがあるとした例である。

図３２は本実施の形態に係る電源装置１Ｈの制御フローの一例を示す図面である。図３１に図示したような条件を電源チャネルシーケンサー３５Ｈに設定した場合を以下に例示する。まずは、初めはどのチャネルも制御演算が実行されるが、優先順位の高い順番から実行される。１チャネル３９が初めに実行され、次に３チャネル４１が実行され、次に２チャネル４０が実行される。その後は、ＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ）４２となる。ここで、Ｔ１２＝２×Ｔ１１、Ｔ１３＝３×Ｔ１１とする。制御演算開始からＴ１１期間後、１チャネル３９の制御演算が実行される。その後は、ＮＯＰ４２となる。制御演算開始からＴ１２期間後、１チャネル３９と２チャネル４０の制御演算が実行されるが、優先順位の関係から、１チャネル３９の制御演算が実行され、次に２チャネル４０の制御演算が実行される。その後は、ＮＯＰ４２となる。制御演算開始からＴ１３期間後、１チャネル３９と３チャネル４１の制御演算が実行されるが、優先順位の関係から、１チャネル３９の制御演算が実行され、次に３チャネル４１の制御演算が実行される。その後は、ＮＯＰ４２となる。制御演算開始から（Ｔ１３＋Ｔ１１）期間後、１チャネル３９と２チャネル４０の制御演算が実行されるが、優先順位の関係から、１チャネル３９の制御演算が実行され、次に２チャネル４０の制御演算が実行される。その後は、ＮＯＰ４２となる。制御演算開始から（Ｔ１３＋Ｔ１２）期間後、１チャネル３９の制御演算が実行される。以下は同じように設定された制御演算周期と優先順位に従って各チャネルの制御演算が実行される。

図３３は本実施の形態の電源制御回路５Ｈ（電源装置１Ｈ）の動作フローチャートを示す図面である。この動作のフローは不揮発性メモリ３１に格納されたプログラムに従って実行される。初めに電源装置１Ｈを起動し（ステップＳ１０）、次にデジタルコントローラ８Ｈを起動する（ステップＳ１１）。次に、電源装置１Ｈ外部の外部デバイスから各チャネル用レジスタ３３，３４の初期値、電源チャネルシーケンサー３５Ｈの設定値及びＡＤ変換シーケンサー３８の設定値を外部デバイスから通信線Ｉ／Ｏを介して設定される（ステップＳ１２）。次にＡＤ変換器１０がＡＤ変換処理を開始する（ステップＳ１３）。次に割り込みコントローラ３２からの第一割り込み信号（ＩＳ１）があるか否かを判定する（ステップＳ１４）。この割り込みコントローラ３２の第一割り込み信号（ＩＳ１）は、電源チャネルシーケンサー３５Ｈの設定内容に従って出力される第１の割り込み要求信号ＩＲＱ１に基づいて出力される。第１の割り込み要求信号ＩＲＱ１の出力タイミングと、どのチャネルのＡＤ変換処理結果をどれだけの数だけ取り込むかが、各チャネルに対して電源チャネルシーケンサー３５Ｈにて設定した優先順位と演算周期によって決定される。電源チャネルシーケンサー３５ＨのタイマＴＩＭによって演算周期を計測する。ステップＳ１４にて第一割り込み信号（ＩＳ１）を受けなかった場合、ステップＳ１４に戻る。尚、ステップＳ１４ではプロセッサコア２９はＮＯＰ命令の実行を繰り返している。
ステップ１４にて第一割り込み信号（ＩＳ１）を取り込み回路ＴＩＣが受けた場合、取り込み回路ＴＩＣは、ＡＤ変換器１０から各チャネルに対応する出力電圧に基づいたＡＤ変換結果を、デジタルコントローラ５Ｈ内の図示しない内部メモリ又はランダムアクセスメモリ３０に格納する（ステップＳ１５）。次に、第二割り込み信号（ＩＳ２）をプロセッサコア２９が受けて、スリープ状態から復帰してプロセッサ２８の割込み処理プログラムが起動される（ステップＳ１６）。割り込みコントローラ３２の第二割り込み信号（ＩＳ２）は、電源チャネルシーケンサー３５Ｈの設定内容に従って出力される第２の割り込み要求信号ＩＲＱ２に基づいて出力される。第２の割り込み要求信号ＩＲＱ２の出力タイミングと、どのチャネルの制御演算をどのような優先順位に従って実行するかが、各チャネルに対して電源チャネルシーケンサー３５Ｈにて設定した優先順位と演算周期によって決定される。次に、各チャネルに対して電源チャネルシーケンサー３５Ｈにて設定した優先順位に従って制御演算を実行する（ステップＳ１７）。この制御演算は、各チャネルそれぞれに対応した各チャネル用レジスタ３３，３４それぞれのレジスタ値に従った制御モード（演算方法）、第一及び第二制御閾値（Ｖ_ｔｈ１、Ｖ_ｔｈ２）、及び予測期間（Ｔ_ｐｒ）に基づいて実行される。ステップＳ１７の詳細は、図３４に示すステップＳ２０〜Ｓ２８にて後述する。次に、ステップＳ１７で制御演算が終了するので、プロセッサコア２９がスリープ状態に入る（ステップＳ１８）。ここで、スリープ状態とは、プロセッサコア２９が動作を行わない状態である。プロセッサコア２９に供給されるクロックを停止すれば、消費電力を低減することができる。ステップＳ１８の後、ステップＳ１４に戻る。

ステップＳ１７の動作は以下のようになる。まず、各チャネルに対して電源チャネルシーケンサー３５Ｈにて設定した優先順位と周期に従って、初めに制御演算すべきチャネルを定める（ステップＳ２０）。次に、制御すべきチャネル用レジスタの値をプロセッサ２８に設定する（ステップＳ２１）。この設定は、プロセッサ２８が各チャネル用レジスタ（１ＣｈＲＥＳ、２ＣｈＲＥＳ）を全て保有しているとした場合は、制御駆動すべきチャネルに対応するチャネル用レジスタ（１ＣｈＲＥＳ、又は２ＣｈＲＥＳ）をイネーブルにしその他のチャネル用レジスタをディセーブルとすればよい。その他の方法として、駆動制御すべきチャネルに対応するチャネル用レジスタ３３，３４の値をプロセッサ２８内部のレジスタに書き込むことでこの設定を達成してもよい。次に、設定されたチャネル用レジスタ３３，３４の値に基づいて、予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）を演算する（ステップＳ２２）。

次に、求められた予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）と誤差信号（Ｖ_ｄｅ１、Ｖ_ｄｅ２）から正常モードか否かを判断する（ステップＳ２３）。この判断は実施の形態１〜３の制御演算に対応したものである場合は、図８に基づいて判断し、実施の形態４の制御演算に対応したものである場合は、図２０に基づいて判断する。次にステップＳ２３にて正常モードと判断された場合はステップＳ２４に進み、正常モードの制御信号（Ｖ_ｃ１、Ｖ_ｃ２）にて電源回路ＤＫ１，ＤＫ２（電源装置１Ｈ）を制御する。この制御は、用いられているチャネル用レジスタの制御モード設定レジスタ１ＣＲ４，２ＣＲ４の値が実施の形態１〜３の制御演算に対応したものである場合は、図８に基づいて制御し、実施の形態４の制御演算に対応したものである場合は、図２０に基づいて制御する。次にステップＳ２８に進む。

一方、ステップＳ２３にて誤動作モードと判断された場合はステップＳ２５に進み、誤動作モードの制御信号（Ｖ_ｃ１、Ｖ_ｃ２）にて電源回路ＤＫ１，ＤＫ２（電源装置１Ｈ）を制御する。この制御は、用いられているチャネル用レジスタの制御モード設定レジスタ１ＣＲ４，２ＣＲ４の値が実施の形態１〜３の制御演算に対応したものである場合は、図８に基づいて制御し、実施の形態４の制御演算に対応したものである場合は、図２０に基づいて制御する。ステップＳ２５の次には、ステップＳ２６とステップＳ２８とが実行される。このようにする理由は後に説明する。次に、チャネル制御回路ＣＨＣ２を経由して外部に誤動作信号（Ｖ_ｍ１、Ｖ_ｍ２）を送信する（ステップＳ２６）。次に、電源装置１Ｈ外部の外部デバイスからの外部指令に基づいて、用いられているチャネル用レジスタ３３，３４内部の制御レジスタ１ＣＲ１，２ＣＲ１、制御レジスタ１ＣＲ２，２ＣＲ２、及び制御レジスタ１ＣＲ３，２ＣＲ３）の少なくともいずれかの値を更新する（ステップＳ２７）。各チャネルに対して電源チャネルシーケンサー３５Ｈにて設定した優先順位と周期に従って、他に制御演算すべきチャネルがあるか否かを判断する（ステップＳ２８）。制御演算すべきチャネルがある場合は、ステップＳ２１に戻り、無い場合は、ステップＳ１８に進む。

尚、ステップＳ２３にて誤動作モードと判断された場合、ステップＳ２７にてチャネル用レジスタ３３，３４内部の値が更新されるが、この更新タイミングは電源装置１Ｈでは制御不可能なものとなる。理由として外部デバイスが誤動作信号（Ｖ_ｍ１、Ｖ_ｍ２）受けてから更新するまでの反応速度や、外部デバイスと電源装置１Ｈ間の信号の遅延時間に依存するからである。よって、ステップＳ２５が実行された後、ステップＳ２６及びステップＳ２７が実行されてチャネル用レジスタ３３，３４内部の値を更新しつつ、ステップＳ２８にて他の制御演算すべきチャネルがあるか否かを判定する。このようにして他の制御演算すべきチャネルの演算処理が制御不可能な状態にて遅れるような事態を避ける。

又、ステップＳ１５にて取り込みモジュールＴＩＣを用いてＡＤ変換結果を取り込むようにしている。このことで、ＡＤ変換結果の取り込み処理のためにプロセッサ２８を起動する必要が無くなるために、低消費電力化が図れる。

図３３に示す動作フローのステップＳ１２では、電源装置１Ｈの外部装置が各チャネル用レジスタ３３，３４に初期値を、電源チャネルシーケンサー（ＰＳＣｈ−ＳＱＣ）３５Ｈ及びＡＤ変換シーケンサー（ＡＤＣ−ＳＱＣ）３８に設定値を設定するようにしているが、不揮発性メモリ３１に各チャネル用レジスタ３３，３４の初期値に対応する値と電源チャネルシーケンサー３５Ｈ及びＡＤ変換シーケンサー３８の設定値に対応する値とを予め格納しておいてもよい。この場合、プロセッサコア２９は、不揮発性メモリ３１に格納されている初期値及び設定値をプロセッサコア２９内のレジスタ又はランダクアクセメモリ３０に格納する。

また、ステップ２６で、チャネル制御回路ＣＨＣ２経由で誤動作信号（Ｖ_ｍ１、Ｖ_ｍ２）を外部に送信し、ステップ２７で、外部指令で各チャネル用レジスタ３３，３４の値を調整するようにしているが、誤動作モードであると判断した場合は、誤動作信号（Ｖ_ｍ１、Ｖ_ｍ２）を外部に送信することなく、不揮発性メモリ３１内のプログラムによって各チャネル用レジスタ３３，３４の値を調整するようにしてもよい。

誤動作モードであると判断した場合に、不揮発性メモリ３１内のプログラムによって各チャネル用レジスタ３３，３４の値を調整する態様とした場合でも、誤動作信号（Ｖ_ｍ１、Ｖ_ｍ２）を外部に送信するようにすれば、電源装置の動作検証に有用となる。

図３５はプロセッサ２８の制御演算とＡＤ変換動作との関係の一例を示した図面である。図３５に示すように電源チャネルシーケンサー３５Ｈに、１チャネル（１Ｃｈ）に演算周期としてＴ２１期間、及び優先順位として２が、２チャネル（２Ｃｈ）に演算周期としてＴ２１期間（、及び優先順位として１が設定されたとする。その場合プロセッサ２８は２チャネルのための制御演算を実行した後、１チャネルのための制御演算を実行し、その後スリープ状態（Ｓｌｅｅｐ）に入る。スリープ状態のときに電源チャネルシーケンサー３５Ｈの設定値に従って、割り込みコントローラ３２から第一割り込み信号（ＩＳ１）が発生すると、取り込み回路ＴＩＣによって１チャネルと２チャネルのＡＤ変換処理結果が取得される。具体的に取得とは、取り込み回路ＴＩＣがＡＤ変換器１０から各チャネルに対応する出力電圧に基づいたＡＤ変換結果を、デジタルコントローラ５Ｈ内の図示しない内部メモリ又はランダムアクセスメモリ３０に格納することである。内部制御演算の方法として、実施の形態１のような制御演算を行うとすれば、範囲（Ｘ１）のＡＤ変換処理結果が取得される。次に割り込みコントローラ３２から電源チャネルシーケンサー３５Ｈの設定値に従って第二割り込み信号（ＩＳ２）が発生し、プロセッサ２８が制御演算を実行する。尚、図３５に示すように、（い）と示した範囲（Ｘ１）のＡＤ変換処理結果が、（い）と示したプロセッサ２８の動作のための誤差信号（Ｖ_ｄｅ１、Ｖ_ｄｅ２）として用いられる。

図３６はプロセッサの制御演算とＡＤ変換動作との関係の他の一例を示した図面である。図３６に示すように電源チャネルシーケンサー３５Ｈに、１チャネル（１Ｃｈ）に演算周期としてＴ３２期間、及び優先順位として２が、２チャネル（２Ｃｈ）に演算周期としてＴ３１期間、及び優先順位として１が設定されたとする。更にＴ３２＝２×Ｔ３１の関係があるとする。その場合、プロセッサ２８は２チャネルのための制御演算を実行した後、１チャネルのための制御演算を実行し、その後スリープ状態に入る。スリープ状態のときに電源チャネルシーケンサー３５Ｈの設定値に従って、割り込みコントローラ３２から第一割り込み信号（ＩＳ１）が発生し、１チャネルのみのＡＤ変換処理結果が取得される。制御演算の方法として、実施の形態１のような制御演算を行うとすれば、範囲（Ｘ２）のＡＤ変換処理結果が取得される。図３６に示すように、（い）と示した範囲（Ｘ２）のＡＤ変換処理結果が、（い）と示したプロセッサ２８の動作のための誤差信号（Ｖ_ｄｅ２）として用いられる。次に割り込みコントローラ３２から電源チャネルシーケンサー３５Ｈの設定値に従って第二割り込み信号（ＩＳ２）が発生し、プロセッサ２８が制御演算を実行する。ここではプロセッサ２８は２チャネルのための制御演算を実行した後、スリープ状態に入る。スリープ状態の時に電源チャネルシーケンサー３５Ｈの設定値に従って、割り込みコントローラ３２から第一割り込み信号（ＩＳ１）が発生すると、取り込み回路ＴＩＣによって１チャネルと２チャネルのＡＤ変換処理結果が取得される。図３６に示すように、（ろ）と示した範囲（Ｘ２）のＡＤ変換処理結果が、（ろ）と示したプロセッサ２８の動作のための誤差信号（Ｖ_ｄｅ１、Ｖ_ｄｅ２）として用いられる。次に割り込みコントローラ３２から電源チャネルシーケンサー３５Ｈの設定値に従って第二割り込み信号（ＩＳ２）が発生し、プロセッサ２８が制御演算を実行する。

図３５や図３６に示すようにＡＤ変換処理は、１チャネル用のＡＤ変換処理と２チャネル用のＡＤ変換処理とが交互に繰り返される形となっている。尚、３つ以上の複数チャネルがある場合、例えば３つのチャネル、１〜３チャネルがある場合は、順番に１チャネル、２チャネル、３チャネル、１チャネル、２チャネル、３チャネルと繰り返す形となる。このように交互に繰り返す形を取ると、１チャネル用のＡＤ変換処理結果が得られる間隔（Ｖ_ｄｅ１（ｎ）とＶ_ｄｅ１（ｎ＋１）の間の間隔）と、２チャネル用のＡＤ変換処理結果が得られる間隔（Ｖ_ｄｅ２（ｎ）とＶ_ｄｅ２（ｎ＋１）の間の間隔）が同じとなる。よって制御演算のための製品開発が容易となる。

一方、図３５や図３６に示すように、範囲（Ｘ１）や範囲（Ｘ２）のＡＤ変換結果は使用するが、その他ＡＤ変換処理の結果を大量に破棄することになり、無駄にＡＤ変換器１０を動作させていることになる。特に制御演算すべきチャネル数が増えれば増える程、ＡＤ変換処理を高速に行う必要があるため、ＡＤ変換器１０の消費電力の低減が重要となる。

図３７はＡＤ変換シーケンサーの構成図及びＡＤ変換シーケンサーの設定に従った電源装置の動作フローの一例である。

図３７（ａ）はＡＤ変換シーケンサーの構成図を表している。ＡＤ変換シーケンサー３８は第０領域（ＡＡ０）、第１領域（ＡＡ１）、第２領域（ＡＡ２）、・・・、第Ｎ領域（ＡＡＮ）がある（ここでＮは自然数）。第０領域（ＡＡ０）はどこまでの領域の設定条件を繰り返すのかを定めるための、繰り返し領域数を定める領域と、ＡＤ変換周期を定める領域となる。第１領域〜第Ｎ領域（ＡＡ１〜ＡＡＮ）の各々は、動作チャネルを設定する領域と変換時間を設定する領域がある。尚、ＡＤ変換処理は、順番に各チャネルのためのＡＤ変換処理が繰り返されることが前提となる。上述したように、３つのチャネル、１〜３チャネルがある場合は、順番に１チャネル、２チャネル、３チャネル、１チャネル、２チャネル、３チャネルと繰り返す形となる。

図３７（ｂ）及び（ｃ）を用いて、具体的にＡＤ変換シーケンサー３８に値が設定された場合の電源装置１Ｈの動作フローを示す。第０領域（ＡＡ０）に繰り返し領域として第４領域（ＡＡ４）及びＡＤ変換周期としてＴ４０期間が設定され、第１領域（ＡＡ１）に変換チャネルとして１チャネルと２チャネル及び変換時間としてＴ４１期間が設定される。第２領域（ＡＡ２）に変換チャネルとして変換無し（ＮＯ）及び変換時間としてＴ４２期間が設定され、第３領域（ＡＡ３）に変換チャネルとして１チャネル及び変換時間として期間（Ｔ４３）が設定される。第４領域（ＡＡ４）に変換チャネルとして変換無し（ＮＯ）及び変換時間としてＴ４４期間が設定され、第５領域（ＡＡ５）から第Ｎ領域（ＡＡＮ）には設定は特になしとされる。第５領域（ＡＡ５）から第Ｎ領域（ＡＡＮ）に何らかの値が設定されていたとしても、第０領域（ＡＡ０）が第４領域（ＡＡ４）であるために、特に動作に影響を及ぼさない。

図３７（ｃ）に示すように、まずは、第１領域（ＡＡ１）に１チャネルと２チャネル及びＴ４１期間が設定されているために、１チャネル及び２チャネルをＴ４１期間だけ、ＡＤ変換処理を行う。第０領域（ＡＡ０）にＴ４０期間が設定されているため、１チャネルと２チャネルのＡＤ変換処理を交互に周期としてＴ４０期間で行う。次に第２領域（ＡＡ２）に変換無し（ＮＯ）及びＴ４２期間（が設定されているために、Ｔ４２期間の間はＡＤ変換処理が実施されない。次に第３領域（ＡＡ３）に１チャネル及びＴ４３期間が設定されているために、１チャネルのＡＤ変換処理を行い、２チャネルのＡＤ変換処理は行わない。次に、第４領域（ＡＡ４）に変換無し（ＮＯ）及びＴ４４期間が設定されているために、Ｔ４４期間の間はＡＤ変換処理が実施されない。これ以降の動作は第０領域（ＡＡ１）に第４領域（ＡＡ４）が設定されているために、上述の順番にて各チャネルのためのＡＤ変換処理を繰り返し行う。ここでＴ４５＝Ｔ４１＋Ｔ４２＋Ｔ４３＋Ｔ４４となっている。よってＴ４５期間ごとに上述の順番にて各チャネルのためのＡＤ変換処理が実施される。

電源チャネルシーケンサー３５Ｈの設定に従ってＡＤ変換処理の周期や必要な各チャネル対応のＡＤ変換処理結果が決定されるはずである。よって電源チャネルシーケンサー３５Ｈの設定に従った設定値をＡＤ変換シーケンサー３８に設定すればよい。具体的には電源チャネルシーケンサー３５ＨがＴ４１期間に相当する期間に１チャネル及び２チャネルのＡＤ変換処理結果を必要とし、Ｔ４３期間に相当する期間に１チャネルのＡＤ変換処理結果を必要とするような設定をされた場合は、図３７に記載した設定値をＡＤ変換シーケンサー３８に設定すればよい。尚、ＡＤ変換シーケンサー３８の設定は、図３２のステップＳ１２にて行うのがよい。プロセッサ２８にて用いられる誤差信号（Ｖ_ｄｅ）は出来る限り最新のものを用いるのがよい。初めの第一割り込み信号（ＩＳ１）に伴う必要なＡＤ変換処理結果の数と、ＡＤ変換処理結果の取り込みに必要な時間とにより、ＡＤ変換処理の開始時間が、プロセッサ２８の処理開始時間よりもどれだけ早い必要があるのかが決まるはずである。よってＡＤ変換処理の開始時間が、初めの第一割り込み信号（ＩＳ１）に伴うプロセッサ２８の処理開始時間よりもどれだけ早いかを定めるための領域を、電源チャネルシーケンサー３５Ｈに設けてもよい。

本実施の形態にて、プロセッサ２８の不揮発性メモリ３１に格納されているプログラムは、図２５、図２６及びその説明箇所に示されるような、実施の形態１〜４の予測値（Ｖ_ｐｒ）の演算及びヒステリシス制御及びその組み合わせを実行することが可能なものが格納されている。実施の形態６ではハードウエアにて予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算及びヒステリシス制御を行う形態であったので、色々なタイプの予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算及びヒステリシス制御を行えるようにすると、回路規模が増大し、電源制御回路５Ｈ及び電源装置１Ｈの面積、特に電源装置１Ｈの一部をＩＣ化した電源ＩＣの面積が大きくなってコストが上がる。

本実施の形態では、プログラムを追加や変更にて色々なタイプの予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算及びヒステリシス制御が可能となるので、電源ＩＣの面積が大きくならない。電源チャネルシーケンサー３５Ｈが各チャネルごとに演算周期と優先順位を設定できる構成となっている。更に電源チャネルシーケンサー３５Ｈの設定に従って割り込み制御が実施されて、各チャネルのための予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算及びヒステリシス制御が実施される。このような構成となっていることで、プログラムに基づいたプロセッサ２８の処理にて行う各チャネルのための予測値（Ｖ_ｐｒ１、Ｖ_ｐｒ２）の演算及びヒステリシス制御が、簡単に時間制御可能となり、プログラム開発も簡単となる。更に割り込み制御を用いることで、プロセッサ２８はスリープ状態と制御演算状態を繰り返すことができる。よってスリープ状態があるために、プロセッサ２８の消費電力が低減される。更にＡＤ変換シーケンサー３８があることで、ＡＤ変換処理結果の破棄を抑えることができ、電源制御回路５Ｈ及び電源装置１Ｈの消費電力の低減が可能となる。

更に、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）を用いた制御を行いつつ、各チャネルのプロセッサ２８及びＡＤ変換器１０が共通化されている。よって、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）の算出に用いられる予測期間（Ｔ_ｐｒ１やＴ_ｐｒ２）が存在することで、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぐことがきできる。特に下記のように、予測期間（Ｔ_ｐｒ１、Ｔ_ｐｒ２）を適切に設定すれば、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぐことがきできる。

本実施の形態においては、以下のような条件とすれば応答性の劣化をより効果的に防げる。
（１）１チャネル
予測期間（Ｔ_ｐｒ１）≧ＡＤ変換の遅延時間（Ｔ_ａｄ１）＋予測の制御演算による遅延時間（Ｔ_ｃ２１）＋ヒステリシスの制御演算による遅延時間（Ｔ_ｃ１１）＋１チャネルの演算周期
ここで、１チャネルの演算周期は図３１に従うと、期間（Ｔ１１）
（２）２チャネル
予測期間（Ｔ_ｐｒ２）≧ＡＤ変換の遅延時間（Ｔ_ａｄ２）＋予測の制御演算による遅延時間（Ｔ_ｃ２２）＋ヒステリシスの制御演算による遅延時間（Ｔ_ｃ１２）＋２チャネルの演算周期＋α
ここで、２チャネルの演算周期は、図３１に従うと、期間（Ｔ１２）。αは図３１において、優先順位が２以下であることによって引き起こされる演算時間の遅れを補正する項である。

すなわち、電源制御に伴う遅延時間に、各チャネルにおいての隣り合う演算期間の差分を足したものが、予測期間（Ｔ_ｐｒ）以下であれば応答性の劣化を防ぐことができる。

予測値（Ｖ_ｐｒ）を用いない制御を行った場合、各チャネルは、他のチャネルの制御演算をなされている間は制御演算を行うことができず、その期間が元で応答性の劣化が引き起こされることになる。本実施の形態においては、このような問題を防げる。

更に、各チャネルのプロセッサ２８及びＡＤ変換器１０が共通化されており、各チャネル用の制御演算を時分割に行う。このことで、制御信号（Ｖ_ｃ１、Ｖ_ｃ２）の更新のタイミングも必ず各チャネル間にてずれることとなり、スイッチング素子の駆動に伴うノイズが複数チャネルにて同時に引き起こされることと防ぐことができ、電源装置１Ｈ全体のノイズを低減できる。各チャネルの複数チャネル用ヒステリシス演算器１３Ｇ及びＡＤ変換器１０が共通化されていない場合に上述したノイズを防ぎたい場合は、各チャネル用の制御信号（Ｖ_ｃ１、Ｖ_ｃ２）の更新をずらす必要があり、そのための工夫が必要となる。

更に、予測値（Ｖ_ｐｒ１やＶ_ｐｒ２）を用いた制御を行いつつ、各チャネルのプロセッサ２８及びＡＤ変換器１０が共通化されており、各チャネル用の制御演算を時分割に行う。このことで、各チャネル用の制御演算を時分割に行うことによる応答性の劣化を防ぎつつ、電源装置１Ｈ全体のノイズを低減できるという効果を同時に達成できる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施の形態１から７において、目標電圧設定回路の目標電圧を設定するためのレジスタを、デジタルコンローラ内に設けてもよい。

電源回路としてはいわゆる降圧型ＤＣ／ＤＣコンバータを例示しているが、昇圧型ＤＣ／ＤＣコンバータであってもよい。

１、１Ａ、１Ｂ、１Ｅ、１Ｆ、１Ｇ、１Ｈ 電源装置
２ スイッチング素子（ＨＳＤ）
３ スイッチング素子（ＬＳＤ）
ＳＷ スイッチング素子
４ 平滑回路
Ｌ インダクタ
Ｃ コンデンサ
１４ ＰＬＬ発振器（ＰＬＬ）
１５、１５Ｂ、１５Ｃ、１５Ｄ、１５Ｆ、１５Ｇ、１５Ｈ 分周回路（ＤＶ）
６ ドライバ（Ｄｒ）
９、９−１、９−２ 差動アンプ（ＡＭＰ）
１１、１１−１、１１−２ 目標電圧設定回路（ＲＥＦ）
８、８Ｂ、８Ｅ、８Ｆ、８Ｇ、８Ｈ デジタルコントローラ（ＤＣ）
１２、１２Ｂ、１２Ｆ、１２Ｇ、１２Ｈ クロック生成回路（ＣＣ）
１０ ＡＤ変換器（ＡＤＣ）
１３、１３Ｂ、１３Ｅ ヒステリシス演算器（ＨＡＵ）
１６、１６Ｃ、１６Ｄ 予測制御器（ＰＣ）
１７、１７Ｅ ヒステリシス制御器（ＨＣ）
１８、１８Ｆ レジスタ制御回路（ＲＣＵ）
Ｒ１〜Ｒｃ レジスタ
ＣＲ１、ＣＲ２、ＣＲ３ 制御レジスタ
１９、１９Ｃ、１９Ｄ 予測演算器（Ｐ−ＡＵ）
２０、２０Ｅ ヒステリシス比較器（Ｈ−ＡＵ）
Ｉ／Ｏ 通信線
２３ ＰＩＤ演算回路（ＰＩＤ−ＡＵ）
２４ ＰＷＭ信号生成回路（ＤＰＷＭ−Ｕｎｉｔ）
２５ ロー回路（ＬＵ）
２６ ハイ回路（ＨＵ）
２７ セレクタ（ＳＬ）
ＩＮ 入力電源端子
ＧＮＤＩ グランド側入力電源端子
ＯＵＴ 出力電源端子
ＧＮＤＯ グランド側出力電源端子
７ アナログフロントエンド回路（ＡＦＥ）
５、５Ｂ、５Ｅ、５Ｆ、５Ｇ、５Ｈ 電源制御回路（ＰＳＣ）
２８ プロセッサ（ＰＣＳ）
２９ プロセッサコア（Ｃｏｒｅ）
３０ ランダムアクセスメモリ（ＲＡＭ）
３１ 不揮発性メモリ（ＲＯＭ）
３２ 割り込みコントローラ（ＩＣＵ）
ＢＵＳ バス
Ｓ１〜Ｓ８、Ｓ１０〜Ｓ１８、Ｓ２０〜Ｓ２８、Ｓ３１〜Ｓ３４ ステップ
１３Ｇ 複数チャネル用ヒステリシス演算器（ＨＡＵ１＆２）
１ＣＲ５、２ＣＲ５ 平均化数設定レジスタ（ＡＮＳＲ）
１ＣＲ４、２ＣＲ４ 制御モード設定レジスタ（ＣＭＳＲ）
３３ １チャネル用レジスタ（１ＣｈＲＥＳ）
３４ ２チャネル用レジスタ（２ＣｈＲＥＳ）
３５、３５Ｈ 電源チャネルシーケンサー（ＰＳＣｈ−ＳＱＣ）
３８ ＡＤ変換シーケンサー（ＡＤＣ−ＳＱＣ）

Claims (45)

1. 目標電圧を生成する目標電圧生成回路と、出力電圧と前記目標電圧の差分に基づいて誤差電圧を出力する差動アンプと、前記誤差電圧をデジタル値に変換し誤差信号を出力するＡＤ変換器と、前記誤差信号に基づいて制御信号を出力するデジタルコントローラとを有する半導体集積回路装置と、
   前記制御信号に基づいて、駆動信号を出力するドライバと、
   前記駆動信号によりスイッチング制御されるスイッチング素子と、
   前記スイッチング素子から供給された電圧を平滑化し、前記出力電圧として出力する平滑回路とを備え、
   前記ＡＤ変換器は、第一タイミングにて前記誤差電圧である第一誤差電圧をデジタル値に変換して前記誤差信号である第一誤差信号を生成し、前記第一タイミングよりも前のタイミングである第二タイミングにて前記誤差電圧である第二誤差電圧をデジタル値に変換して前記誤差信号である第二誤差信号を生成し、
   前記デジタルコントローラは、前記第一及び第二誤差信号に従って前記第一タイミングよりも将来のタイミングである第三タイミングの前記誤差信号の予測値を生成し、前記予測値が第一制御閾値と前記第一制御閾値よりも小さな第二制御閾値との間となるように前記制御信号を生成し、
   前記ＡＤ変換器のサンプリング周期ずつ異なるタイミングにて生成されたＮ−１個（Ｎは３以上の自然数）の前記誤差信号を保持する第一保持回路を前記デジタルコントローラは更に備え、
   前記ＡＤ変換器で生成された前記誤差信号と前記第一保持回路に保持されたＮ−１個の前記誤差信号とを用いて、Ｎ−１次曲線に近似した予測演算を行って、前記デジタルコントローラは前記予測値を生成する電源装置。
2. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいとき、又は前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときは誤動作と判断する請求項１に記載の電源装置。
3. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいときは前記誤動作としての第一誤動作モードと判断し、前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときを前記誤動作としての第二誤動作モードと判断し、
   前記第一誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を小さくするように制御し、
   前記第二誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を大きくするように制御する請求項２に記載の電源装置。
4. 前記ＡＤ変換器の前記誤差電圧に対するサンプリング頻度は、前記スイッチング素子のスイッチング頻度よりも大きい請求項１に記載の電源装置。
5. 前記デジタルコントローラは、前記第一制御閾値を設定するための第一レジスタと、前記第二制御閾値を設定するための第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定するための第三レジスタとを更に有する請求項２に記載の電源装置。
6. 前記誤動作が検出された際、前記第一、第二及び第三レジスタのうちの少なくともいずれかの値が外部から書き換えられる請求項５に記載の電源装置。
7. 前記ＡＤ変換器のＡＤ変換範囲は、前記第一及び第二制御閾値の設定可能範囲に従ったものとなっている請求項５に記載の電源装置。
8. 前記ＡＤ変換器のサンプリング周期ずつ異なるタイミングにて生成されたｃ個（ｃは２以上の自然数）の前記誤差信号を保持する第二保持回路を前記デジタルコントローラは更に備え、
   前記デジタルコントローラは、前記ＡＤ変換器で生成された前記誤差信号と前記第二保持回路に保持された前記誤差信号との平均値を生成し、前記平均値を用いて予測値を生成する請求項１に記載の電源装置。
9. 前記平均値を生成するための平均化数としてのｃを設定するための第四レジスタを更に有する請求項８に記載の電源装置。
10. 目標電圧を生成する目標電圧生成回路と、出力電圧と前記目標電圧の差分に基づいて誤差電圧を出力する差動アンプと、前記誤差電圧をデジタル値に変換し誤差信号を出力するＡＤ変換器と、前記誤差信号に基づいて制御信号を出力するデジタルコントローラとを有する半導体集積回路装置と、
    前記制御信号に基づいて、駆動信号を出力するドライバと、
    前記駆動信号によりスイッチング制御されるスイッチング素子と、
    前記スイッチング素子から供給された電圧を平滑化し、前記出力電圧として出力する平滑回路とを備え、
    前記ＡＤ変換器は、第一タイミングにて前記誤差電圧である第一誤差電圧をデジタル値に変換して前記誤差信号である第一誤差信号を生成し、前記第一タイミングよりも前のタイミングである第二タイミングにて前記誤差電圧である第二誤差電圧をデジタル値に変換して前記誤差信号である第二誤差信号を生成し、
    前記デジタルコントローラは、前記第一及び第二誤差信号に従って前記第一タイミングよりも将来のタイミングである第三タイミングの前記誤差信号の予測値を生成し、前記予測値が第一制御閾値と前記第一制御閾値よりも小さな第二制御閾値との間となるように前記制御信号を生成し、
    前記デジタルコントローラは、前記ＡＤ変換器からの前記誤差信号がゼロに近づくように制御するＰＩＤ制御回路と、前記ＰＩＤ制御回路からの出力に基づいてパルス幅変調信号（ＰＷＭ信号）を生成するＰＷＭ信号生成回路と、ハイレベル信号を生成して出力するハイレベル信号生成回路と、ローレベル信号を生成して出力するローレベル信号生成回路と、前記ＰＷＭ信号生成回路からの前記ＰＷＭ信号の出力と前記ハイレベル信号生成回路からの前記ハイレベル信号の出力と前記ローレベル信号生成回路からの前記ローレベル信号の出力とのうちのいずれかを選択して前記制御信号として出力するセレクタとを有し、
    前記デジタルコントローラは、前記予測値が前記第二制御閾値よりも小さいときに前記ハイレベル信号の出力が前記セレクタによってなされるように制御し、前記予測値が前記第二制御閾値よりも大きく前記第一制御閾値よりも小さいときに前記ＰＷＭ信号の出力が前記セレクタによってなされるように制御し、前記予測値が前記第一制御閾値よりも大きいときに前記ローレベル信号の出力が前記セレクタによってなされるように制御する電源装置。
11. 第一目標電圧を生成する第一目標電圧生成回路と、第二目標電圧を生成する第二目標電圧生成回路と、第一負荷に供給される第一出力電圧と前記第一目標電圧との差分に基づいて第一負荷用誤差電圧を出力する第一差動アンプと、第二負荷に供給される第二出力電圧と前記第二目標電圧との差分に基づいて第二負荷用誤差電圧を出力する第二差動アンプと、前記第一負荷用誤差電圧をデジタル値に変換することで第一負荷用誤差信号を出力し、前記第二負荷用誤差電圧をデジタル値に変換することで第二負荷用誤差信号を出力するＡＤ変換器と、前記第一負荷用誤差信号に従って第一負荷用制御信号を出力し、前記第二負荷用誤差信号に従って第二負荷用制御信号を出力するデジタルコントローラとを有する半導体集積回路装置と、
    前記第一負荷用制御信号に基づいて、第一負荷用駆動信号を出力する第一ドライバと、
    前記第二負荷用制御信号に基づいて、第二負荷用駆動信号を出力する第二ドライバと、
    前記第一負荷用駆動信号によりスイッチング制御される第一スイッチング素子と、
    前記第二負荷用駆動信号によりスイッチング制御される第二スイッチング素子と、
    前記第一スイッチング素子から供給された第一電圧を平滑化し、前記第一出力電圧として出力する第一平滑回路と、
    前記第二スイッチング素子から供給された第二電圧を平滑化し、前記第二出力電圧として出力する第二平滑回路とを備え、
    前記ＡＤ変換器は、第一タイミングにて前記第一負荷用誤差電圧である第一負荷用第一誤差電圧をデジタル値に変換して前記第一負荷用誤差信号である第一負荷用第一誤差信号を生成し、前記第一タイミングよりも前のタイミングである第二タイミングにて前記第一負荷用誤差電圧である第一負荷用第二誤差電圧をデジタル値に変換して前記第一負荷用誤差信号である第一負荷用第二誤差信号を生成し、
    前記デジタルコントローラは、前記第一負荷用第一誤差信号及び前記第一負荷用第二誤差信号に従って前記第一タイミングよりも将来のタイミングである第三タイミングの前記第一負荷用誤差信号の第一負荷用予測値を生成し、前記第一負荷用予測値が第一負荷用第一制御閾値と前記第一負荷用第一制御閾値よりも小さな第一負荷用第二制御閾値との間となるように前記第一負荷用制御信号を生成し、
    前記ＡＤ変換器は、第四タイミングにて前記第二負荷用誤差電圧である第二負荷用第一誤差電圧をデジタル値に変換して前記第二負荷用誤差信号である第二負荷用第一誤差信号を生成し、前記第四タイミングよりも前のタイミングである第五タイミングにて前記第二負荷用誤差電圧である第二負荷用第二誤差電圧をデジタル値に変換して前記第二負荷用誤差信号である第二負荷用第二誤差信号を生成し、
    前記デジタルコントローラは、前記第二負荷用第一誤差信号及び前記第二負荷用第二誤差信号に従って前記第四タイミングよりも将来のタイミングである第六タイミングの前記第二負荷用誤差信号の第二負荷用予測値を生成し、前記第二負荷用予測値が第二負荷用第一制御閾値と前記第二負荷用第一制御閾値よりも小さな第二負荷用第二制御閾値との間となるように前記第二負荷用制御信号を生成する電源装置。
12. 前記ＡＤ変換器は、前記第一負荷用誤差信号及び前記第二負荷用誤差信号を繰り返し生成し、
    前記デジタルコントローラは、前記第一負荷用第一制御閾値を格納する第一負荷用第一レジスタと、前記第一負荷用第二制御閾値を格納する第一負荷用第二レジスタと、前記第一負荷用第一誤差信号と前記第一負荷用予測値との間の第一負荷用予測期間の長さを設定する第一負荷用第三レジスタとを有する第一負荷用設定回路を有し、
    前記デジタルコントローラは、前記第二負荷用第一制御閾値を格納する第二負荷用第一レジスタと、前記第二負荷用第二制御閾値を格納する第二負荷用第二レジスタと、前記第二負荷用第一誤差信号と前記第二負荷用予測値との間の第二負荷用予測期間の長さを設定する第二負荷用第三レジスタとを有する第二負荷用設定回路を有し、
    前記デジタルコントローラは、前記第一負荷用制御信号を生成する際は前記第一負荷用設定回路のレジスタの値を用い、前記第二負荷用駆動信号を生成する際は前記第二負荷用設定回路のレジスタの値を用いる請求項１１に記載の電源装置。
13. 前記デジタルコントローラは、プロセッサを有し、
    前記デジタルコントローラは前記第一負荷用制御信号の第一生成周期及び前記第二負荷用制御信号の第二生成周期を設定することが可能で、前記第一負荷用制御信号の生成及び前記第二負荷用制御信号の生成の優先順位を設定することが可能なシーケンサーを更に有し、
    前記シーケンサーに設定された内容に基づいて、割り込み要求信号が前記プロセッサに出力されることで、前記第一負荷用制御信号及び前記第二負荷用制御信号が前記デジタルコントローラにより生成される請求項１２に記載の電源装置。
14. 目標電圧を生成する目標電圧生成回路と、
    出力電圧と前記目標電圧の差分に基づいて誤差電圧を出力する差動アンプと、
    前記誤差電圧をデジタル値に変換し誤差信号を出力するＡＤ変換器と、
    前記誤差信号に基づいて制御信号を出力するデジタルコントローラを有し、
    前記ＡＤ変換器は、第一タイミングにて前記誤差電圧である第一誤差電圧をデジタル値に変換して前記誤差信号である第一誤差信号を生成し、前記第一タイミングよりも前のタイミングである第二タイミングにて前記誤差電圧である第二誤差電圧をデジタル値に変換して前記誤差信号である第二誤差信号を生成し、
    前記デジタルコントローラは、前記第一及び第二誤差信号に従って前記第一タイミングよりも将来のタイミングである第三タイミングの前記誤差信号の予測値を生成し、前記予測値が第一制御閾値と前記第一制御閾値よりも小さな第二制御閾値との間となるように前記制御信号を生成し、
    前記制御信号は、前記出力電圧を出力するための平滑回路に対して電圧を供給するスイッチング素子のための駆動信号を生成するドライバに、前記駆動信号を生成するために供給される半導体集積回路装置。
15. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいとき、又は前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときは誤動作と判断する請求項１４に記載の半導体集積回路装置。
16. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいときは前記誤動作としての第一誤動作モードと判断し、前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときを前記誤動作としての第二誤動作モードと判断し、前記第一誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を小さくするように制御し、
    前記第二誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を大きくするように制御する請求項１５に記載の半導体集積回路装置。
17. 前記ＡＤ変換器の前記誤差電圧に対するサンプリング頻度は、前記スイッチング素子のスイッチング頻度よりも大きい請求項１４に記載の半導体集積回路装置。
18. 前記デジタルコントローラは、前記第一制御閾値を設定するための第一レジスタと、前記第二制御閾値を設定するための第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定するための第三レジスタとを更に有する請求項１５に記載の半導体集積回路装置。
19. 前記誤動作が検出された際、前記第一、第二及び第三レジスタのうちの少なくともいずれかの値が外部から書き換えられる請求項１８に記載の半導体集積回路装置。
20. 前記ＡＤ変換器のＡＤ変換範囲は、前記第一及び第二制御閾値の設定可能範囲に従ったものとなっている請求項１８に記載の半導体集積回路装置。
21. 前記ＡＤ変換器のサンプリング周期ずつ異なるタイミングにて生成されたＮ−１個（Ｎは３以上の自然数）の誤差信号を保持する第一保持回路を前記デジタルコントローラは更に備え、
    前記ＡＤ変換器で生成された前記誤差信号と前記第一保持回路に保持されたＮ−１個の前記誤差信号を用いて、Ｎ−１次曲線に近似した予測演算を行って、前記デジタルコントローラは前記予測値を生成する請求項１４に記載の半導体集積回路装置。
22. 前記ＡＤ変換器のサンプリング周期ずつ異なるタイミングにて生成されたｃ個（ｃは２以上の自然数）の前記誤差信号を保持する第二保持回路を前記デジタルコントローラは更に備え、
    前記デジタルコントローラは、前記ＡＤ変換器で生成された前記誤差信号と前記第二保持回路に保持された前記誤差信号との平均値を生成し、前記平均値を用いて前記予測値を生成する請求項１４に記載の半導体集積回路装置。
23. 前記平均値を生成するための平均化数としてのｃを設定するための第四レジスタを更に有する請求項２２に記載の半導体集積回路装置。
24. 前記デジタルコントローラは、前記ＡＤ変換器からの前記誤差信号がゼロに近づくように制御するＰＩＤ制御回路と、前記ＰＩＤ制御回路からの出力に基づいてパルス幅変調信号（ＰＷＭ信号）を生成するＰＷＭ信号生成回路と、ハイレベル信号を生成して出力するハイレベル信号生成回路と、ローレベル信号を生成して出力するローレベル信号生成回路と、前記ＰＷＭ信号生成回路からの前記ＰＷＭ信号の出力と前記ハイレベル信号生成回路からの前記ハイレベル信号の出力と前記ローレベル信号生成回路からの前記ローレベル信号の出力とのうちのいずれかを選択して前記制御信号として出力するセレクタとを有し、
    前記デジタルコントローラは、前記予測値が前記第二制御閾値よりも小さいときに前記ハイレベル信号の出力が前記セレクタによってなされるように制御し、前記予測値が前記第二制御閾値よりも大きく前記第一制御閾値よりも小さいときに前記ＰＷＭ信号の出力が前記セレクタによってなされるように制御し、前記予測値が前記第一制御閾値よりも大きいときに前記ローレベル信号の出力が前記セレクタによってなされるように制御する請求項１４に記載の半導体集積回路装置。
25. 第一目標電圧を生成する第一目標電圧生成回路と、
    第二目標電圧を生成する第二目標電圧生成回路と、
    第一負荷に供給される第一出力電圧と前記第一目標電圧の差分に基づいて第一負荷用誤差電圧を出力する第一差動アンプと、
    第二負荷に供給される第二出力電圧と前記第二目標電圧の差分に基づいて第二負荷用誤差電圧を出力する第二差動アンプと、
    前記第一負荷用誤差電圧をデジタル値に変換することで第一負荷用誤差信号を出力し、前記第二負荷用誤差電圧をデジタル値に変換することで第二負荷用誤差信号を出力するＡＤ変換器と、
    前記第一負荷用誤差信号に従って第一負荷用制御信号を出力し、前記第二負荷用誤差信号に従って第二負荷用制御信号を出力するデジタルコントローラとを有し、
    前記ＡＤ変換器は、第一タイミングにて前記第一負荷用誤差電圧である第一負荷用第一誤差電圧をデジタル値に変換して前記第一負荷用誤差信号である第一負荷用第一誤差信号を生成し、前記第一タイミングよりも前のタイミングである第二タイミングにて前記第一負荷用誤差電圧である第一負荷用第二誤差電圧をデジタル値に変換して前記第一負荷用誤差信号である第一負荷用第二誤差信号を生成し、
    前記デジタルコントローラは、前記第一負荷用第一誤差信号及び前記第一負荷用第二誤差信号に従って前記第一タイミングよりも将来のタイミングである第三タイミングの前記第一負荷用誤差信号の第一負荷用予測値を生成し、前記第一負荷用予測値が第一負荷用第一制御閾値と前記第一負荷用第一制御閾値よりも小さな第一負荷用第二制御閾値との間となるように前記第一負荷用制御信号を生成し、
    前記ＡＤ変換器は、第四タイミングにて前記第二負荷用誤差電圧である第二負荷用第一誤差電圧をデジタル値に変換して前記第二負荷用誤差信号である第二負荷用第一誤差信号を生成し、前記第四タイミングよりも前のタイミングである第五タイミングにて前記第二負荷用誤差電圧である第二負荷用第二誤差電圧をデジタル値に変換して前記第二負荷用誤差信号である第二負荷用第二誤差信号を生成し、
    前記デジタルコントローラは、前記第二負荷用第一誤差信号及び前記第二負荷用第二誤差信号に従って前記第四タイミングよりも将来のタイミングである第六タイミングの前記第二負荷用誤差信号の第二負荷用予測値を生成し、前記第二負荷用予測値が第二負荷用第一制御閾値と前記第二負荷用第一制御閾値よりも小さな第二負荷用第二制御閾値との間となるように前記第二負荷用制御信号を生成し、
    前記第一負荷用制御信号は、前記第一出力電圧を出力するための第一平滑回路に対して第一電圧を供給する第一スイッチング素子のための第一負荷用駆動信号を生成する第一ドライバに、前記第一負荷用駆動信号を生成するために供給され、
    前記第二負荷用制御信号は、前記第二出力電圧を出力するための第二平滑回路に対して第二電圧を供給する第二スイッチング素子のための第二負荷用駆動信号を生成する第二ドライバに、前記第二負荷用駆動信号を生成するために供給される半導体集積回路装置。
26. 前記ＡＤ変換器は、前記第一負荷用誤差信号及び前記第二負荷用誤差信号を繰り返し生成し、
    前記デジタルコントローラは、前記第一負荷用第一制御閾値を格納する第一負荷用第一レジスタと、前記第一負荷用第二制御閾値を格納する第一負荷用第二レジスタと、前記第一負荷用第一誤差信号と前記第一負荷用予測値との間の第一負荷用予測期間の長さを設定する第一負荷用第三レジスタとを有する第一負荷用設定回路を有し、
    前記デジタルコントローラは、前記第二負荷用第一制御閾値を格納する第二負荷用第一レジスタと、前記第二負荷用第二制御閾値を格納する第二負荷用第二レジスタと、前記第二負荷用第一誤差信号と前記第二負荷用予測値との間の第二負荷用予測期間の長さを設定する第二負荷用第三レジスタとを有する第二負荷用設定回路を有し、
    前記デジタルコントローラは、前記第一負荷用制御信号を生成する際は前記第一負荷用設定回路のレジスタの値を用い、前記第二負荷用駆動信号を生成する際は前記第二負荷用設定回路のレジスタの値を用いる請求項２５に記載の半導体集積回路装置。
27. 前記デジタルコントローラは、プロセッサを有し、
    前記デジタルコントローラは前記第一負荷用制御信号の第一生成周期及び前記第二負荷用制御信号の第二生成周期を設定することが可能で、前記第一負荷用制御信号の生成及び前記第二負荷用制御信号の生成の優先順位を設定することが可能なシーケンサーを更に有し、
    前記シーケンサーに設定された内容に基づいて、割り込み要求信号が前記プロセッサに出力されることで、前記第一負荷用制御信号及び前記第二負荷用制御信号が前記デジタルコントローラにより生成される請求項２６に記載の半導体集積回路装置。
28. それぞれが出力電圧を出力する複数の電源供給回路とＡＤ変換器とデジタルコントローラとを有し、
    前記複数の電源供給回路それぞれは、
    目標電圧を生成する目標電圧生成回路と、前記出力電圧と前記目標電圧の差分に基づいて誤差電圧を出力する差分出力回路と、
    制御信号に基づいて、駆動信号を出力するドライバと、
    前記駆動信号によりスイッチング制御されるスイッチング素子と、
    前記スイッチング素子から供給された電圧を平滑化し、前記出力電圧として出力する平滑回路とを備え、
    前記ＡＤ変換器は前記誤差電圧をデジタル値に変換し誤差信号を出力し、
    前記デジタルコントローラは、第一及び第二誤差信号に従って誤差信号の予測値を生成し、前記予測値が第一制御閾値と前記第一制御閾値よりも小さな第二制御閾値との間となるように前記制御信号を生成し、前記制御信号を前記ドライバに出力し、
    前記第一誤差信号は、第一タイミングにて前記誤差電圧をデジタル値に変換することで生成されたものであり、前記第二誤差信号は前記第一タイミングよりも前のタイミングである第二タイミングにて前記誤差電圧をデジタル値に変換することで生成されたものであり、
    前記予測値は前記第一タイミングよりも将来のタイミングである第三タイミングのものである電源装置。
29. 前記ＡＤ変換器は、時分割にて前記デジタルコントローラに対して複数の電源供給回路それぞれに対応した前記誤差信号を出力し、
    前記デジタルコントローラは、前記第一制御閾値を格納する第一レジスタと、前記第二制御閾値を格納する第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定する第三レジスタとを有する設定回路を前記複数の電源供給回路の数だけは少なくとも有し、
    前記デジタルコントローラは、前記複数の電源供給回路それぞれに対応した前記設定回路のレジスタの値を用いて、前記複数の電源供給回路それぞれに対応した前記制御信号を生成する請求項１８に記載の半導体集積回路装置。
30. 前記デジタルコントローラは、プロセッサを有し、
    前記デジタルコントローラは、前記複数の電源供給回路それぞれに対応した前記制御信号の生成周期を設定することが可能で、前記複数の電源供給回路の前記制御信号それぞれの生成の優先順位を設定することが可能なシーケンサーを更に有し、
    前記シーケンサーに設定された内容に基づいて、割り込み要求信号が前記プロセッサに出力されることで、前記複数の電源供給回路それぞれに対応した前記制御信号が前記デジタルコントローラにより生成される請求項２９に記載の半導体集積回路装置。
31. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいとき、又は前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときは誤動作と判断する請求項２８に記載の電源装置。
32. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいときは前記誤動作としての第一誤動作モードと判断し、前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときを前記誤動作としての第二誤動作モードと判断し、前記第一誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を小さくするように制御し、
    前記第二誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を大きくするように制御する請求項３１に記載の電源装置。
33. 前記ＡＤ変換器の前記誤差電圧に対するサンプリング頻度は、前記スイッチング素子のスイッチング頻度よりも大きい請求項２８に記載の電源装置。
34. 前記デジタルコントローラは、前記第一制御閾値を設定するための第一レジスタと、前記第二制御閾値を設定するための第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定するための第三レジスタとを更に有する請求項３１に記載の電源装置。
35. 前記誤動作が検出された際、前記第一、第二及び第三レジスタのうちの少なくともいずれかの値が外部から書き換えられる請求項３４に記載の電源装置。
36. 前記ＡＤ変換器のＡＤ変換範囲は、前記第一及び第二制御閾値の設定可能範囲に従ったものとなっている請求項３４に記載の電源装置。
37. 出力電圧を出力する電源回路と複数の誤差電圧検出回路とＡＤ変換器とデジタルコントローラを有し、
    前記複数の誤差電圧検出回路それぞれは、
    目標電圧を生成する目標電圧生成回路と、
    前記出力電圧と前記目標電圧の差分に基づいて誤差電圧を出力する差分出力回路とを備え、
    前記ＡＤ変換器は誤差電圧をデジタル値に変換し誤差信号を出力し、
    前記デジタルコントローラは、第一及び第二誤差信号に従って誤差信号の予測値を生成し、前記予測値が第一制御閾値と前記第一制御閾値よりも小さな第二制御閾値との間となるように、前記電源回路を制御する制御信号を生成し、
    前記第一誤差信号は、第一タイミングにて前記誤差電圧をデジタル値に変換することで生成されたものであり、前記第二誤差信号は前記第一タイミングよりも前のタイミングである第二タイミングにて前記誤差電圧をデジタル値に変換することで生成されたものであり、前記予測値は前記第一タイミングよりも将来のタイミングである第三タイミングのものである半導体集積回路装置。
38. 前記ＡＤ変換器は、時分割にて前記デジタルコントローラに対して前記複数の誤差電圧検出回路それぞれに対応した前記誤差信号を出力し、
    前記デジタルコントローラは、前記第一制御閾値を格納する第一レジスタと、前記第二制御閾値を格納する第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定する第三レジスタとを有する設定回路を前記複数の誤差電圧検出回路の数だけは少なくとも有し、
    前記デジタルコントローラは、前記複数の誤差電圧検出回路それぞれに対応した前記設定回路のレジスタの値を用いて、前記複数の誤差電圧検出回路それぞれに対応した前記制御信号を生成する請求項３７に記載の半導体集積回路装置。
39. 前記デジタルコントローラは、プロセッサを有し、
    前記デジタルコントローラは、前記複数の誤差電圧検出回路それぞれに対応した前記制御信号の生成周期を設定することが可能で、前記複数の制御信号それぞれの生成の優先順位を設定することが可能なシーケンサーを更に有し、
    前記シーケンサーに設定された内容に基づいて、割り込み要求信号が前記プロセッサに出力されることで、前記複数の制御信号が前記デジタルコントローラにより生成される請求項３８に記載の半導体集積回路装置。
40. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいとき、又は前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときは誤動作と判断する請求項３７に記載の半導体集積回路装置。
41. 前記デジタルコントローラは、前記第一誤差信号が前記第一制御閾値よりも大きく前記予測値が前記第二制御閾値よりも小さいときは前記誤動作としての第一誤動作モードと判断し、前記第一誤差信号が前記第二制御閾値よりも小さく前記予測値が前記第一制御閾値よりも大きいときを前記誤動作としての第二誤動作モードと判断し、
    前記第一誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を小さくするように制御し、
    前記第二誤動作モードでは、前記デジタルコントローラは前記制御信号が前記出力電圧を大きくするように制御する請求項４０に記載の半導体集積回路装置。
42. 前記ＡＤ変換器の前記誤差電圧に対するサンプリング頻度は、スイッチング素子のスイッチング頻度よりも大きい請求項３７に記載の半導体集積回路装置。
43. 前記デジタルコントローラは、前記第一制御閾値を設定するための第一レジスタと、前記第二制御閾値を設定するための第二レジスタと、前記第一誤差信号と前記予測値との間の予測期間の長さを設定するための第三レジスタとを更に有する請求項４０に記載の半導体集積回路装置。
44. 前記誤動作が検出された際、前記第一、第二及び第三レジスタのうちの少なくともいずれかの値が外部から書き換えられる請求項４３に記載の半導体集積回路装置。
45. 前記ＡＤ変換器のＡＤ変換範囲は、前記第一及び第二制御閾値の設定可能範囲に従ったものとなっている請求項４３に記載の半導体集積回路装置。

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