JP2022173060A - Ａｄ変換器 - Google Patents

Abstract

【課題】高精度化を提供する。【解決手段】ＡＤ変換器１００は、アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号及び第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力回路１１、１２と、第１のアナログ出力信号及び第２のアナログ出力信号を積分して第１の積分信号及び第２の積分信号を出力する積分部３０と、積分部が出力した第１の積分信号及び第２の積分信号に基づいて、積分回路が出力の後に出力する積分信号を予測し、予測積分信号を出力する予測部と、予測積分信号を量子化したデジタル信号を生成する量子化部と、を備える。【選択図】図１

Description

本発明は、ＡＤ変換器に関する。

従来、量子化器および積分器を有し、入力されたアナログ信号をデジタル信号に変換する１次のデルタシグマ変調器を有するＡＤ変換器が知られている。特許文献１には、ＡＤ変換器において、１回の積分を第１の積分と第２の積分の２回に分けることが開示されている。
特許文献１ 特開２０１７－２１６５２３号公報

本発明の第１の態様においては、ＡＤ変換器が提供される。ＡＤ変換器は、アナログ入力信号が入力され、アナログ入力信号に基づく第１のアナログ出力信号および第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力回路を備えてよい。ＡＤ変換器は、第１のアナログ出力信号および第２のアナログ出力信号を積分して第１の積分信号および第２の積分信号を出力する積分回路を備えてよい。ＡＤ変換器は、積分回路が出力した第１の積分信号および第２の積分信号に基づいて、積分回路が出力の後に出力する積分信号を予測し、予測積分信号を出力する予測回路を備えてよい。ＡＤ変換器は、予測積分信号を量子化したデジタル信号を生成する量子化回路を備えてよい。

予測回路は、積分回路が異なるタイミングで出力した第１の積分信号および第２の積分信号の差に基づいて、積分回路の出力の後に出力される積分信号を予測してよい。

予測回路は、並列に接続された３つのキャパシタを有してよい。予測回路は、３つのキャパシタの一端側への接続を積分回路の出力と基準電位とで切り替える複数のスイッチを有してよい。予測回路は、３つのキャパシタの他端側への接続を予測回路の出力と基準電位とで切り替える複数のスイッチを有してよい。

アナログ信号入力回路は、アナログ入力信号が入力され、第１のアナログ出力信号を出力する第１のアナログ信号入力回路を有してよい。アナログ入力信号が第１のアナログ信号入力回路と異なるタイミングで入力され、第２のアナログ出力信号を出力する第２のアナログ信号入力回路を有してよい。第１のアナログ信号入力回路および第２のアナログ信号入力回路は、共通の積分回路に接続されてよい。

ＡＤ変換器は、積分回路により第１のアナログ出力信号を積分する第１の動作期間と、積分回路により第２のアナログ出力信号を積分する第２の動作期間とを時分割で繰り返してよい。

ＡＤ変換器は、第１の動作期間において、第１のアナログ信号入力回路が積分回路に第１のアナログ出力信号を出力し、第２のアナログ信号入力回路がアナログ入力信号をサンプリングしてよい。ＡＤ変換器は、第２の動作期間において、第１のアナログ信号入力回路がアナログ入力信号をサンプリングし、第２のアナログ信号入力回路が積分回路に第２のアナログ出力信号を出力してよい。

予測回路は、積分回路が異なるタイミングで出力した第１の積分信号および第２の積分信号に基づいて、積分回路の出力の次に出力される第１の積分信号および第２の積分信号の一方を予測してよい。

ＡＤ変換器は、積分回路が出力の後に出力する積分信号に基づく第３のアナログ出力信号を出力する第３のアナログ信号入力回路を備えてよい。ＡＤ変換器は、第３のアナログ出力信号を積分して第３の積分信号を出力する第２の積分回路を備えてよい。ＡＤ変換器は、アナログ入力信号と第３の積分信号とを予測積分信号に加算して、加算された予測積分信号を量子化回路に出力する加算回路を備えてよい。

ＡＤ変換器は、入力されるアナログ入力信号に応じて加算回路に第４のアナログ出力信号を出力する第４のアナログ信号入力回路を備えてよい。ＡＤ変換器は、第３の積分信号に応じて加算回路に第５のアナログ出力信号を出力する第５のアナログ信号入力回路を備えてよい。加算回路は、第４のアナログ出力信号と第５のアナログ出力信号とを予測積分信号に加算して、加算された予測積分信号を量子化回路に出力する。

本発明の第２の態様においては、ＡＤ変換器が提供される。ＡＤ変換器は、Ｍ番目の変換期間（Ｍは２以上の整数）において該変換期間をＸ期間（Ｘは２以上の整数）に分割して積分動作とサンプリング操作を繰り返し行ってよい。ＡＤ変換器は、変換期間をＸに等分割した各期間において、入力されたアナログ入力信号に基づくアナログ出力信号をそれぞれ出力するアナログ信号入力回路を備えてよい。ＡＤ変換器は、アナログ信号入力回路の出力を積分する積分回路を備えてよい。ＡＤ変換器は、直前の変換期間（Ｍ－１番目）におけるＸ分割された最後（Ｘ番目）の期間で積分回路から出力される積分信号とＭ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）で積分回路から出力される積分信号、または、Ｍ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）において二つの異なる期間の各積分信号に基づいて、Ｍ番目の変換期間のＸ分割された最後（Ｘ番目）の期間に積分回路から出力される積分信号を予測し、予測積分信号を出力する予測回路を備えてよい。ＡＤ変換器は、予測積分信号を量子化したデジタル信号を生成する量子化回路を備えてよい。

予測回路は、直前の変換期間（Ｍ－１番目）におけるＸ分割された最後（Ｘ番目）の期間で積分回路から出力される積分信号とＭ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）で積分回路から出力される積分信号の差または、Ｍ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）において二つの異なる期間の各積分信号の差に基づいて、最後（Ｘ番目）の期間に積分回路から出力される積分信号を予測してよい。

予測回路は、並列に接続された３つのキャパシタと、３つのキャパシタの一端側への接続を積分回路の出力と基準電位とで切り替える複数のスイッチを有してよい。予測回路は、３つのキャパシタの他端側への接続を予測回路の出力と基準電位とで切り替える複数のスイッチを有してよい。

アナログ信号入力回路は、アナログ入力信号が入力され、第１のアナログ出力信号を出力する第１のアナログ信号入力回路を備えてよい。アナログ入力信号が第１のアナログ信号入力回路と異なるタイミングで入力され、第２のアナログ出力信号を出力する第２のアナログ信号入力回路を備えてよい。第１のアナログ信号入力回路および第２のアナログ信号入力回路は、共通の積分回路に接続されてよい。

Ｌ１番目の期間（Ｌ１は１以上Ｘ－１以下の整数）において、第１のアナログ信号入力回路が積分回路に第１のアナログ出力信号を出力し、第２のアナログ信号入力回路がアナログ入力信号をサンプリングしてよい。Ｌ２番目の期間（Ｌ２はＬ１より大きくＸ－１以下の整数）において、第１のアナログ信号入力回路がアナログ入力信号をサンプリングし、第２のアナログ信号入力回路が積分回路に第２のアナログ出力信号を出力してよい。

ＡＤ変換器は、Ｘ分割された最後（Ｘ番目）の期間で積分回路から出力される積分信号に基づく第３のアナログ出力信号を出力する第３のアナログ信号入力回路を備えてよい。ＡＤ変換器は、第３のアナログ出力信号を積分して第３の積分信号を出力する第２の積分回路を備えてよい。ＡＤ変換器は、アナログ入力信号と第３の積分信号とを予測積分信号に加算して、加算された予測積分信号を量子化回路に出力する加算回路を備えてよい。

ＡＤ変換器は、入力されるアナログ入力信号に応じて加算回路に第４のアナログ出力信号を出力する第４のアナログ信号入力回路を備えてよい。ＡＤ変換器は、第３の積分信号に応じて加算回路に第５のアナログ出力信号を出力する第５のアナログ信号入力回路を備えてよい。加算回路は、第４のアナログ出力信号と第５のアナログ出力信号とを予測積分信号に加算して、加算された予測積分信号を量子化回路に出力してよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

第１実施例のＡＤ変換器１００の構成の概要を示す。 第１実施例のＡＤ変換器１００の積分器１０および量子化部４０のより詳細な構成を示す。 クロック信号Ｐ１，Ｐ２，ＰＣＯＭＰの一例を示す。 ＡＤ変換器１００における予測部６０の具体的な構成の一例を示す。 積分部３０の積分信号ＡＯＵＴＢのタイミングチャートを示す。 実施例１に係るＡＤ変換器１００のタイミングチャートの一例を示す。 （ａ）１次の移動平均フィルタのブロックと（ｂ）周波数特性を示す。 第２実施例のＡＤ変換器２００の構成の概要を示す。 第２実施例のＡＤ変換器２００のタイミングチャートの一例を示す。 第３実施例のＡＤ変換器３００の構成の概要を示す。 第３実施例のＡＤ変換器３００のより詳細な構成を示す。 予測加算部の構成を示す。 実施例３のＡＤ変換器３００のタイミングチャートの一例を示す。 予測加算部の変形例を示す。 クロック信号Ｐ１、クロック信号Ｐ２、クロック信号Ｐ３、クロック信号Ｐ４、およびクロック信号ＰＣＯＭＰを示す。 ＡＤ変換器３００における積分部３０の積分結果ＡＯＵＴＢのタイミングチャートを示す。 ＡＤ変換器３００のタイミングチャートの一例を示す。 ＡＤ変換装置４００の構成の概略を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、第１実施例のＡＤ変換器１００の構成の概要を示す。ＡＤ変換器１００は、Ｍ番目の変換期間（Ｍは２以上の整数）において該変換期間をＸ期間（Ｘは２以上の整数）に分割して積分動作とサンプリング操作を繰り返し行い、入力されたアナログ入力信号Ａｉｎをビットデータに量子化して出力する。例えば、ＡＤ変換器１００は、１次のデルタシグマ変調器を有するＡＤコンバータであるが、高次のデルタシグマ変調器を有するＡＤコンバータであってもよい。ＡＤ変換器１００は、積分器１０（本願の積分回路）と、予測部６０（本願の予測回路）と、量子化部４０（本願の量子化回路）と、制御部５０と、を備える。積分器１０は、第１のアナログ信号入力回路１１と、第２のアナログ信号入力回路１２と、第１の基準信号入力回路２１と、第２の基準信号入力回路２２と、積分部３０とを備える。積分器１０、予測部６０、および量子化部４０は、クロック信号Ｐ１およびＰ２の少なくとも一方が入力され、クロック信号に応じて動作する。

第１のアナログ信号入力回路１１は、ＡＤ変換器１００の入力端子と積分部３０とに接続され、変換期間をＸに等分割した各期間において、入力端子からアナログ入力信号Ａｉｎが入力され、第１のアナログ出力信号Ａｏｕｔ１を積分部３０に出力する。第２のアナログ信号入力回路１２は、入力端子と積分部３０とに接続され、アナログ入力信号Ａｉｎが第１のアナログ信号入力回路１１と異なるタイミングで入力され、第２のアナログ出力信号Ａｏｕｔ２を積分部３０に出力する。第１のアナログ信号入力回路１１および第２のアナログ信号入力回路１２は、共通の積分部３０に接続され、互いに異なるタイミングでアナログ入力信号Ａｉｎをサンプリングする。第１のアナログ信号入力回路１１および第２のアナログ信号入力回路１２は、交互にサンプリングして、交互にアナログ出力信号Ａｏｕｔ１，Ａｏｕｔ２を積分部３０に出力してよい。例えば、Ｍ番目の変換期間のＬ１番目の期間（Ｌ１は１以上Ｘ－１以下の整数）において、第１のアナログ信号入力回路が積分部３０に第１のアナログ出力信号Ａｏｕｔ１を出力し、第２のアナログ信号入力回路１２がアナログ入力信号Ａｉｎをサンプリングし、Ｍ番目の変換期間のＬ２番目の期間（Ｌ２はＬ１より大きくＸ－１以下の整数）において、第１のアナログ信号入力回路１１がアナログ入力信号Ａｉｎをサンプリングし、第２のアナログ信号入力回路１２が積分部３０に第２のアナログ出力信号Ａｏｕｔ２を出力する。

第１の基準信号入力回路２１は、積分部３０と量子化部４０とに接続され、量子化部４０からのデジタル信号Ｄおよびデジタル信号Ｄの反転信号ＤＢと、基準入力信号Ｓｒｅｆとが入力される。第１の基準信号入力回路２１は、入力される信号から、正又は負のフィードバック信号±Ｓｆｂ１を生成して、積分部３０に出力する。第１の基準信号入力回路２１は、デジタル信号をアナログ信号に変換するＤＡ変換器を有してよい。

第２の基準信号入力回路２２は、積分部３０と量子化部４０とに接続され、量子化部４０からのデジタル信号Ｄおよびデジタル信号Ｄの反転信号ＤＢと、基準入力信号Ｓｒｅｆとが入力される。第２の基準信号入力回路２２は、入力される信号から、正又は負のフィードバック信号±Ｓｆｂ２を積分部３０に出力する。第２の基準信号入力回路２２は、デジタル信号をアナログ信号に変換するＤＡ変換器を有してよい。第２の基準信号入力回路２２は、第１の基準信号入力回路２１のフィードバック信号Ｓｆｂ１の出力とは異なるタイミングでフィードバック信号Ｓｆｂ２を出力してよい。第１の基準信号入力回路２１と第２の基準信号入力回路２２とは、交互にフィードバック信号Ｓｆｂ１、Ｓｆｂ２を出力してよい。

積分部３０は、予測部６０に接続され、第１のアナログ出力信号Ａｏｕｔ１および第２のアナログ出力信号Ａｏｕｔ２を積分して、積分結果である第１の積分信号および第２の積分信号ＡＯＵＴＢを予測部６０に出力する。第１の基準信号入力回路２１および第２の基準信号入力回路２２と、第１のアナログ信号入力回路１１および第２のアナログ信号入力回路１２とは、積分部３０の入力に共通に接続されるため、積分部３０は、フィードバック信号Ｓｆｂ１、Ｓｆｂ２が加算されたアナログ出力信号Ａｏｕｔ１、Ａｏｕｔ２を受信してよい。

積分部３０は、異なるタイミングで入力される第１のアナログ出力信号Ａｏｕｔ１および第２のアナログ出力信号Ａｏｕｔ２を異なるタイミングで積分して、それぞれ対応する第１の積分信号ＡＯＵＴＢおよび第２の積分信号ＡＯＵＴＢを出力してよい。積分部３０は、第１の積分信号ＡＯＵＴＢおよび第２の積分信号ＡＯＵＴＢを交互に出力してよい。

予測部６０は、量子化部４０に接続され、積分部３０が出力した第１の積分信号ＡＯＵＴＢおよび第２の積分信号ＡＯＵＴＢに基づいて、積分部３０が当該第１の積分信号および第２の積分信号の出力の後に出力する積分信号を予測する。予測部６０は、第１の積分信号および第２の積分信号に基づいて、将来の第１の積分信号および将来の第２の積分信号の少なくとも一方を予測してよい。予測部６０は、直前の変換期間（Ｍ－１番目）におけるＸ分割された最後（Ｘ番目）の期間で積分部３０から出力される積分信号とＭ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）で積分部３０から出力される積分信号（例えば積分信号の差）、または、Ｍ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）において二つの異なる期間の各積分信号（例えば積分信号の差）に基づいて、Ｍ番目の変換期間のＸ分割された最後（Ｘ番目）の期間に積分部３０から出力される積分信号を予測し、予測積分信号ＡＯＵＴＢ'を出力してよい。予測部６０は、積分部３０が異なるタイミングで出力した第１の積分信号および第２の積分信号に基づいて、当該積分部３０の出力の次に出力される第１の積分信号および第２の積分信号の一方を予測して、予測結果である予測積分信号ＡＯＵＴＢ'を量子化部４０に出力してよい。一例として、予測部６０は、第１の積分信号ＡＯＵＴＢを受信した後、次の第２の積分信号ＡＯＵＴＢを受信する前又は間に、当該次の第２の積分信号ＡＯＵＴＢを予測した結果である第２の予測積分信号ＡＯＵＴＢ'を出力してよい。

量子化部４０は、予測部６０の予測積分信号ＡＯＵＴＢ'を量子化したデジタル信号Ｄおよびデジタル信号Ｄの反転信号ＤＢを生成し、デジタル信号Ｄおよび反転信号ＤＢを第１の基準信号入力回路２１および第２の基準信号入力回路２２に出力する。量子化部４０は、生成したデジタル信号Ｄを、ＡＤ変換器１００の外部に出力してもよい。

制御部５０は、量子化部４０の量子化タイミングを制御する。制御部５０は、量子化部４０における量子化タイミングを制御するために、クロック信号ＰＣＯＭＰを量子化部４０に出力してよい。

図２は、第１実施例のＡＤ変換器１００の積分器１０および量子化部４０のより詳細な構成を示す。第１のアナログ信号入力回路１１は、キャパシタＣＡ１と、キャパシタＣＡ１の一端側への接続を入力端子と基準電位とで切り替える複数のスイッチＳＡ１、ＳＡ２と、キャパシタＣＡ１の他端側への接続を第１のアナログ信号入力回路１１の出力と基準電位とで切り替える複数のスイッチＳＢ１、ＳＢ２とを有する。

第２のアナログ信号入力回路１２は、キャパシタＣＡ１と並列に接続されたキャパシタＣＡ２と、キャパシタＣＡ２の一端側への接続を入力端子と基準電位とで切り替える複数のスイッチＳＣ１、ＳＣ２と、キャパシタＣＡ２の他端側への接続を第２のアナログ信号入力回路１２の出力と基準電位とで切り替える複数のスイッチＳＤ１、ＳＤ２とを有する。ここで、基準電位は、予め定められた電位、一例としてグランド電位であってよく、本願明細書において以下同様である。

第１のアナログ信号入力回路１１および第２のアナログ信号入力回路１２は、クロック信号Ｐ１，Ｐ２に応じて、互いに異なる動作期間ｐｈｉ（１）、ｐｈｉ（２）にアナログ出力信号Ａｏｕｔ１，Ａｏｕｔ２を出力してよい。動作期間ｐｈｉ（１）に、第１のアナログ信号入力回路１１において、スイッチＳＡ１およびスイッチＳＢ１がオンとなり、スイッチＳＡ２およびスイッチＳＢ２がオフとなり、第２のアナログ信号入力回路１２において、スイッチＳＣ１およびスイッチＳＤ１がオンとなり、スイッチＳＣ２およびスイッチＳＤ２がオフとなる。一方、動作期間ｐｈｉ（２）に、第１のアナログ信号入力回路１１において、スイッチＳＡ１およびスイッチＳＢ１がオフとなり、スイッチＳＡ２およびスイッチＳＢ２がオンとなり、第２のアナログ信号入力回路１２において、スイッチＳＣ１およびスイッチＳＤ１がオフとなり、スイッチＳＣ２およびスイッチＳＤ２がオンとなる。

第１の基準信号入力回路２１は、並列に接続された２つのキャパシタと、２つのキャパシタＣＲ１，ＣＲ１Ｂの一端側への接続を基準入力信号Ｓｒｅｆが入力される入力端子と基準電位とで切り替える複数のスイッチＳＥ１、ＳＥ２、ＳＧ１、ＳＧ２と、２つのキャパシタＣＲ１，ＣＲ１Ｂの他端側への接続を第１の基準信号入力回路２１の出力と基準電位とで切り替える複数のスイッチＳＦ１、ＳＦ２、ＳＨ１、ＳＨ２と、第１の基準信号入力回路２１の出力を切り替える複数のスイッチＳＳ１，ＳＳ１Ｂとを有する。

第２の基準信号入力回路２２は、並列に接続された２つのキャパシタＣＲ２，ＣＲ２Ｂと、２つのキャパシタＣＲ２，ＣＲ２Ｂの一端側への接続を基準入力信号Ｓｒｅｆの入力端子と基準電位とで切り替える複数のスイッチＳＩ１、ＳＩ２、ＳＫ１、ＳＫ２と、２つのキャパシタＣＲ２，ＣＲ２Ｂの他端側への接続を第２の基準信号入力回路２２の出力と基準電位とで切り替える複数のスイッチＳＪ１、ＳＪ２、ＳＬ１、ＳＬ２と、第２の基準信号入力回路２２の出力を切り替える複数のスイッチＳＳ２，ＳＳ２Ｂとを有する。

第１の基準信号入力回路２１および第２の基準信号入力回路２２は、クロック信号Ｐ１，Ｐ２に応じて、互いに異なる動作期間ｐｈｉ（１）、ｐｈｉ（２）に電荷のサンプリングを行ってよい。動作期間ｐｈｉ（１）に、第１の基準信号入力回路２１において、スイッチＳＥ１、ＳＦ１、ＳＧ１、およびＳＨ１がオンとなり、スイッチＳＥ２、ＳＦ２、ＳＧ２、およびＳＨ２がオフとなり、第２の基準信号入力回路２２において、スイッチＳＩ１、ＳＪ１、ＳＬ１、およびＳＫ１がオンとなり、スイッチＳＩ２、ＳＪ２、ＳＬ２、およびＳＫ２がオフとなる。一方、動作期間ｐｈｉ（２）に、第１の基準信号入力回路２１において、スイッチＳＥ１、ＳＦ１、ＳＧ１、ＳＨ１がオフとなり、スイッチＳＥ２、ＳＦ２、ＳＧ２、およびＳＨ２がオンとなり、第２の基準信号入力回路２２において、スイッチＳＩ１、ＳＪ１、ＳＬ１、およびＳＫ１がオフとなり、スイッチＳＩ２、ＳＪ２、ＳＬ２、およびＳＫ２がオンとなる。

第１の基準信号入力回路２１のスイッチＳＳ１，ＳＳ１Ｂおよび第２の基準信号入力回路２２のスイッチＳＳ２，ＳＳ２Ｂは、キャパシタＣＲ１，ＣＲ１Ｂの他端側と出力との間に接続され、基準入力信号Ｓｒｅｆの出力を制御する。第１の基準信号入力回路２１のスイッチＳＳ１および第２の基準信号入力回路２２のスイッチＳＳ２は、量子化部４０からの反転信号ＤＢが入力され、反転信号ＤＢがハイ（以下Ｈとも称する）の時にオンになり、ロー（以下Ｌとも称する）の時にオフにされる。第１の基準信号入力回路２１のスイッチＳＳ１Ｂおよび第２の基準信号入力回路２２のスイッチＳＳ２Ｂは、量子化部４０からのデジタル信号Ｄが入力され、デジタル信号ＤがＨの時にオンになり、Ｌの時にオフにされる。

第１の基準信号入力回路２１は、動作期間ｐｈｉ（２）でスイッチＳＦ２、ＳＨ２がオンされている状態で、キャパシタＣＲ１およびキャパシタＣＲ１Ｂのいずれかを積分部３０と接続する。一方、第１の基準信号入力回路２１は、動作期間ｐｈｉ（１）では、スイッチＳＦ２、ＳＨ２がオフされているので、スイッチＳＳ１、ＳＳ１Ｂの状態によらず、キャパシタＣＲ１、ＣＲ１Ｂが積分部３０に接続されない。

第１の基準信号入力回路２１は、例えば、量子化部４０からのデジタル信号ＤがＨの場合に、キャパシタＣＲ１Ｂと積分部３０とを接続することにより、アナログ出力信号Ａｏｕｔ１からフィードバック信号Ｓｆｂを減算する。すなわち、積分部３０の入力からキャパシタＣＲ１Ｂに電荷が引き抜かれる。一方、第１の基準信号入力回路２１は、量子化部４０からのデジタル信号ＤがＬの場合に、キャパシタＣＲ１と積分部３０とを接続することにより、アナログ出力信号Ａｏｕｔ１にフィードバック信号Ｓｆｂを加算する。すなわち、キャパシタＣＲ１Ｂから積分部３０に電荷が転送される。

第２の基準信号入力回路２２は、動作期間ｐｈｉ（２）でスイッチＳＦ２、ＳＨ２がオンされている状態で、キャパシタＣＲ１およびキャパシタＣＲ１Ｂのいずれかを積分部３０と接続する。一方、第１の基準信号入力回路２１は、動作期間ｐｈｉ（１）では、スイッチＳＦ２、ＳＨ２がオフされているので、スイッチＳＳ１、ＳＳ１Ｂの状態によらず、キャパシタＣＲ１、ＣＲ１Ｂが積分部３０に接続されない。第２の基準信号入力回路２２は、動作期間ｐｈｉ（１）において、キャパシタＣＲ１およびキャパシタＣＲ１Ｂのいずれかを積分部３０と接続する。

第２の基準信号入力回路２２は、例えば、量子化部４０からのデジタル信号ＤがＨの場合に、キャパシタＣＲ２Ｂと積分部３０とを接続することにより、アナログ出力信号Ａｏｕｔ２からフィードバック信号Ｓｆｂを減算する。すなわち、積分部３０の入力からキャパシタＣＲ２Ｂに電荷が引き抜かれる。一方、第２の基準信号入力回路２２は、量子化部４０からのデジタル信号ＤがＬの場合に、キャパシタＣＲ２と積分部３０とを接続することにより、アナログ出力信号Ａｏｕｔ２にフィードバック信号Ｓｆｂを加算する。すなわち、キャパシタＣＲ２Ｂから積分部３０に電荷が転送される。

積分部３０は、オペアンプ３１とキャパシタＣＦ１とを備える。オペアンプ３１は、反転入力端子が第１のアナログ信号入力回路１１、第２のアナログ信号入力回路１２、第１の基準信号入力回路２１、および第２の基準信号入力回路２２の出力に接続され、正転入力端子が、基準電位に接続され、出力端子が予測部６０に接続される。キャパシタＣＦ１は、オペアンプ３１の反転入力端子と出力端子との間に設けられる。

積分部３０は、動作期間ｐｈｉ（２）において、アナログ出力信号Ａｏｕｔ１およびフィードバック信号Ｓｆｂ１の積分を実行する。また、積分部３０は、動作期間ｐｈｉ（１）において、アナログ出力信号Ａｏｕｔ２およびフィードバック信号Ｓｆｂ２の積分を実行する。このように、積分部３０は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）の１周期を２つに分割し、１回分の積分を１周期かけて実行してよい。

積分器１０は、アナログ信号入力回路として、第１のアナログ信号入力回路１１および第２のアナログ信号入力回路１２を備え、フィードバック部として、第１の基準信号入力回路２１および第２の基準信号入力回路２２を備えるため、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂの両方を２分割して、積分部３０で積分できる。ＡＤ変換器１００は、積分部３０の積分結果に応じたフィードバック信号Ｓｆｂ１、Ｓｆｂ２を積分部３０に入力することにより、負帰還で動作することができる。

量子化部４０は、コンパレータ４１と論理回路４２とを有する。コンパレータ４１は、入力端子が予測部６０に接続され、出力端子が論理回路４２に接続される。コンパレータ４１は、予測部６０の予測積分信号ＡＯＵＴＢ'が入力され、予測積分信号ＡＯＵＴＢ'を量子化して量子化信号Ｃを生成する。コンパレータ４１は、クロック信号ＰＣＯＭＰの立ち上がり時刻に入力されている予測積分信号ＡＯＵＴＢ'を量子化して量子化信号Ｃを生成してよい。コンパレータ４１は、生成した量子化信号Ｃを論理回路４２に出力する。本実施形態においてコンパレータ４１は、１ビット量子化器であるが、マルチビット量子化器であってもよい。

論理回路４２は、出力端子（Ｑ端子、ＱＢ端子）が、第１の基準信号入力回路２１，第２の基準信号入力回路２２、および外部の装置に接続される。論理回路４２は、クロック端子にクロック信号Ｐ１が入力されてよい。論理回路４２は、コンパレータ４１の出力した量子化信号Ｃに応じてデジタル信号Ｄを出力する。論理回路４２は、Ｄフリップフロップ（ＤＦＦ）で構成されてよい。論理回路４２は、クロック信号Ｐ１の立ち上がりでその入力をデジタル信号Ｄとして出力する。論理回路４２は、次のクロック信号Ｐ１の立ち上がりまで同じ出力信号を保持する。

図３は、クロック信号Ｐ１，Ｐ２，ＰＣＯＭＰの一例を示す。クロック信号Ｐ１は、動作期間ｐｈｉ（１）でＨとなり、その他の期間でＬとなる。クロック信号Ｐ２は、動作期間ｐｈｉ（２）でＨとなり、その他の期間でＬとなる。クロック信号ＰＣＯＭＰは、動作期間ｐｈｉ（２）の一部の期間でＨとなり、その他の期間でＬとなる。

第１の動作期間ｐｈｉ（２）において、第１のアナログ信号入力回路１１が積分部３０に第１のアナログ出力信号Ａｏｕｔ１を出力し、第２のアナログ信号入力回路１２がアナログ入力信号Ａｉｎをサンプリングし、第２の動作期間において、第１のアナログ信号入力回路１１がアナログ入力信号Ａｉｎをサンプリングし、第２のアナログ信号入力回路１２が積分部３０に第２のアナログ出力信号Ａｏｕｔ２を出力してよい。

例えば、第１のアナログ信号入力回路１１は、動作期間ｐｈｉ（１）においてアナログ入力信号Ａｉｎに応じた電荷をキャパシタＣＡ１に蓄電することでアナログ入力信号Ａｉｎをサンプリングし、動作期間ｐｈｉ（２）において、蓄電された電荷を第１のアナログ出力信号Ａｏｕｔ１として積分部３０に出力する。第２のアナログ信号入力回路１２は、動作期間ｐｈｉ（２）においてアナログ入力信号Ａｉｎに応じた電荷をキャパシタＣＡ２に蓄電することでアナログ入力信号Ａｉｎをサンプリングして、動作期間ｐｈｉ（１）において、蓄電された電荷を第２のアナログ出力信号Ａｏｕｔ２として積分部３０に出力する。

第１の基準信号入力回路２１は、動作期間ｐｈｉ（１）において基準入力信号Ｓｒｅｆに応じた電荷をキャパシタＣＲ１に蓄電することで基準入力信号Ｓｒｅｆをサンプリングする。キャパシタＣＲ１Ｂは、蓄積された電荷をリセットする。言い換えると、キャパシタＣＲ１Ｂは、ゼロＶを意図するゼロ信号を電荷としてサンプリングする。スイッチＳＳ１には、動作期間ｐｈｉ（１）において、キャパシタＣＲ１でサンプリングした電荷に応じた信号が入力され、スイッチＳＳ１Ｂには、キャパシタＣＲ１Ｂでサンプリングした電荷に応じた信号が入力される。

第２の基準信号入力回路２２は、動作期間ｐｈｉ（２）において基準入力信号Ｓｒｅｆに応じた電荷をキャパシタＣＲ２に蓄電することで基準入力信号Ｓｒｅｆをサンプリングする。キャパシタＣＲ２Ｂは、蓄積された電荷をリセットする。言い換えると、キャパシタＣＲ２Ｂは、ゼロＶを意図するゼロ信号を電荷としてサンプリングする。スイッチＳＳ２には、動作期間ｐｈｉ（２）において、キャパシタＣＲ２でサンプリングした電荷に応じた信号が入力され、スイッチＳＳ２Ｂには、キャパシタＣＲ２Ｂでサンプリングした電荷に応じた信号が入力される。

このようにＡＤ変換器１００は、積分部３０により第１のアナログ出力信号Ａｏｕｔ１を積分する第１の動作期間ｐｈｉ（２）と、積分部３０により第２のアナログ出力信号Ａｏｕｔ２を積分する第２の動作期間ｐｈｉ（１）とを時分割で交互に繰り返してよい。

図４は、ＡＤ変換器１００における予測部６０の具体的な構成の一例を示す。予測部６０は、３つのキャパシタＣＰ１，ＣＰ２，ＣＰ３と、複数のスイッチＳＰＡ１，ＳＰＡ２、ＳＰＣ１，ＳＰＣ２、ＳＰＥ１，ＳＰＥ２、ＳＰＢ１，ＳＰＢ２、ＳＰＤ１，ＳＰＤ２、ＳＰＦ１，ＳＰＦ２と、極性反転回路６５を有し、３つの予測回路６１，６２，６３を構成する。極性反転回路６５は、入力された電荷の極性を反転させた信号を出力してよく、反転増幅器で構成されてよい。３つのキャパシタＣＰ１，ＣＰ２，ＣＰ３は、予測部６０の入力と出力の間に、並列に接続される。キャパシタＣＰ１およびキャパシタＣＰ２の容量値は２Ｃ（Ｃ＞０）であり、キャパシタＣＰ３の容量値はＣであってよい。複数のスイッチＳＰＡ１，ＳＰＡ２、ＳＰＣ１，ＳＰＣ２、ＳＰＥ１，ＳＰＥ２は、クロック信号Ｐ１，Ｐ２に応じて、３つのキャパシタＣＰ１，ＣＰ２，ＣＰ３の一端側への接続を積分部３０の出力と基準電位とで切り替える。複数のスイッチＳＰＢ１，ＳＰＢ２、ＳＰＤ１，ＳＰＤ２、ＳＰＦ１，ＳＰＦ２は、クロック信号Ｐ１，Ｐ２に応じて、３つのキャパシタＣＰ１，ＣＰ２，ＣＰ３の他端側への接続を予測部６０の出力と基準電位とで切り替える。

予測部６０は、積分部３０が異なるタイミングで出力した第１の積分信号ＡＯＵＴＢおよび第２の積分信号ＡＯＵＴＢの差に基づいて、積分部３０の当該出力の次に出力される第１の積分信号および第２の積分信号の一方を予測してよい。

予測部６０は、動作期間ｐｈｉ（２）では、スイッチＳＰＡ１，ＳＰＢ１、ＳＰＣ１，ＳＰＤ１、ＳＰＥ１，ＳＰＦ１がオフされ、スイッチＳＰＡ２，ＳＰＢ２、ＳＰＣ２，ＳＰＤ２、ＳＰＥ２，ＳＰＦ２がオンされる。予測部６０は、動作期間ｐｈｉ（１）では、スイッチＳＰＡ１，ＳＰＢ１、ＳＰＣ１，ＳＰＤ１、ＳＰＥ１，ＳＰＦ１がオンされ、スイッチＳＰＡ２，ＳＰＢ２、ＳＰＣ２，ＳＰＤ２、ＳＰＥ２，ＳＰＦ２がオフされる。

予測回路６１は、動作期間ｐｈｉ（２）では、積分器１０の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ１にサンプリングし、動作期間ｐｈｉ（１）では、キャパシタＣＰ１にサンプリングされた電荷Ｑ１を量子化部４０に転送する。予測回路６２は、動作期間ｐｈｉ（２）では、キャパシタＣＰ２の電荷をリセットし、動作期間ｐｈｉ（１）では、積分器１０の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ２にサンプリングし、サンプリングした電荷Ｑ２を量子化部４０に転送する。予測回路６３は、動作期間ｐｈｉ（２）では、積分器１０の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ３にサンプリングし、動作期間ｐｈｉ（１）では、キャパシタＣＰ３にサンプリングされた電荷を極性反転回路６５に入力し、極性反転回路６５は、入力された電荷の極性を反転させた電荷Ｑ３を量子化部４０に転送する。

予測部６０は、予測回路６１がサンプリングした電荷Ｑ１と予測回路６２がサンプリングした電荷Ｑ２と予測回路６３がサンプリングした電荷Ｑ３とを合成した電荷Ｑを、動作期間ｐｈｉ（１）に出力信号ＡＯＵＴＢ'として量子化部４０に出力してよい。次に、電荷Ｑ１，Ｑ２，Ｑ３，Ｑの関係を説明する。

図５は、積分部３０の積分信号ＡＯＵＴＢのタイミングチャートを示す。図５において、縦軸は、積分信号ＡＯＵＴＢの電圧レベルを示し、横軸は、時間経過を示す。

Ｖ１１は、現在（Ｎ回目）の動作期間ｐｈｉ（１）における積分完了時の積分部３０の積分信号ＡＯＵＴＢの電圧レベルであり、Ｖ０２は、前回（Ｎ－１回目）の動作期間ｐｈｉ（２）における積分完了時の積分部３０の積分信号ＡＯＵＴＢの電圧レベルであり、Ｖ１２は、次（Ｎ＋１回目）の動作期間ｐｈｉ（２）における積分完了時の積分部３０の積分信号ＡＯＵＴＢの電圧レベルである。前回と現在の電圧レベルの差であるＶｓｔｅｐ１は、現在の動作期間ｐｈｉ（１）と次の動作期間ｐｈｉ（２）における１回分の積分を実行した際の積分部３０の積分信号ＡＯＵＴＢの電圧レベルの変化量の半分である。Ｖｔｅｐ１は（１）式のように、Ｖ１２は（２）式のように表すことができる。

Ｖｓｔｅｐ１＝Ｖ１１－Ｖ０２＝Ｖ１２－Ｖ１１・・・・・（１）
Ｖ１２＝Ｖ０２＋（Ｖ１１－Ｖ０２）＋（Ｖ１２－Ｖ１１）＝Ｖ０２＋２×Ｖｓｔｅｐ１・・・・・（２）

ここで、図５におけるタイミングチャートに従うと、現在の動作期間ｐｈｉ（１）に量子化部４０に出力する電荷Ｑ１は（３）式、電荷Ｑ２は（４）式、電荷Ｑ３は（５）式、電荷Ｑ１と電荷Ｑ２と電荷Ｑ３を合成した電荷Ｑは（６）式で表される。

Ｑ１＝－２Ｃ×Ｖ０２・・・・・（３）
Ｑ２＝２Ｃ×Ｖ１１・・・・・（４）
Ｑ３＝Ｃ×Ｖ０２・・・・・（５）
Ｑ＝Ｑ１＋Ｑ２＋Ｑ３＝Ｃ×Ｖ１２・・・・・（６）

このように、予測部６０は、動作期間ｐｈｉ（１）で、次の動作期間ｐｈｉ（２）における積分完了時の積分部３０の積分信号ＡＯＵＴＢの電圧レベルに相当する電荷Ｑを生成し、予測積分信号ＡＯＵＴＢ'として量子化部４０に出力する。なお、予測部６０は、図４に示すようなスイッチト・キャパシタで予測積分信号ＡＯＵＴＢ'を生成しているが、抵抗分割、増幅器などで予測積分信号ＡＯＵＴＢ'を生成してもよい。

図６は、実施例１に係るＡＤ変換器１００のタイミングチャートの一例を示す。図６において、積分器動作（１１，２１）は、積分器１０における第１のアナログ信号入力回路１１と第１の基準信号入力回路２１との動作を示し、積分器動作（１２，２２）は、積分器１０における第２のアナログ信号入力回路１２と第２の基準信号入力回路２２との動作を示す。ここで、図６における積分器動作の積分は、対応するアナログ信号入力回路と基準信号入力回路とからの出力を積分部３０において積分する動作を示し、本願明細書において以下同様である。図６において、Ｐ１，Ｐ２、ＰＣＯＭＰはクロック信号を示し、Ｃはコンパレータ４１の出力を示し、Ｄは論理回路４２から出力されるデジタル信号を示す。ＡＯＵＴＢ，ＡＯＵＴＢ'は、積分器１０の積分信号と、予測部６０の予測積分信号を示す。

ＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を１周期として動作する。動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）は、本実施例では同一の長さであるが、異なる長さであってもよい。

ＡＤ変換器１００は、サンプリング動作をサンプリング動作（１）およびサンプリング動作（２）に分割して実行する。また、ＡＤ変換器１００は、積分動作を積分動作（１）および積分動作（２）に分割して実行する。動作期間ｐｈｉ（１）において、第１のアナログ信号入力回路１１および第１の基準信号入力回路２１は、クロック信号Ｐ１の入力に応じて、１回目のサンプリングとなるサンプリング動作（１）を実行する。続く動作期間ｐｈｉ（２）において、積分部３０は、第１のアナログ信号入力回路１１および第１の基準信号入力回路２１からの入力に応じて、２回目の積分となる積分動作（１）を実行する。動作期間ｐｈｉ（２）において、第２のアナログ信号入力回路１２および第２の基準信号入力回路２２は、クロック信号Ｐ２の入力に応じて、２回目のサンプリングとなるサンプリング動作（２）を実行する。続く動作期間ｐｈｉ（１）において、積分部３０は、第２のアナログ信号入力回路１２および第２の基準信号入力回路２２の入力に応じて、１回目の積分となる積分動作（２）を実行する。このように、ＡＤ変換器１００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）のいずれにおいても、サンプリング動作および積分動作を実行する。

ＡＤ変換器１００は、１回の積分を複数回に分けることにより、積分部３０のスルーイング要求（すなわち、出力変化スピード要求）を緩和できる。これにより、ＡＤ変換器１００は、積分部３０における消費電力を低減できる。

積分部３０の積分信号ＡＯＵＴＢは、デジタル信号ＤがＬである場合に、積分部３０の積分動作により上昇し、デジタル信号ＤがＨである場合に、積分部３０の積分動作により下降する。積分部３０の積分信号ＡＯＵＴＢは、積分部３０の積分完了により積分終了値ＡＯ１となる。また、積分部３０の積分信号ＡＯＵＴＢは、動作期間ｐｈｉ（１）における１回目の積分となる積分動作（２）で積分終了値ＡＯ１の半分のレベルまで積分し、動作期間ｐｈｉ（２）における２回目の積分となる積分動作（１）で積分終了値ＡＯ１となる。

論理回路４２から出力されるデジタル信号Ｄは、クロック信号Ｐ１の立ち上がり時刻における量子化信号Ｃに応じて決定される。デジタル信号Ｄ０は、クロック信号Ｐ１の立ち上がり時刻における量子化信号Ｃ０に応じて決定される。デジタル信号Ｄ１は、次のクロック信号Ｐ１の立ち上がり時刻における量子化信号Ｃ１に応じて決定される。これにより、ＡＤ変換器１００は、クロック信号Ｐ１の立ち上がり時刻から次のクロック信号Ｐ１の立ち上がり時刻までの間、設定された極性で動作する。

予測部６０は、動作期間ｐｈｉ（１）において、動作期間ｐｈｉ（２）における積分終了値ＡＯ１を予測した予測積分信号ＡＯＵＴＢ'を生成する。制御部５０は、量子化部４０に、予測部６０が出力する予測積分信号ＡＯＵＴＢ'の量子化を実行させる。量子化部４０は、クロック信号ＰＣＯＭＰの立ち上がり時刻に入力されている予測積分信号ＡＯＵＴＢ'を量子化した量子化信号Ｃを出力する。論理回路４２は、クロック信号Ｐ１の立ち上がりでその入力をデジタル信号Ｄとして出力し、次のクロック信号Ｐ１の立ち上がりまで同じデジタル信号の出力を保持する。

期間ｔＣＯＭＰは、クロック信号ＰＣＯＭＰの立ち上がり時刻から、クロック信号Ｐ１の立ち上がり時刻までの期間であり、量子化動作の開始時刻から、出力されるデジタル信号Ｄを確定させる時刻までを示す。量子化部４０は、期間ｔＣＯＭＰの長さに応じて消費電力が変化し、例えば、期間ｔＣＯＭＰが長くなると、量子化部４０へのスピード要求が緩和されるので、量子化部４０における消費電力が低減される。

本実施形態のＡＤ変換器１００は、積分終了値ＡＯ１を予測した予測部６０の出力する予測積分信号ＡＯＵＴＢ'を、量子化部４０が量子化するため、実際の積分終了値ＡＯ１に対して誤差を実質的に有さず、高いＳ／Ｎ比を実現できる。また、ＡＤ変換器１００は、予測部６０の出力する予測積分信号ＡＯＵＴＢ'について、クロック信号ＰＣＯＭＰの立ち上がり時刻で量子化を開始するため、期間ｔＣＯＭＰを長くでき、量子化部４０の消費電力を低減できる。

図７は、（ａ）１次の移動平均フィルタのブロックと（ｂ）周波数特性を示す。本実施形態のＡＤ変換器１００は、第２の積分を実行する動作期間ｐｈｉ（２）を現在とすると、１回の積分を、第１の積分を実行する現在の直前の期間（動作期間ｐｈｉ（１））と第２の積分を実行する現在の期間（動作期間ｐｈｉ（２））の２回に分けて積分を実行し、第１の積分結果と第２の積分結果の和を積分結果ＡＯＵＴＢとして出力する。これにより、アナログ入力信号Ａｉｎまたは基準入力信号Ｓｒｅｆを入力、積分結果ＡＯＵＴＢを出力とした伝達関数Ｈ（ｚ）は、ｚ関数を使用すると移動平均フィルタの伝達特性を有する（７）式で表される。

Ｈ（ｚ）＝１／２×（１＋ｚ^－１）・・・・・（７）

本実施形態のＡＤ変換器１００は、基準入力信号Ｓｒｅｆを入力、積分結果ＡＯＵＴＢを出力とした伝達関数Ｈ（ｚ）は、（７）式で表されるように移動平均フィルタの伝達特性を持つため、外部のデジタル信号などの高周波ノイズの影響でＡＤ変換対象の低周波信号領域のノイズにはなりにくい。

図８は、第２実施例のＡＤ変換器２００の構成の概要を示す。第２実施例のＡＤ変換器２００は、第１実施例のＡＤ変換器１００と同様の構成および機能を有し、ただし、積分器１０は４つのアナログ信号入力回路１１１－１４１と４つの基準信号入力回路２１１－２４１とを有する。第２実施例のＡＤ変換器２００は、１回の積分を４回の積分に分け、積分器１０が第２の積分を実行した第２の積分結果を出力するタイミングで、第４の積分を実行した第４の積分結果を予測し、予測積分信号ＡＯＵＴＢ'を量子化する。以下、第１実施例のＡＤ変換器１００と同様の構成および機能については説明を省略する場合があり、第１実施例のＡＤ変換器１００と異なる構成および機能について主に説明する。

４つのアナログ信号入力回路１１１－１４１は、それぞれ、第１実施例のＡＤ変換器１００の第１のアナログ信号入力回路１１又は第２のアナログ信号入力回路１２と同様の構成および機能を有してよい。４つのアナログ信号入力回路１１１－１４１は、互いに異なる期間にサンプリングおよびアナログ出力信号の出力を行ってよい。４つの基準信号入力回路２１１－２４１は、それぞれ、第１実施例のＡＤ変換器１００の第１の基準信号入力回路２１又は第２の基準信号入力回路２２と同様の構成および機能を有してよい。

図９は、第２実施例のＡＤ変換器２００のタイミングチャートの一例を示す。ここで、図９において、積分器動作（１１１，２１１）は、積分器１０における第１のアナログ信号入力回路１１１と第１の基準信号入力回路２１１との動作を示し、積分器動作（１２１，２２１）は、積分器１０における第２のアナログ信号入力回路１２１と第２の基準信号入力回路２２１との動作を示す。積分器動作（１３１，２３１）は、積分器１０における第３のアナログ信号入力回路１３１と第３の基準信号入力回路２３１との動作を示し、積分器動作（１４１，２４１）は、積分器１０における第４のアナログ信号入力回路１４１と第４の基準信号入力回路２４１との動作を示す。図９において、Ｐ１，Ｐ２、ＰＣＯＭＰはクロック信号を示し、Ｃはコンパレータ４１の出力を示し、Ｄは論理回路４２から出力されるデジタル信号を示す。ＡＯＵＴＢ，ＡＯＵＴＢ'は、積分器１０の積分信号と、予測部６０の予測積分信号を示す。

ＡＤ変換器２００は、クロック信号Ｐ１，Ｐ２で規定される動作期間ｐｈｉ（１）、動作期間ｐｈｉ（２）、動作期間ｐｈｉ（３）、および動作期間ｐｈｉ（４）を時分割で交互に繰り返して動作する。ＡＤ変換器２００は、動作期間ｐｈｉ（１）、動作期間ｐｈｉ（２）、動作期間ｐｈｉ（３）、および動作期間ｐｈｉ（４）を１周期として動作する。動作期間ｐｈｉ（１）、動作期間ｐｈｉ（２）、動作期間ｐｈｉ（３）、および動作期間ｐｈｉ（４）は、互いに同一の長さであっても、異なる長さであってもよい。ＡＤ変換器２００は、サンプリング動作をサンプリング動作（１）、サンプリング動作（２）、サンプリング動作（３）、およびサンプリング動作（４）に分割して実行する。ＡＤ変換器２００は、積分動作を積分動作（１）、積分動作（２）、積分動作（３）、および積分動作（４）に分割して実行する。

予測部６０は、第１実施例のＡＤ変換器１００の予測部６０と同様の構成および機能を有してよい。予測部６０は、１周期の積分動作において、１周期の途中の積分結果に基づいて、１周期終了時点での積分結果を予測してよい。予測部６０は、一例として、動作期間ｐｈｉ（２）において、将来の動作期間ｐｈｉ（４）における積分終了値ＡＯ１を予測した予測積分信号ＡＯＵＴＢ'を生成してよい。

図１０は、第３実施例のＡＤ変換器３００の構成の概要を示す。第３実施例のＡＤ変換器は、第１実施例のＡＤ変換器１００と同様の構成および機能を有し、ただし、第２の積分器２０と、予測加算部８０（本願の加算回路）とを備える。ＡＤ変換器３００は、例えば、２次のデルタシグマ変調器を有するＡＤコンバータであり、実施例１のＡＤ変換器１００よりも量子化ノイズを高周波側に移動させて、高いＳ／Ｎ比を実現できる。第２の積分器２０と予測加算部８０とは、クロック信号Ｐ１，Ｐ２が入力される。以下、第１実施例のＡＤ変換器１００と同様の構成および機能については説明を省略する場合があり、第１実施例のＡＤ変換器１００と異なる構成および機能について主に説明する。

第２の積分器２０は、第３のアナログ信号入力回路１３と第２の積分部７０（本願の第２の積分回路）とを有する。第３のアナログ信号入力回路１３は、積分器１０の出力と第２の積分部７０との間に接続される。第３のアナログ信号入力回路１３は、第２の積分部７０から、第１の積分信号ＡＯＵＴＢおよび第２の積分信号ＡＯＵＴＢが異なるタイミングで入力され、第１の積分信号ＡＯＵＴＢ又は第２の積分信号ＡＯＵＴＢに基づく第３のアナログ出力信号ＡＯＵＴ３を出力する。第３のアナログ信号入力回路１３は、Ｘ分割された最後（Ｘ番目）の期間で第１の積分部３０から出力される積分信号ＡＯＵＴＢに基づく第３のアナログ出力信号ＡＯＵＴ３を出力する。第３のアナログ信号入力回路１３は、動作期間ｐｈｉ（１）において積分信号ＡＯＵＴＢをサンプリングし、動作期間ｐｈｉ（２）においてアナログ出力信号ＡＯＵＴ３を出力してよい。

第２の積分部７０は、予測加算部８０に接続され、第３のアナログ信号入力回路１３からのアナログ出力信号ＡＯＵＴ３を積分して積分信号ＡＯＵＴＣを出力する。第２の積分部７０は、クロック信号Ｐ１，Ｐ２が入力され、動作期間ｐｈｉ（２）においてアナログ出力信号ＡＯＵＴ３を積分して、積分信号ＡＯＵＴＣを予測加算部８０に出力する。

予測加算部８０は、アナログ入力信号Ａｉｎが入力される入力端子と、第１の積分部３０の出力と、第２の積分部７０の出力とに接続される。予測加算部８０は、アナログ入力信号Ａｉｎと第２の積分信号ＡＯＵＴＣとを予測積分信号ＡＯＵＴＢ'に加算して、加算結果ＡＯＵＴＤを量子化部４０に出力する。次に、第３実施例のＡＤ変換器３００をより詳細に説明する。

図１１は、第３実施例のＡＤ変換器３００のより詳細な構成を示す。第３のアナログ信号入力回路１３は、キャパシタＣＢ１と、キャパシタＣＢ１の一端側への接続を積分部３０の出力と基準電位とで切り替える複数のスイッチＳＭ１、ＳＭ２と、キャパシタＣＢ１の他端側への接続を第３のアナログ信号入力回路１３の出力と基準電位とで切り替える複数のスイッチＳＮ１、ＳＮ２とを有する。

スイッチＳＭ１、ＳＮ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ２がＨの時オフとなる。また、スイッチＳＭ２、ＳＮ２は、クロック信号Ｐ２がＨの時オンとなり、クロック信号Ｐ１がＨの時オフとなる。第３のアナログ信号入力回路１３は、動作期間ｐｈｉ（１）において、積分部３０の積分信号ＡＯＵＴＢに応じた電荷をキャパシタＣＢ１に蓄積し、次の動作期間ｐｈｉ（２）において、蓄積された電荷を第２の積分部７０に転送する。これにより、アナログ信号入力回路１３は、動作期間ｐｈｉ（１）にサンプリング動作を実行し、動作期間ｐｈｉ（２）に積分動作を実行してよい。

第２の積分部７０は、オペアンプ７１とキャパシタＣＦ２とを有する。オペアンプ７１は、反転入力端子が第３のアナログ信号入力回路１３の出力に接続され、正転入力端子が基準電位に接続され、出力端子が予測加算部８０に接続される。キャパシタＣＦ２は、オペアンプ７１の反転入力端子と出力端子との間に設けられる。第２の積分部７０は、動作期間ｐｈｉ（２）において、アナログ出力信号Ａｏｕｔ３の積分を実行してよい。なお、本実施例のオペアンプ７１は、正転入力端子がグランドに接続されたシングルエンド入力、シングルエンド出力になっているが、差動入力、差動出力であってもよい。

図１２は、予測加算部８０の構成を示す。予測加算部８０は、アナログ信号入力回路１４と、アナログ信号入力回路１５と、予測部６０とを有する。予測部６０は、第１実施例のＡＤ変換器１００の予測部６０と同様の構成および機能を有してよい。

アナログ信号入力回路１４は、ＡＤ変換器３００の入力端子に接続され、アナログ入力信号Ａｉｎが入力される。アナログ信号入力回路１４は、入力されるアナログ入力信号Ａｉｎに応じてアナログ出力信号Ａｉｎ'を出力する。アナログ信号入力回路１４は、キャパシタＣＣ１と、キャパシタＣＣ１の一端側への接続を入力端子と基準電位とで切り替える複数のスイッチＳＯ１、ＳＯ２と、キャパシタＣＣ１の他端側への接続をアナログ信号入力回路１４の出力と基準電位とで切り替える複数のスイッチＳＰ１、ＳＰ２とを有する。スイッチＳＯ１、ＳＰ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ２がＨの時オフとなる。スイッチＳＯ２、ＳＰ２は、クロック信号Ｐ２がＨの時オンとなり、クロック信号Ｐ１がＨの時オフとなる。これにより、動作期間ｐｈｉ（１）において、キャパシタＣＣ１は、アナログ入力信号Ａｉｎに応じた電荷をアナログ出力信号Ａｉｎ'として出力する。次の動作期間ｐｈｉ（２）において、キャパシタＣＣ１は、蓄積された電荷をリセットする。言い換えると、キャパシタＣＣ１は、ゼロＶを意図するゼロ信号を電荷としてサンプリングする。

アナログ信号入力回路１５は、第２の積分器２０の出力に接続され、積分信号ＡＯＵＴＣが入力される。アナログ信号入力回路１５は、積分信号ＡＯＵＴＣに応じてアナログ出力信号ＡＯＵＴＣ'を出力する。アナログ信号入力回路１５は、キャパシタＣＤ１と、キャパシタＣＤ１の一端側への接続を第２の積分器２０の出力と基準電位とで切り替える複数のスイッチＳＱ１、ＳＱ２と、キャパシタＣＤ１の他端側への接続をアナログ信号入力回路１５の出力と基準電位とで切り替える複数のスイッチＳＲ１、ＳＲ２とを有する。スイッチＳＱ１、ＳＲ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ２がＨの時オフとなる。スイッチＳＱ２、ＳＲ２は、クロック信号Ｐ２がＨの時オンとなり、クロック信号Ｐ１がＨの時オフとなる。これにより、動作期間ｐｈｉ（１）において、キャパシタＣＤ１は、第２の積分部７０からの積分信号ＡＯＵＴＣに応じた電荷を出力信号ＡＯＵＴＣ'として出力する。また、次の動作期間ｐｈｉ（２）において、キャパシタＣＤ１は、蓄積された電荷をリセットする。言い換えると、キャパシタＣＤ１は、ゼロＶを意図するゼロ信号を電荷としてサンプリングする。

予測部６０は、動作期間ｐｈｉ（１）で、次の動作期間ｐｈｉ（２）における積分完了時のオペアンプ３１の積分信号ＡＯＵＴＢの電圧レベルに相当する電荷Ｑを生成し、予測積分信号ＡＯＵＴＢ'として出力する。加算結果ＡＯＵＴＤは、アナログ信号入力回路１４からのアナログ出力信号Ａｉｎ'、アナログ信号入力回路１５からのアナログ出力信号ＡＯＵＴＣ'、および予測部６０からの予測積分信号ＡＯＵＴＢ'を結線することで実現できる。

予測加算部８０は、動作期間ｐｈｉ（１）において、アナログ信号入力回路１４のアナログ出力信号Ａｉｎ'とアナログ信号入力回路１５のアナログ出力信号ＡＯＵＴＣ'と予測部６０の予測積分信号ＡＯＵＴＢ'を加算し、加算結果ＡＯＵＴＤを量子化部４０に出力してよい。コンパレータ４１は、クロック信号ＰＣＯＭＰの立ち上がり時刻に入力されている加算結果ＡＯＵＴＤを量子化して量子化信号Ｃを生成する。

図１３は、実施例３に係るＡＤ変換器３００のタイミングチャートの一例を示す。図１３において、積分器１動作（１１，２１）は、積分器１０における第１のアナログ信号入力回路１１と第１の基準信号入力回路２１との動作を示し、積分器１動作（１２，２２）は、積分器１０における第２のアナログ信号入力回路１２と第２の基準信号入力回路２２との動作を示す。図１３において、積分器２動作は、第２の積分器２０の動作を示す。Ｐ１，Ｐ２、ＰＣＯＭＰはクロック信号を示し、Ｃはコンパレータ４１の出力を示し、Ｄは論理回路４２から出力されるデジタル信号を示す。ＡＯＵＴＢ，ＡＯＵＴＢ'は、積分器１０の積分信号と、予測部６０の予測積分信号を示し、ＡＯＵＴＣ'は、アナログ信号入力回路１５のアナログ出力信号を示す。

ＡＤ変換器３００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を時分割で交互に繰り返して動作し、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を１周期として動作する。動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）は、本実施例では同一の長さであるが、異なる長さであってもよい。

ＡＤ変換器３００は、サンプリング動作をサンプリング動作（１）およびサンプリング動作（２）に分割し、積分動作を積分動作（１）および積分動作（２）に分割して実行する。予測加算部８０は、動作期間ｐｈｉ（１）において、アナログ信号入力回路１４のアナログ出力信号Ａｉｎ'とアナログ信号入力回路１５のアナログ出力信号ＡＯＵＴＣ'と動作期間ｐｈｉ（２）における積分終了値ＡＯ１を予測した予測部６０の予測積分信号ＡＯＵＴＢ'を加算し、加算結果ＡＯＵＴＤを生成する。制御部５０は、予測加算部８０の加算結果ＡＯＵＴＤについて量子化部４０で量子化を実行させる。量子化部４０は、クロック信号ＰＣＯＭＰの立ち上がり時刻に入力されている加算結果ＡＯＵＴＤを量子化した量子化信号Ｃを出力する。論理回路４２は、クロック信号Ｐ１の立ち上がりでその入力をデジタル信号Ｄとして出力し、次のクロック信号Ｐ１の立ち上がりまで同じ出力信号を保持する。

図１４は、変形例の予測加算部８００の構成を示す。変形例の予測加算部８００は、アナログ入力信号Ａｉｎが入力される入力端子と、第１の積分部３０の出力と、第２の積分部７０の出力とに接続される。予測加算部８００は、アナログ入力信号Ａｉｎと、積分信号ＡＯＵＴＢと、積分信号ＡＯＵＴＣとが入力され、アナログ入力信号Ａｉｎと、積分信号ＡＯＵＴＣとを、予測した予測積分信号ＡＯＵＴＢ''に加算した積分信号ＡＯＵＴＤ'を量子化部４０に出力してよい。予測加算部８００は、アナログ信号入力回路１４０と、アナログ信号入力回路１５０と、予測部６００とを有する。

アナログ信号入力回路１４０は、ＡＤ変換器３００の入力端子に接続され、アナログ入力信号Ａｉｎが入力され、アナログ入力信号Ａｉｎ''を出力する。アナログ信号入力回路１４０は、キャパシタＣＣ１と、キャパシタＣＣ１の一端側への接続を入力端子と基準電位とで切り替える複数のスイッチＳＳ１、ＳＳ３４と、キャパシタＣＣ１の他端側への接続をアナログ信号入力回路１４０の出力と基準電位とで切り替える複数のスイッチＳＴ１、ＳＴ３と、アナログ信号入力回路１４０の出力に接続された極性反転回路１４２とを有する。極性反転回路１４２は、入力された電荷の極性を反転させた信号を出力してよく、反転増幅器で構成されてよい。

アナログ信号入力回路１５０は、第２の積分器２０の出力に接続され、積分信号ＡＯＵＴＣが入力され、アナログ出力信号ＡＯＵＴＣ''を出力する。アナログ信号入力回路１５０は、キャパシタＣＣ２と、キャパシタＣＣ２の一端側への接続を第２の積分器２０の出力と基準電位とで切り替える複数のスイッチＳＵ１、ＳＵ３４と、キャパシタＣＣ２の他端側への接続をアナログ信号入力回路１５０の出力と基準電位とで切り替える複数のスイッチＳＶ１、ＳＶ３と、極性反転回路１５１とを有する。極性反転回路１５１は、入力された電荷の極性を反転させた信号を出力してよく、反転増幅器で構成されてよい。

予測部６００は、積分器１０の出力に接続され、積分信号ＡＯＵＴＢが入力され、予測積分信号ＡＯＵＴＢ''を出力する。予測部６００は、予測部６００の入力と出力の間に並列に接続された３つのキャパシタＣＰ１，ＣＰ２，ＣＰ３と、複数のスイッチＳＰＧ４、ＳＰＧ１３、ＳＰＨ３、ＳＰＨ４、ＳＰＩ１、ＳＰＩ３４、ＳＰＪ１、ＳＰＪ３、ＳＰＫ４、ＳＰＫ１３、ＳＰＬ３、ＳＰＬ４と、極性反転回路６２１，６３１とを有し、３つの予測回路６１０，６２０，６３０を構成する。

予測回路６１０は、キャパシタＣＰ１とスイッチＳＰＧ４、ＳＰＧ１３、ＳＰＨ３、ＳＰＨ４とを有する。キャパシタＣＰ１の容量値は、一例として２Ｃである。スイッチＳＰＧ１３、ＳＰＧ４は、キャパシタＣＰ１の一端側への接続を積分器１０の出力と基準電位とで切り替える。スイッチＳＰＨ３、ＳＰＨ４は、キャパシタＣＰ１の他端側への接続を予測回路６１０の出力と基準電位とで切り替える。

予測回路６２０は、キャパシタＣＰ２とスイッチＳＰＩ１、ＳＰＩ３４、ＳＰＪ１、ＳＰＪ３と、予測回路６２０の出力に接続された極性反転回路６２１とを有する。キャパシタＣＰ２の容量値は、一例として２Ｃである。スイッチＳＰＩ１、ＳＰＩ３４は、キャパシタＣＰ２の一端側への接続を積分器１０の出力と基準電位とで切り替える。スイッチＳＰＪ１、ＳＰＪ３は、キャパシタＣＰ２の他端側への接続を極性反転回路６２１の入力と基準電位とで切り替える。極性反転回路６２１は、入力された電荷の極性を反転させた信号を出力してよく、反転増幅器で構成されてよい。

予測回路６３０は、キャパシタＣＰ３とスイッチＳＰＫ４、ＳＰＫ１３、ＳＰＬ３、ＳＰＬ４と、予測回路６３０の出力に接続された極性反転回路６３１とを有する。キャパシタＣＰ３の容量値は、一例としてＣである。スイッチＳＰＫ４、ＳＰＫ１３は、キャパシタＣＰ３の一端側への接続を積分器１０の出力と基準電位とで切り替える。スイッチＳＰＬ３、ＳＰＬ４は、キャパシタＣＰ３の他端側への接続を極性反転回路６３１の入力と基準電位とで切り替える。極性反転回路６３１は、入力された電荷の極性を反転させた信号を出力してよく、反転増幅器で構成されてよい。

図１５は、予測加算部８００を備える実施例３に係るＡＤ変換器３００を動作させるクロック信号Ｐ１、クロック信号Ｐ２、クロック信号Ｐ３、クロック信号Ｐ４、およびクロック信号ＰＣＯＭＰを示す。クロック信号Ｐ１は、動作期間ｐｈｉ（１）でＨとなり、その他の期間でＬとなる。クロック信号Ｐ２は、動作期間ｐｈｉ（２）でＨとなり、その他の期間でＬとなる。クロック信号Ｐ３およびクロック信号ＰＣＯＭＰは、動作期間ｐｈｉ（３）でＨとなり、その他の期間でＬとなる。クロック信号Ｐ４は、動作期間ｐｈｉ（４）でＨとなり、その他の期間でＬとなる。クロック信号Ｐ３は、動作期間ｐｈｉ（２）の前半の期間でＨとなり、クロック信号Ｐ４は、動作期間ｐｈｉ（２）の後半の期間でＨとなる。クロック信号Ｐ３とクロック信号ＰＣＯＭＰは、立ち上がりと立ち下がりが同じタイミングで動作するクロック信号である。

アナログ信号入力回路１４０において、スイッチＳＳ１は、クロック信号Ｐ１がＨの時にオンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時にオフとなる。スイッチＳＳ３４は、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時にオンとなり、クロック信号Ｐ１がＨの時にオフとなる。スイッチＳＴ１は、クロック信号Ｐ１がＨの時にオンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時にオフとなる。スイッチＳＴ３は、クロック信号Ｐ３がＨの時にオンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ４がＨの時にオフとなる。

アナログ信号入力回路１４０は、動作期間ｐｈｉ（１）において、アナログ入力信号Ａｉｎに応じた電荷をキャパシタＣＣ１にサンプリングし、動作期間ｐｈｉ（３）においてキャパシタＣＣ１にサンプリングされた電荷を転送し、極性反転回路１４２で極性を反転させた電荷を出力信号Ａｉｎ''として量子化部４０に転送する。アナログ信号入力回路１４０は、本実施例ではシングルエンド構成であるが、差動構成の場合は、アナログ入力信号Ａｉｎの逆極性の信号に応じた電荷をサンプリングしてもよい。

アナログ信号入力回路１５０において、スイッチＳＵ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＵ３４は、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨの時オフとなる。スイッチＳＶ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＶ３は、クロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ４がＨの時オフとなる。

アナログ信号入力回路１５０は、動作期間ｐｈｉ（１）において、オペアンプ７１の出力信号ＡＯＵＴＣに応じた電荷をキャパシタＣＣ２にサンプリングし、動作期間ｐｈｉ（３）においてキャパシタＣＣ２にサンプリングされた電荷を極性反転回路１５１に転送し、極性反転回路１５１で極性を反転させた電荷を出力信号ＡＯＵＴＣ''として量子化部４０に転送する。アナログ信号入力回路１５０は、本実施例ではシングルエンド構成であるが、差動構成の場合は、オペアンプ７１の出力信号ＡＯＵＴＣの逆極性の信号に応じた電荷をサンプリングしてもよい。

予測回路６１０において、スイッチＳＰＧ１３は、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＧ４は、クロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オフとなる。スイッチＳＰＨ３は、クロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＨ４は、クロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オフとなる。

予測回路６１０は、動作期間ｐｈｉ（４）において、オペアンプ３１の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ１にサンプリングし、動作期間ｐｈｉ（３）においてキャパシタＣＰ１にサンプリングされた電荷Ｑ１を転送する。

予測回路６２０において、スイッチＳＰＩ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＩ３４は、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨの時オフとなる。スイッチＳＰＪ１は、クロック信号Ｐ１がＨの時オンとなり、クロック信号Ｐ３がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＪ３は、クロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ４がＨの時オフとなる。

予測回路６２０は、動作期間ｐｈｉ（１）において、オペアンプ３１の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ２にサンプリングし、動作期間ｐｈｉ（３）においてキャパシタＣＰ２にサンプリングされた電荷を、極性反転回路６２１で極性を反転させた電荷Ｑ２を転送する。予測回路６２０は、本実施例ではシングルエンド構成であるが、差動構成の場合は、オペアンプ３１の出力信号ＡＯＵＴＢの逆極性の信号に応じた電荷をサンプリングしてもよい。

予測回路６３０において、スイッチＳＰＫ１３は、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＫ４は、クロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オフとなる。スイッチＳＰＬ３は、クロック信号Ｐ３がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ４がＨの時オフとなる。スイッチＳＰＬ４は、クロック信号Ｐ４がＨの時オンとなり、クロック信号Ｐ１がＨかつクロック信号Ｐ３がＨの時オフとなる。

予測回路６３０は、動作期間ｐｈｉ（４）において、オペアンプ３１の出力信号ＡＯＵＴＢに応じた電荷をキャパシタＣＰ３にサンプリングし、動作期間ｐｈｉ（３）においてキャパシタＣＰ３にサンプリングされた電荷を、極性反転回路６３１で極性を反転させた電荷Ｑ３を転送する。予測回路６３０は、本実施例ではシングルエンド構成であるが、差動構成の場合は、オペアンプ３１の出力信号ＡＯＵＴＢの逆極性の信号に応じた電荷をサンプリングしてもよい。

予測部６００は、予測回路６１０がサンプリングした電荷Ｑ１と予測回路６２０がサンプリングした電荷Ｑ２と予測回路６３０がサンプリングした電荷Ｑ３を合成した電荷Ｑを、動作期間ｐｈｉ（３）に出力信号ＡＯＵＴＢ''として、量子化部４０に出力する。予測部６００は、動作期間ｐｈｉ（３）で、次の動作期間ｐｈｉ（２）における積分完了時のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルに相当する電荷Ｑを生成し、予測積分信号ＡＯＵＴＢ''として出力する。加算結果ＡＯＵＴＤ'は、アナログ信号入力回路１４０の出力信号Ａｉｎ' 'とアナログ信号入力回路１５０の出力信号ＡＯＵＴＣ''と予測部６００の予測積分信号ＡＯＵＴＢ''を結線することで実現できる。予測加算部８００は、アナログ信号入力回路１４０の出力信号Ａｉｎ' 'とアナログ信号入力回路１５０の出力信号ＡＯＵＴＣ''と予測部６００の予測積分信号ＡＯＵＴＢ''を加算し、加算結果ＡＯＵＴＤ'を量子化部４０に出力する。コンパレータ４１は、予測加算部８００の加算結果ＡＯＵＴＤ'が入力され、加算結果ＡＯＵＴＤ'を量子化した量子化信号Ｃを生成する。コンパレータ４１は、クロック信号ＰＣＯＭＰの立ち上がり時刻に入力されている加算結果ＡＯＵＴＤ'を量子化して量子化信号Ｃを生成する。

図１６は、予測加算部８００を備える実施例３に係るＡＤ変換器３００における積分部３０の積分結果ＡＯＵＴＢのタイミングチャートを示す。図１６において、縦軸は、積分信号ＡＯＵＴＢの電圧レベルを示し、横軸は、時間経過を示す。

Ｖ１１は、現在（Ｎ）の動作期間ｐｈｉ（１）における積分完了時のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルであり、Ｖ０２は、前回（Ｎ－１）の動作期間ｐｈｉ（２）における積分完了時のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルであり、Ｖ１２は、次（Ｎ＋１）の動作期間ｐｈｉ（２）における積分完了時のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルである。動作期間ｐｈｉ（２）は、前半の動作期間ｐｈｉ（３）と後半の動作期間ｐｈｉ（４）に分けられる。Ｖｓｔｅｐ１は、現在の動作期間ｐｈｉ（１）と次の動作期間ｐｈｉ（２）における１回分の積分を実行した際のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルの変化量の半分である。つまり、Ｖｔｅｐ１は第１実施例のＡＤ変換器１００の説明における（１）式のように、Ｖ１２は（２）式のように表すことができる。

ここで、図１６におけるタイミングチャートに従うと、次の動作期間ｐｈｉ（２）の内の動作期間ｐｈｉ（３）に量子化部４０に出力する電荷Ｑ１は第１実施例のＡＤ変換器１００における（３）式、電荷Ｑ２は（４）式、電荷Ｑ３は（５）式、電荷Ｑ１と電荷Ｑ２と電荷Ｑ３を合成した電荷Ｑは（６）式となる。

本例の予測部６００は、次の動作期間ｐｈｉ（２）の前半となる動作期間ｐｈｉ（３）で、次の動作期間ｐｈｉ（２）における積分完了時のオペアンプ３１の出力信号ＡＯＵＴＢの電圧レベルに相当する電荷Ｑを生成し、予測積分信号ＡＯＵＴＢ''として量子化部４０に出力する。本例の予測部６００は、スイッチト・キャパシタで予測積分信号ＡＯＵＴＢ''を生成しているが、抵抗分割、増幅器などで予測積分信号ＡＯＵＴＢ''を生成してもよい。

予測加算部８００を備える実施例３に係るＡＤ変換器３００では、動作期間ｐｈｉ（１）と動作期間ｐｈｉ（２）と動作期間ｐｈｉ（３）のいずれの期間においても、積分部３０の出力信号ＡＯＵＴＢと積分部７０の出力信号ＡＯＵＴＣがスイッチと容量を経由してショートしない。そのため、積分部３０の積分信号ＡＯＵＴＢと積分部７０の積分信号ＡＯＵＴＣが干渉し合うことはない。その結果、予測加算部８００を備える実施例３に係るＡＤ変換器３００は、予測加算部８０を備える実施例３に係るＡＤ変換器３００よりも高いＳ／Ｎ比を実現できる。

図１７は、予測加算部８００を備える実施例３に係るＡＤ変換器３００のタイミングチャートの一例を示す。本例の予測加算部８００を備えるＡＤ変換器３００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を時分割で交互に繰り返して動作する。予測加算部８００を備えるＡＤ変換器３００は、動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）を１周期として動作する。本例の動作期間ｐｈｉ（１）および動作期間ｐｈｉ（２）は、同一の長さであるが、異なる長さであってもよい。本例の予測加算部８００を備えるＡＤ変換器３００は、動作期間ｐｈｉ（２）において、前半の動作期間ｐｈｉ（３）と後半の動作期間ｐｈｉ（４）に分けて動作する。本例の予測加算部８００を備えるＡＤ変換器３００は、サンプリング動作をサンプリング動作（１）およびサンプリング動作（２）に分割して実行する。ＡＤ変換器３００は、積分動作を積分動作（１）および積分動作（２）に分割して実行する。

本例の予測加算部８００は、動作期間ｐｈｉ（３）において、アナログ信号入力回路１４０の出力信号Ａｉｎ' 'とアナログ信号入力回路１５０の出力信号ＡＯＵＴＣ''と動作期間ｐｈｉ（２）における積分終了値ＡＯ１を予測した予測部６００の予測積分信号ＡＯＵＴＢ''を加算し、加算結果ＡＯＵＴＤ'を生成する。制御部５０は、予測加算部８００の加算結果ＡＯＵＴＤ'について量子化部４０で量子化を実行させる。量子化部４０は、クロック信号ＰＣＯＭＰの立ち下がり時刻に入力されている加算結果ＡＯＵＴＤを量子化した量子化信号Ｃを出力する。論理回路４２は、クロック信号Ｐ１の立ち上がりでその入力をデジタル信号Ｄとして出力し、次のクロック信号Ｐ１の立ち上がりまで同じ出力信号を保持する。

量子化部４０は、期間ｔＣＯＭＰの長さに応じて、消費電力が変化する。本明細書において、期間ｔＣＯＭＰは、量子化部４０における量子化動作の開始時刻から出力信号を確定させる時刻までの期間である。例えば、期間ｔＣＯＭＰが長くなると、量子化部４０へのスピード要求が緩和されるので、量子化部４０における消費電力が低減される。期間ｔＣＯＭＰは、クロック信号ＰＣＯＭＰの立ち下がり時刻から、クロック信号Ｐ１の立ち上がり時刻までの期間である。

予測加算部８００を備える実施例３に係るＡＤ変換器３００は、予測加算部８００の加算結果ＡＯＵＴＤ'について、クロック信号ＰＣＯＭＰの立ち下がり時刻で量子化を開始するため、予測加算部８０を備える実施例３に係るＡＤ変換器３００よりも、期間ｔＣＯＭＰが短くなる。したがって、予測加算部８００を備える実施例３に係るＡＤ変換器３００は、予測加算部８０を備える実施例３に係るＡＤ変換器３００よりも、量子化部４０の消費電力は増加する。また、クロック信号ＰＣＯＭＰが、製造プロセスばらつき・電源電圧変動・温度変動（ＰＶＴ変動）の影響で、Ｄｕｔｙ変動が顕在化し、量子化に必要な期間ｔＣＯＭＰを確保できず、高速化が課題となることが考えられる。その場合は、ＰＬＬ回路から生成したクロック信号ＰＣＯＭを用いることで、Ｄｕｔｙ変動を緩和させることが可能となる。一方で、予測加算部８００を備える実施例３に係るＡＤ変換器３００は、予測加算部８０を備える実施例３に係るＡＤ変換器３００よりも、高いＳ／Ｎ比を実現できる。

以上のような第１実施例－第３実施例のＡＤ変換器１００，２００，３００は、１回の積分を複数回に分けることにより、積分部３０のスルーイング要求（即ち、出力変化スピード要求）を緩和し、積分部３０における消費電力を低減できる。さらに、予測された積分信号を用いて量子化を行うことにより、量子化動作の開始時刻から次の積分開始時刻までの期間を長くすることができ、量子化部４０の消費電力を低減できる。予測された積分信号を用いて量子化を行うことで、積分完了値に対して誤差を小さくでき、量子化される信号に含まれる誤差ノイズを低減できる。

なお、論理回路４２は、クロック信号Ｐ１の代わりに、積分動作との重複を避けるためにクロック信号Ｐ１の立ち上がりよりもわずかに早い時刻に立ち上がるクロック信号が入力されてもよい。また、第１の基準信号入力回路２１および第２の基準信号入力回路２２もけるスイッチＳＳ１、ＳＳ２は、同じタイミングでオンになってもよく、また、半相ずれてオンになってもよい。同様に、スイッチＳＳ１ＢとＳＳ２Ｂも、同じタイミングでオンになってよく、また、半相ずれてオンになってもよい。そして、スイッチＳＳ１とＳＳ１Ｂの選択は、クロック信号Ｐ２の立ち上がりに、またはそれよりもわずかに早い時刻に、デジタル信号Ｄと反転信号ＤＢを再同期化させた信号で行ってもよい。

ＡＤ変換器１００，２００，３００は、アナログ信号入力回路又は基準信号入力回路を１つのみ有してよく、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂのいずれか一方のみを分割するように構成されてもよい。また、ＡＤ変換器１００，２００，３００は、アナログ出力信号Ａｏｕｔおよびフィードバック信号Ｓｆｂを３分割や６分割で分割してもよく、アナログ信号入力回路および基準信号入力回路をそれぞれ３つ又は６つ有してよい。

また、論理回路４２のクロック端子は、クロック信号Ｐ２が入力されてもよい。論理回路４２のクロック端子は、積分動作との重複を避けるために、クロック信号Ｐ１の立ち上がりよりも早い立ち上がりのクロック信号が入力されてもよい。

図１８は、ＡＤ変換装置の構成の概略を示す。ＡＤ変換装置４００は、入力されたアナログ入力信号Ａｉｎをビットデータに量子化して出力する。ＡＤ変換装置４００は、ＡＤ変換器４１０と、ＡＤ変換器４２０と、デジタルフィルタ４３０、デジタルフィルタ４４０と、ノイズキャンセル回路９０とを備える。ＡＤ変換器４１０は、第１実施例－第３実施例のＡＤ変換器１００，２００，３００のうちの１つであってよい。ＡＤ変換器４２０は、第１実施例－第３実施例のＡＤ変換器１００，２００，３００のうちの１つから予測部６０および予測加算部８０、８００を除いたものであってよい。

例えば、ＡＤ変換装置４００は、ＡＤ変換器４１０を前段、ＡＤ変換器４２０を後段として、これらを従属に接続したＭＡＳＨ（Ｍｕｌｔｉ－Ｓｔａｇｅ Ｎｏｉｓｅ Ｓｈａｐｉｎｇ）変調器である。また、ＡＤ変換装置４００は、一例として、３次のデルタシグマ変調器を有するＡＤコンバータである。

ＡＤ変換器４１０は、デジタルフィルタ４３０とＡＤ変換器４２０とに接続される。ＡＤ変換器４１０は、入力されるアナログ入力信号Ａｉｎに応じて、積分信号ＡＯＵＴＣをＡＤ変換器４２０に出力し、加算結果ＡＯＵＴＤを量子化した信号に応じたデジタル信号Ｄ１をデジタルフィルタ４３０に出力する。ＡＤ変換器４２０は、デジタルフィルタ４４０に接続される。ＡＤ変換器４２０は、予測積分信号ＡＯＵＴＤの入力に応じて、ＡＤ変換器４２０の積分器が出力した信号を量子化して、デジタル信号Ｄ２を出力する。

デジタルフィルタ４３０は、ノイズキャンセル回路９０に接続され、入力されるデジタル信号Ｄ１に係数Ｈ１を乗算し、デジタル信号Ｄ１'を出力する。デジタルフィルタ４４０は、ノイズキャンセル回路９０に接続され、入力されるデジタル信号Ｄ２に係数Ｈ２を乗算し、デジタル信号Ｄ２'を出力する。ノイズキャンセル回路９０は、デジタル信号Ｄ１'とデジタル信号Ｄ２'が入力される。ノイズキャンセル回路９０は、デジタル信号Ｄ１'からデジタル信号Ｄ２'を減算して、デジタル信号Ｄ３を出力する。デジタルフィルタ４３０の係数Ｈ１とデジタルフィルタ４４０の係数Ｈ２は、ノイズキャンセル回路９０の出力信号であるデジタル信号Ｄ３において前段のＡＤ変換器４１０の量子化ノイズが相殺されるように選択されてよい。

ＡＤ変換装置４００は、ＭＡＳＨ変調器の前段として実施例１－第３実施例のＡＤ変換器１００，２００，３００を適用している。例えばＡＤ変換器１００は、第２の積分結果を第１の積分結果を出力するタイミングで予測して生成し、量子化するため、出力するデジタル信号Ｄ１およびＤ１'に誤差信号を含まない。そのため、ノイズキャンセル回路９０において、デジタル信号Ｄ１'からデジタル信号Ｄ２'を減算した結果に、前段のＡＤ変換器４１０の量子化ノイズが残存しない。ＭＡＳＨ変調器の前段として予測部６０を有さないＡＤ変換器４２０を適用すると、第２の積分途中の信号を用いて量子化するため、出力するデジタル信号に誤差信号が含まれてしまう。その結果、ノイズキャンセル回路９０において、デジタル信号Ｄ１'からデジタル信号Ｄ２'を減算した結果に、前段のＡＤ変換器４１０の量子化ノイズが残存してしまう。したがって、ＭＡＳＨ変調器の前段として第１実施例－第３実施例のＡＤ変換器１００，２００，３００を適用することで、高いＳ／Ｎ比を実現できる。

なお、ＡＤ変換装置４００におけるＭＡＳＨ変調器の前段に、実施例３に係るＡＤ変換器３００を適用してもよい。実施例３に係るＡＤ変換器３００のような高次のデルタシグマ変調器を適用することにより、量子化ノイズを高周波側に移動させて、より高いＳ／Ｎ比を実現できる。また、ＡＤ変換装置４００におけるＭＡＳＨ変調器の後段にも、第１実施例－第３実施例のＡＤ変換器１００，２００，３００のいずれかを適用してよい。

上述のＡＤ変換器１００，２００，３００の予測部は、変換期間においてＸ分割された期間のうちの連続する２つの期間の積分信号に基づいて予測積分信号を出力したが、これに限定されず、連続しない２つの期間の積分信号（例えば２つの積分信号の差）に基づいて同様に予測積分信号を出力してもよい。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 積分器
１１ アナログ信号入力回路
１２ アナログ信号入力回路
１３ アナログ信号入力回路
１４ アナログ信号入力回路
２０ 積分器
２１ 基準信号入力回路
２２ 基準信号入力回路
２３ 基準信号入力回路
２４ 基準信号入力回路
３０ 積分部
３１ オペアンプ
４０ 量子化部
４１ コンパレータ
４２ 論理回路
５０ 制御部
６０ 予測部
６１ 予測回路
６２ 予測回路
６３ 予測回路
７０ 積分部
７１ オペアンプ
８０ 予測加算部
９０ ノイズキャンセル回路
１００ ＡＤ変換器
１１１ アナログ信号入力回路
１２１ アナログ信号入力回路
１３１ アナログ信号入力回路
１４１ アナログ信号入力回路
１４２ 極性反転回路
１５１ 極性反転回路
２００ ＡＤ変換器
２１１ 基準信号入力回路
２２１ 基準信号入力回路
２３１ 基準信号入力回路
２４１ 基準信号入力回路
３００ ＡＤ変換器
４００ ＡＤ変換装置
４１０ ＡＤ変換器
４２０ ＡＤ変換器
４３０ デジタルフィルタ
４４０ デジタルフィルタ
６１０ 予測回路
６２０ 予測回路
６３０ 予測回路
６２１ 極性反転回路
６３１ 極性反転回路
１４０ アナログ信号入力回路
１５０ アナログ信号入力回路
６００ 予測部
８００ 予測加算部

Claims (16)

1. アナログ入力信号が入力され、前記アナログ入力信号に基づく第１のアナログ出力信号および前記アナログ入力信号に基づく第２のアナログ出力信号を異なるタイミングで出力するアナログ信号入力回路と、
   前記第１のアナログ出力信号および前記第２のアナログ出力信号を積分して第１の積分信号および第２の積分信号を出力する積分回路と、
   前記積分回路が出力した前記第１の積分信号および前記第２の積分信号に基づいて、前記積分回路が前記出力の後に出力する積分信号を予測し、予測積分信号を出力する予測回路と、
   前記予測積分信号を量子化したデジタル信号を生成する量子化回路と
   を備えるＡＤ変換器。
2. 前記予測回路は、前記積分回路が異なるタイミングで出力した前記第１の積分信号および前記第２の積分信号の差に基づいて、前記積分回路の前記出力の後に出力される前記積分信号を予測する
   請求項１に記載のＡＤ変換器。
3. 前記予測回路は、並列に接続された３つのキャパシタと、前記３つのキャパシタの一端側への接続を前記積分回路の出力と基準電位とで切り替える複数のスイッチと、前記３つのキャパシタの他端側への接続を前記予測回路の出力と基準電位とで切り替える複数のスイッチとを有する
   請求項１に記載のＡＤ変換器。
4. 前記アナログ信号入力回路は、
   前記アナログ入力信号が入力され、前記第１のアナログ出力信号を出力する第１のアナログ信号入力回路と、
   前記アナログ入力信号が前記第１のアナログ信号入力回路と異なるタイミングで入力され、前記第２のアナログ出力信号を出力する第２のアナログ信号入力回路と
   を備え、
   前記第１のアナログ信号入力回路および前記第２のアナログ信号入力回路は、共通の前記積分回路に接続されている
   請求項１に記載のＡＤ変換器。
5. 前記積分回路により前記第１のアナログ出力信号を積分する第１の動作期間と、
   前記積分回路により前記第２のアナログ出力信号を積分する第２の動作期間と
   を時分割で繰り返す
   請求項４に記載のＡＤ変換器。
6. 前記第１の動作期間において、前記第１のアナログ信号入力回路が前記積分回路に前記第１のアナログ出力信号を出力し、前記第２のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、
   前記第２の動作期間において、前記第１のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、前記第２のアナログ信号入力回路が前記積分回路に前記第２のアナログ出力信号を出力する
   請求項５に記載のＡＤ変換器。
7. 前記予測回路は、前記積分回路が異なるタイミングで出力した前記第１の積分信号および前記第２の積分信号に基づいて、前記積分回路の前記出力の次に出力される前記第１の積分信号および前記第２の積分信号の一方を予測する
   請求項６に記載のＡＤ変換器。
8. 前記積分回路が前記出力の後に出力する積分信号に基づく第３のアナログ出力信号を出力する第３のアナログ信号入力回路と、
   前記第３のアナログ出力信号を積分して第３の積分信号を出力する第２の積分回路と、
   前記アナログ入力信号と前記第３の積分信号とを前記予測積分信号に加算して、前記加算された予測積分信号を前記量子化回路に出力する加算回路と、を備える
   請求項１に記載のＡＤ変換器。
9. 入力される前記アナログ入力信号に応じて前記加算回路に第４のアナログ出力信号を出力する第４のアナログ信号入力回路と、
   前記第３の積分信号に応じて前記加算回路に第５のアナログ出力信号を出力する第５のアナログ信号入力回路と、を備え、
   前記加算回路は、前記第４のアナログ出力信号と前記第５のアナログ出力信号とを前記予測積分信号に加算して、前記加算された予測積分信号を前記量子化回路に出力する
   請求項８に記載のＡＤ変換器。
10. Ｍ番目の変換期間（Ｍは２以上の整数）において該変換期間をＸ期間（Ｘは２以上の整数）に分割して積分動作とサンプリング操作を繰り返し行うＡＤ変換器であって、
    前記変換期間をＸに等分割した各期間において、入力されたアナログ入力信号に基づくアナログ出力信号をそれぞれ出力するアナログ信号入力回路と、
    前記アナログ信号入力回路の出力を積分する積分回路と、
    直前の変換期間（Ｍ－１番目）におけるＸ分割された最後（Ｘ番目）の期間で前記積分回路から出力される積分信号とＭ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）で前記積分回路から出力される積分信号、
    または、
    Ｍ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）において二つの異なる期間の各積分信号
    に基づいて、
    Ｍ番目の変換期間のＸ分割された最後（Ｘ番目）の期間に前記積分回路から出力される積分信号を予測し、
    予測積分信号を出力する予測回路と、
    前記予測積分信号を量子化したデジタル信号を生成する量子化回路と
    を備えるＡＤ変換器。
11. 前記予測回路は、直前の変換期間（Ｍ－１番目）におけるＸ分割された前記最後（Ｘ番目）の期間で前記積分回路から出力される積分信号とＭ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）で前記積分回路から出力される前記積分信号の差
    または、
    Ｍ番目の変換期間におけるＸ分割された最後（Ｘ番目）以外のいずれかの期間（１からＸ－１番目）において二つの異なる期間の前記各積分信号の差
    に基づいて、前記最後（Ｘ番目）の期間に前記積分回路から出力される前記積分信号を予測する
    請求項１０に記載のＡＤ変換器。
12. 前記予測回路は、並列に接続された３つのキャパシタと、前記３つのキャパシタの一端側への接続を前記積分回路の出力と基準電位とで切り替える複数のスイッチと、前記３つのキャパシタの他端側への接続を前記予測回路の出力と基準電位とで切り替える複数のスイッチとを有する
    請求項１０に記載のＡＤ変換器。
13. 前記アナログ信号入力回路は、
    前記アナログ入力信号が入力され、第１のアナログ出力信号を出力する第１のアナログ信号入力回路と、
    前記アナログ入力信号が前記第１のアナログ信号入力回路と異なるタイミングで入力され、第２のアナログ出力信号を出力する第２のアナログ信号入力回路と
    を備え、
    前記第１のアナログ信号入力回路および前記第２のアナログ信号入力回路は、共通の前記積分回路に接続されている
    請求項１０に記載のＡＤ変換器。
14. Ｌ１番目の期間（Ｌ１は１以上Ｘ－１以下の整数）において、前記第１のアナログ信号入力回路が前記積分回路に前記第１のアナログ出力信号を出力し、前記第２のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、
    Ｌ２番目の期間（Ｌ２はＬ１より大きくＸ－１以下の整数）において、前記第１のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、前記第２のアナログ信号入力回路が前記積分回路に前記第２のアナログ出力信号を出力する
    請求項１３に記載のＡＤ変換器。
15. Ｘ分割された最後（Ｘ番目）の期間で前記積分回路から出力される積分信号に基づく第３のアナログ出力信号を出力する第３のアナログ信号入力回路と、
    前記第３のアナログ出力信号を積分して第３の積分信号を出力する第２の積分回路と、
    前記アナログ入力信号と前記第３の積分信号とを前記予測積分信号に加算して、前記加算された予測積分信号を前記量子化回路に出力する加算回路と、を備える
    請求項１０に記載のＡＤ変換器。
16. 入力される前記アナログ入力信号に応じて前記加算回路に第４のアナログ出力信号を出力する第４のアナログ信号入力回路と、
    前記第３の積分信号に応じて前記加算回路に第５のアナログ出力信号を出力する第５のアナログ信号入力回路と、を備え、
    前記加算回路は、前記第４のアナログ出力信号と前記第５のアナログ出力信号とを前記予測積分信号に加算して、前記加算された予測積分信号を前記量子化回路に出力する
    請求項１５に記載のＡＤ変換器。

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