JP2017216523A - Ad変換器 - Google Patents
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Abstract
【課題】入力されたアナログ信号をデジタル信号に変換するAD変換器を提供する。
【解決手段】アナログ入力信号が入力され、アナログ入力信号に基づく第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、第1のアナログ出力信号および第2のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部とを備えるAD変換器を提供する。
【選択図】図1
【解決手段】アナログ入力信号が入力され、アナログ入力信号に基づく第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、第1のアナログ出力信号および第2のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部とを備えるAD変換器を提供する。
【選択図】図1
Description
本発明は、AD変換器に関する。
従来、量子化器および積分器を有し、入力されたアナログ信号をデジタル信号に変換するAD変換器が知られている(例えば、特許文献1参照)。
特許文献1 特開平07−143006号公報
特許文献1 特開平07−143006号公報
しかしながら、従来のAD変換器は、量子化器又は積分器における消費電力を低減することが要求されている。
本発明の第1の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、第1のアナログ出力信号および第2のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部とを備えるAD変換器を提供する。
本発明の第2の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第1のアナログ出力信号を出力するアナログ信号入力部と、第1のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部と、デジタル信号に基づく第1のフィードバック信号および第2のフィードバック信号を異なるタイミングで積分部に出力するフィードバック部とを備え、フィードバック部は、予め定められた基準入力信号が入力され、基準入力信号に応じた第1のフィードバック信号を出力する第1の基準信号入力回路と、基準入力信号が入力され、基準入力信号に応じた第2のフィードバック信号を出力する第2の基準信号入力回路とを有するAD変換器を提供する。
本発明の第3の態様においては、アナログ入力信号が入力され、アナログ入力信号に基づく第1のアナログ出力信号を出力するアナログ信号入力部と、第1のアナログ出力信号を積分する積分部と、積分部の積分結果を量子化したデジタル信号を生成する量子化部と、積分部の動作状態に応じて、量子化部の量子化のタイミングを制御する制御部とを備え、制御部は、量子化部に積分完了前の積分部の積分結果を量子化させるAD変換器を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、AD変換器100の構成の概要を示す。本例のAD変換器100は、アナログ信号入力部10、フィードバック部20、積分部30および量子化部40を備える。一例において、AD変換器100は、入力されたアナログ入力信号Ainをビットデータに量子化して出力する。例えば、AD変換器100は、1次のデルタシグマ変調器を有するADコンバータである。
アナログ信号入力部10は、アナログ入力信号Ainが入力され、アナログ入力信号Ainに応じたアナログ出力信号Aoutを生成する。アナログ信号入力部10は、アナログ入力信号Ainを所定のタイミングで、所定の期間サンプリングする。本例のアナログ信号入力部10は、クロックP1に応じたタイミングおよび期間でアナログ入力信号Ainをサンプリングする。例えば、アナログ信号入力部10は、クロックP1がHの場合にサンプリング動作を実行する。アナログ信号入力部10は、サンプリングしたアナログ入力信号Ainをアナログ出力信号Aoutとして出力する。
積分部30は、アナログ信号入力部10が出力したアナログ出力信号Aoutを積分する。積分部30は、積分結果を量子化部40に出力する。本例の積分部30は、クロックP2に応じたタイミングで積分動作を実行する。例えば、積分部30は、クロックP2がHの場合に積分動作を実行する。積分部30は、積分結果に応じた出力信号AOUTBを量子化部40に出力する。
量子化部40は、積分部30の積分結果を量子化したデジタル信号Dおよびその反転信号DBを生成する。量子化部40は、生成したデジタル信号Dおよびその反転信号DBをフィードバック部20に出力する。また、量子化部40は、積分部30の積分結果を量子化して、AD変換器100の外部に出力してよい。
フィードバック部20は、積分部30の積分結果に応じたフィードバック信号Sfbを積分部30に入力することにより、AD変換器100を負帰還で動作させる。フィードバック部20には、基準入力信号Sref、デジタル信号Dおよび反転信号DBが入力される。フィードバック部20は、基準入力信号Sref、デジタル信号Dおよびその反転信号DBに基づくフィードバック信号Sfbを生成する。フィードバック部20は、生成したフィードバック信号Sfbをアナログ出力信号Aoutに加算又は減算して、積分部30に出力する。例えば、フィードバック部20は、デジタル信号をアナログ信号に変換するDA変換器を有する。
[実施例1]
図2は、実施例1に係るAD変換器100の構成の概要を示す。本例のAD変換器100は、制御部50を更に備える。アナログ信号入力部10は、アナログ容量部13、アナログ入力切替部14およびアナログ出力切替部15を備える。フィードバック部20は、基準容量部23、基準入力切替部24、基準出力切替部25および選択部26を備える。
図2は、実施例1に係るAD変換器100の構成の概要を示す。本例のAD変換器100は、制御部50を更に備える。アナログ信号入力部10は、アナログ容量部13、アナログ入力切替部14およびアナログ出力切替部15を備える。フィードバック部20は、基準容量部23、基準入力切替部24、基準出力切替部25および選択部26を備える。
制御部50は、積分部30の動作状態に応じて、量子化部40の量子化のタイミングを制御する。本例の制御部50は、量子化部40における量子化のタイミングを制御するために、PCOMP信号を量子化部40に出力する。本例の制御部50は、量子化部40へのスピード要求を緩和すべく、量子化部40の動作を制御する。例えば、制御部50は、量子化部40に積分完了前の積分部30の積分結果を量子化させる。
アナログ容量部13は、アナログ入力信号Ainをサンプリングする。本例のアナログ容量部13は、キャパシタを有することにより、アナログ入力信号Ainに応じた電荷を蓄積する。アナログ容量部13は、蓄積した電荷に応じたアナログ出力信号Aoutを出力する。
アナログ入力切替部14には、アナログ入力信号Ainが入力される。アナログ入力切替部14は、入力されたアナログ入力信号Ainをアナログ容量部13に出力するか否かを切り替える。本例のアナログ入力切替部14は、スイッチを有する。
アナログ出力切替部15には、アナログ容量部13からアナログ出力信号Aoutが入力される。アナログ出力切替部15は、積分部30にアナログ出力信号Aoutを出力するか否かを切り替える。本例のアナログ出力切替部15は、スイッチを有する。
基準容量部23は、基準入力信号Srefが入力され、基準入力信号Srefに応じた電荷を蓄積する。本例の基準容量部23は、基準容量部23aおよび基準容量部23bを備える。一例において、基準容量部23aは、フィードバック信号Sfbをアナログ出力信号Aoutに加算すべく動作する。一方、基準容量部23bは、フィードバック信号Sfbをアナログ出力信号Aoutから減算すべく動作する。
基準入力切替部24は、基準入力切替部24aおよび基準入力切替部24bを備える。基準入力切替部24aは、基準容量部23aに基準入力信号Srefを入力するか否かを切り替える。また、基準入力切替部24bは、基準容量部23bに基準入力信号Srefを入力するか否かを切り替える。
基準出力切替部25は、基準出力切替部25aおよび基準出力切替部25bを備える。基準出力切替部25a,25bは、基準容量部23a,23bと積分部30とを接続するか否かをそれぞれ切り替える。基準出力切替部25aは、基準容量部23aのフィードバック信号Sfbを選択部26に出力するか否かを切り替える。また、基準出力切替部25bは、基準容量部23bのフィードバック信号Sfbを選択部26に出力するか否かを切り替える。基準出力切替部25aは、フィードバック信号Sfbを加算する場合に、正のフィードバック信号+Sfbを出力する。一方、基準出力切替部25bは、フィードバック信号Sfbを減算する場合に、負のフィードバック信号−Sfbを出力する。
選択部26は、フィードバック信号Sfbを積分部30に出力する場合の極性を選択する。即ち、選択部26は、フィードバック信号Sfbを加算すべく積分部30に出力する加算状態と、フィードバック信号Sfbを減算すべく積分部30に出力する減算状態とを切り替える。つまり、選択部26は、フィードバック部20から正のフィードバック信号+Sfbを出力するか、負のフィードバック信号−Sfbを出力するかを選択する。本例の選択部26は、デジタル信号Dおよび反転信号DBに応じて、フィードバック信号Sfbの極性を選択する。
例えば、選択部26は、量子化部40の出力がHの場合に基準出力切替部25bと積分部30とを接続することにより、負のフィードバック信号−Sfbを出力する。一方、選択部26は、量子化部40の出力がLの場合に基準出力切替部25aと積分部30とを接続することにより、正のフィードバック信号+Sfbを出力する。
図3は、実施例1に係るAD変換器100の具体的な構成の一例を示す。本例のAD変換器100は、アナログ信号入力部10としてアナログ信号入力回路11を備え、フィードバック部20として基準信号入力回路21を備える。量子化部40は、コンパレータ41および論理回路42を備える。
アナログ信号入力回路11は、キャパシタCA1およびスイッチSA1,SA2,SB1,SB2を備える。キャパシタCA1は、アナログ容量部13の一例である。スイッチSA1,SA2は、アナログ入力切替部14の一例である。スイッチSB1,SB2は、アナログ出力切替部15の一例である。
スイッチSA1,SB1は、クロックP1がHの時オンとなり、スイッチSA2,SB2は、クロックP2がHの時オンとなる。アナログ信号入力回路11は、クロックP1がHの時にアナログ入力信号Ainに応じた電荷をキャパシタCA1に蓄積する。また、アナログ信号入力回路11は、次のクロックP2がHの時に蓄積された電荷を積分部30に転送する。本例のクロックP1は、動作期間phi(1)でHとなり、クロックP2は、動作期間phi(2)でHとなる。即ち、アナログ信号入力回路11は、動作期間phi(1)にサンプリング動作を実行し、動作期間phi(2)に積分動作を実行する。
積分部30は、オペアンプ31およびキャパシタCFを備える。キャパシタCFは、オペアンプ31の反転入力端子と出力端子との間に設けられる。オペアンプ31の正転入力端子は、グランド等の予め定められた電位に設定される。積分部30は、アナログ信号入力回路11からの電荷転送を受けて電圧を保持する。積分部30は、保持した電圧に応じた出力信号AOUTBを出力する。なお、本例のオペアンプ31は、正転入力端子がグランドに接続されたシングルエンド入力になっているが、差動入力であってもよい。
コンパレータ41は、入力端子を有し、オペアンプ31の出力信号AOUTBが入力される。コンパレータ41は、出力信号AOUTBを量子化した量子化信号Cを生成する。本例のコンパレータ41は、PCOMP信号の立下り時刻に入力されている出力信号AOUTBを量子化して量子化信号Cを生成する。コンパレータ41は、生成した量子化信号Cを論理回路42に出力する。本例のコンパレータ41は、1ビット量子化器であるが、マルチビット量子化器であってもよい。
論理回路42は、コンパレータ41の出力した量子化信号Cに応じてデジタル信号Dを出力する。本例の論理回路42は、DフリップフロップDFFで構成されている。論理回路42のD端子には、量子化信号Cが入力され、CLK端子には、クロックP2が入力される。CLK端子には、クロックP1が入力されてもよい。論理回路42は、クロックP2の立ち上がりでその入力をデジタル信号Dとして出力する。論理回路42は、次のクロックP2の立ち上がりまで同じ出力信号を保持する。なお、論理回路42のCLK端子には、積分動作との重複を避けるために、クロックP2の立ち上がりよりも早い立ち上がりのクロック信号が入力されてもよい。
基準信号入力回路21は、キャパシタCR1,CR1BおよびスイッチSE1,SE2,SF1,SF2,SG1,SG2,SH1,SH2,SS1,SS1Bを備える。キャパシタCR1は、基準容量部23aの一例であり、CR1Bは、基準容量部23bの一例である。スイッチSE1,SE2は、基準入力切替部24aの一例であり、スイッチSG1,SG2は、基準入力切替部24bの一例である。スイッチSF1,SF2は、基準出力切替部25aの一例であり、スイッチSH1,SH2は、基準出力切替部25bの一例である。スイッチSS1,SS1Bは、選択部26の一例である。
スイッチSE1,SF1,SG1,SH1は、クロックP1がHの時オンとなる。これにより、動作期間phi(1)において、キャパシタCR1は、基準入力信号Srefに応じた電荷をサンプリングする。また、キャパシタCR1Bは、蓄積された電荷をリセットする。言い換えると、キャパシタCR1Bは、ゼロVを意図するゼロ信号を電荷としてサンプリングしている。
スイッチSE2,SF2,SG2,SH2は、クロックP2がHの時オンとなる。これにより、スイッチSS1には、キャパシタCR1でサンプリングした電荷に応じた信号が入力される。また、スイッチSS1Bには、キャパシタCR1Bでサンプリングした電荷に応じた信号が入力される。
スイッチSS1,SS1Bは、量子化部40からのデジタル信号Dおよび反転信号DBに応じてオンオフが切り替えられる。スイッチSS1,SS1Bは、キャパシタCR1およびキャパシタCR1Bを積分部30に接続するか否かを切り替える。スイッチSS1,SS1Bは、キャパシタCR1,CR1Bのいずれか一方を選択的に積分部30と接続する。本例の基準信号入力回路21は、動作期間phi(2)でスイッチSF2,SH2がオンされている状態で、キャパシタCR1およびキャパシタCR1Bのいずれかを積分部30と接続する。一方、動作期間phi(1)では、スイッチSF2,SH2がオフされているので、スイッチSS1,SS1Bの状態によらず、キャパシタCR1,CR1Bが積分部30に接続されない。
例えば、論理回路42からのデジタル信号DがHの場合に、キャパシタCR1Bと積分部30とを接続することにより、アナログ入力信号Ainからフィードバック信号Sfbを減算する。即ち、積分部30の入力からキャパシタCR1Bに電荷が引き抜かれる。一方、論理回路42の出力がLの場合に、キャパシタCR1と積分部30とを接続することにより、アナログ入力信号Ainにフィードバック信号Sfbを加算する。即ち、キャパシタCR1Bから積分部30に電荷が転送される。
図4は、実施例1に係るAD変換器100のタイミングチャートの一例を示す。本例のAD変換器100は、動作期間phi(1)および動作期間phi(2)を時分割で交互に繰り返して動作する。AD変換器100は、動作期間phi(1)および動作期間phi(2)を1周期として動作する。本例の動作期間phi(1)および動作期間phi(2)は、同一の長さであるが、異なる長さであってもよい。
動作期間phi(1)において、アナログ信号入力部10は、クロックP1に同期してサンプリング動作を実行する。一方、本例の積分部30は、動作期間phi(1)において積分動作を実行しない。
動作期間phi(2)において、積分部30は、クロックP2に同期して積分動作を実行する。本例のアナログ信号入力部10は、動作期間phi(1)においてサンプリング動作を実行しない。出力信号AOUTBは、デジタル信号DがLである場合に、積分部30の積分動作により上昇する。本例の出力信号AOUTBは、積分部30の積分完了により積分終了値AO1となる。
デジタル信号Dは、クロックP2の立ち上がり時刻における量子化信号Cに応じて決定される。本例のデジタル信号D0は、クロックP2の立ち上がり時刻における量子化信号C0に応じて決定されている。また、デジタル信号D1は、次のクロックP2の立ち上がり時刻における量子化信号C1に応じて決定されている。これにより、AD変換器100は、クロックP2の立ち上がり時刻から次のクロックP2の立ち上がり時刻までの間、設定された極性で動作する。
本例の制御部50は、積分部30の積分完了前の時刻で量子化部40に量子化を開始させる。積分完了前とは、積分開始から積分完了までの時刻であれば特に限定されない。例えば、制御部50は、クロックP2の立下り時刻より前に、量子化部40に積分部30の積分結果の量子化を開始させる。即ち、制御部50は、クロックP2の立下り時刻より前に、PCOMP信号が立下るように制御する。
ここで、量子化部40は、PCOMP信号の立下り時刻に入力されている信号AOUTBを量子化した量子化信号Cを出力する。本例の量子化部40は、積分部30の出力信号AOUTBがAO1aの時点で量子化を開始する。論理回路42は、クロックP2の立ち上がりでその入力をデジタル信号Dとして出力し、次のクロックP2の立ち上がりまで同じ出力信号を保持する。
本例の量子化部40は、期間tCOMPの長さに応じて、消費電力が変化する。本明細書において、期間tCOMPとは、量子化動作の開始時刻から出力信号を確定させる時刻までを指す。例えば、期間tCOMPが長くなると、量子化部40へのスピード要求が緩和されるので、量子化部40における消費電力が低減される。本例の期間tCOMPは、PCOMP信号の立下り時刻から、クロックP2の立ち上がり時刻までを指す。なお、期間tCOMPの長さは、要求される量子化部40の消費電力に応じて決定されてよい。即ち、制御部50は、要求される量子化部40の消費電力に応じて、PCOMP信号の立下り時刻を決定してよい。
ここで、本例のAD変換器100は、積分部30の積分終了値AO1となる前の積分器出力信号AO1aを量子化部40により量子化している。量子化される信号の値AO1aと積分終了値AO1には誤差のある場合がある。しかしながら、AD変換器100は、量子化される信号に含まれる誤差ノイズを量子化後の信号においてノイズ・シェーピングしているのでAD変換対象の低周波信号領域のノイズとしては極めて小さく抑えている。一方、本例のAD変換器100は、後述の比較例に係る場合と同じ積分動作期間を確保しているので、比較例と比べて精度を低下させることがない。
なお、本例のAD変換器100は、1次のデルタシグマ変調器を有するADコンバータである。但し、AD変換器100は、高次のデルタシグマ変調器を有してもよい。AD変換器100は、高次のデルタシグマ変調器とすることにより、量子化ノイズを高周波側に移動させて変換精度を高められる。
[比較例1]
図5は、比較例1に係るAD変換器のタイミングチャートの一例を示す。本例のAD変換器は、時分割でサンプリング動作と積分動作とを繰り返す。比較例1に係るAD変換器は、期間tCOMP'において量子化動作を実行する。期間tCOMP'は、積分完了時刻から次の積分開始時刻までの期間である。即ち、期間tCOMP'は、クロックP2'の立下り時刻から次のクロックP2'の立ち上がり時刻までの期間となる。
図5は、比較例1に係るAD変換器のタイミングチャートの一例を示す。本例のAD変換器は、時分割でサンプリング動作と積分動作とを繰り返す。比較例1に係るAD変換器は、期間tCOMP'において量子化動作を実行する。期間tCOMP'は、積分完了時刻から次の積分開始時刻までの期間である。即ち、期間tCOMP'は、クロックP2'の立下り時刻から次のクロックP2'の立ち上がり時刻までの期間となる。
一方、実施例1に係る期間tCOMPは、積分完了時刻より前の時刻から次の積分開始時刻までの期間である。そのため、実施例1に係るAD変換器100は、比較例1に係るAD変換器よりも期間tCOMPを長くできる。よって、特性的なデメリットを被ることなく量子化部40へのスピード要求が緩和される。これにより、本例のAD変換器100は、量子化部40における消費電力を低減できる。
[実施例2]
図6は、実施例2に係るAD変換器100の構成の概要を示す。本例のAD変換器100は、アナログ信号入力部10として、アナログ信号入力回路11およびアナログ信号入力回路12を備える。また、AD変換器100は、フィードバック部20として、基準信号入力回路21および基準信号入力回路22を備える。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
図6は、実施例2に係るAD変換器100の構成の概要を示す。本例のAD変換器100は、アナログ信号入力部10として、アナログ信号入力回路11およびアナログ信号入力回路12を備える。また、AD変換器100は、フィードバック部20として、基準信号入力回路21および基準信号入力回路22を備える。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
アナログ信号入力回路11,12には、それぞれにアナログ入力信号Ainが入力される。但し、アナログ信号入力回路11,12は、互いに異なるタイミングでアナログ入力信号Ainをサンプリングする。本例のアナログ信号入力回路11は、動作期間phi(1)において、アナログ入力信号Ainをサンプリングする。また、アナログ信号入力回路12は、動作期間phi(2)において、アナログ入力信号Ainをサンプリングする。アナログ信号入力回路11,12は、アナログ入力信号Ainをサンプリングして、アナログ出力信号Aout1,Aout2をそれぞれ出力する。
また、アナログ信号入力回路11,12は、共通の積分部30に接続されている。これにより、アナログ信号入力回路11,12は、アナログ出力信号Aout1,Aout2の両方を積分部30に出力する。但し、本例のアナログ信号入力回路11,12は、アナログ出力信号Aout1,Aout2を異なるタイミングで積分部30に出力する。例えば、本例のアナログ信号入力回路11は、動作期間phi(2)において、アナログ出力信号Aout1を出力する。また、アナログ信号入力回路12は、動作期間phi(1)において、アナログ出力信号Aout2を出力する。
基準信号入力回路21,22は、基準入力信号Srefに応じて、フィードバック信号Sfb1,Sfb2をそれぞれ生成する。基準信号入力回路21,22は、互いに異なるタイミングで積分部30にフィードバック信号Sfb1,Sfb2を出力する。
基準信号入力回路21には、基準入力信号Srefが入力される。基準信号入力回路21は、基準入力信号Srefに応じた正のフィードバック信号+Sfb1および負のフィードバック信号−Sfb1を生成する。本例の基準信号入力回路21は、動作期間phi(2)において、積分部30に正負のフィードバック信号±Sfb1を出力する。
基準信号入力回路22には、基準入力信号Srefが入力される。基準信号入力回路22は、基準入力信号Srefに応じた正のフィードバック信号+Sfb2および負のフィードバック信号−Sfb2を生成する。本例の基準信号入力回路22は、動作期間phi(1)において、積分部30に正負のフィードバック信号±Sfb2を出力する。
本例のAD変換器100は、アナログ出力信号Aoutの積分を、アナログ出力信号Aout1およびアナログ出力信号Aout2に分割して積分部30に実行させる。同様に、AD変換器100は、フィードバック信号Sfbの積分を、フィードバック信号Sfb1およびフィードバック信号Sfb2に分割して積分部30に実行させる。これにより、本例のAD変換器100は、積分部30における積分動作のスピード要求を緩和して、積分部30の消費電力を低減できる。なお、本例のAD変換器100は、アナログ出力信号Aoutおよびフィードバック信号Sfbの両方を分割して、積分部30で積分しているが、アナログ出力信号Aoutおよびフィードバック信号Sfbのいずれかを分割すれば、積分部30の消費電力を低減させる効果が得られる。
図7は、実施例2に係るAD変換器100の具体的な構成の一例を示す。アナログ信号入力回路11および基準信号入力回路21は、実施例1の場合と同一の回路構成を有する。本例では、実施例1に係るAD変換器100と異なる構成について特に説明する。
アナログ信号入力回路12は、キャパシタCA2およびスイッチSC1,SC2,SD1,SD2を備える。キャパシタCA2は、アナログ容量部13の一例である。また、スイッチSC1,SC2は、アナログ入力切替部14の一例であり、スイッチSD1,SD2は、アナログ出力切替部15の一例である。
スイッチSC1,SD1は、クロックP1がHの時オンとなり、スイッチSC2,SD2は、クロックP2がHの時オンとなる。アナログ信号入力回路12は、クロックP2がHの時にアナログ入力信号Ainに応じた電荷をキャパシタCA2に蓄積する。また、アナログ信号入力回路12は、次のクロックP1がHの時に蓄積された電荷を積分部30に転送する。本例のクロックP1は、動作期間phi(1)でHとなり、クロックP2は、動作期間phi(2)でHとなる。即ち、アナログ信号入力回路12は、動作期間phi(2)にサンプリング動作を実行し、動作期間phi(1)に積分動作を実行する。即ち、アナログ信号入力回路11,12は、サンプリング動作および積分動作の内、互いに異なる動作を選択して、交互に繰り返している。
基準信号入力回路22は、キャパシタCR2,CR2BおよびスイッチSI1,SI2,SJ1,SJ2,SK1,SK2,SL1,SL2を備える。また、基準信号入力回路22は、スイッチSS2,SS2Bを備える。キャパシタCR2,CR2Bは、基準容量部23の一例である。スイッチSI1,SI2,SK1,SK2は、基準入力切替部24の一例である。スイッチSJ1,SJ2,SL1,SL2は、基準出力切替部25の一例である。スイッチSS1,SS1Bは、選択部26の一例である。
スイッチSI2,SJ2,SL2,SK2は、クロックP2がHの時オンとなる。これにより、動作期間phi(2)において、キャパシタCR2に基準入力信号Srefに応じた電荷がサンプリングされる。また、キャパシタCR2Bに蓄積された電荷がリセットされる。言い換えると、キャパシタCR2Bは、ゼロVを意図するゼロ信号を電荷としてサンプリングする。
スイッチSI1,SJ1,SL1,SK1は、クロックP1がHの時オンとなる。これにより、スイッチSS2には、動作期間phi(1)において、キャパシタCR2でサンプリングした電荷に応じた信号が入力される。また、スイッチSS2Bには、動作期間phi(1)において、キャパシタCR2Bでサンプリングした電荷に応じた信号が入力される。
スイッチSS2,SS2Bは、量子化部40からのデジタル信号Dおよび反転信号DBに応じてオンオフが切り替えられる。スイッチSS2,SS2Bは、キャパシタCR2およびキャパシタCR2Bを積分部30に接続するか否かを切り替える。スイッチSS2,SS2Bは、キャパシタCR2,CR2Bのいずれか一方を選択的に積分部30と接続する。本例の基準信号入力回路22は、動作期間phi(1)において、キャパシタCR1およびキャパシタCR1Bのいずれかを積分部30と接続する。
なお、本例の論理回路42には、クロックP1が入力されている。但し、論理回路42には、積分動作との重複を避けるためにクロックP1の立ち上がりよりもわずかに早い時刻に立ち上がるクロック信号が入力されてもよい。
また、スイッチSS1,SS2は、同じタイミングでオンになってもよく、また、半相ずれてオンになってもよい。同様に、スイッチSS1BとSS2Bも同じタイミングでオンになってもよく、また、半相ずれてオンになってもよい。そして、スイッチSS1とSS1Bの選択は、クロックP2の立ち上がりに、またはそれよりもわずかに早い時刻に、デジタル信号Dと反転信号DBを再同期化させた信号で行ってもよい。
なお、本例では、アナログ信号入力部10がアナログ信号入力回路11およびアナログ信号入力回路12を備える場合と、フィードバック部20が基準信号入力回路21および基準信号入力回路22を備える場合について説明した。即ち、本例のAD変換器100は、アナログ出力信号Aoutおよびフィードバック信号Sfbの両方を2分割して、積分部30で積分している。但し、AD変換器100は、アナログ出力信号Aoutおよびフィードバック信号Sfbのいずれか一方を分割するように構成されてもよい。また、AD変換器100は、アナログ出力信号Aoutおよびフィードバック信号Sfbを3分割や4分割等の、2分割と異なる割合で分割してもよい。
図8は、実施例2に係るAD変換器100のタイミングチャートの一例を示す。本例のAD変換器100は、実施例1の場合と同様に、動作期間phi(1)および動作期間phi(2)を交互に繰り返して動作する。本例のAD変換器100は、サンプリング動作をサンプリング動作(1)およびサンプリング動作(2)に分割して実行する。また、AD変換器100は、積分動作を積分動作(1)および積分動作(2)に分割して実行する。
動作期間phi(1)において、アナログ信号入力回路11および基準信号入力回路21は、クロックP1の入力に応じてサンプリング動作(1)を実行する。続く動作期間phi(2)において、積分部30は、アナログ信号入力回路11および基準信号入力回路22からの入力に応じて積分動作(1)を実行する。
動作期間phi(2)において、アナログ信号入力回路12および基準信号入力回路22は、クロックP2の入力に応じてサンプリング動作(2)を実行する。続く動作期間phi(1)において、積分部30は、アナログ信号入力回路12および基準信号入力回路22の入力に応じて積分動作(2)を実行する。即ち、本例のAD変換器100は、動作期間phi(1)および動作期間phi(2)のいずれにおいても、サンプリング動作および積分動作を実行している。
ここで、本例のAD変換器100は、動作期間phi(1)および動作期間phi(2)の1周期を複数回に分割して積分動作を行っている。即ち、本例のAD変換器100は、1回分の積分を1周期かけて実行している。一方、比較例1に係るAD変換器は、動作期間phi(1)および動作期間phi(2)の1周期の半分で積分動作を実行せずに他の半分で積分動作を行っていない。即ち、比較例1に係るAD変換器は、1回分の積分を半周期で実行している。
したがって、本例のAD変換器100は、比較例1に係るAD変換器と比べて、1回の積分を複数回に分けることにより、積分部30のスルーイング要求(即ち、出力変化スピード要求)を緩和する。これにより、AD変換器100は、積分部30における消費電力を低減できる。なお、本例のAD変換器100は、1回の積分を2回に分けて実行しているが、3回以上に分けて実行してもよい。
[実施例3]
図9は、実施例3に係るAD変換器100の構成の一例を示す。図10は、実施例3に係るAD変換器100のタイミングチャートの一例を示す。本例のAD変換器100は、制御部50を備える点で実施例2に係るAD変換器100と異なる。即ち、本例のAD変換器100は、実施例2に係るAD変換器100と動作タイミングが異なる。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
図9は、実施例3に係るAD変換器100の構成の一例を示す。図10は、実施例3に係るAD変換器100のタイミングチャートの一例を示す。本例のAD変換器100は、制御部50を備える点で実施例2に係るAD変換器100と異なる。即ち、本例のAD変換器100は、実施例2に係るAD変換器100と動作タイミングが異なる。なお、他の実施例と同一の符号が付された構成は、他の実施例の場合と同一の回路構成を有してよい。
制御部50は、実施例1に係るAD変換器100と同様に、積分部30の積分完了前である出力信号AOUTBがAO1aの時点で量子化を開始する。これにより、期間tCOMPが長くなる。よって、本例のAD変換器100は、量子化部40の消費電力を低減できる。
本例のアナログ信号入力部10は、アナログ信号入力回路11およびアナログ信号入力回路12を備えることにより、アナログ信号入力部10がサンプリングしたアナログ入力信号Ainを積分部30に分割して出力する。これにより、実施例2に係るAD変換器100と同様に積分部30における消費電力を低減する。
本例のフィードバック部20は、基準信号入力回路21および基準信号入力回路22を備えることにより、フィードバック信号Sfbを積分部30に分割して出力する。これにより、実施例2に係るAD変換器100と同様に積分部30における消費電力を低減する。
以上の通り、本例のAD変換器100は、実施例1のAD変換器100と同様に、量子化部40における消費電力を低減する。また、AD変換器100は、実施例2に係るAD変換器100と同様に、積分部30における消費電力を低減する。これにより、本例のAD変換器100は、積分部30および量子化部40における消費電力をさらに低減できる。
なお、本明細書に係るAD変換器100の実施形態は、実施例1〜3に限定されるものではなく、特許請求の範囲に記載の範囲内であれば、その構成部材等の置換、変更、追加、個数の増減、形状の設計変更等の各種変形が可能である。例えば、本明細書に係るAD変換器100は、全てシングルエンド回路で記載したが差動回路に置き換えてもよい。また、本明細書に係るAD変換器100は、積分部30を1つ有したが、複数の積分部30を有してもよい。さらに、AD変換器100は、ゲイン段を設けて複数の積分部30の出力を加算してから、量子化部40に出力してもよい。
以上の通り、本明細書に係るAD変換器100は、積分部30および量子化部40における消費電力を低減できる。例えば、AD変換器100は、オーディオ機器や通信機器に搭載されることにより、機器の電池寿命を長くし、発熱を抑制できる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・アナログ信号入力部、11・・・アナログ信号入力回路、12・・・アナログ信号入力回路、13・・・アナログ容量部、14・・・アナログ入力切替部、15・・・アナログ出力切替部、20・・・フィードバック部、21・・・基準信号入力回路、22・・・基準信号入力回路、23・・・基準容量部、24・・・基準入力切替部、25・・・基準出力切替部、26・・・選択部、30・・・積分部、31・・・オペアンプ、40・・・量子化部、41・・・コンパレータ、42・・・論理回路、50・・・制御部、100・・・AD変換器
Claims (20)
- アナログ入力信号が入力され、前記アナログ入力信号に基づく第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力するアナログ信号入力部と、
前記第1のアナログ出力信号および前記第2のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と
を備えるAD変換器。 - 前記積分部は、前記第1のアナログ出力信号および前記第2のアナログ出力信号を異なるタイミングで積分する
請求項1に記載のAD変換器。 - 前記アナログ信号入力部は、
前記アナログ入力信号が入力され、前記第1のアナログ出力信号を出力する第1のアナログ信号入力回路と、
前記アナログ入力信号が前記第1のアナログ信号入力回路と異なるタイミングで入力され、前記第2のアナログ出力信号を出力する第2のアナログ信号入力回路と
を備え、
前記第1のアナログ信号入力回路および前記第2のアナログ信号入力回路は、共通の前記積分部に接続されている
請求項1又は2に記載のAD変換器。 - 前記積分部により前記第1のアナログ出力信号を積分する第1の動作期間と、
前記積分部により前記第2のアナログ出力信号を積分する第2の動作期間と
を時分割で繰り返す
請求項3に記載のAD変換器。 - 前記第1の動作期間において、前記第1のアナログ信号入力回路が前記積分部に前記第1のアナログ出力信号を出力し、前記第2のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、
前記第2の動作期間において、前記第1のアナログ信号入力回路が前記アナログ入力信号をサンプリングし、前記第2のアナログ信号入力回路が前記積分部に前記第2のアナログ出力信号を出力する
請求項4に記載のAD変換器。 - 前記第1のアナログ信号入力回路は、
前記アナログ入力信号をサンプリングする第1のアナログ容量部と、
前記第1のアナログ容量部に前記アナログ入力信号を入力するか否かを切り替える第1のアナログ入力切替部と、
前記第1のアナログ容量部から前記積分部に前記第1のアナログ出力信号を出力するか否かを切り替える第1のアナログ出力切替部と
を備え、
前記第2のアナログ信号入力回路は、
前記アナログ入力信号をサンプリングする第2のアナログ容量部と、
前記第2のアナログ容量部に前記アナログ入力信号を入力するか否かを切り替える第2のアナログ入力切替部と、
前記第2のアナログ容量部から前記積分部に前記第2のアナログ出力信号を出力するか否かを切り替える第2のアナログ出力切替部と
を備える
請求項5に記載のAD変換器。 - 予め定められた基準入力信号が入力され、前記基準入力信号に基づく第1のフィードバック信号および第2のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部を
更に備える請求項5に記載のAD変換器。 - 前記フィードバック部は、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第1のフィードバック信号を出力する第1の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第2のフィードバック信号を出力する第2の基準信号入力回路と
を備える請求項7に記載のAD変換器。 - 前記第1の基準信号入力回路は、
前記基準入力信号が入力される第1の基準容量部と、
前記第1の基準容量部に前記基準入力信号を入力するか否かを切り替える第1の基準入力切替部と、
前記第1の動作期間において、前記第1の基準容量部と前記積分部とを接続するか否かを切り替える第1の基準出力切替部と
を備え、
前記第2の基準信号入力回路は、
前記基準入力信号が入力される第2の基準容量部と、
前記第2の基準容量部に前記基準入力信号を入力するか否かを切り替える第2の基準入力切替部と、
前記第2の動作期間において、前記第2の基準容量部と前記積分部とを接続するか否かを切り替える第2の基準出力切替部と
を備える
請求項8に記載のAD変換器。 - 前記第1の基準信号入力回路は、前記デジタル信号に応じて、前記第1のフィードバック信号を加算すべく前記積分部に出力する加算状態と、前記第1のフィードバック信号を減算すべく前記積分部に出力する減算状態とを切り替える第1の選択部を更に備え、
前記第2の基準信号入力回路は、前記デジタル信号に応じて、前記第2のフィードバック信号を加算すべく前記積分部に出力する加算状態と、前記第2のフィードバック信号を減算すべく前記積分部に出力する減算状態とを切り替える第2の選択部を更に備える
請求項8又は9に記載のAD変換器。 - 前記量子化部による量子化のタイミングを制御する制御部を更に備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
請求項1から10のいずれか一項に記載のAD変換器。 - 前記制御部は、前記積分部の積分完了を指示するクロック信号の立ち上がり時刻又は立ち下がり時刻より前に、前記量子化部に前記積分部の積分結果の量子化を開始させる
請求項11に記載のAD変換器。 - アナログ入力信号が入力され、前記アナログ入力信号に基づく第1のアナログ出力信号を出力するアナログ信号入力部と、
前記第1のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と、
前記デジタル信号に基づく第1のフィードバック信号および第2のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部と
を備え、
前記フィードバック部は、
予め定められた基準入力信号が入力され、前記基準入力信号に応じた前記第1のフィードバック信号を出力する第1の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第2のフィードバック信号を出力する第2の基準信号入力回路と
を有する
AD変換器。 - 前記アナログ信号入力部は、前記アナログ入力信号に基づく前記第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力し、
前記積分部は、前記第1のアナログ出力信号および前記第2のアナログ出力信号を積分する
請求項13に記載のAD変換器。 - 前記積分部の動作状態に応じて、前記量子化部の量子化のタイミングを制御する制御部を更に備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
請求項13又は14に記載のAD変換器。 - アナログ入力信号が入力され、前記アナログ入力信号に基づく第1のアナログ出力信号を出力するアナログ信号入力部と、
前記第1のアナログ出力信号を積分する積分部と、
前記積分部の積分結果を量子化したデジタル信号を生成する量子化部と、
前記積分部の動作状態に応じて、前記量子化部の量子化のタイミングを制御する制御部と
を備え、
前記制御部は、前記量子化部に積分完了前の前記積分部の積分結果を量子化させる
AD変換器。 - 前記制御部は、前記積分部の積分完了を指示するクロック信号の立ち上がり時刻又は立ち下がり時刻より前に、前記量子化部に前記積分部の積分結果の量子化を開始させる
請求項16に記載のAD変換器。 - 前記アナログ信号入力部は、前記アナログ入力信号に基づく前記第1のアナログ出力信号および第2のアナログ出力信号を異なるタイミングで出力し、
前記積分部は、前記第1のアナログ出力信号および前記第2のアナログ出力信号を積分する
請求項17に記載のAD変換器。 - 前記デジタル信号に基づく第1のフィードバック信号および第2のフィードバック信号を異なるタイミングで前記積分部に出力するフィードバック部を更に備える
請求項17又は18に記載のAD変換器。 - 前記フィードバック部は、
予め定められた基準入力信号が入力され、前記基準入力信号に応じた前記第1のフィードバック信号を出力する第1の基準信号入力回路と、
前記基準入力信号が入力され、前記基準入力信号に応じた前記第2のフィードバック信号を出力する第2の基準信号入力回路と
を有する
請求項19に記載のAD変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016107718A JP2017216523A (ja) | 2016-05-30 | 2016-05-30 | Ad変換器 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US11742872B2 (en) | 2021-05-06 | 2023-08-29 | Asahi Kasei Microdevices Corporation | Ad converter |
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2016
- 2016-05-30 JP JP2016107718A patent/JP2017216523A/ja active Pending
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