JP4791505B2 - Δς型a/d変換器 - Google Patents
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Description
図1は本発明の実施の形態1に係るΔΣ型A/D変換器の構成を示す図である。本実施の形態1に係るΔΣ型A/D変換器は、例えば、オーディオ用のオーバーサンプリング型A/D変換器である。本実施の形態1に係るΔΣ型A/D変換器は、例えば、CPUなどの他の回路とともに単一の半導体基板上に形成され、当該他の回路とともに半導体装置を構成する。
上述の実施の形態1では、ΔΣ変調器1の回路構成として、図3に示される回路構成が採用されていたが、図15に示される回路構成を採用しても良い。図15は本発明の実施の形態2に係るΔΣ変調器1の構成を示す図である。本実施の形態2に係るΔΣ変調器1は、実施の形態1に係るΔΣ変調器1において、DCディザ回路115の構成だけを変更したものである。
ΔΣ変調器1の回路構成として、図16に示される回路構成を採用しても良い。図16は本発明の実施の形態3に係るΔΣ変調器1の構成を示す図である。本実施の形態3に係るΔΣ変調器1は、実施の形態2に係るΔΣ変調器1において、DCディザ回路115の構成のみを変更したものである。
ΔΣ変調器1の回路構成として、図17に示される回路構成を採用しても良い。図17は本発明の実施の形態4に係るΔΣ変調器1の構成を示す図である。本実施の形態4に係るΔΣ変調器1は、実施の形態1に係るΔΣ変調器1において、DCディザ回路115の構成のみを変更したものである。
ΔΣ変調器1の回路構成としては、図18に示される回路構成を採用しても良い。図18は本発明の実施の形態5に係るΔΣ変調器1の構成を示す図である。本実施の形態5に係るΔΣ変調器1は、実施の形態4に係るΔΣ変調器1において、DCディザ回路115の構成のみを変更したものである。
上述の図14を参照して説明したように、LチャネルLchでのアイドルトーンの周波数と、RチャネルRchでのアイドルトーンの周波数とが互いに異なれば、チャネル間の相互干渉により、両者のアイドルトーンが合成されたとしても、各チャネルでのアイドルトーンのレベルはほとんど増加しない。
ΔΣ変調器1の回路構成として、図19に示される回路構成を採用しても良い。図19は本発明の実施の形態7に係るΔΣ変調器1の構成を示す図である。本実施の形態7に係るΔΣ変調器1は、実施の形態2に係るΔΣ変調器1において、DCディザ回路115の構成のみを変更したものである。
Claims (6)
- 第1のアナログ入力信号をディジタル信号に変換するための第1のチャネルと、
第2のアナログ入力信号をディジタル信号に変換するための第2のチャネルと
を備え、
前記第1のチャネルには、
第1の信号を量子化する第1の量子化器と、
前記第1のアナログ入力信号を伝搬する信号ラインの信号と、前記第1の量子器の出力信号をアナログ信号に変換して得られる第1のフィードバック信号との差分である第1の差分信号に重畳される第1のDC加算電圧を生成する第1のディザ回路と、
前記第1のDC加算電圧が重畳された前記第1の差分信号を積分し、その結果を前記第1の信号として出力する第1の積分回路と
が設けられており、
前記第2のチャネルには、
第2の信号を量子化する第2の量子化器と、
前記第2のアナログ入力信号を伝搬する信号ラインの信号と、前記第2の量子器の出力信号をアナログ信号に変換して得られる第2のフィードバック信号との差分である第2の差分信号に重畳される、前記第1のDC加算電圧とは異なる第2のDC加算電圧を生成する第2のディザ回路と、
前記第2のDC加算電圧が重畳された前記第2の差分信号を積分し、その結果を前記第2の信号として出力する第2の積分回路と
が設けられている、ΔΣ型A/D変換器。 - 請求項1に記載のΔΣ型A/D変換器であって、
前記1及び第2のディザ回路は、スイッチトキャパシタ回路で前記第1及び第2のDC加算電圧をそれぞれ生成し、
前記第1及び第2のディザ回路では、前記スイッチトキャパシタ回路に含まれるキャパシタの容量値が互いに異なることによって、前記第1及び第2のDC加算電圧が互いに異なっている、ΔΣ型A/D変換器。 - 請求項1に記載のΔΣ型A/D変換器であって、
前記第1及び第2のディザ回路は、抵抗分割回路で前記第1及び第2のDC加算電圧をそれぞれ生成し、
前記第1及び第2のディザ回路では、前記抵抗分割回路に含まれる抵抗素子の抵抗値が互いに異なることによって、前記第1及び第2のDC加算電圧が互いに異なっている、ΔΣ型A/D変換器。 - 第1のアナログ入力信号をディジタル信号に変換するための第1のチャネルと、
第2のアナログ入力信号をディジタル信号に変換するための第2のチャネルと
を備え、
前記第1のチャネルには、
第1の信号を量子化する第1の量子化器と、
前記第1のアナログ入力信号を伝搬する信号ラインの信号と、前記第1の量子器の出力信号をアナログ信号に変換して得られる第1のフィードバック信号との差分である第1の差分信号に重畳されるDC加算電圧を生成するディザ回路と、
前記DC加算電圧が重畳された前記第1の差分信号を積分し、その結果を前記第1の信号として出力する第1の積分回路と
が設けられており、
前記第2のチャネルには、
第2の信号を量子化する第2の量子化器と、
前記第2のアナログ入力信号を伝搬する信号ラインの信号と、前記第2の量子器の出力信号をアナログ信号に変換して得られる第2のフィードバック信号との差分である第2の差分信号を積分し、その結果を前記第2の信号として出力する第2の積分回路と
が設けられており、
前記第2の差分信号にはDC加算電圧が重畳されない、ΔΣ型A/D変換器。 - 請求項1乃至請求項3のいずれか一つに記載のΔΣ型A/D変換器であって、
前記第1のディザ回路は、入力される制御信号に応じて、互いに異なる複数のDC電圧を前記第1のDC加算電圧として選択的に切り替えて生成し、
前記第2のディザ回路は、入力される制御信号に応じて、互いに異なる複数のDC電圧を前記第2のDC加算電圧として選択的に切り替えて生成する、ΔΣ型A/D変換器。 - 請求項4に記載のΔΣ型A/D変換器であって、
前記ディザ回路は、入力される制御信号に応じて、互いに異なる複数のDC電圧を前記DC加算電圧として選択的に切り替えて生成する、ΔΣ型A/D変換器。
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