JP6009653B2

JP6009653B2 - デジタル−アナログ変換器及びデジタル−アナログ変換装置

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Description

本発明は、デジタル入力信号をアナログ出力信号に変換するデジタル−アナログ変換器及びデルタシグマ（ΔΣ）変調を行った後にデジタル−アナログ変換を行うデジタル−アナログ変換装置に関する。

図１は、スイッチドキャパシタフィルタ（ＳＣＦ）型のΔΣ変調方式によるデジタル−アナログ変換装置（以後、ＳＣＦ型ΔΣＤＡＣともいう。）を示す。図１に示すように、ＳＣＦ型ΔΣＤＡＣ１００は、入力されるデジタルデータに対してΔΣ変調を行うΔΣ変調器１０１と、ΔΣ変調器１０１から出力されるＰＤＭ信号をサーモメータコードに変換し、さらにこのサーモメータコードをローテーションして出力するＤＷＡ（Ｄａｔａ−Ｗｅｉｇｈｔｅｄ−Ａｖｅｒａｇｉｎｇ：データ加重平均化）処理部１０２と、ＤＷＡ処理部１０２から出力されるデジタルデータが入力されるＳＣＦ１０３とを備える。ＳＣＦ型ΔΣＤＡＣ１００は、入力されるデジタルデータをアナログデータに変換して出力するデバイスである。

ハイエンド用途向けのオーディオ用ΔΣＤＡＣには、特に高ＳＮ比が求められており、そのためにΔΣ変調器１０１でのシステムノイズおよびＳＣＦ１０３でのｋＴ／Ｃノイズ等を抑制する必要がある。ΔΣ変調器１０１では、そのノイズシェーピング特性により、低域のノイズを高域のノイズにシフトすることができるため、帯域内のノイズ量を減らすことができる。

ΔΣ変調器１０１のＳＮ比は、次数Ｌ、オーバーサンプリング比（ＯＳＲ）Ｍ及び出力ビット数Ｂによって決定される。式（１）にそのＳＮ比の算出式を示す。

ΔΣ変調器１０１の高性能化を図るには、特にＯＳＲを増大することにより大幅にＳＮ比を向上させることが可能となる。特許文献１には、高ＯＳＲを用いたΔΣＤＡＣが開示されている。図２に、３次のΔΣ変調器のノイズシェーピング特性とＯＳＲを２倍にした際のノイズシェーピング特性とを示す。図２に示されるように、ＯＳＲを２倍にすることにより、帯域内（ｆｂ＝２０ｋＨｚ内）のノイズ量を抑制することができる。

なお、例えば、特許文献２には、スイッチドキャパシタ回路を備えたΔΣ変調器が開示されている。また、特許文献３には、ΔΣ変調器を備えたΔΣ型Ｄ／Ａ変換器が開示されている。

特表２００６−５２４３６２号公報特開２００６−２１１０４５号公報特開２００８−３５０３８号公報特開２０１２−０１５６１５号公報

しかしながら、ＯＳＲを増大させることでアナログ部での消費電流が増大する。ＤＡＣのＳＣＦでは、サンプリング周波数（ｆｓ）に対して、オーバーサンプリングされたクロック（Ｆｓ＝ＯＳＲ・ｆｓ）を用いて動作させるため、ＯＳＲを上げることでアナログクロックレートが増大する。そのため、ＳＣＦで用いられる演算増幅器の帯域を広げる必要がある。演算増幅器の広帯域化に伴い、演算増幅器のスルーレート（ｄＶ／ｄｔ）が上昇し、セトリング時間が短くなるため、結果として消費電流が増大してしまう。式（２）にスルーレートと消費電流との関係式を示す。

式（２）に示されるように、消費電流は、スルーレートと負荷容量との積で表される。ＳＣＦで用いられる一般的な演算増幅器は２ステージアンプ等の構成であるため、負荷は一定となり、消費電流はスルーレートに比例することになる。つまり、ΔΣ変調器のＯＳＲを上げ、デジタルデータを高速化することで、アナログレートも上がり、その結果アナログ部での消費電流が増大する。

本発明は、デジタルデータを２分割し、各々のデータレートをダウンサンプリングし、２つのデータパスに対応してアナログセグメントを２つ具備し、時間インターリーブ動作させることで、アナログ部での各レートを、元のオーバーサンプリングされたレート（ＯＳＲ・ｆｓ）に対して、半減（ＯＳＲ・ｆｓ／２）できるようにしたものである。

ここで、時間インターリーブは、特許文献４に開示されているように主にアナログ−デジタル変換装置等に用いられる技術であるが、デジタル−アナログ変換装置に応用した構成は何ら開示されていない。

本発明は、このような問題に鑑みてなされたものであり、その目的とするところは、ΔΣの高ＯＳＲ化に対して、従来よりもアナログ部での低消費電流化が可能なＳＣＦ型ΔΣデジタル−アナログ変換装置を提供することにある。

本発明の請求項１に記載のデジタル−アナログ変換器は、デルタシグマ変調器と、前記デルタシグマ変調器に電気的に接続される２タップデジタルＦＩＲフィルタと、前記２タップデジタルＦＩＲフィルタに電気的に接続されるデータ加重平均化（ＤＷＡ）処理部と、前記ＤＷＡ処理部に電気的に接続されたスイッチドキャパシタフィルタ（ＳＣＦ）であって、第１のサンプリングスイッチ群と第１のサンプリングキャップ群を含み、サンプリングフェーズでは第１のデジタル信号の信号レベルに応じて前記第１のサンプリングキャップ群の複数の容量素子が充電される第１のアナログセグメント部と、第２のサンプリングスイッチ群と第２のサンプリングキャップ群を含み、サンプリングフェーズでは第２のデジタル信号の信号レベルに応じて前記第２のサンプリングキャップ群の複数の容量素子が充電される第２のアナログセグメント部と、演算増幅器と積分キャップを含み、インテグラルフェーズでは前記第１のサンプリングキャップ群の各容量素子の充電電圧又は前記第２のサンプリングキャップ群の各容量素子の充電電圧に応じてアナログ信号を出力する演算部とを有するＳＣＦとを備え、前記第１のアナログセグメント部および前記第２のアナログセグメント部のうち、一方のアナログセグメント部が前記サンプリングフェーズの時に、他方のアナログセグメント部が前記インテグラルフェーズとなることを特徴とする。

本発明の請求項２に記載のデジタル−アナログ変換器は、本発明の請求項１に記載のデジタル−アナログ変換器であって、前記第１のサンプリングスイッチ群は、前記サンプリングフェーズでは、前記第１のアナログセグメント部が前記第１のデジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記第１のアナログセグメント部が前記演算部に接続されるように切り替えられ、前記第２のサンプリングスイッチ群は、前記サンプリングフェーズでは、前記第２のアナログセグメント部が前記第２のデジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記第２のアナログセグメント部が前記演算部に接続されるように切り替えられることを特徴とする。

本発明の請求項３に記載のデジタル−アナログ変換器は、デルタシグマ変調器と、前記デルタシグマ変調器に電気的に接続される２タップデジタルＦＩＲフィルタと、前記２タップデジタルＦＩＲフィルタに電気的に接続されるデータ加重平均化（ＤＷＡ）処理部と、前記ＤＷＡ処理部に電気的に接続されたスイッチドキャパシタフィルタ（ＳＣＦ）であって、サンプリングスイッチ群とサンプリングキャップ群とを含み、サンプリングフェーズでは、デジタル信号を入力する入力端子と基準電圧とに接続され、入力される前記デジタル信号の信号レベルに応じて前記サンプリングキャップ群の複数の容量素子が充電される３以上のアナログセグメント部と、演算増幅器と積分キャップを含み、インテグラルフェーズでは、３以上の前記アナログセグメント部のいずれかの前記アナログセグメント部に接続され、当該接続されたアナログセグメント部の前記サンプリングキャップ群の各容量素子の充電電圧に応じてアナログ信号を出力する演算部とを有するＳＣＦとを備え、前記３以上のアナログセグメント部は、それぞれ、前記デジタル信号が順番に入力され、前記３以上のアナログセグメント部のうち、第１のアナログセグメント部がサンプリングフェーズの時に、第２のアナログセグメント部がインテグラルフェーズとなり、その他のアナログセグメント部が、前記基準電圧、前記入力端子及び前記演算部に接続されないエンプティフェーズとなることを特徴とする。

本発明の請求項４に記載のデジタル−アナログ変換器は、本発明の請求項３に記載のデジタル−アナログ変換器であって、前記３以上のアナログセグメント部の各々の前記サンプリングスイッチ群は、前記サンプリングフェーズでは、前記アナログセグメント部が前記デジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記アナログセグメント部が前記演算部に接続されるように切り替えられ、前記エンプティフェーズでは、前記アナログセグメント部が、前記基準電圧、前記入力端子及び前記演算部に接続されないように切り替えられることを特徴とする。

通常のＳＣＦ動作では、サンプリングフェーズとインテグラルフェーズとを交互に繰り返す。この時、サンプリングフェーズ時は、アンプを必要としないため、半相分の待機時間がある。

本発明によれば、この待機時間を利用して、まずデジタルデータを２分割し各々のデータレートをダウンサンプリングし、２つのデータパスに対応してアナログセグメントを２つ具備し、時間インターリーブ動作させることで、アナログ部でのレートを元のオーバーサンプリングされたレート（ＯＳＲ・ｆｓ）に対して、半減（ＯＳＲ・ｆｓ／２）させることができる。

時間インターリーブＤＡＣでは、各アナログセグメントでＤＡ変換されたデータを加算するため、出力から見たレートはオーバーサンプリングされたサンプリングレート（ＯＳＲ・ｆｓ）と変わらない。

よって、本発明によれば、上述した時間インターリーブＤＡＣ動作により、ΔΣの高ＯＳＲ化にあたり、従来よりも低消費電流で実現可能にすることができる。

図１は、ＳＣＦ型ΔΣＤＣのブロック線図である。図２は、３次のΔΣ変調器のノイズシェーピング特性とＯＳＲを２倍にした際のノイズシェーピング特性とを示す図である。図３Ａは、一般的なＳＣＦの構成図とサンプルフェーズにおける動作を示した図である。図３Ｂは、一般的なＳＣＦの構成図とインテグラルフェーズにおける動作を示した図である。図４は、図３Ａ及び図３Ｂに示される構成におけるタイミングチャートである。図５Ａは、本発明に係る時間インターリーブＤＡＣにおけるＳＣＦの構成図とその動作説明図である。図５Ｂは、本発明に係る時間インターリーブＤＡＣにおけるＳＣＦの構成図とその動作説明図である。図６は、図５Ａ及び図５Ｂに示される構成におけるタイミングチャートである。図７は、本発明の第３の実施形態に係るＳＣＦ型ΔΣＤＣのブロック線図である。図８は、本発明の第４の実施形態に係るＳＣＦ型ΔΣＤＣのブロック線図である。図９は、図８に示す２タップアナログＦＩＲ及びＳＣＦの構成図である。図１０は、本発明の第５の実施形態に係る時間インターリーブＤＡＣにおけるＳＣＦの構成図である。図１１は、図１０に示す構成におけるタイミングチャートである。

以下、本発明の各実施形態について図面を参照して説明する。

まずは、一般的なＳＣＦの動作を説明する。図３Ａ及び図３Ｂに、一般的なＳＣＦの構成図と各フェーズにおける動作を示す。また、図４に、図３Ａ及び図３Ｂに示される構成におけるタイミングチャートを示す。

図３Ａ及び図３Ｂに示されるように、ＳＣＦ３００は、アナログセグメント部３０１と、スイッチＳＷ２と、演算部３０２とを備えている。アナログセグメント部３０１はサンプリングスイッチ群ＳＷ１及びサンプリングキャップ群Ｃｓを含み、演算部３０２は積分キャップＣｉ、演算増幅器ＣＯＭ及び容量素子ＣＡＰを含む。スイッチＳＷ２はアナログセグメント部３０１と演算部３０２との間に設けられている。演算増幅器ＣＯＭのマイナス側入力端子はスイッチＳＷ２に接続され、積分キャップＣｉは演算増幅器ＣＯＭのマイナス側入力端子と演算増幅器ＣＯＭの出力端子とに並列接続されている。容量素子ＣＡＰは演算増幅器ＣＯＭの出力端子に接続されている。サンプリングスイッチ群ＳＷ１及びスイッチＳＷ２は、後述するクロックφ１で第１の端子ｔ１に切り替えられ、後述するクロックφ２で第２の端子ｔ２に切り替えられる。

図３Ａに示されるように、サンプリングフェーズでは、サンプリングスイッチ群ＳＷ１及びスイッチＳＷ２はそれぞれ第１の端子ｔ１に切り替えられており、デジタル入力信号を入力する入力端子と基準電圧とにアナログセグメント部３０１が接続され、アナログセグメント部３０１に入力されるデジタル入力信号の信号レベルに応じてサンプリングキャップ群Ｃｓの容量素子が充電される。

図３Ｂに示されるように、インテグラルフェーズでは、サンプリングスイッチ群ＳＷ１及びスイッチＳＷ２は第２の端子ｔ２に切り替えられており、アナログセグメント部３０１と演算部３０２とが接続され、サンプリングキャップ群Ｃｓの容量素子の充電電圧に応じて演算増幅器３０２がアナログ出力信号を出力する。

図４に示されるように、サンプリングフェーズおよびインテグラルフェーズは、ＯＳＲ・ｆｓの周期を有するクロックφ１およびφ２にそれぞれ同期され、各フェーズが交互に繰り返される。φ１の立ち上がりエッジでサンプリングフェーズが開始され、φ２の立ち上がりエッジでインテグラルフェーズが開始される。

次に、本発明に係る時間インターリーブＤＡＣにおけるＳＣＦ動作を説明する。図５Ａ及び図５Ｂに、本発明に係る時間インターリーブＤＡＣにおけるＳＣＦの構成図とその動作を示す。また、図６に、図５Ａ及び図５Ｂに示される構成におけるタイミングチャートを示す。

図５Ａ及び図５Ｂに示されるように、本発明に係る時間インターリーブＤＡＣにおけるＳＣＦ５００は、アナログセグメントＡ群と、アナログセグメントＢ群と、第１のスイッチＳＷ_Ａ２と、第２のスイッチＳＷ_Ｂ２と、演算部５０１とを備える。アナログセグメントＡ群は第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のサンプリングキャップ群Ｃｓを含み、アナログセグメントＢ群は第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のサンプリングキャップ群Ｃｓ’を含み、演算部５０１は演算増幅器ＣＯＭ、積分キャップＣｉ及び容量素子ＣＡＰを含む。

第１のスイッチＳＷ_Ａ２はアナログセグメントＡ群に接続され、第２のスイッチＳＷ_Ｂ２はアナログセグメントＢ群に接続され、演算増幅器ＣＯＭのマイナス側入力端子は第１のスイッチＳＷ_Ａ２及び第２のスイッチＳＷ_Ｂ２に接続されている。積分キャップＣｉは演算増幅器ＣＯＭのマイナス側入力端子と演算増幅器ＣＯＭの出力端子とに並列接続されている。容量素子ＣＡＰは演算増幅器ＣＯＭの出力端子に接続されている。

第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のスイッチＳＷ_Ａ２は、クロックφ１で第１の端子ｔ１に切り替えられ、クロックφ２で第２の端子ｔ２に切り替えられる。第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のスイッチＳＷ_Ｂ２は、クロックφ１’で第１の端子ｔ１’に切り替えられ、クロックφ２’で第２の端子ｔ２’に切り替えられる。時間インターリーブ動作でデータを２分割し、各々のデータを個別にＤＡ変換するために、ＳＣＦ５００は、アナログセグメントＡ群及びＢ群を具備している。

時間インターリーブ動作においては、図５Ａに示されるように、第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のスイッチＳＷ_Ａ２が第１の端子ｔ１に切り替えられ、第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のスイッチＳＷ_Ｂ２が第２の端子ｔ２’に切り替えられており、アナログセグメントＡ群がサンプリングフェーズに割り当てられ、アナログセグメントＢ群がインテグラルフェーズに割り当てられている。図５Ａに示される構成では、アナログセグメントＡ群がデジタル入力信号を入力する入力端子に接続され、アナログセグメントＢ群が演算部５０１に接続されている。

次のフェーズでは、図５Ｂに示されるように、第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のスイッチＳＷ_Ａ２が第２の端子ｔ２に切り替えられ、第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のスイッチＳＷ_Ｂ２が第１の端子ｔ１’に切り替えられているため、アナログセグメントＡ群がインテグラルフェーズに切り替わり、アナログセグメントＢ群がサンプリングフェーズに切り替わる。図５Ｂに示される構成では、アナログセグメントＢ群がデジタル入力信号を入力する入力端子に接続され、アナログセグメントＡ群が演算部５０１に接続されている。図５Ａ及び図５Ｂに示される動作を交互に繰り返し行う。

具体的に、１２８倍ＯＳＲ（６．１４４ＭＨｚ動作）から２５６倍ＯＳＲ（１２．２８８ＭＨｚ動作）にＯＳＲを増大させた場合を考える（ｆｓ＝４８ｋＨｚ）。まず、入力されたデジタルデータＤ_ＩＮ（２５６ｆｓ、１２．２８８ＭＨｚ）を２つに分割する。この時、入力されたデジタルデータＤ_ＩＮは、一方が奇数番目のデジタルデータＤ_ＩＮ１、他方が偶数番目のデジタルデータＤ_ＩＮ２に分割されるため、各々のデジタルデータＤ_ＩＮ１及びＤ_ＩＮ２のレートは１２８ｆｓ=６．１４４ＭＨｚに半減することができる。位相関係は、図６のタイミングチャートに示したように、半相ずらしている。

分割後のデジタルデータＤ_ＩＮ１及びＤ_ＩＮ２は６．１４４ＭＨｚ動作しているため、アナログセグメントＡ群及びＢ群を６．１４４ＭＨｚのクロック動作させることができる（φ１、φ２、φ１’、φ２’）。各々の分割されたデータＤ_ＩＮ１及びＤ_ＩＮ２に対して、アナログセグメントＡ群及びＢ群をそれぞれ用いて個別にＳＣＦ動作させることにより、デジタル−アナログ（ＤＡ）変換される。

仮想的にＤ_ＩＮ１がＤＡ変換されたものをＶ_ＯＵＴ１とし、Ｄ_ＩＮ２がＤＡ変換されたものをＶ_ＯＵＴ２とした場合、実際の出力Ｖ_ＯＵＴはＶ_ＯＵＴ１とＶ_ＯＵＴ２とを加算したものであり、加算後のＶ_ＯＵＴは、１２．２８８ＭＨｚ動作している。この出力されたデータは、単純にＯＳＲを２５６倍した時のＶ_ＯＵＴと等価になる。

本発明に係るＳＣＦ５００によると、ＯＳＲの決定次第で従来よりもΔΣＤＡＣの高性能化あるいはΔΣＤＡＣの低消費電力化が実現できる。以下の第１の実施形態にΔΣＤＡＣの高性能化の形態を例示し、第２の実施形態にΔΣＤＡＣの低消費電力化の形態を例示する。
＜第１の実施形態＞

本発明に係るＳＣＦ５００によると、従来よりもＯＳＲを２倍にしてタイムインターリーブ動作させた場合であっても、従来と同等の消費電流でタイムインターリーブ動作させることができ、ΔΣ変調器の高性能化が可能となる。例えば、３次のΔΣ変調器に対して、デジタル部のレートを従来の１２８ＯＳＲから２倍の２５６ＯＳＲにすることにより、ＳＮ比を２１ｄＢ向上させることができる。また、本発明に係るＳＣＦ５００における時間インターリーブＤＡＣ動作により、オーバーサンプリングされたレート（Ｆｓ＝ＯＳＲ・ｆｓ）に対して、半減されたアナログレート（ＯＳＲ・ｆｓ／２）で動作させることができるため、消費電流を従来と同等にすることができ、ＯＳＲを上げるデメリットを解消することができる。
＜第２の実施形態＞

従来と同じＯＳＲで、本発明に係るＳＣＦ５００におけるタイムインターリーブＤＡＣ動作により、ΔΣ変調器がこれまでと同等のＳＮ比で、アナログ部の動作レートを従来よりも半減させることができ、ΔΣＤＡＣの低消費電流化を図ることが可能となる。

また、本発明に係るＳＣＦ５００では、上述したように、奇数番目のデータをＤＡ変換するためのアナログセグメントＡ群及び偶数番目のデータをＤＡ変換するためのアナログセグメントＢ群の各々は個別にＤＷＡしているため、アナログセグメントＡ群−Ｂ群間でのキャップのミスマッチが存在する場合がある。そのキャップミスマッチは偶数番目と奇数番目のデータ間でゲインエラーとなる。

偶数番目と奇数番目のデータ間のゲインエラーは、１／２Ｆｓの周波数をもったビートを発生させる。発生した１／２Ｆｓのビートは、帯域外ノイズと混変調され、帯域内に折り返す。そのため、１／２Ｆｓ近傍の帯域外ノイズを予め抑制することで、ゲインエラーに対して効果的な対策となる。

以下、アナログセグメントＡ群とアナログセグメントＢ群との間のキャップミスマッチ補正技術を第３及び第４の実施形態にそれぞれ示す。
＜第３の実施形態＞

図７に、本発明の第３の実施形態に係るＳＣＦ型ΔΣＤＡＣのブロック線図を示す。図７には、ΔΣ変調器７０１と、ΔΣ変調器７０１に電気的に接続された２タップデジタルＦＩＲ（Finite Impulse Response）７０２と、２タップデジタルＦＩＲ７０２に電気的に接続されたＤＷＡ処理部７０３と、ＤＷＡ処理部７０３に電気的に接続された本発明に係るＳＣＦ５００とを備えたＳＣＦ型ΔΣＤＡＣ７００が示されている。図７に示されるように、ΔΣ変調器７０１とＤＷＡ処理部７０３との間に、２タップデジタルＦＩＲ７０２が挿入されている。

２タップデジタルＦＩＲ７０２は、１／２Ｆｓに零点を有するため、ΔΣ変調器７０１で発生した１／２Ｆｓにある帯域外ノイズを完全にフィルタリングすることができる。よって、ゲインエラーによるビートと帯域外ノイズの混変調による帯域内へのノイズ折り返しを抑制できる。
＜第４の実施形態＞

図８に、本発明の第４の実施形態に係るＳＣＦ型ΔΣＤＡＣのブロック線図を示す。図８には、ΔΣ変調器８０１と、ΔΣ変調器８０１に電気的に接続されたＤＷＡ処理部８０２と、ＤＷＡ処理部８０２に電気的に接続された２タップアナログＦＩＲ８０３と、２タップアナログＦＩＲ８０３に電気的に接続された本発明に係るＳＣＦ５００とを備えたＳＣＦ型ΔΣＤＡＣ８００が示されている。図８に示されるように、本発明の第４の実施形態に係るＳＣＦ型ΔΣＤＡＣ８００では、実施形態３で示した２タップデジタルＦＩＲ７０２の代替として、２タップアナログＦＩＲ８０３をＤＷＡ処理部８０２の後段に挿入されている。

図９に、２タップアナログＦＩＲ８０３とその後段にあるＳＣＦ５００の構成図を示す。図９に示されるように、ＳＣＦ５００にあるアナログセグメント部は、２タップアナログＦＩＲ８０３におけるアナログ加算部と共有されている。アナログＦＩＲは、サンプリングキャップＣｓ及びＣｓ’を用いてＳＣＦ動作においてアナログ加算する点でデジタルＦＩＲとは異なる。この２タップアナログＦＩＲ８０３も同様に、１／２Ｆｓ近傍に零点を形成するが、遅延なしと一遅延したデータをアナログ加算するため、そのデータ間にゲインエラーが生じ、正確に１／２Ｆｓに零点は形成できない。

しかしながら、第３の実施形態に係る２タップデジタルＦＩＲ７０２を用いたＳＣＦ型ΔΣＤＡＣ７００に対して、第４の実施形態に係る２タップアナログＦＩＲ８０３を用いたＳＣＦ型ΔΣＤＡＣ８００の場合、ＤＷＡ処理部に入力されるビット数が小さいため、ＤＷＡ処理部の面積を小さくすることができる。

以上のように、第３及び第４の実施形態に示した構成をとることで、アナログセグメントＡ群とアナログセグメントＢ群間のキャップミスマッチを解消することができ、より高精度な時間インターリーブＤＡＣを実現できる。
＜第５の実施形態＞

本発明に係るキャップミスマッチの補正技術は、２つのデータに対して３つ以上のアナログセグメントをもたせ、冗長なアナログセグメントを具備してある。例えば、偶数番目と奇数番目の２つのデータに対して、アナログセグメントを３つ具備し、アナログセグメント間に対してもデータをローテーションさせることで、奇数番目と偶数番目のデータ間のゲインエラーをなくすことが可能となる。第５の実施形態に具体的なローテーション方法を示す。

図１０に、本発明の第５の実施形態に係るＳＣＦの構成図を示す。図１０に示されるように、第５の実施形態に係る時間インターリーブＤＡＣにおけるＳＣＦ１０００は、アナログセグメントＡ群と、アナログセグメントＢ群と、アナログセグメントＣ群と、第１のスイッチＳＷ_Ａ２と、第２のスイッチＳＷ_Ｂ２と、第３のスイッチＳＷ_Ｃ２と、演算部１００１とを備える。アナログセグメントＡ群は第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のサンプリングキャップ群Ｃｓを含み、アナログセグメントＢ群は第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のサンプリングキャップ群Ｃｓ’を含み、アナログセグメントＣ群は第３のサンプリングスイッチ群ＳＷ_Ｃ１及び第３のサンプリングキャップ群Ｃｓ’’を含み、演算部１００１は演算増幅器ＣＯＭ、積分キャップＣｉ及び容量素子ＣＡＰを含む。図１０に示されるＳＣＦ１０００は、図５に示される時間インターリーブＤＡＣにおけるＳＣＦ５００の構成に対してアナロググメントＣ群が追加した構成となる。

第１のスイッチＳＷ_Ａ２、第２のスイッチＳＷ_Ｂ２及び第３のスイッチＳＷ_Ｃ２は、アナログセグメントＡ群、Ｂ群及びＣ群にそれぞれ接続されている。演算増幅器ＣＯＭのマイナス側入力端子は、第１のスイッチＳＷ_Ａ２、第２のスイッチＳＷ_Ｂ２及び第３のスイッチＳＷ_Ｃ２に接続されている。積分キャップＣｉは、演算増幅器ＣＯＭのマイナス側入力端子と演算増幅器ＣＯＭの出力端子とに並列接続されている。容量素子ＣＡＰは演算増幅器ＣＯＭの出力端子に接続されている。

第１のサンプリングスイッチ群ＳＷ_Ａ１及び第１のスイッチＳＷ_Ａ２は、クロックφ１で第１の端子ｔ１に切り替えられ、クロックφ２で第２の端子ｔ２に切り替えられ、クロックφ３で第３の端子ｔ３に切り替えられる。第２のサンプリングスイッチ群ＳＷ_Ｂ１及び第２のスイッチＳＷ_Ｂ２は、クロックφ１’で第１の端子ｔ１’に切り替えられ、クロックφ２’で第２の端子ｔ２’に切り替えられ、クロックφ３’で第３の端子ｔ３’に切り替えられる。第３のサンプリングスイッチ群ＳＷ_Ｃ１及び第３のスイッチＳＷ_Ｃ２は、クロックφ１’’で第１の端子ｔ１’’に切り替えられ、クロックφ２’’で第２の端子ｔ２’’に切り替えられ、クロックφ３’’で第３の端子ｔ３’’に切り替えられる。

第１〜第３のサンプリングスイッチ群ＳＷ_Ａ１〜_Ｃ１及び第１〜第３のスイッチＳＷ_Ａ２〜_Ｃ２がそれぞれ第３の端子ｔ３、ｔ３’、ｔ３’’に切り替えられているとき、アナログセグメントＡ群、Ｂ群及びＣ群はそれぞれ、デジタル入力信号を入力する入力端子、基準電圧及び演算部１００１に接続されないエンプティフェーズとなる。

本実施形態に係る時間インターリーブＤＡＣにおけるＳＣＦ１０００では、２つの独立したデータ（奇数番目と偶数番目のデータ）に対して、３つのアナログセグメントＡ群、Ｂ群及びＣ群を具備し、常に時間的に余裕があるサンプリングキャップ群を用意することで、２つのデータに対応するアナログセグメントをＤＷＡによりローテーションすることが可能となる。

アナログセグメントへのデジタルデータのローテーション方法として、奇数番目のデータに対してはＡ群→Ｂ群→Ｃ群の順にアナログセグメントをローテーションして入力し、偶数番目のデータに対してはＢ群→Ｃ群→Ａ群の順にローテーションさせて入力することにより、奇数番目と偶数番目のキャップミスマッチを解消できる。次のアナログセグメントに移行するタイミングは、インテグラルフェーズが終了時に次のアナログセグメントに移行し、サンプリングを開始する。インテグラルフェーズでもなくサンプリングフェーズでもないアナログセグメントは、エンプティフェーズとなっており、基準電圧にも積分キャップＣｉにも接続されることがない。

図１１に、ＳＣＦ１０００の動作のタイミングチャートを示す。第５の実施形態に係るＳＣＦ１０００は、元のデータＤ_ＩＮに対して、図１１に示されるようにＤ_ＩＮ１、Ｄ_ＩＮ２、Ｄ_ＩＮ３にデータを３分割し、それぞれアナログセグメントＡ群、Ｂ群及びＣ群に入力することにより等価な構成となる。φ３のＨ区間が、追加されたエンプティフェーズとなる。Ｄ_ＩＮ１に対してφ１、φ２、φ３のタイミングで、サンプリング、インテグラル、エンプティフェーズを繰り返し、Ｖ_ＯＵＴ１にＤＡ変換される。同様に、Ｄ_ＩＮ２はφ１’、φ２’、φ３’のタイミングで、サンプリング、インテグラル、エンプティフェーズを繰り返し、Ｖ_ＯＵＴ２にＤＡ変換され、Ｄ_ＩＮ３はφ１’’、φ２’’、φ３’’のタイミングで、サンプリング、インテグラル、エンプティフェーズを繰り返し、Ｖ_ＯＵＴ３にＤＡ変換される。最終出力Ｖ_ＯＵＴは、Ｖ_ＯＵＴ１、Ｖ_ＯＵＴ２及びＶ_ＯＵＴ３を加算したものである。

本実施形態によれば、偶数番目と奇数番目の２つのデータに対して、アナログセグメントを３つ以上具備することにより冗長性を持たせ、アナログセグメント間に対してもＤＷＡによりローテーションさせることにより奇数番目と偶数番目のデータ間のゲインエラーをなくすことができる。

なお、第５の実施形態では、予備のアナログセグメントＣ群一組のみを用意したが、一組以上用意してもよい。その場合、アナログセグメントのエリアは増大するが、キャップミスマッチはより解消され、高精度な時間インターリーブ動作を実現できる。

また、第３及び第４の実施形態では、ＳＣＦ５００を用いた構成を示したが、第５の実施例に係るＳＣＦ１０００を用いた構成としてもよい。

ＳＣＦ型ΔΣＤＡＣ１００、７００、８００
ΔΣ変調器１０１、７０１、８０１
ＤＷＡ処理部１０２、７０３、８０２
ＳＣＦ１０３、３００、５００、１０００
アナログセグメント部３０１
演算部３０２、５０１、１００１
２タップデジタルＦＩＲ７０２、８０３
サンプリングスイッチ群ＳＷ１、ＳＷ_Ａ１、ＳＷ_Ｂ１、ＳＷ_Ｃ１
サンプリングキャップ群Ｃｓ、Ｃｓ’、Ｃｓ’’
スイッチＳＷ２、ＳＷ_Ａ２、ＳＷ_Ｂ２、ＳＷ_Ｃ２
積分キャップＣｉ
演算増幅器ＣＯＭ
容量素子ＣＡＰ

Claims

デルタシグマ変調器と、
前記デルタシグマ変調器に電気的に接続される２タップデジタルＦＩＲフィルタと、
前記２タップデジタルＦＩＲフィルタに電気的に接続されるデータ加重平均化（ＤＷＡ）処理部と、
前記ＤＷＡ処理部に電気的に接続されたスイッチドキャパシタフィルタ（ＳＣＦ）であって、
第１のサンプリングスイッチ群と第１のサンプリングキャップ群を含み、サンプリングフェーズでは第１のデジタル信号の信号レベルに応じて前記第１のサンプリングキャップ群の複数の容量素子が充電される第１のアナログセグメント部と、
第２のサンプリングスイッチ群と第２のサンプリングキャップ群を含み、サンプリングフェーズでは第２のデジタル信号の信号レベルに応じて前記第２のサンプリングキャップ群の複数の容量素子が充電される第２のアナログセグメント部と、
演算増幅器と積分キャップを含み、インテグラルフェーズでは前記第１のサンプリングキャップ群の各容量素子の充電電圧又は前記第２のサンプリングキャップ群の各容量素子の充電電圧に応じてアナログ信号を出力する演算部とを有するＳＣＦと
を備え、
前記第１のアナログセグメント部および前記第２のアナログセグメント部のうち、一方のアナログセグメント部が前記サンプリングフェーズの時に、他方のアナログセグメント部が前記インテグラルフェーズとなることを特徴とするデジタル−アナログ変換器。
前記第１のサンプリングスイッチ群は、前記サンプリングフェーズでは、前記第１のアナログセグメント部が前記第１のデジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記第１のアナログセグメント部が前記演算部に接続されるように切り替えられ、
前記第２のサンプリングスイッチ群は、前記サンプリングフェーズでは、前記第２のアナログセグメント部が前記第２のデジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記第２のアナログセグメント部が前記演算部に接続されるように切り替えられることを特徴とする請求項１に記載のデジタル−アナログ変換器。
デルタシグマ変調器と、
前記デルタシグマ変調器に電気的に接続される２タップデジタルＦＩＲフィルタと、
前記２タップデジタルＦＩＲフィルタに電気的に接続されるデータ加重平均化（ＤＷＡ）処理部と、
前記ＤＷＡ処理部に電気的に接続されたスイッチドキャパシタフィルタ（ＳＣＦ）であって、
サンプリングスイッチ群とサンプリングキャップ群とを含み、サンプリングフェーズでは、デジタル信号を入力する入力端子と基準電圧とに接続され、入力される前記デジタル信号の信号レベルに応じて前記サンプリングキャップ群の複数の容量素子が充電される３以上のアナログセグメント部と、
演算増幅器と積分キャップを含み、インテグラルフェーズでは、３以上の前記アナログセグメント部のいずれかの前記アナログセグメント部に接続され、当該接続されたアナログセグメント部の前記サンプリングキャップ群の各容量素子の充電電圧に応じてアナログ信号を出力する演算部とを有するＳＣＦと
を備え、
前記３以上のアナログセグメント部は、それぞれ、前記デジタル信号が順番に入力され、
前記３以上のアナログセグメント部のうち、第１のアナログセグメント部がサンプリングフェーズの時に、第２のアナログセグメント部がインテグラルフェーズとなり、その他のアナログセグメント部が、前記基準電圧、前記入力端子及び前記演算部に接続されないエンプティフェーズとなることを特徴とするデジタル−アナログ変換器。
前記３以上のアナログセグメント部の各々の前記サンプリングスイッチ群は、前記サンプリングフェーズでは、前記アナログセグメント部が前記デジタル信号を入力する入力端子と基準電圧とに接続されるように切り替えられ、前記インテグラルフェーズでは、前記アナログセグメント部が前記演算部に接続されるように切り替えられ、前記エンプティフェーズでは、前記アナログセグメント部が、前記基準電圧、前記入力端子及び前記演算部に接続されないように切り替えられることを特徴とする請求項３に記載のデジタル−アナログ変換器。