JP3816240B2 - パイプライン型ａ／ｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータに関し、特に、高速で動作するパイプライン型Ａ／Ｄコンバータに関する。
【０００２】
【従来の技術】
従来のパイプライン型Ａ／Ｄコンバータは、たとえば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第２７巻第３号３月号１９９２年、ｐ３５１〜ｐ３５８。１０ビット２０メガサンプル／秒のＡ／Ｄコンバータ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．２７ Ｎｏ．３Ｍａｒ．１９９２、ｐ３５１〜ｐ３５８。Ａ １０−ｂ ２０−Ｍｓａｍｍｐｌｅ／ｓ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）に記載されている。
【０００３】
図７は、上記文献に記載された、従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
図７を参照すると、従来のパイプライン型Ａ／Ｄコンバータは、Ｎ桁のＡ／Ｄ変換出力を得るべく、ｎ（＜Ｎ）桁のＡ／ＤサブコンバータＡＤＳＣと、同じくｎ（＜Ｎ）桁のＤ／ＡコンバータＤＡＣとを有するステージを多数縦列接続している。 これらの各ステージは、前段のステージからの残余入力Ｒｅｓｉｄｕｅ（ｉ−１）をサンプルホールド増幅器ＳＨＡに入力し、Ｄ／ＡコンバータＤＡＣの出力とサンプルホールド増幅器ＳＨＡの出力を減算器Σで減算して、次段に残余出力Ｒｅｓｉｄｕｅ（ｉ）を送出している。そして、各ステージからのｎ桁ずつのデジタル出力は所定の規則で足し合わされ、目的とするＮ桁のＡ／Ｄ変換出力が得られるようになっている。
【０００４】
従って、このような従来のパイプライン型Ａ／Ｄコンバータは、最上位桁から順にＡ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバータよりも高速であり、この高速性を活かして、５０〜１００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコンバータとして応用すること等が考えられている。
【０００５】
【発明が解決しようとする課題】
しかし、上述したパイプライン型Ａ／Ｄコンバータは、サンプルホールド増幅器ＳＨＡ、Ａ／ＤサブコンバータＡＤＳＣ、Ｄ／ＡコンバータＤＡＣ、減算器Σ、がそれぞれステージの数だけ必要である。従って、他の方式のＡ／Ｄ変換器、たとえば、逐次比較型Ａ／Ｄ変換器等に比べて、消費電力が大きい。そのため、携帯型ビデオカメラやデジタルカメラ等の用途には必ずしも適していなかった。
【０００６】
そこで、本発明は、高速かつ低消費電力のパイプライン型Ａ／Ｄコンバータを提供することを課題としている。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため請求項１の発明のパイプライン型Ａ／Ｄコンバータは、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を前記Ａ／Ｄサブコンバータのディジタル出力のビット数に応じた所定のゲインで増幅する増幅器と、前記増幅器の出力と多値出力回路の出力を加算する加算器と、を備え、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【０００８】
この請求項１の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。特に、サンプル期間とホールド期間が等しいときは、本発明Ａ／Ｄコンバータは従来のＡ／Ｄコンバータの２倍の速度で動作する。
【０００９】
また、請求項２のパイプライン型Ａ／Ｄコンバータは、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を入力する演算増幅器と、を備え、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されており、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【００１０】
この請求項２の発明によれば、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されているから、加算器を用いることなく、次のステージへの出力を生成することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は本発明の実施の形態に係るパイプラインＡ／Ｄコンバータのブロック図である。本発明のパイプライン型Ａ／Ｄコンバータは、アナログ入力ＡｉｎをＮビットのデジタル出力Ｄｏｕｔに変換するため、アナログ入力Ａｉｎをサンプルホールドする入力サンプルホールド回路Ｓ／Ｈと、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２、．．．、Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル値ｄｊ（ｊは１、２、・・・、ｋ）を格納するメモリ２０と、メモリ２０に格納されたデジタル値ｄｊ（ｊは１、２、・・・、ｋ）に基づいてアナログ入力ＡｉｎのＡ／Ｄ変換値Ｄｏｕｔを演算する演算回路３０とを有している。
【００１２】
サンプルホールド回路Ｓ／Ｈはアナログ入力Ａｉｎをサンプルし、ホールドした値を第１番目のステージＳ１に送出する回路である。このサンプルホールド回路Ｓ／Ｈとしては、アナログスイッチとキャパシタで構成した無帰還サンプルホールド回路等が好適である。
【００１３】
ステージＳ１、Ｓ２、・・・Ｓｋは縦列接続され、各段に入力されるアナログ電圧Ｖｉｎに基づいてｎ桁（ｎ＜Ｎ）のデジタル出力ｄｊをメモリ２０に送出するとともに、各段においてアナログ電圧Ｖｉｎと、デジタル出力ｄｊ（ｊは１、２、・・・、ｋ）のＤ／Ａ変換結果とから得られる所定の出力Ｖｏｕｔを次段に送出する。
【００１４】
メモリ２０はｋ個のステージＳ１、Ｓ２、．．．、Ｓｋからそれぞれｎ桁のデジタル出力ｄｊを受け取り格納する。すなわち、メモリ２０には、少なくとも、アドレス当たりｎビットで、ｋ個のアドレスを有する半導体メモリ等を用いる。
【００１５】
演算回路３０はメモリ２０に格納されたデジタル出力ｄｊに基づいてＮ桁のデジタル出力Ｄｏｕｔを演算する。このときの演算規則は以下の通りである。
まず、ｄｋの最上位桁とｄ（ｋ−１）の最下位桁を２進法で加算する。次に、この結果に基づいて、ｄ（ｋ−１）の最上位桁とｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、ｄ１の最下位桁とｄ２の最上位桁までを足し合わせる。このようにすべてのｄｊ（ｊは１、２、・・・、ｋ）について足し合わされた結果がＡ／Ｄ変換出力Ｄｏｕｔである。
【００１６】
図２はこのような演算規則による演算例を示す図である。
図２においては、ステージ数ｋが４で、各ステージのデジタル出力ｄｊ（ｊは１、２、３、４）の桁数ｎが３の場合を例示している。具体的には、ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１，ｄ４＝１１１としている。隣同士のデジタル出力の最上位桁と最下位桁とを加算する結果、デジタル出力Ｄｏｕｔは「０１００１１０１１」となっている。
【００１７】
以上、本発明のパイプライン型Ａ／Ｄコンバータのブロック図を説明した。
次に図３を参照して、本発明のパイプライン型Ａ／Ｄコンバータが備える各ステージについて説明する。ここで、Ｓ１、Ｓ２、・・・、Ｓｋの各ステージは、同一の回路である。図３は、各ステージの回路図である。
【００１８】
図３によれば、各ステージは、アナログ入力Ｖｉｎに基づいてアナログ出力Ｖｏｕｔを出力する回路であって、アナログ入力ＶｉｎをＡ／Ｄ変換するＡ／Ｄサブコンバータ４０と、Ａ／Ｄサブコンバータ４０の出力をＤ／Ａ変換する２つの切り替え可能なＤ／ＡコンバータＤ／Ａ１、Ｄ／Ａ２と、Ｄ／Ａ１、Ｄ／Ａ２の出力をそれぞれ所定の多値出力に振り分ける多値出力回路Ｍ１、Ｍ２と、アナログ入力Ｖｉｎをサンプルしホールドする２つの切り替え可能なサンプルホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２と、サンプルホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２の出力をＡ／Ｄサブコンバータ４０のディジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器７０と、増幅器７０の出力と多値出力回路Ｍ１またはＭ２の出力とを加算する加算器８０と、を有している。
【００１９】
このような構成の各ステージの動作を、図３に示されているアナログスイッチＳＷ１０、ＳＷ２０、ＳＷ３０、ＳＷ４０の状態に則して説明する。なお、図３に示されている各アナログスイッチＳＷ１０、ＳＷ２０、ＳＷ３０、ＳＷ４０は図示しない制御回路により、開閉動作を行う。
【００２０】
図３においては、アナログ入力Ｖｉｎが、ＳＷ１０により、サンプルホールド回路Ｓ／Ｈ１に導かれ、サンプルホールド回路Ｓ／Ｈ１は、アナログ入力Ｖｉｎをサンプルするサンプル動作を行っている。これに対して、Ｓ／Ｈ２は、ＳＷ２０により増幅器７０に接続されて、既にホールドしたアナログ電圧ＶｉｎをゲインＧの増幅器７０で増幅して、加算器８０に送出している。すなわちサンプルホールド回路Ｓ／Ｈ２はホールド動作を行っている。なお、本発明はパイプライン型Ａ／Ｄ変換器に係り、増幅器７０のゲインＧは、デジタル出力ｄｊ（ｊは１，２，・・・、ｋ）の桁数ｎの時は、２の（ｎ−１）乗としなければならない。
【００２１】
一方、同じく図３を参照すると、ＳＷ３０によりＡ／Ｄ変換器４０の出力がＤ／ＡコンバータＤ／Ａ１に導かれている。サンプルホールド回路Ｓ／Ｈ１がアナログ入力Ｖｉｎをそのままサンプリングするのに対して、Ｄ／ＡコンバータＤ／Ａ１は、アナログ入力Ｖｉｎを低分解能でＡ／Ｄ変換した結果を直ちにＤ／Ａ変換でアナログ値に戻している。これに対して、Ｄ／ＡコンバータＤ／Ａ２は、ＳＷ４０により多値出力回路Ｍ２を介して加算器８０に接続されている。
【００２２】
なお、サンプルホールド回路Ｓ／Ｈ１とＳＳ／Ｈ２、Ｄ／ＡコンバータＤ／Ａ１とＤ／Ａ２、多値出力回路Ｍ２とＭ１は、それぞれ、同一の回路である。
このように、サンプルホールド回路Ｓ／Ｈ１とＤ／ＡコンバータＤ／Ａ１とが、サンプル動作中である時は、サンプルホールド回路Ｓ／Ｈ２とＤ／ＡコンバータＤ／Ａ２とは、ホールド動作中である。このようにサンプルホールド回路とＤ／Ａコンバータを２系統備え、交互にサンプル期間とホールド期間を交代させてゆくので、本発明のパイプライン型Ａ／Ｄコンバータは、従来のものより高速で動作することができる。特に、サンプル期間とホールド期間が等しいときは、本発明のパイプライン型Ａ／Ｄコンバータ従来の速度の２倍で動作する。ちなみに、従来のパイプライン型Ａ／Ｄコンバータにおいては、サンプル期間中はステージ出力Ｖｏｕｔを送出することができなかった。以上、図３を参照して各ステージの構成と動作を説明した。
【００２３】
次に、図４を参照して、各ステージのアナログ出力Ｖｏｕｔがどのように生成されるかについて説明する。
図４は、サンプルホールド回路Ｓ／Ｈ２がホールド動作中である時のアナログ出力Ｖｏｕｔを出力する等価回路であり、アナログ出力Ｖｏｕｔの出力に寄与しない回路要素は省略してある。また、ＳＷ２０、ＳＷ４０も省略してある。
【００２４】
図４によると、Ｄ／ＡコンバータＤ／Ａ２の出力Ｖは多値出力回路Ｍ２の内の判定回路６１に入力される。
この判定回路６１では、比較器ＣＯＭＰ１，ＣＯＭＰ２を用いて、出力Ｖが、＋Ｖ１より大きいか、＋Ｖ１以下で−Ｖ１以上か、又は、−Ｖ１より小さいか、が判定される。
【００２５】
そして、上記判定結果に基づき、アナログスイッチング回路６２は、出力Ｖが＋Ｖ１より大きいより場合、ＳＷ７０のみを閉状態にして−Ｖｒを出力し、出力Ｖが＋Ｖ１以下で−Ｖ１以上である場合は、ＳＷ６０のみを閉状態にして０を出力し、出力Ｖが−Ｖ１より小さい場合、ＳＷ５０のみを閉状態にして＋Ｖｒを出力する。ここに、Ｖｒは参照電圧であり、本発明のパイプライン型Ａ／Ｄコンバータが測定しうる最大の電圧である。
【００２６】
なお、上記のように多値出力回路Ｍ２が３値を出力する回路であるのは、各ステージのデジタル出力が２ビットの場合である。一般にパイプライン型Ａ／Ｄコンバータの場合、各ステージのデジタル出力がｎビットの場合、判定回路６１が備えるべき比較器は、（２n −２）個としなければならない。ただし、最終段のステージＳｋのみ、比較器の個数は（２n −１）個でなければならない。
【００２７】
以上のようにして、多値出力回路Ｍ２の出力ＭＸが得られる。従って、加算器８０の出力ＶｏｕｔははＧ・Ｖｉｎ＋ＭＸとなる。特に、各ステージのデジタル出力が２ビットの場合、Ｇは２の（２−１）乗すなわち２でなければならない。
【００２８】
以上、請求項１の実施形態として、増幅器７０と加算器８０とを有するステージについて説明した。
しかし、各ステージのデジタル出力が２ビットの場合は、増幅器７０と加算器８０とを独立別個に備える必要はなく、キャパシタと演算増幅器のみで、増幅器７０と加算器８０のそれぞれの機能を発揮する単一の回路を構成することができることが分かった。
【００２９】
そこで、図５を参照して、請求項２の発明の実施形態を説明する。
図５は、各ステージのデジタル出力が２ビットの場合に特に好適な各ステージの回路図である。
【００３０】
図５に示したステージでは、アナログスイッチＳＷ９の切り替えにより、サンプルホールド回路Ｓ／Ｈ１０またはＳ／Ｈ２０の出力を入力する演算増幅器７１が備えられている。ここで、前記サンプルホールド回路の各々は、アナログスイッチとキャパシタとを直列接続した無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、前記サンプルホールド回路の一方が備える前記キャパシタの内の一方が前記演算増幅器の入力端子に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の一方は前記演算増幅器の入力端子に接続されておらず、前記サンプルホールド回路の一方が備える前記キャパシタの内の他方が前記多値出力回路の一方の出力端に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の他方は前記多値出力回路の他方に接続されていない。
【００３１】
請求項２の発明は、上記のようなステージを備える以外は請求項１の発明と同じく、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータのそれぞれの出力を所定の多値出力に振り分ける２つの多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、を有している。そして、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うことも請求項１の発明と同じである。
【００３２】
そこで、図５を参照して、ステージ回路に関してのみ請求項２の発明の実施形態を説明する。
図５においては、Ｓ／Ｈ１０は、アナログスイッチＳＷ１とキャパシタＣ１で構成された無帰還サンプルホールド回路とアナログスイッチＳＷ２とキャパシタＣ２で構成された無帰還サンプルホールド回路とを並列した回路である。同様に、Ｓ／Ｈ２０は、アナログスイッチＳＷ３とキャパシタＣ３で構成された無帰還サンプルホールド回路とアナログスイッチＳＷ４とキャパシタＣ４で構成された無帰還サンプルホールド回路とを並列した回路である。ここで、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の静電容量はすべて等しく、Ｃとされている。
【００３３】
図５では、アナログスイッチＳＷ１、ＳＷ２、ＳＷ７が閉状態とされているから、サンプルホールド回路Ｓ／Ｈ１０はサンプル動作中である。このサンプル動作により、キャパシタＣ１とキャパシタＣ２には、相等しいＣ・Ｖｉｎの電荷が蓄積される。
【００３４】
一方、アナログスイッチＳＷ３、ＳＷ４、ＳＷ８が開状態とされているから、サンプルホールド回路Ｓ／Ｈ２０はホールド動作中である。従って、このホールド動作により、キャパシタＣ３にはＣ・Ｖｉｎの電荷がホールドされ、キャパシタＣ４にはＣ・（Ｖｉｎ＋ＭＸ）の電荷がホールドされる。というのは、アナログスイッチＳＷ４とキャパシタキャパしたＣ４の間に設けたＳＷ６を閉状態とすることにより、多値出力回路Ｍ２の出力ＭＸがキャパシタンスＣ４に印加されて電荷Ｃ・ＭＸを生じ、これが既に蓄積してある電荷Ｃ・Ｖｉｎに重畳されるからである。
【００３５】
なお、図５に示す通り、アナログスイッチＳＷ３とキャパシタＣ３との配線上でアナログスイッチＳＷ９１の一方の端子を接続し、演算増幅器７１の出力端子とアナログスイッチ９１の他方の端子を接続しておく。同様に、アナログスイッチＳＷ１とキャパシタＣ１との配線上ででアナログスイッチＳＷ９０の一方の端子を接続し、演算増幅器７１の出力端子とアナログスイッチ９０の他方の端子を接続しておく。なお、演算増幅器の７１の非反転入力端子は接地されている。
【００３６】
そして、サンプルホールド回路Ｓ／Ｈ１０がサンプル動作中は、アナログスイッチＳＷ１、ＳＷ２、ＳＷ６、ＳＷ７、ＳＷ９１が閉状態とされ、アナログスイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ９０が開状態とされる。さらに、アナログスイッチＳＷ９はサンプルホールド回路Ｓ／Ｈ２０側に接続される。
【００３７】
また逆に、サンプルホールド回路Ｓ／Ｈ２０がサンプル動作中は、アナログスイッチＳＷ１、ＳＷ２、ＳＷ６、ＳＷ７、ＳＷ９１が開状態とされ、アナログスイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ９０が閉状態とされる。さらに、アナログスイッチＳＷ９はサンプルホールド回路Ｓ／Ｈ１０側に接続される。
【００３８】
図６は、以上を総合して、サンプルホールド回路Ｓ／Ｈ２０がホールド動作中である時の演算増幅器７１の動作を説明する回路図である。 図６において、キャパシタＣ３の端子間電圧をＶ３とし、キャパシタＣ４の端子間電圧をＶ４とすると、Ｖｏｕｔは（Ｖ３＋Ｖ４）となる。ここでＶ３はＶｉｎに等しく、Ｖ４は（Ｖｉｎ＋ＭＸ）である。従って、演算増幅器７１の出力Ｖｏｕｔは（２＊Ｖｉｎ＋ＭＸ）となる。これは各ステージが２ビットで出力する際のステージ出力条件に合致する。
【００３９】
このような出力Ｖｏｕｔを各ステージが次段のステージに送出することにより、請求項１の発明も請求項２の発明も、パイプライン型Ａ／Ｄコンバータとして動作する。
【００４０】
【発明の効果】
以上説明したように本発明によれば、パイプライン型Ａ／Ｄコンバータを高速かつ低消費電力で動作させることができる。
【００４１】
特に、請求項１の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。従って、サンプル期間とホールド期間が等しいときは、本発明Ａ／Ｄコンバータは従来のＡ／Ｄコンバータの２倍の速度で動作する。また、Ａ／Ｄ変換の速度を従来と同じにすれば、消費電力は従来の半分になる。
【００４２】
又、特に、請求項２の発明によれば、Ａ／Ｄサブコンバータのデジタル出力の桁数が２ビットの場合は、ステージ回路を簡略化することができるため、より一層低消費電力を図ることができる。同時に、ＩＣ化が容易であり、ＩＣ自体を小型化できる。
【図面の簡単な説明】
【図１】本発明のパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】Ａ／Ｄ変換出力を得るための計算規則の説明図である。
【図３】ステージの回路図である。
【図４】加算器の入出力を示す回路図である。
【図５】２ビット出力に特に好適なステージの回路図である。
【図６】２ビット出力に特に好適なステージが備える演算増幅器の出力を説明する回路図である。
【図７】従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
【符号の説明】
１０ サンプルホールド回路
２０ メモリ
３０ 演算回路
４０ Ａ／Ｄサブコンバータ
６１ 判定回路
６２ アナログスイッチング回路
７０ 増幅器
７１ 演算増幅器
８０ 加算器
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータに関し、特に、高速で動作するパイプライン型Ａ／Ｄコンバータに関する。
【０００２】
【従来の技術】
従来のパイプライン型Ａ／Ｄコンバータは、たとえば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第２７巻第３号３月号１９９２年、ｐ３５１〜ｐ３５８。１０ビット２０メガサンプル／秒のＡ／Ｄコンバータ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．２７ Ｎｏ．３Ｍａｒ．１９９２、ｐ３５１〜ｐ３５８。Ａ １０−ｂ ２０−Ｍｓａｍｍｐｌｅ／ｓ Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）に記載されている。
【０００３】
図７は、上記文献に記載された、従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
図７を参照すると、従来のパイプライン型Ａ／Ｄコンバータは、Ｎ桁のＡ／Ｄ変換出力を得るべく、ｎ（＜Ｎ）桁のＡ／ＤサブコンバータＡＤＳＣと、同じくｎ（＜Ｎ）桁のＤ／ＡコンバータＤＡＣとを有するステージを多数縦列接続している。 これらの各ステージは、前段のステージからの残余入力Ｒｅｓｉｄｕｅ（ｉ−１）をサンプルホールド増幅器ＳＨＡに入力し、Ｄ／ＡコンバータＤＡＣの出力とサンプルホールド増幅器ＳＨＡの出力を減算器Σで減算して、次段に残余出力Ｒｅｓｉｄｕｅ（ｉ）を送出している。そして、各ステージからのｎ桁ずつのデジタル出力は所定の規則で足し合わされ、目的とするＮ桁のＡ／Ｄ変換出力が得られるようになっている。
【０００４】
従って、このような従来のパイプライン型Ａ／Ｄコンバータは、最上位桁から順にＡ／Ｄ変換出力を決定していく逐次変換型Ａ／Ｄコンバータよりも高速であり、この高速性を活かして、５０〜１００ＭＨｚでの高品位テレビ信号等のためのＡ／Ｄコンバータとして応用すること等が考えられている。
【０００５】
【発明が解決しようとする課題】
しかし、上述したパイプライン型Ａ／Ｄコンバータは、サンプルホールド増幅器ＳＨＡ、Ａ／ＤサブコンバータＡＤＳＣ、Ｄ／ＡコンバータＤＡＣ、減算器Σ、がそれぞれステージの数だけ必要である。従って、他の方式のＡ／Ｄ変換器、たとえば、逐次比較型Ａ／Ｄ変換器等に比べて、消費電力が大きい。そのため、携帯型ビデオカメラやデジタルカメラ等の用途には必ずしも適していなかった。
【０００６】
そこで、本発明は、高速かつ低消費電力のパイプライン型Ａ／Ｄコンバータを提供することを課題としている。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため請求項１の発明のパイプライン型Ａ／Ｄコンバータは、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を前記Ａ／Ｄサブコンバータのディジタル出力のビット数に応じた所定のゲインで増幅する増幅器と、前記増幅器の出力と多値出力回路の出力を加算する加算器と、を備え、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【０００８】
この請求項１の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。特に、サンプル期間とホールド期間が等しいときは、本発明Ａ／Ｄコンバータは従来のＡ／Ｄコンバータの２倍の速度で動作する。
【０００９】
また、請求項２のパイプライン型Ａ／Ｄコンバータは、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を入力する演算増幅器と、を備え、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されており、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【００１０】
この請求項２の発明によれば、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されているから、加算器を用いることなく、次のステージへの出力を生成することができる。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は本発明の実施の形態に係るパイプラインＡ／Ｄコンバータのブロック図である。本発明のパイプライン型Ａ／Ｄコンバータは、アナログ入力ＡｉｎをＮビットのデジタル出力Ｄｏｕｔに変換するため、アナログ入力Ａｉｎをサンプルホールドする入力サンプルホールド回路Ｓ／Ｈと、各ビットを決定するための縦列接続されたｋ個のステージＳ１、Ｓ２、．．．、Ｓｋと、各ステージにおいて決定されたｎ桁のデジタル値ｄｊ（ｊは１、２、・・・、ｋ）を格納するメモリ２０と、メモリ２０に格納されたデジタル値ｄｊ（ｊは１、２、・・・、ｋ）に基づいてアナログ入力ＡｉｎのＡ／Ｄ変換値Ｄｏｕｔを演算する演算回路３０とを有している。
【００１２】
サンプルホールド回路Ｓ／Ｈはアナログ入力Ａｉｎをサンプルし、ホールドした値を第１番目のステージＳ１に送出する回路である。このサンプルホールド回路Ｓ／Ｈとしては、アナログスイッチとキャパシタで構成した無帰還サンプルホールド回路等が好適である。
【００１３】
ステージＳ１、Ｓ２、・・・Ｓｋは縦列接続され、各段に入力されるアナログ電圧Ｖｉｎに基づいてｎ桁（ｎ＜Ｎ）のデジタル出力ｄｊをメモリ２０に送出するとともに、各段においてアナログ電圧Ｖｉｎと、デジタル出力ｄｊ（ｊは１、２、・・・、ｋ）のＤ／Ａ変換結果とから得られる所定の出力Ｖｏｕｔを次段に送出する。
【００１４】
メモリ２０はｋ個のステージＳ１、Ｓ２、．．．、Ｓｋからそれぞれｎ桁のデジタル出力ｄｊを受け取り格納する。すなわち、メモリ２０には、少なくとも、アドレス当たりｎビットで、ｋ個のアドレスを有する半導体メモリ等を用いる。
【００１５】
演算回路３０はメモリ２０に格納されたデジタル出力ｄｊに基づいてＮ桁のデジタル出力Ｄｏｕｔを演算する。このときの演算規則は以下の通りである。
まず、ｄｋの最上位桁とｄ（ｋ−１）の最下位桁を２進法で加算する。次に、この結果に基づいて、ｄ（ｋ−１）の最上位桁とｄ（ｋ−２）の最下位桁を、同じく２進法で加算する。以下これを繰り返して、ｄ１の最下位桁とｄ２の最上位桁までを足し合わせる。このようにすべてのｄｊ（ｊは１、２、・・・、ｋ）について足し合わされた結果がＡ／Ｄ変換出力Ｄｏｕｔである。
【００１６】
図２はこのような演算規則による演算例を示す図である。
図２においては、ステージ数ｋが４で、各ステージのデジタル出力ｄｊ（ｊは１、２、３、４）の桁数ｎが３の場合を例示している。具体的には、ｄ１＝００１、ｄ２＝１００、ｄ３＝１０１，ｄ４＝１１１としている。隣同士のデジタル出力の最上位桁と最下位桁とを加算する結果、デジタル出力Ｄｏｕｔは「０１００１１０１１」となっている。
【００１７】
以上、本発明のパイプライン型Ａ／Ｄコンバータのブロック図を説明した。
次に図３を参照して、本発明のパイプライン型Ａ／Ｄコンバータが備える各ステージについて説明する。ここで、Ｓ１、Ｓ２、・・・、Ｓｋの各ステージは、同一の回路である。図３は、各ステージの回路図である。
【００１８】
図３によれば、各ステージは、アナログ入力Ｖｉｎに基づいてアナログ出力Ｖｏｕｔを出力する回路であって、アナログ入力ＶｉｎをＡ／Ｄ変換するＡ／Ｄサブコンバータ４０と、Ａ／Ｄサブコンバータ４０の出力をＤ／Ａ変換する２つの切り替え可能なＤ／ＡコンバータＤ／Ａ１、Ｄ／Ａ２と、Ｄ／Ａ１、Ｄ／Ａ２の出力をそれぞれ所定の多値出力に振り分ける多値出力回路Ｍ１、Ｍ２と、アナログ入力Ｖｉｎをサンプルしホールドする２つの切り替え可能なサンプルホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２と、サンプルホールド回路Ｓ／Ｈ１、Ｓ／Ｈ２の出力をＡ／Ｄサブコンバータ４０のディジタル出力のビット数に応じた所定のゲインＧで増幅する増幅器７０と、増幅器７０の出力と多値出力回路Ｍ１またはＭ２の出力とを加算する加算器８０と、を有している。
【００１９】
このような構成の各ステージの動作を、図３に示されているアナログスイッチＳＷ１０、ＳＷ２０、ＳＷ３０、ＳＷ４０の状態に則して説明する。なお、図３に示されている各アナログスイッチＳＷ１０、ＳＷ２０、ＳＷ３０、ＳＷ４０は図示しない制御回路により、開閉動作を行う。
【００２０】
図３においては、アナログ入力Ｖｉｎが、ＳＷ１０により、サンプルホールド回路Ｓ／Ｈ１に導かれ、サンプルホールド回路Ｓ／Ｈ１は、アナログ入力Ｖｉｎをサンプルするサンプル動作を行っている。これに対して、Ｓ／Ｈ２は、ＳＷ２０により増幅器７０に接続されて、既にホールドしたアナログ電圧ＶｉｎをゲインＧの増幅器７０で増幅して、加算器８０に送出している。すなわちサンプルホールド回路Ｓ／Ｈ２はホールド動作を行っている。なお、本発明はパイプライン型Ａ／Ｄ変換器に係り、増幅器７０のゲインＧは、デジタル出力ｄｊ（ｊは１，２，・・・、ｋ）の桁数ｎの時は、２の（ｎ−１）乗としなければならない。
【００２１】
一方、同じく図３を参照すると、ＳＷ３０によりＡ／Ｄ変換器４０の出力がＤ／ＡコンバータＤ／Ａ１に導かれている。サンプルホールド回路Ｓ／Ｈ１がアナログ入力Ｖｉｎをそのままサンプリングするのに対して、Ｄ／ＡコンバータＤ／Ａ１は、アナログ入力Ｖｉｎを低分解能でＡ／Ｄ変換した結果を直ちにＤ／Ａ変換でアナログ値に戻している。これに対して、Ｄ／ＡコンバータＤ／Ａ２は、ＳＷ４０により多値出力回路Ｍ２を介して加算器８０に接続されている。
【００２２】
なお、サンプルホールド回路Ｓ／Ｈ１とＳＳ／Ｈ２、Ｄ／ＡコンバータＤ／Ａ１とＤ／Ａ２、多値出力回路Ｍ２とＭ１は、それぞれ、同一の回路である。
このように、サンプルホールド回路Ｓ／Ｈ１とＤ／ＡコンバータＤ／Ａ１とが、サンプル動作中である時は、サンプルホールド回路Ｓ／Ｈ２とＤ／ＡコンバータＤ／Ａ２とは、ホールド動作中である。このようにサンプルホールド回路とＤ／Ａコンバータを２系統備え、交互にサンプル期間とホールド期間を交代させてゆくので、本発明のパイプライン型Ａ／Ｄコンバータは、従来のものより高速で動作することができる。特に、サンプル期間とホールド期間が等しいときは、本発明のパイプライン型Ａ／Ｄコンバータ従来の速度の２倍で動作する。ちなみに、従来のパイプライン型Ａ／Ｄコンバータにおいては、サンプル期間中はステージ出力Ｖｏｕｔを送出することができなかった。以上、図３を参照して各ステージの構成と動作を説明した。
【００２３】
次に、図４を参照して、各ステージのアナログ出力Ｖｏｕｔがどのように生成されるかについて説明する。
図４は、サンプルホールド回路Ｓ／Ｈ２がホールド動作中である時のアナログ出力Ｖｏｕｔを出力する等価回路であり、アナログ出力Ｖｏｕｔの出力に寄与しない回路要素は省略してある。また、ＳＷ２０、ＳＷ４０も省略してある。
【００２４】
図４によると、Ｄ／ＡコンバータＤ／Ａ２の出力Ｖは多値出力回路Ｍ２の内の判定回路６１に入力される。
この判定回路６１では、比較器ＣＯＭＰ１，ＣＯＭＰ２を用いて、出力Ｖが、＋Ｖ１より大きいか、＋Ｖ１以下で−Ｖ１以上か、又は、−Ｖ１より小さいか、が判定される。
【００２５】
そして、上記判定結果に基づき、アナログスイッチング回路６２は、出力Ｖが＋Ｖ１より大きいより場合、ＳＷ７０のみを閉状態にして−Ｖｒを出力し、出力Ｖが＋Ｖ１以下で−Ｖ１以上である場合は、ＳＷ６０のみを閉状態にして０を出力し、出力Ｖが−Ｖ１より小さい場合、ＳＷ５０のみを閉状態にして＋Ｖｒを出力する。ここに、Ｖｒは参照電圧であり、本発明のパイプライン型Ａ／Ｄコンバータが測定しうる最大の電圧である。
【００２６】
なお、上記のように多値出力回路Ｍ２が３値を出力する回路であるのは、各ステージのデジタル出力が２ビットの場合である。一般にパイプライン型Ａ／Ｄコンバータの場合、各ステージのデジタル出力がｎビットの場合、判定回路６１が備えるべき比較器は、（２n −２）個としなければならない。ただし、最終段のステージＳｋのみ、比較器の個数は（２n −１）個でなければならない。
【００２７】
以上のようにして、多値出力回路Ｍ２の出力ＭＸが得られる。従って、加算器８０の出力ＶｏｕｔははＧ・Ｖｉｎ＋ＭＸとなる。特に、各ステージのデジタル出力が２ビットの場合、Ｇは２の（２−１）乗すなわち２でなければならない。
【００２８】
以上、請求項１の実施形態として、増幅器７０と加算器８０とを有するステージについて説明した。
しかし、各ステージのデジタル出力が２ビットの場合は、増幅器７０と加算器８０とを独立別個に備える必要はなく、キャパシタと演算増幅器のみで、増幅器７０と加算器８０のそれぞれの機能を発揮する単一の回路を構成することができることが分かった。
【００２９】
そこで、図５を参照して、請求項２の発明の実施形態を説明する。
図５は、各ステージのデジタル出力が２ビットの場合に特に好適な各ステージの回路図である。
【００３０】
図５に示したステージでは、アナログスイッチＳＷ９の切り替えにより、サンプルホールド回路Ｓ／Ｈ１０またはＳ／Ｈ２０の出力を入力する演算増幅器７１が備えられている。ここで、前記サンプルホールド回路の各々は、アナログスイッチとキャパシタとを直列接続した無帰還サンプルホールド回路２つを並列接続した回路であり、前記２つのキャパシタの静電容量は相等しくされており、前記サンプルホールド回路の一方が備える前記キャパシタの内の一方が前記演算増幅器の入力端子に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の一方は前記演算増幅器の入力端子に接続されておらず、前記サンプルホールド回路の一方が備える前記キャパシタの内の他方が前記多値出力回路の一方の出力端に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の他方は前記多値出力回路の他方に接続されていない。
【００３１】
請求項２の発明は、上記のようなステージを備える以外は請求項１の発明と同じく、Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、前記ステージは、前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、前記Ｄ／Ａコンバータのそれぞれの出力を所定の多値出力に振り分ける２つの多値出力回路と、前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、を有している。そして、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うことも請求項１の発明と同じである。
【００３２】
そこで、図５を参照して、ステージ回路に関してのみ請求項２の発明の実施形態を説明する。
図５においては、Ｓ／Ｈ１０は、アナログスイッチＳＷ１とキャパシタＣ１で構成された無帰還サンプルホールド回路とアナログスイッチＳＷ２とキャパシタＣ２で構成された無帰還サンプルホールド回路とを並列した回路である。同様に、Ｓ／Ｈ２０は、アナログスイッチＳＷ３とキャパシタＣ３で構成された無帰還サンプルホールド回路とアナログスイッチＳＷ４とキャパシタＣ４で構成された無帰還サンプルホールド回路とを並列した回路である。ここで、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４の静電容量はすべて等しく、Ｃとされている。
【００３３】
図５では、アナログスイッチＳＷ１、ＳＷ２、ＳＷ７が閉状態とされているから、サンプルホールド回路Ｓ／Ｈ１０はサンプル動作中である。このサンプル動作により、キャパシタＣ１とキャパシタＣ２には、相等しいＣ・Ｖｉｎの電荷が蓄積される。
【００３４】
一方、アナログスイッチＳＷ３、ＳＷ４、ＳＷ８が開状態とされているから、サンプルホールド回路Ｓ／Ｈ２０はホールド動作中である。従って、このホールド動作により、キャパシタＣ３にはＣ・Ｖｉｎの電荷がホールドされ、キャパシタＣ４にはＣ・（Ｖｉｎ＋ＭＸ）の電荷がホールドされる。というのは、アナログスイッチＳＷ４とキャパシタキャパしたＣ４の間に設けたＳＷ６を閉状態とすることにより、多値出力回路Ｍ２の出力ＭＸがキャパシタンスＣ４に印加されて電荷Ｃ・ＭＸを生じ、これが既に蓄積してある電荷Ｃ・Ｖｉｎに重畳されるからである。
【００３５】
なお、図５に示す通り、アナログスイッチＳＷ３とキャパシタＣ３との配線上でアナログスイッチＳＷ９１の一方の端子を接続し、演算増幅器７１の出力端子とアナログスイッチ９１の他方の端子を接続しておく。同様に、アナログスイッチＳＷ１とキャパシタＣ１との配線上ででアナログスイッチＳＷ９０の一方の端子を接続し、演算増幅器７１の出力端子とアナログスイッチ９０の他方の端子を接続しておく。なお、演算増幅器の７１の非反転入力端子は接地されている。
【００３６】
そして、サンプルホールド回路Ｓ／Ｈ１０がサンプル動作中は、アナログスイッチＳＷ１、ＳＷ２、ＳＷ６、ＳＷ７、ＳＷ９１が閉状態とされ、アナログスイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ９０が開状態とされる。さらに、アナログスイッチＳＷ９はサンプルホールド回路Ｓ／Ｈ２０側に接続される。
【００３７】
また逆に、サンプルホールド回路Ｓ／Ｈ２０がサンプル動作中は、アナログスイッチＳＷ１、ＳＷ２、ＳＷ６、ＳＷ７、ＳＷ９１が開状態とされ、アナログスイッチＳＷ３、ＳＷ４、ＳＷ５、ＳＷ８、ＳＷ９０が閉状態とされる。さらに、アナログスイッチＳＷ９はサンプルホールド回路Ｓ／Ｈ１０側に接続される。
【００３８】
図６は、以上を総合して、サンプルホールド回路Ｓ／Ｈ２０がホールド動作中である時の演算増幅器７１の動作を説明する回路図である。 図６において、キャパシタＣ３の端子間電圧をＶ３とし、キャパシタＣ４の端子間電圧をＶ４とすると、Ｖｏｕｔは（Ｖ３＋Ｖ４）となる。ここでＶ３はＶｉｎに等しく、Ｖ４は（Ｖｉｎ＋ＭＸ）である。従って、演算増幅器７１の出力Ｖｏｕｔは（２＊Ｖｉｎ＋ＭＸ）となる。これは各ステージが２ビットで出力する際のステージ出力条件に合致する。
【００３９】
このような出力Ｖｏｕｔを各ステージが次段のステージに送出することにより、請求項１の発明も請求項２の発明も、パイプライン型Ａ／Ｄコンバータとして動作する。
【００４０】
【発明の効果】
以上説明したように本発明によれば、パイプライン型Ａ／Ｄコンバータを高速かつ低消費電力で動作させることができる。
【００４１】
特に、請求項１の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。従って、サンプル期間とホールド期間が等しいときは、本発明Ａ／Ｄコンバータは従来のＡ／Ｄコンバータの２倍の速度で動作する。また、Ａ／Ｄ変換の速度を従来と同じにすれば、消費電力は従来の半分になる。
【００４２】
又、特に、請求項２の発明によれば、Ａ／Ｄサブコンバータのデジタル出力の桁数が２ビットの場合は、ステージ回路を簡略化することができるため、より一層低消費電力を図ることができる。同時に、ＩＣ化が容易であり、ＩＣ自体を小型化できる。
【図面の簡単な説明】
【図１】本発明のパイプライン型Ａ／Ｄコンバータのブロック図である。
【図２】Ａ／Ｄ変換出力を得るための計算規則の説明図である。
【図３】ステージの回路図である。
【図４】加算器の入出力を示す回路図である。
【図５】２ビット出力に特に好適なステージの回路図である。
【図６】２ビット出力に特に好適なステージが備える演算増幅器の出力を説明する回路図である。
【図７】従来のパイプライン型Ａ／Ｄコンバータのブロック図である。
【符号の説明】
１０ サンプルホールド回路
２０ メモリ
３０ 演算回路
４０ Ａ／Ｄサブコンバータ
６１ 判定回路
６２ アナログスイッチング回路
７０ 増幅器
７１ 演算増幅器
８０ 加算器
Claims (2)
- Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、
前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、
前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、
前記Ｄ／Ａコンバータのそれぞれの出力を所定の多値出力に振り分ける２つの多値出力回路と、
前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、
前記サンプルホールド回路の出力を前記Ａ／Ｄサブコンバータのディジタル出力のビット数に応じた所定のゲインで増幅する増幅器と、
前記増幅器の出力と前記多値出力回路の出力を加算する加算器と、を備え、
前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うように構成されていることを特徴とするパイプライン型Ａ／Ｄコンバータ。 - Ａ／Ｄ変換とＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータであって、
前記ステージは、
前記ステージ入力をＡ／Ｄ変換するＡ／Ｄサブコンバータと、
前記Ａ／Ｄサブコンバータの出力をＤ／Ａ変換する２つの切り替え可能なＤ／Ａコンバータと、
前記Ｄ／Ａコンバータのそれぞれの出力を所定の多値出力に振り分ける２つの多値出力回路と、
前記ステージ入力をサンプルしホールドする２つの切り替え可能なサンプルホールド回路と、
前記サンプルホールド回路の出力を入力する演算増幅器と、を備え
前記サンプルホールド回路の各々は、アナログスイッチとキャパシタとを直列接続したサンプルホールド回路２つを並列接続した回路であり、
前記２つのキャパシタの静電容量は相等しく、
前記サンプルホールド回路の一方が備える前記キャパシタの内の一方が前記演算増幅器の入力端子に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の一方は前記演算増幅器の入力端子に接続されておらず、
前記サンプルホールド回路の一方が備える前記キャパシタの内の他方が前記多値出力回路の一方の出力端に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の他方は前記多値出力回路の他方に接続されておらず、
前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うように構成されていることを特徴とするパイプライン型Ａ／Ｄコンバータ。
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