JP3816240B2 - パイプライン型a/dコンバータ - Google Patents
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Description
【発明の属する技術分野】
本発明は、A/Dコンバータに関し、特に、高速で動作するパイプライン型A/Dコンバータに関する。
【0002】
【従来の技術】
従来のパイプライン型A/Dコンバータは、たとえば、アイトリプルイー・ジャーナル・オブ・ソリッド・ステート・サーキット第27巻第3号3月号1992年、p351〜p358。10ビット20メガサンプル/秒のA/Dコンバータ(IEEE Journal of Solid State Circuits Vol.27 No.3Mar.1992、p351〜p358。A 10−b 20−Msammple/s Analog−to−Digital Converter)に記載されている。
【0003】
図7は、上記文献に記載された、従来のパイプライン型A/Dコンバータのブロック図である。
図7を参照すると、従来のパイプライン型A/Dコンバータは、N桁のA/D変換出力を得るべく、n(<N)桁のA/DサブコンバータADSCと、同じくn(<N)桁のD/AコンバータDACとを有するステージを多数縦列接続している。 これらの各ステージは、前段のステージからの残余入力Residue(i−1)をサンプルホールド増幅器SHAに入力し、D/AコンバータDACの出力とサンプルホールド増幅器SHAの出力を減算器Σで減算して、次段に残余出力Residue(i)を送出している。そして、各ステージからのn桁ずつのデジタル出力は所定の規則で足し合わされ、目的とするN桁のA/D変換出力が得られるようになっている。
【0004】
従って、このような従来のパイプライン型A/Dコンバータは、最上位桁から順にA/D変換出力を決定していく逐次変換型A/Dコンバータよりも高速であり、この高速性を活かして、50〜100MHzでの高品位テレビ信号等のためのA/Dコンバータとして応用すること等が考えられている。
【0005】
【発明が解決しようとする課題】
しかし、上述したパイプライン型A/Dコンバータは、サンプルホールド増幅器SHA、A/DサブコンバータADSC、D/AコンバータDAC、減算器Σ、がそれぞれステージの数だけ必要である。従って、他の方式のA/D変換器、たとえば、逐次比較型A/D変換器等に比べて、消費電力が大きい。そのため、携帯型ビデオカメラやデジタルカメラ等の用途には必ずしも適していなかった。
【0006】
そこで、本発明は、高速かつ低消費電力のパイプライン型A/Dコンバータを提供することを課題としている。
【0007】
【課題を解決するための手段】
上記の課題を解決するため請求項1の発明のパイプライン型A/Dコンバータは、A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータであって、前記ステージは、前記ステージ入力をA/D変換するA/Dサブコンバータと、前記A/Dサブコンバータの出力をD/A変換する2つの切り替え可能なD/Aコンバータと、前記D/Aコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする2つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を前記A/Dサブコンバータのディジタル出力のビット数に応じた所定のゲインで増幅する増幅器と、前記増幅器の出力と多値出力回路の出力を加算する加算器と、を備え、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【0008】
この請求項1の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。特に、サンプル期間とホールド期間が等しいときは、本発明A/Dコンバータは従来のA/Dコンバータの2倍の速度で動作する。
【0009】
また、請求項2のパイプライン型A/Dコンバータは、A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータであって、前記ステージは、前記ステージ入力をA/D変換するA/Dサブコンバータと、前記A/Dサブコンバータの出力をD/A変換する2つの切り替え可能なD/Aコンバータと、前記D/Aコンバータの出力を所定の多値出力に振り分ける多値出力回路と、前記ステージ入力をサンプルしホールドする2つの切り替え可能なサンプルホールド回路と、前記サンプルホールド回路の出力を入力する演算増幅器と、を備え、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路2つを並列接続した回路であり、前記2つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されており、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うようにしている。
【0010】
この請求項2の発明によれば、各々の前記サンプルホールド回路は、アナログスイッチとキャパシタとを有する無帰還サンプルホールド回路2つを並列接続した回路であり、前記2つのキャパシタの静電容量は相等しくされており、各々の前記サンプルホールド回路が備える前記キャパシタの内の、一方は前記演算増幅器の出力端に切り替え可能に接続されるとともに、他方は前記多値出力回路の出力に切り替え可能に接続されているから、加算器を用いることなく、次のステージへの出力を生成することができる。
【0011】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図1は本発明の実施の形態に係るパイプラインA/Dコンバータのブロック図である。本発明のパイプライン型A/Dコンバータは、アナログ入力AinをNビットのデジタル出力Doutに変換するため、アナログ入力Ainをサンプルホールドする入力サンプルホールド回路S/Hと、各ビットを決定するための縦列接続されたk個のステージS1、S2、...、Skと、各ステージにおいて決定されたn桁のデジタル値dj(jは1、2、・・・、k)を格納するメモリ20と、メモリ20に格納されたデジタル値dj(jは1、2、・・・、k)に基づいてアナログ入力AinのA/D変換値Doutを演算する演算回路30とを有している。
【0012】
サンプルホールド回路S/Hはアナログ入力Ainをサンプルし、ホールドした値を第1番目のステージS1に送出する回路である。このサンプルホールド回路S/Hとしては、アナログスイッチとキャパシタで構成した無帰還サンプルホールド回路等が好適である。
【0013】
ステージS1、S2、・・・Skは縦列接続され、各段に入力されるアナログ電圧Vinに基づいてn桁(n<N)のデジタル出力djをメモリ20に送出するとともに、各段においてアナログ電圧Vinと、デジタル出力dj(jは1、2、・・・、k)のD/A変換結果とから得られる所定の出力Voutを次段に送出する。
【0014】
メモリ20はk個のステージS1、S2、...、Skからそれぞれn桁のデジタル出力djを受け取り格納する。すなわち、メモリ20には、少なくとも、アドレス当たりnビットで、k個のアドレスを有する半導体メモリ等を用いる。
【0015】
演算回路30はメモリ20に格納されたデジタル出力djに基づいてN桁のデジタル出力Doutを演算する。このときの演算規則は以下の通りである。
まず、dkの最上位桁とd(k−1)の最下位桁を2進法で加算する。次に、この結果に基づいて、d(k−1)の最上位桁とd(k−2)の最下位桁を、同じく2進法で加算する。以下これを繰り返して、d1の最下位桁とd2の最上位桁までを足し合わせる。このようにすべてのdj(jは1、2、・・・、k)について足し合わされた結果がA/D変換出力Doutである。
【0016】
図2はこのような演算規則による演算例を示す図である。
図2においては、ステージ数kが4で、各ステージのデジタル出力dj(jは1、2、3、4)の桁数nが3の場合を例示している。具体的には、d1=001、d2=100、d3=101,d4=111としている。隣同士のデジタル出力の最上位桁と最下位桁とを加算する結果、デジタル出力Doutは「010011011」となっている。
【0017】
以上、本発明のパイプライン型A/Dコンバータのブロック図を説明した。
次に図3を参照して、本発明のパイプライン型A/Dコンバータが備える各ステージについて説明する。ここで、S1、S2、・・・、Skの各ステージは、同一の回路である。図3は、各ステージの回路図である。
【0018】
図3によれば、各ステージは、アナログ入力Vinに基づいてアナログ出力Voutを出力する回路であって、アナログ入力VinをA/D変換するA/Dサブコンバータ40と、A/Dサブコンバータ40の出力をD/A変換する2つの切り替え可能なD/AコンバータD/A1、D/A2と、D/A1、D/A2の出力をそれぞれ所定の多値出力に振り分ける多値出力回路M1、M2と、アナログ入力Vinをサンプルしホールドする2つの切り替え可能なサンプルホールド回路S/H1、S/H2と、サンプルホールド回路S/H1、S/H2の出力をA/Dサブコンバータ40のディジタル出力のビット数に応じた所定のゲインGで増幅する増幅器70と、増幅器70の出力と多値出力回路M1またはM2の出力とを加算する加算器80と、を有している。
【0019】
このような構成の各ステージの動作を、図3に示されているアナログスイッチSW10、SW20、SW30、SW40の状態に則して説明する。なお、図3に示されている各アナログスイッチSW10、SW20、SW30、SW40は図示しない制御回路により、開閉動作を行う。
【0020】
図3においては、アナログ入力Vinが、SW10により、サンプルホールド回路S/H1に導かれ、サンプルホールド回路S/H1は、アナログ入力Vinをサンプルするサンプル動作を行っている。これに対して、S/H2は、SW20により増幅器70に接続されて、既にホールドしたアナログ電圧VinをゲインGの増幅器70で増幅して、加算器80に送出している。すなわちサンプルホールド回路S/H2はホールド動作を行っている。なお、本発明はパイプライン型A/D変換器に係り、増幅器70のゲインGは、デジタル出力dj(jは1,2,・・・、k)の桁数nの時は、2の(n−1)乗としなければならない。
【0021】
一方、同じく図3を参照すると、SW30によりA/D変換器40の出力がD/AコンバータD/A1に導かれている。サンプルホールド回路S/H1がアナログ入力Vinをそのままサンプリングするのに対して、D/AコンバータD/A1は、アナログ入力Vinを低分解能でA/D変換した結果を直ちにD/A変換でアナログ値に戻している。これに対して、D/AコンバータD/A2は、SW40により多値出力回路M2を介して加算器80に接続されている。
【0022】
なお、サンプルホールド回路S/H1とSS/H2、D/AコンバータD/A1とD/A2、多値出力回路M2とM1は、それぞれ、同一の回路である。
このように、サンプルホールド回路S/H1とD/AコンバータD/A1とが、サンプル動作中である時は、サンプルホールド回路S/H2とD/AコンバータD/A2とは、ホールド動作中である。このようにサンプルホールド回路とD/Aコンバータを2系統備え、交互にサンプル期間とホールド期間を交代させてゆくので、本発明のパイプライン型A/Dコンバータは、従来のものより高速で動作することができる。特に、サンプル期間とホールド期間が等しいときは、本発明のパイプライン型A/Dコンバータ従来の速度の2倍で動作する。ちなみに、従来のパイプライン型A/Dコンバータにおいては、サンプル期間中はステージ出力Voutを送出することができなかった。以上、図3を参照して各ステージの構成と動作を説明した。
【0023】
次に、図4を参照して、各ステージのアナログ出力Voutがどのように生成されるかについて説明する。
図4は、サンプルホールド回路S/H2がホールド動作中である時のアナログ出力Voutを出力する等価回路であり、アナログ出力Voutの出力に寄与しない回路要素は省略してある。また、SW20、SW40も省略してある。
【0024】
図4によると、D/AコンバータD/A2の出力Vは多値出力回路M2の内の判定回路61に入力される。
この判定回路61では、比較器COMP1,COMP2を用いて、出力Vが、+V1より大きいか、+V1以下で−V1以上か、又は、−V1より小さいか、が判定される。
【0025】
そして、上記判定結果に基づき、アナログスイッチング回路62は、出力Vが+V1より大きいより場合、SW70のみを閉状態にして−Vrを出力し、出力Vが+V1以下で−V1以上である場合は、SW60のみを閉状態にして0を出力し、出力Vが−V1より小さい場合、SW50のみを閉状態にして+Vrを出力する。ここに、Vrは参照電圧であり、本発明のパイプライン型A/Dコンバータが測定しうる最大の電圧である。
【0026】
なお、上記のように多値出力回路M2が3値を出力する回路であるのは、各ステージのデジタル出力が2ビットの場合である。一般にパイプライン型A/Dコンバータの場合、各ステージのデジタル出力がnビットの場合、判定回路61が備えるべき比較器は、(2n −2)個としなければならない。ただし、最終段のステージSkのみ、比較器の個数は(2n −1)個でなければならない。
【0027】
以上のようにして、多値出力回路M2の出力MXが得られる。従って、加算器80の出力VoutははG・Vin+MXとなる。特に、各ステージのデジタル出力が2ビットの場合、Gは2の(2−1)乗すなわち2でなければならない。
【0028】
以上、請求項1の実施形態として、増幅器70と加算器80とを有するステージについて説明した。
しかし、各ステージのデジタル出力が2ビットの場合は、増幅器70と加算器80とを独立別個に備える必要はなく、キャパシタと演算増幅器のみで、増幅器70と加算器80のそれぞれの機能を発揮する単一の回路を構成することができることが分かった。
【0029】
そこで、図5を参照して、請求項2の発明の実施形態を説明する。
図5は、各ステージのデジタル出力が2ビットの場合に特に好適な各ステージの回路図である。
【0030】
図5に示したステージでは、アナログスイッチSW9の切り替えにより、サンプルホールド回路S/H10またはS/H20の出力を入力する演算増幅器71が備えられている。ここで、前記サンプルホールド回路の各々は、アナログスイッチとキャパシタとを直列接続した無帰還サンプルホールド回路2つを並列接続した回路であり、前記2つのキャパシタの静電容量は相等しくされており、前記サンプルホールド回路の一方が備える前記キャパシタの内の一方が前記演算増幅器の入力端子に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の一方は前記演算増幅器の入力端子に接続されておらず、前記サンプルホールド回路の一方が備える前記キャパシタの内の他方が前記多値出力回路の一方の出力端に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の他方は前記多値出力回路の他方に接続されていない。
【0031】
請求項2の発明は、上記のようなステージを備える以外は請求項1の発明と同じく、A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータであって、前記ステージは、前記ステージ入力をA/D変換するA/Dサブコンバータと、前記A/Dサブコンバータの出力をD/A変換する2つの切り替え可能なD/Aコンバータと、前記D/Aコンバータのそれぞれの出力を所定の多値出力に振り分ける2つの多値出力回路と、前記ステージ入力をサンプルしホールドする2つの切り替え可能なサンプルホールド回路と、を有している。そして、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うことも請求項1の発明と同じである。
【0032】
そこで、図5を参照して、ステージ回路に関してのみ請求項2の発明の実施形態を説明する。
図5においては、S/H10は、アナログスイッチSW1とキャパシタC1で構成された無帰還サンプルホールド回路とアナログスイッチSW2とキャパシタC2で構成された無帰還サンプルホールド回路とを並列した回路である。同様に、S/H20は、アナログスイッチSW3とキャパシタC3で構成された無帰還サンプルホールド回路とアナログスイッチSW4とキャパシタC4で構成された無帰還サンプルホールド回路とを並列した回路である。ここで、キャパシタC1、C2、C3、C4の静電容量はすべて等しく、Cとされている。
【0033】
図5では、アナログスイッチSW1、SW2、SW7が閉状態とされているから、サンプルホールド回路S/H10はサンプル動作中である。このサンプル動作により、キャパシタC1とキャパシタC2には、相等しいC・Vinの電荷が蓄積される。
【0034】
一方、アナログスイッチSW3、SW4、SW8が開状態とされているから、サンプルホールド回路S/H20はホールド動作中である。従って、このホールド動作により、キャパシタC3にはC・Vinの電荷がホールドされ、キャパシタC4にはC・(Vin+MX)の電荷がホールドされる。というのは、アナログスイッチSW4とキャパシタキャパしたC4の間に設けたSW6を閉状態とすることにより、多値出力回路M2の出力MXがキャパシタンスC4に印加されて電荷C・MXを生じ、これが既に蓄積してある電荷C・Vinに重畳されるからである。
【0035】
なお、図5に示す通り、アナログスイッチSW3とキャパシタC3との配線上でアナログスイッチSW91の一方の端子を接続し、演算増幅器71の出力端子とアナログスイッチ91の他方の端子を接続しておく。同様に、アナログスイッチSW1とキャパシタC1との配線上ででアナログスイッチSW90の一方の端子を接続し、演算増幅器71の出力端子とアナログスイッチ90の他方の端子を接続しておく。なお、演算増幅器の71の非反転入力端子は接地されている。
【0036】
そして、サンプルホールド回路S/H10がサンプル動作中は、アナログスイッチSW1、SW2、SW6、SW7、SW91が閉状態とされ、アナログスイッチSW3、SW4、SW5、SW8、SW90が開状態とされる。さらに、アナログスイッチSW9はサンプルホールド回路S/H20側に接続される。
【0037】
また逆に、サンプルホールド回路S/H20がサンプル動作中は、アナログスイッチSW1、SW2、SW6、SW7、SW91が開状態とされ、アナログスイッチSW3、SW4、SW5、SW8、SW90が閉状態とされる。さらに、アナログスイッチSW9はサンプルホールド回路S/H10側に接続される。
【0038】
図6は、以上を総合して、サンプルホールド回路S/H20がホールド動作中である時の演算増幅器71の動作を説明する回路図である。 図6において、キャパシタC3の端子間電圧をV3とし、キャパシタC4の端子間電圧をV4とすると、Voutは(V3+V4)となる。ここでV3はVinに等しく、V4は(Vin+MX)である。従って、演算増幅器71の出力Voutは(2*Vin+MX)となる。これは各ステージが2ビットで出力する際のステージ出力条件に合致する。
【0039】
このような出力Voutを各ステージが次段のステージに送出することにより、請求項1の発明も請求項2の発明も、パイプライン型A/Dコンバータとして動作する。
【0040】
【発明の効果】
以上説明したように本発明によれば、パイプライン型A/Dコンバータを高速かつ低消費電力で動作させることができる。
【0041】
特に、請求項1の発明によれば、前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うから、各ステージは休止することなく次のステージに信号を出力し続ける。従って、サンプル期間とホールド期間が等しいときは、本発明A/Dコンバータは従来のA/Dコンバータの2倍の速度で動作する。また、A/D変換の速度を従来と同じにすれば、消費電力は従来の半分になる。
【0042】
又、特に、請求項2の発明によれば、A/Dサブコンバータのデジタル出力の桁数が2ビットの場合は、ステージ回路を簡略化することができるため、より一層低消費電力を図ることができる。同時に、IC化が容易であり、IC自体を小型化できる。
【図面の簡単な説明】
【図1】本発明のパイプライン型A/Dコンバータのブロック図である。
【図2】A/D変換出力を得るための計算規則の説明図である。
【図3】ステージの回路図である。
【図4】加算器の入出力を示す回路図である。
【図5】2ビット出力に特に好適なステージの回路図である。
【図6】2ビット出力に特に好適なステージが備える演算増幅器の出力を説明する回路図である。
【図7】従来のパイプライン型A/Dコンバータのブロック図である。
【符号の説明】
10 サンプルホールド回路
20 メモリ
30 演算回路
40 A/Dサブコンバータ
61 判定回路
62 アナログスイッチング回路
70 増幅器
71 演算増幅器
80 加算器
Claims (2)
- A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータであって、
前記ステージは、
前記ステージ入力をA/D変換するA/Dサブコンバータと、
前記A/Dサブコンバータの出力をD/A変換する2つの切り替え可能なD/Aコンバータと、
前記D/Aコンバータのそれぞれの出力を所定の多値出力に振り分ける2つの多値出力回路と、
前記ステージ入力をサンプルしホールドする2つの切り替え可能なサンプルホールド回路と、
前記サンプルホールド回路の出力を前記A/Dサブコンバータのディジタル出力のビット数に応じた所定のゲインで増幅する増幅器と、
前記増幅器の出力と前記多値出力回路の出力を加算する加算器と、を備え、
前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うように構成されていることを特徴とするパイプライン型A/Dコンバータ。 - A/D変換とD/A変換とを行うステージを複数個縦列接続したパイプライン型A/Dコンバータであって、
前記ステージは、
前記ステージ入力をA/D変換するA/Dサブコンバータと、
前記A/Dサブコンバータの出力をD/A変換する2つの切り替え可能なD/Aコンバータと、
前記D/Aコンバータのそれぞれの出力を所定の多値出力に振り分ける2つの多値出力回路と、
前記ステージ入力をサンプルしホールドする2つの切り替え可能なサンプルホールド回路と、
前記サンプルホールド回路の出力を入力する演算増幅器と、を備え
前記サンプルホールド回路の各々は、アナログスイッチとキャパシタとを直列接続したサンプルホールド回路2つを並列接続した回路であり、
前記2つのキャパシタの静電容量は相等しく、
前記サンプルホールド回路の一方が備える前記キャパシタの内の一方が前記演算増幅器の入力端子に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の一方は前記演算増幅器の入力端子に接続されておらず、
前記サンプルホールド回路の一方が備える前記キャパシタの内の他方が前記多値出力回路の一方の出力端に接続されている時には、前記サンプルホールド回路の他方が備える前記キャパシタの内の他方は前記多値出力回路の他方に接続されておらず、
前記サンプルホールド回路の一方がホールド動作中は、前記サンプルホールド回路の他方はサンプル動作を行うように構成されていることを特徴とするパイプライン型A/Dコンバータ。
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