JP4061033B2 - Ａ／ｄ変換器および半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、Ａ／Ｄ変換器のビット精度を向上する技術に関し、特に、デジタルスチルカメラのアナログ撮像信号をデジタル変換する半導体集積回路に適用して有用な技術に関する。
【０００２】
【従来の技術】
以前より、小ビットのＡ／Ｄ変換ステージを複数段縦続接続してなりこれらの各ステージをパイプライン動作させることで所定ビット数のディジタル信号を得るパイプライン方式のＡ／Ｄ変換器が開発されている。このようなＡ／Ｄ変換器については、例えば、文献Ａ“A10-b20-Msamples/s Analog-to-Digital Converter,”IEEE J.Solid-State Circuits,vol.27,1992、文献Ｂ“A55-mW,10-bit,40Msample/s Nyquist Rate CMOS ADC,”IEEE 1999CICC,Analog Devices,Inc.、および、特開平１０−１７８３４５号などに開示されている。
【０００３】
文献Ａに開示されているＡ／Ｄ変換器は、図１１に示すように、パイプライン動作する９段のＡ／Ｄ変換ステージ６を有するもので、各Ａ／Ｄ変換ステージ６は入力アナログ信号を３レベルで示される１．５ｂｉｔのデジタル信号に変換するサブＡＤＣ回路２と、このデジタル信号をアナログ信号に変換するサブＤＡＣ回路３と、入力アナログ信号から上記サブＤＡＣ回路３のアナログ信号を減算して残差信号を抽出する減算回路４と、この残差信号を２倍に増幅して保持するサンプル・ホールド増幅器５とから構成される。この構成により、入力アナログ信号は各Ａ／Ｄ変換ステージ６を通過するごとに上位１．５ビットずつデジタル信号に変換されていき、９段のＡ／Ｄ変換ステージ６を経て１０ビットのデジタル信号が得られる。
【０００４】
また、文献Ｂに開示されているＡ／Ｄ変換器は、図１２に示すように、初段のＡ／Ｄ変換ステージ６１に、３ビットタイプのサブＡＤＣ回路２１とサブＤＡＣ回路３１とを使用するとともに、それに応じて残差信号を増幅するサンプルホールドアンプ５１を４倍のアンプにしたものである。このような回路によれば、文献Ａのものより少ないＡ／Ｄ変換ステージで同一ビットのデジタル信号を得ることができるとともに、後続するＡ／Ｄ変換ステージの段数が減るため、初段のサンプルホールドアンプ５１の要求精度が緩和されるという利点がある。
【０００５】
また、特開平１０−１７８３４５号に開示のＡ／Ｄ変換器は、図１３に示すように、前段ステージ１０４１のサブＡＤＣ回路１００１により変換された１．５ビットのデジタル信号を、次段のステージ１０４のサブＤＡＣ回路１０１においてアナログ信号に変換するとともに、この復元アナログ信号を前段ステージ１０４から入力されるアナログ信号から減算して残差信号を得るように構成したものである。サブＡＤＣ回路１００は後段の減算回路１０２で得られる残差信号に対応するデジタル信号を先回りして生成しなければならないので、リファレンス選択回路により参照電圧を選択してＡ／Ｄ変換するように構成されている。
【０００６】
図１１や図１２のＡ／Ｄ変換器では、各Ａ／Ｄ変換ステージのクリティカルパスが、サブＡＤＣ回路２−サブＤＡＣ回路３−減算回路４−サンプルホールドアンプ５と連なる信号パスであるのに対して、この図１３のタイプでは、２段以降のＡ／Ｄ変換ステージのクリティカルパスが、サブＤＡＣ回路１０１−減算回路１０２−サンプルホールドアンプ５と連なる信号パス、もしくは、リファレンス選択回路−サブＡＤＣ回路１００と連なる信号パスとなるので、１ステージにかかる処理時間が短くなる。それゆえＡ／Ｄ変換器を高速で動作させることが出来るという利点を有する。
【０００７】
【発明が解決しようとする課題】
近年、デジタル技術の進展にともない様々なアナログ−デジタル機器に用いられているＡ／Ｄ変換器についても、例えば１０ビット精度から１２ビット精度へとビット精度の向上が図られている。
【０００８】
図１１や図１３に示すＡ／Ｄ変換器においてビット精度を上げるには、そのＡ／Ｄ変換ステージの段数を増やせばよいが、ステージ段数を増やすと回路の占有面積が大きくなり、また、ステージ段数が増加しただけ消費電力が増加するという問題が生じる。また、初段ステージのサンプルホールドアンプには、後続のＡ／Ｄ変換ステージでデジタル変換するビット数分の精度が要求されるが、ステージ段数を増加させると、それに伴い、サンプルホールドアンプの精度を上げなければならず、精度を上げるために増幅回路に流れる電流が多くなり消費電力が増すという問題が生じる。
【０００９】
図１２に示すＡ／Ｄ変換器は、初段ステージでＡ／Ｄ変換するビット数を３ビットと多ビット化することで、ステージ段数を増やさずにビット精度を上げられるとともに、ステージ段数が増加しないことから初段ステージのサンプルホールドアンプの要求精度も緩和されるという利点がある。
【００１０】
しかしながら、図１２のＡ／Ｄ変換器では、初段ステージを多ビット化することで初段ステージのＤＡＣ回路も同様に多ビット化しなければならないという問題がある。初段ステージのサブＤＡＣ回路３１や減算回路４には、Ａ／Ｄ変換器のトータルのビット精度と同等の精度、例えば１２ビットのＡ／Ｄ変換器では１２ビット精度が要求されるが、このような高精度の出力はラダー抵抗による電圧分割から出力を得るラダー抵抗型のＤＡＣ回路では抵抗素子の製造ばらつきのため１２ビット精度は実現困難である。
【００１１】
そのため、１２ビット精度を得るには、複数のコンデンサに一旦電荷を溜めた後、所望数のコンデンサの電圧を乗算して出力電圧を得るキャパシタ乗算型のＤＡＣ回路を用いることになる。キャパシタ乗算型のＤＡＣ回路において、精度を決定するものは、コンデンサの比精度であり、多ビット化するほど、必要なコンデンサの個数も増え、より高い比精度が要求される。
【００１２】
従って、初段ステージのＤＡＣ回路を多ビット化すると、該ＤＡＣ回路に必要なコンデンサの個数が増え（例えば３ビットで差動信号であれば１６個以上）、さらに、これらの比精度を上げるためには大容量のコンデンサを用いなければならず、占有面積の増大、さらにはアンプの負荷容量が増すことからアンプの消費電力も著しく増加するという問題を発生させる。
【００１３】
この発明の目的は、チップ占有面積や消費電力の増加を抑制しつつビット精度の向上を図れるＡ／Ｄ変換器を提供することにある。
【００１４】
この発明の他の目的は、チップ面積や消費電力の増加を抑制しつつ高いビット精度でアナログ信号をデジタル信号に変換可能な半導体集積回路を提供することにある。
【００１５】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１７】
すなわち、小ビットのＡ／Ｄ変換ステージを複数段縦続接続してなり、変換前のアナログ信号を上記複数段のＡ／Ｄ変換ステージに通すことで所定ビット数のディジタル信号を得るパイプライン方式のＡ／Ｄ変換器において、２段目以降のＡ／Ｄ変換ステージは、前段ステージから入力されるアナログ信号をｎビットのデジタル信号に変換して後段ステージに出力するサブＡ／Ｄ変換回路と、前段ステージから入力されるｎビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記前段ステージから入力されるアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅し且つ保持して後段ステージに出力する増幅回路と、前段ステージから入力されるデジタル信号に応じて上記サブＡ／Ｄ変換回路の比較用の参照電圧を選択するリファレンス選択回路とを有するとともに、上記サブＡ／Ｄ変換回路の出力を当該ステージで得られたデジタル信号とするように構成され、初段のＡ／Ｄ変換ステージは、上記変換前のアナログ信号を（ｍ＋ｎ）ビットのデジタル信号に変換するとともに下位ｎビットのデジタル信号が後段ステージに出力されるサブＡ／Ｄ変換回路と、該サブＡ／Ｄ変換回路で変換された上位ｍビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記変換前のアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅するとともに保持して後段ステージに出力する増幅回路とを有するとともに、上記サブＡ／Ｄ変換回路の（ｍ＋ｎ）ビットのデジタル信号を当該ステージで得られたデジタル信号とするように構成したものである。
【００１８】
ここで、上記手段の動作原理について、図１４に例示した回路構成に基づき簡単に説明する。図１４（ａ）は図１３に示した従来のＡ／Ｄ変換器の初段〜３段目のＡ／Ｄ変換ステージの構成図、（ｂ）は本発明に係るＡ／Ｄ変換器の初段と２段目のＡ／Ｄ変換ステージの構成図である。
【００１９】
同図に示すように、本発明に係るＡ／Ｄ変換器においては、２段目以降のＡ／Ｄ変換ステージ（１０４）は、図１４（ａ）の２段目以降のＡ／Ｄ変換ステージ（１０４Ａ，１０４Ｂ）と同様の構成となる。また、本発明に係る初段目のＡ／Ｄ変換ステージ（１０４２）は、図１４（ａ）の初段目と２段目のＡ／Ｄ変換ステージ（１０４１，１０４Ａ）を１段に統合した構成となる。つまり、上記手段によれば、図１４（ａ）の従来例と同様の動作原理でＡ／Ｄ変換を行うことが出来る。なお、動作原理の詳細については実施の形態で説明する。
【００２０】
さらに、本発明に係る上記手段によれば、初段ステージのサブＡ／Ｄ変換回路が、後段ステージより多くのビット数（例えば、２倍のビット数（ｎ×２））のＡ／Ｄ変換をするので、その分所定ビットのＡ／Ｄ変換を少ないステージで得ることができるとともに、ステージの段数が減るため、初段の増幅回路の要求精度が緩和される。
【００２１】
さらに、初段ステージのサブＤ／Ａ変換回路はｍビットで済むため、サブＤ／Ａ変換回路として高い精度を得るためにキャパシタ乗算型のＤＡＣ回路を用いた場合でも、（ｍ＋ｎ）ビットのものと比較してコンデンサの必要数が少なくなる。そして、その分、コンデンサに要求される比精度も低くなる。従って、（ｍ＋ｎ）ビットのものと比較して個数も少なく、容量も小さなコンデンサを用いて、高い精度が得られることから、コンデンサによるチップ占有面積の増加やそれに伴う消費電力の増加を低く抑えることが出来る。
【００２２】
望ましくは、上記サブＤ／Ａ変換回路は、供給された２個の基準電圧とこれら基準電圧の短絡電圧の中から入力デジタル信号に対応した出力電圧を選択する１．５ビット用のＤ／Ａ変換回路であり、上記サブＤ／Ａ変換回路、減算回路、および増幅回路は、サンプル時に入力アナログ信号に比例した電荷をキャパシタに蓄え、ホールド時に上記サブＤ／Ａ変換回路の上記出力電圧に比例した電荷をキャパシタから引き抜くとともに、このキャパシタにより生成された電圧をアンプにより出力保持するように構成すると良い。
【００２３】
このようにサブＤ／Ａ変換回路を１．５ビット用とし、サブＤ／Ａ変換回路、減算回路、およびサンプルホールド動作する増幅回路とをキャパシタを用いて一体的な構成とすることで、高い精度のまま、回路規模を小さく消費電力を低く抑えることが出来る。
【００２４】
また望ましくは、上記初段のＡ／Ｄ変換ステージに設けられるサブＡ／Ｄ変換回路は、１対の基準電圧を抵抗分割してなる複数の参照電圧と入力アナログ信号とをそれぞれ比較する８個の電圧比較回路を有する３ビットのＡ／Ｄ変換回路であるとともに、上記抵抗分割の比が、［抵抗分割比 ＝ ３：２：１：１：２：１：１：２：３］になるように構成すると良い。詳細は実施の形態で説明するが、これにより、Ａ／Ｄ変換器から最終的に得られるデジタル信号を、ビット数に合わせて等分割された電圧レベルで量子化することができる。
【００２５】
さらに望ましくは、各Ａ／Ｄ変換ステージに入力されるアナログ信号は完全差動信号であると好ましい。
【００２６】
また、上記のようなＡ／Ｄ変換器は、固体撮像素子から読み出したアナログ撮像信号をデジタル信号に変換する回路として半導体集積回路の中に形成するのに適している。このような半導体集積回路によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度でアナログ信号をデジタル信号に変換可能である。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明の好適な実施例であるＡ／Ｄ変換器を示す構成図である。
【００２８】
この実施例のＡ／Ｄ変換器は、縦続接続された複数段のＡ／Ｄ変換ステージ１０４２，１０４，…，１０４，１０５と、これらの各Ａ／Ｄ変換ステージ１０４２，１０４…，１０５から入力される小ビットのデジタル信号をエンコード及びデジタル補正してｍビットのデジタル信号を生成するエンコーダ＆デジタル補正回路１０７と、変換前の入力アナログ信号Ｖｉｎを一時的に保持するサンプルホールドアンプ（ＳＨＡ）１と、各回路に動作タイミングを与えるクロック生成回路１０８などから構成される。
【００２９】
なお、上記サンプルホールドアンプ１は変換前の入力アナログ信号Ｖｉｎが所定の入力タイミングに安定して入力される保証があれば不要なものとなる。また、この実施例においては、アナログ信号として完全差動信号が用いられている。
【００３０】
初段のＡ／Ｄ変換ステージ１０４２は、３ビットのサブＡＤＣ回路１００２と、１．５ビットのサブＤＡＣ回路１０１と、減算回路１０２と、２倍のサンプルホールド増幅回路１０３などから構成される。サブＡＤＣ回路１００２は、入力アナログ信号を３ビットのデジタル信号に変換してエンコーダ＆デジタル補正回路１０７に出力するとともに、３ビットのデジタル信号のうち入力アナログ信号の電圧を３レベルで表した上位１．５ビットを同一ステージ１０４２のサブＤＡＣ回路１０１に、下位１．５ビットを後段ステージ１０４に出力する。
【００３１】
サブＤＡＣ回路１０１は、入力された１．５ビットデジタル信号をそれに応じたアナログ信号に変換して減算回路１０２に出力する。減算回路１０２は変換前の入力アナログ信号からサブＤＡＣ回路１０１で復元されたアナログ信号を減算して残差信号を抽出する。サンプルホールド増幅回路１０３はこの残差信号を保持して後段ステージに出力する。
【００３２】
２段目からｊ段目までの各Ａ／Ｄ変換ステージ１０４は、それぞれ同一のものであり、１．５ビットのサブＡＤＣ回路１００と、リファレンス選択回路１００ａと、１．５ビットのサブＤＡＣ回路１０１と、減算回路１０２と、２倍のサンプルホールド増幅回路１０３などから構成される。リファレンス選択回路１００ａは、前段ステージからの１．５ビットデジタル信号に応じて２つの参照電圧を選択してサブＡＤＣ回路１００に供給する。サブＡＤＣ回路１００は、前段ステージから入力されたアナログ信号を、供給された参照電圧と比較して１．５ビットのデジタル信号に変換し、エンコーダ＆デジタル補正回路１０７並びに後段ステージへ出力する。サブＤＡＣ回路１０１は前段ステージから入力されたデジタル信号を所定レベルのアナログ信号に変換する。差分回路１０２やサンプルホールド増幅回路１０３は初段ステージのものと同一のものである。
【００３３】
最終段のＡ／Ｄ変換ステージ１０５は、前段ステージから入力されるアナログ信号を参照電圧と比較してＮビットのデジタル信号に変換するサブＡＤＣ回路１０６と、前段ステージから入力されたデジタル信号に応じた参照電圧を選択しサブＡＤＣ回路１０６に供給するリファレンス選択回路１０６ａとから構成される。
【００３４】
初段から最終段の１つ手前までのＡ／Ｄ変換ステージ１０４２，１０４，１０４…では３ビットや１．５ビットの量子化を扱っているため、最終段の１つ手前のステージの量子化ステップの各電圧レベルは上限電圧と下限電圧を２ｉで等間隔したものになっていない。そのため、この最終段のＡ／Ｄ変換ステージ１０５では、量子化ステップを、上限電圧と下限電圧を２ｍで等間隔した電圧レベルに補填するように行われる。また、この最終段のビット数は大きく設定することで、最終的なビット精度を変えずに前段のステージ数を減らすことが出来るので、ステージ数減少の効果と、サブＡＤＣ１０６やリファレンス選択回路１０６ａの回路規模や消費電力の増大との兼ね合いを考慮して最適なビット数に設定すると良い。
【００３５】
次に、上記Ａ／Ｄ変換器の動作原理について詳細に説明する。図１４には、この動作原理を説明するための図を示す。同図（ａ）には特開平１０−１７８３４５号に開示のＡ／Ｄ変換器の１，２，３段目のＡ／Ｄ変換ステージの構成例を、（ｂ）にはこの実施例の１，２段目のＡ／Ｄ変換ステージを示している。
【００３６】
先ず、基本的なパイプライン方式のＡ／Ｄ変換器においては、入力アナログ信号を小ビットのデジタル信号に変換する小ビットＡ／Ｄ変換処理と、この小ビットデジタル信号を再びアナログ信号に復元して元の入力アナログ信号から減算する残差信号の抽出処理とが、基本処理とされる。そして、抽出した残差信号を後段ステージの入力アナログ信号として出力し、上記小ビットＡ／Ｄ変換と残差信号の抽出処理とを繰り返すことで、所定ビットのデジタル信号が得られるようになっている。図１１や図１２に示す従来例では、これら小ビットＡ／Ｄ変換処理と残差信号の抽出処理とを同一ステージで行っている。
【００３７】
図１４（ａ）に示す従来例のＡ／Ｄ変換器では、上記小ビットＡ／Ｄ変換処理と残差信号の抽出処理とを連続する２つのステージにまたがって行っている。すなわち、初段ステージ１０４１のサブＡＤＣ回路１００１と２段目ステージ１０４ＡのサブＤＡＣ回路１０１Ａ、並びに、２段目ステージ１０４ＡのサブＡＤＣ回路１００Ａと３段目ステージ１０４ＢのサブＤＡＣ回路１０１Ｂとが、それぞれ組みになって、小ビットのＡ／Ｄ変換と残差信号を得るためのＤ／Ａ変換とを行っている。
【００３８】
１つ目の組では、１．５ビットにＡ／Ｄ変換される元の入力アナログ信号Ｖｉｎ１と、１．５ビットに変換された後サブＤＡＣ回路１０１Ａで復元されたアナログ信号Ｖｄ１とが減算回路１０２Ａに入力されるので、この減算により入力アナログ信号Ｖｉｎ１から１．５ビット変換分を差し引いた残差信号Ｖｓ１を得ることが出来る。
【００３９】
２つ目の組では、さらに１．５ビット変換し、その変換分を差し引いた残差信号Ｖｓ２、すなわち、変換前の入力アナログ信号Ｖｉｎ１から見れば１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２を得る必要がある。そして、減算回路１０２Ｂの正極端子には先に１．５ビット変換分が差し引かれた残差信号Ｖｓ１の増幅信号が入力される。しかし、減算回路１０２Ｂの負極端子には、１つ目の組で残差がとられる前のアナログ信号Ｖｉｎ２（＝Ｖｉｎ１）をＡ／Ｄ、Ｄ／Ａ変換したアナログ信号Ｖｄ２が入力される。従って、なんら工夫がないと１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２は得られない。
【００４０】
そこで、リファレンス選択回路１００ａにより、次のような処理が行われる。すなわち、前段ステージ１０４１から入力されるデジタル信号に基づき、アナログ信号Ｖｉｎ２の上位１．５ビット分の電圧レベルを特定するとともに、特定した１．５ビットの電圧レベルをさらに１．５ビットに分割した２レベルの参照電圧をサブＡＤＣ回路１００Ａに供給する。そして、この参照電圧を用いてＡ／Ｄ変換することで、サブＡＤＣ回路１００Ａでは入力アナログ信号Ｖｉｎ２に対して１．５ビット×１．５ビットのＡ／Ｄ変換がなされる。すなわち、サブＡＤＣ回路１００Ａからは、入力アナログ信号Ｖｉｎ２を３ビットにＡ／Ｄ変換したうちの下位１．５ビットの信号が出力される。
【００４１】
そして、その信号を次ステージのサブＤＡＣ回路１０１Ｂにてアナログ信号に復元するので、入力アナログ信号Ｖｉｎ２を１．５ビット×１．５ビットのＡ／Ｄ変換から下位１．５ビット分を復元したアナログ信号Ｖｄ２が減算回路１０２Ｂに入力される。従って、減算回路１０２Ｂにより入力アナログ信号Ｖｉｎ２から１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２が得られる。
【００４２】
上記の処理により、図１４（ａ）のＡ／Ｄ変換器においても、基本的なパイプライン方式のＡ／Ｄ変換器と同様に、パイプライン動作でＡ／Ｄ変換処理が実現されるようになっている。
【００４３】
本実施例のＡ／Ｄ変換器は、図１４（ａ）に示す従来例のＡ／Ｄ変換器の初段ステージ１０４１と２段目ステージ１０４Ａとを１段のステージに統合し、図１４（ｂ）に示す本実施例の初段ステージ１０４２としたものである。詳細には、図１４（ｂ）の初段ステージ１０４１のサブＡＤＣ回路１００１と、２段目ステージ１０４Ａのリファレンス選択回路１００ａとサブＡＤＣ回路１００Ａとを、図１４（ｂ）の本実施例の３ビットサブＡＤＣ回路１００２に統合したものである。
【００４４】
上記のように、１段のステージに統合したことで、図１４（ａ）の初段ステージと２段目ステージの処理は同一サイクルに行われることになるため、図１４（ａ）のサンプルホールドアンプ１０３１は不要となる。また、図１４（ｂ）の３ビットサブＡＤＣ回路１００２から後段ステージに出力されるデジタル信号は３ビット信号のうち下位１．５ビットの信号であり、図１４（ａ）のサブＡＤＣ回路１００Ａから出力される１．５ビットの信号と同一になっている。
【００４５】
以上のことから、本実施例のＡ／Ｄ変換器は、図１４（ａ）のＡ／Ｄ変換器の初段ステージと２段目ステージ１０４Ａとが同一サイクルで行われる点を除き、あとは図１４（ａ）と同様の動作原理でパイプライン方式のＡ／Ｄ変換処理が行われることがわかる。
【００４６】
図２には、図１のサブＤＡＣ回路、減算回路、およびサンプルホールド増幅回路を一体的に構成したＤＡＣ減算機能内蔵型のサンプルホールドアンプの説明図を示す。同図（ａ）はその回路構成図、（ｂ）はその動作を示すタイムチャートである。
【００４７】
この実施例では、サブＤＡＣ回路１０１、減算回路１０２、およびサンプルホールド増幅回路１０３は一体構成になっている。図２において、ＶｉＴ，ＶｉＢは正負の入力アナログ信号、Ｖｏｐ，Ｖｏｎは正負の出力アナログ信号、ＶＲＴ，ＶＲＢはＤ／Ａ変換に用いられる正負の基準電圧、Ｖｃｍは差動信号のコモンモード電圧、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は減算とサンプル・ホールドを行うためのコンデンサ、２０４は完全差動演算増幅器、φs0，φs1，φs2は１．５ビットの入力デジタル信号の３レベルに対応した入力パルス（いずれか１つが“１”、その他は“０”となる）、φsはサンプリングパルス、φhはホールドパルスを示す。各パルスφs0，φs1，φs2，φs，φhはクロック生成回路８から供給されるクロック信号にそれぞれ同期している。
【００４８】
上記構成において、サンプリングパルスφsが供給されるスイッチと各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２とにより、入力アナログ信号ＶｉＴ，ＶｉＢのサンプリング動作が行われる。一方、入力パルスφs0，φs1，φs2が供給されるスイッチと、ホールドパルスφｈが供給されるスイッチと、各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、完全差動増幅アンプ２０４とで、Ｄ／Ａ変換、減算、増幅ホールドの動作が行われる。ホールドパルスφhはサンプリングパルスφsの逆相になっており、ホールドパルスφhとスイッチ入力パルスφs0，φs1，φn1とは同相となっている。
【００４９】
ホールドパルスφhが“１”になると、入力パルスφs0，φs1，φs2の選択により入力デジタル信号に応じた３レベルの電圧（基準電圧ＶＲＴ，ＶＲＢとその中間電圧）の何れかがコンデンサＣｐ１，Ｃｎ１の一端にそれぞれ印加され、先にサンプルされた入力アナログ信号ＶｉＴ，ＶｉＢから上記３レベルの電圧の何れかに比例した電圧が減算される。同時に、完全差動アンプ２０４の出力端子がコンデンサＣｐ２、Ｃｎ２の一端に接続されるので、上記減算された電圧が完全差動アンプ２０４により増幅され且つホールドされる。各コンデンサは、出力アナログ信号Ｖｏｐ，Ｖｏｎが入力アナログ信号ＶｉＴ，ＶｉＢに対して２倍に増幅されるようにコンデンサＣｐ１とＣｐ２、コンデンサＣｎ１とＣｎ２がそれぞれ同容量になっている。
【００５０】
このようなＤＡＣ減算機能内蔵型のサンプルホールドアンプは、各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２に対するスイッチングにより動作が行われるので、スイッチドキャパシタ方式のアンプと呼ばれている。
【００５１】
図３には、上記ＤＡＣ減算機能内蔵型サンプルホールドアンプの入出力特性を表したグラフ図を示す。同図において、横軸は入力アナログ信号の差ΔＶｉｎ、縦軸は出力信号の差ΔＶｏを示している。
【００５２】
上記のＤＡＣ減算機能内蔵型のサンプルホールドアンプの入出力特性は、入力デジタル信号により示される３レベルのうち、最小レベルが入力されたときにφs0＝１、φs1＝０、φs2＝０となって直線（Ｊ）になり、中間レベルが入力されたときにφs0＝０、φs1＝１、φs2＝０となって直線（Ｋ）になり、最大レベルが入力されたときにφs0＝０、φs1＝０、φs2＝１となって直線（Ｌ）になる。入力アナログ信号の範囲は、入力デジタル信号と関連するので、φs0＝１、φs1＝０、φs2＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φs0＝０、φs1＝１、φs2＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜ΔＶＲ／４、φs0＝０、φs1＝０、φs2＝１の場合にΔＶｉｎ＜ΔＶＲ／４となる。
【００５３】
それゆえ、出力アナログ信号ΔＶｏは、入力アナログ信号ΔＶｉｎを２倍に増幅し、且つ、入力デジタル信号に応じてΔＶＲ，０，−ΔＶＲの電圧を加えたものになっており、出力アナログ信号ΔＶｏの中間電位は入力デジタル信号に応じて変化するものとなる。
【００５４】
図４には、初段のＡ／Ｄ変換ステージに設けられた３ｂｉｔサブＡＤＣ回路の構成例を示す。
【００５５】
この図において、Ｖｉｐ，Ｖｉｎは正負の入力アナログ信号、ＶＲＴ，ＶＲＢは正負の基準電圧、２０１１は比較用の参照電圧を生成するラダー抵抗、１２ａ〜１２ｄは参照電圧と入力アナログ信号を比較する差動型の比較器、１３０は比較器１２ａ〜１２ｄの出力信号に基づき上位１．５ビットの信号と下位１．５ビットの信号とを出力するエンコーダである。
【００５６】
この実施例では、入力アナログ信号は差動信号なので、基準電圧ＶＲＴ，ＶＲＢを正負の向きで分割した参照電圧が比較器１２の正相側に、負から正の向きで分割した参照電圧が比較器１２の負相側に供給される。比較器１２では、供給された１対の参照電圧の差分と入力アナログ信号ΔＶｉｎとを比較してその比較結果の信号をエンコーダ１３０に出力する。詳細には、供給参照電圧を大小でみた順に３番目と６番目の比較器１２ａ，１２ａの比較結果により３ビットの信号のうち上位１．５ビットの信号が決定され、この上位１．５ビットの比較結果と他の比較器１２ｂ〜１２ｄの比較結果とにより下位１．５ビットの信号が決定される。
【００５７】
上記ラダー抵抗２０１１は、その抵抗分割比が３：２：１：１：２：１：１：２：３に設定されている。ここで、この分割比について説明する。
【００５８】
Ａ／Ｄ変換器から最終的に得たいデジタル信号はビット単位の信号であるのだから、入力アナログ信号と比較すべき参照電圧は上限下限の電圧を２ｎに等分割した電圧の何れかにする必要がある。１．５ビットの信号すなわち３レベルを表す信号は、上限下限の電圧を３分割した２つの参照電圧との比較により得られるが、参照電圧を上限下限の電圧を３等分したのでは、最終的に望まれる２ｎに等分割した参照電圧からは外れてしまう。そこで、３レベルを表す場合には、従来から上限下限の電圧を３：２：３に分割した参照電圧が使用される。この参照電圧は上限下限の電圧を８（＝２３）等分した参照電圧と重なる。
【００５９】
初段ステージのサブＡＤＣ回路１００２では、３ビットのＡ／Ｄ変換が行われるが、変換後には上位１．５ビットと下位１．５ビットの信号に分けて使用されるため、単に上限下限の電圧を８（＝２３）に等分割した参照電圧と比較をしたのでは上位下位１．５ビットに分割できない。そこで、上記の３：２：１：１：２：１：１：２：３の分割比を用いている。この分割比によれば、上位１．５ビットの信号を導出する比較器１２ａ，１２ａへ供給される参照電圧は、基準電圧ＶＲＴ，ＶＲＢを３：２：３に分割した参照電圧となる。
【００６０】
また、下位１．５ビットの信号を導出する比較器１２ｂ，１２ｂに供給される参照電圧は、正の基準電圧ＶＲＴから正負の基準電圧の中間電圧ＶＲ０までを３：２：３に分割した参照電圧となる。また、比較器１２ｃ，１２ｃに供給される参照電圧は電圧ＶＲ１，ＶＲ２を３：２：３に分割した参照電圧に、比較器１２ｄ，１２ｄに供給される参照電圧は中間電圧ＶＲ０から負の基準電圧ＶＲＢまでを３：２：３に分割した参照電圧となる。ここで、上記電圧ＶＲ１，ＶＲ２は、これらの電位差が基準電圧ＶＲＴ，ＶＲＢの電位差の１／２で、中間の電位が基準電圧の中間電圧ＶＲ０と等しくなるものである。
【００６１】
すなわち、下位１．５ビットの信号を導出するための比較器には、入力アナログ信号と比較する電圧範囲として、電圧幅が基準電圧ＶＲＴ，ＶＲＢの１／２で上位１．５ビットの結果に応じて最大レベル、中間レベル、最小レベルの３範囲が設定され、それらの電圧範囲を３：２：３に分割した参照電圧が供給されるようになっている。それにより、上位と下位の１．５ビットの信号は、ともに所定の電圧範囲を３：２：３で分割した電圧レベルを表す信号となり、１．５ビット変換パイプライン方式のＡ／Ｄ変換動作が得られることになる。
【００６２】
図５には、２段目以降のＡ／Ｄ変換ステージに設けられた１．５ｂｉｔサブＡＤＣ回路の構成例を示す。なお、この図においては、ラダー抵抗２０１の分割比は図示されていない。
【００６３】
この図において、ＶＲＴ，ＶＲＢは正負の基準電圧、Ｖｉｐ，Ｖｉｎは前段ステージから入力される正負のアナログ信号、φs0，φs1，φs2は前段ステージから入力される１．５ビットのデジタル信号の３レベルに対応した入力パルス、２０１は基準電圧から電圧比較用の参照電圧を生成するラダー抵抗、２０２は入力パルスφs0，φs1，φs2に応じて電圧比較に使う参照電圧を選択するスイッチ群、１２は電圧比較器、１３は電圧比較器１２，１２からの信号に基づき１．５ビットの信号を出力するエンコーダである。これらのうち、ラダー抵抗２０１とスイッチ群２０２とが、図１のリファレンス選択回路１００ａを構成している。
【００６４】
ラダー抵抗２０１は、図４の比較器１２ｂ，１２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１２ｄにそれぞれ提供されているものと同じ参照電圧を生成する。スイッチ群２０２は前段ステージから入力される１．５ビットデジタル信号に応じて、図５において上段２組のスイッチ、中段２組のスイッチ、または下段２組のスイッチの何れかをオン状態にする。これにより、電圧比較器１２，１２は、前段ステージから入力される１．５ビットの信号に応じて、図４の比較器１２ｂ，１２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１２ｄの何れかと同様の電圧比較が行われる。
【００６５】
図６には、図４と図５のサブＡＤＣ回路中に設けられた電圧比較器の説明図を示す。同図（ａ）はその回路構成図の一例、（ｂ）はその動作を示すタイムチャートである。図７は、この電圧比較器にリファレンス発生回路を付加したものである。
【００６６】
この実施例の電圧比較器１２，１２ａ〜１２ｄは、チョッパ型と呼ばれる方式の比較器であり、入力アナログ信号Ｖｉｐ，Ｖｉｎをサンプリングするための制御パルスφｉｎが供給されるスイッチと、参照電圧Ｖｒｔ０〜Ｖｒｔ２の何れかを供給するスイッチ群２０２と、初期条件を設定するためのオートゼロパルスφａｚが供給されるスイッチの３種類のスイッチと、入力アナログ信号Ｖｉｐ，Ｖｉｎと基準電圧の差電圧を蓄えるコンデンサＣｉａ，Ｃｉｂと、差電圧の正負を判定する完全差動増幅器２０５と、その出力を増幅し且つラッチするラッチアンプ２０６とから構成される。
【００６７】
この比較器によれば、オートゼロ時に、制御パルスφｉｎとオートゼロパルスφａｚが“１”となって、コンデンサＣｉａ，Ｃｉｂの一端に入力アナログ信号Ｖｉｐ，Ｖｉｎが印加される一方、完全差動増幅器２０５は負帰還となるように入出力間が短絡されて完全差動増幅器２０５の入力端子が所定電圧にバイアスされる。
【００６８】
次いで、比較時には、制御パルスφｉｎとオートゼロパルスφａｚが“０”となると同時に、リファレンス選択スイッチ２０２の入力デジタル信号に応じたスイッチがオン状態になる。それにより、コンデンサＣｉａ，Ｃｉｂの一端に参照電圧が印加され、他端に入力アナログ信号Ｖｉｐ，Ｖｉｎとの差電圧が発生される。そして、この差電圧に基づき完全差動増幅器２０５が正負を判定し、この判定結果がラッチアンプ２０６により増幅され且つラッチされてエンコーダ１３に出力される。
【００６９】
図８には、本発明を１０ビットのＡ／Ｄ変換器に適用した実施例を、図９には、その動作を説明するタイムチャートを示す。
【００７０】
図８のＡ／Ｄ変換器は、上述のＡ／Ｄ変換器を７段のパイプラインステージにより、１０ビットのＡ／Ｄ変換を行うように構成したものである。初段ステージは３ビットのサブＡＤＣ回路１００２とＤＡＣ減算機能内蔵型のサンプルホールドアンプ１０１１から構成される。２〜６段目のステージは１．５ビットのサブＡＤＣ回路１００とＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１からそれぞれ構成される。また、最終段ステージは特に制限されないが３ビットのサブＡＤＣ回路１０６により構成している。
【００７１】
図９に示すように、このようなＡ／Ｄ変換器によれば、初段ステージにおいては、サブＡＤＣ回路１００２は、参照電圧と入力アナログ信号との比較動作と、デジタル信号の出力と、を変換クロックに同期させて交互に繰返す。同時に、ＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１は、入力アナログ信号のサンプル動作と、残差信号を求め２倍に増幅する動作とを、変換クロックに同期させて交互に繰返す。
【００７２】
２〜６段目のステージにおいては、サブＡＤＣ回路１００は、前段から入力されるアナログ信号（残差信号）と参照電圧との比較動作と、デジタル信号の出力とを変換クロックに同期させて交互に繰返す。同時に、ＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１は、入力アナログ信号のサンプル動作と、残差信号を求め２倍に増幅する動作とを、変換クロックに同期させて交互に繰返す。
【００７３】
７段目のステージのサブＡＤＣ回路１０６は、前段から入力されるアナログ信号（残差信号）と参照電圧との比較動作と、デジタル信号の出力とを変換クロックに同期させて交互に繰返す。
【００７４】
更に、各ステージは前段ステージに対して変換クロックの位相を１８０°ずらして動作する。そして、このようなパイプライン動作により入力されるアナログ信号を順次小ビットのデジタル信号に変換して、最終的に１０ビットのデジタル信号を得ることが出来る。
【００７５】
以上のように、この実施例のＡ／Ｄ変換器によれば、初段ステージのサブＡ／Ｄ変換回路１００２が、後段ステージの２倍の３ビットのＡ／Ｄ変換をするので、同一ビットのデジタル信号を少ないＡ／Ｄ変換ステージで得ることができるとともに、後続ステージの段数が減るため、初段のサンプルホールド増幅回路１０３の要求精度が緩和される。
【００７６】
さらに、初段ステージのサブＡ／Ｄ変換回路１００２が３ビットであるのに対して、初段ステージのサブＤ／Ａ変換回路１０１は１．５ビットで済むため、高い精度を得るためにキャパシタ乗算型のＤＡＣ回路を用いても、３ビットで且つ差動のＤＡＣ回路ではコンデンサが１６個以上必要なのに対して、コンデンサの数を著しく低く抑えられる。また、個数が少なくて済む分、コンデンサに要求される比精度も低くなる。従って、３ビットのものと比較して個数が少なく容量も小さなコンデンサで高い精度のＤ／Ａ変換を行える。それゆえ、精度を高くしても、コンデンサによるチップ占有面積の増加やそれによる消費電力の増加を低く抑えることが出来る。
【００７７】
また、サブＤ／Ａ変換回路１０１を１．５ビット用とすることで、サブＤ／Ａ変換回路１０１、減算回路１０２、およびサンプルホールド増幅回路１０３をスイッチドキャパシタ方式により一体的な構成としたので、高い精度のまま、回路規模を比較的小さく消費電力を低く抑えることが出来る。
【００７８】
図１０は、上記Ａ／Ｄ変換器をデジタルスチルカメラに適用した一例を示すブロック構成図である。
【００７９】
この図において、５１０はＣＣＤ（Charge Coupled Device）などの撮像素子、５２０は撮像素子５１０からのアナログ信号をＡ／D変換するＡＤ変換用ＬＳＩ、５３０はＡＤ変換用ＬＳＩ５２０から出力される画像データを受けてデータ処理を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）である。この実施例のデジタルスチルカメラでは、ＤＳＰ５３０で画像処理された画像データは外部のＤＡ変換回路５６０へ出力されてアナログ信号に変換され、これがフィルタ５７０を通してディスプレイ５８０に供給されて表示されるように構成されている。
【００８０】
上記ＡＤ変換用ＬＳＩ５２０は、撮像素子５１０から出力され入力端子ＩＮに入力されたアナログ映像信号をサンプリングする相関二重サンプリング回路（ＣＤＳ）５２１と、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）５２２と、増幅されたアナログ信号をディジタル信号に変換する上記実施例のＡＤ変換器（ＡＤＣ）５２３と、変換されデジタル信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ５２５とから構成される。
【００８１】
また、上記ＤＳＰ５３０は、ＡＤ変換用ＬＳＩ５２０から出力されデジタルデータに対して例えば色補正や画像合成などの画像処理を行なう画像処理回路５３２と、復号された画像データを圧縮して外部のメモリ５５０に格納したりメモリ５５０から読み出された画像データを伸長したりする圧縮／伸長回路５３３などにより構成されている。
【００８２】
上記のようなＡＤ変換用ＬＳＩ５２０によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度で且つ高速にアナログ信号をデジタル信号に変換可能であり、電池で動作する携帯型のデジタルスチルカメラに適用する場合に特に有用である。
【００８３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
例えば、実施例では、初段に３ビットのサブＡＤＣ回路を、２段目以降に１．５ビットのサブＡＤＣ回路を適用したが、初段を２ビットで２段目以降を１ビットとしたり、初段を４ビットで２段目以降を２ビットとすることも出来る。また、サブＤＡＣ回路と減算回路とサンプルホールド増幅回路とをキャパシタのスイッチ制御により一体構成としたが、別構成としても良い。
【００８５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタルスチルカメラのＡＤ変換用ＬＳＩについて説明したがこの発明はそれに限定されるものでなく、ＡＤ変換を連続的に高速に行う集積回路に広く利用することができる。
【００８６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００８７】
すなわち、本発明に従うと、初段ステージのＡ／Ｄ変換ビット数を（ｍ＋ｎ）ビットと後続ステージより大きくできるので、その分、Ａ／Ｄ変換ステージの段数が減って、初段の増幅回路の要求精度を緩和することが出来る。さらに、初段ステージのサブＤ／Ａ変換回路はｍビットで済むため、チップ占有面積の増加やそれによる消費電力の増加を低く抑えることが出来るという効果がある。
【００８８】
また、サブＤ／Ａ変換回路、減算回路、およびサンプルホールド動作する増幅回路とをキャパシタを用いて一体的な構成とすることで、高い精度のまま、回路規模を比較的小さく消費電力を低く抑えることが出来るという効果がある。
【００８９】
また、本発明に係る半導体集積回路によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度で且つ高速にアナログ信号をデジタル信号に変換可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のＡ／Ｄ変換器を示す構成図である。
【図２】図１のサブＤＡＣ回路、減算回路、およびサンプルホールド増幅回路の一体的な構成例を説明するための図で、（ａ）はその回路構成図、（ｂ）はその動作を示すタイムチャートである。
【図３】図２の回路の入出力特性を表したグラフ図である。
【図４】初段のＡ／Ｄ変換ステージに設けられた３ｂｉｔサブＡＤＣ回路の一例を示す回路構成図である。
【図５】２段目以降のＡ／Ｄ変換ステージに設けられた１．５ｂｉｔサブＡＤＣ回路の一例を示す回路構成図である。
【図６】実施例のサブＡＤＣ回路中に設けられた電圧比較器を説明するための図で、（ａ）はその一例の回路構成図、（ｂ）はその動作を示すタイムチャートである。
【図７】図６の電圧比較器とリファレンス発生回路の一例とを示す回路構成図である。
【図８】本発明を適用して好適な１０ビットのＡ／Ｄ変換器の実施例を示す構成図である。
【図９】図８のＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図１０】本発明に係るＡ／Ｄ変換器を適用したデジタルスチルカメラの構成例を示すブロック図である。
【図１１】パイプライン方式のＡ／Ｄ変換器の第１従来例を示す構成図である。
【図１２】パイプライン方式のＡ／Ｄ変換器の第２従来例を示す構成図である。
【図１３】パイプライン方式のＡ／Ｄ変換器の第３従来例を示す構成図である。
【図１４】本発明に係るＡ／Ｄ変換器と第３従来例との構成を比較する図である。
【符号の説明】
１２ 電圧比較器
１３ エンコーダ
１２ａ〜１２ｄ 電圧比較器
１００ サブＡＤＣ回路
１００ａ リファレンス選択回路
１０１ サブＤＡＣ回路
１０２ 減算回路
１０３ サンプルホールド増幅回路
１０４ ２段目以降のＡ／Ｄ変換ステージ
１０７ エンコーダ＆デジタル補正回路
１０８ クロック生成回路
１３０ エンコーダ
２０１ ラダー抵抗
２０２ スイッチ群
２０４ 完全差動アンプ
５２０ ＡＤ変換用ＬＳＩ
１００２ 初段ステージのサブＡＤＣ回路
１０１１ ＤＡＣ減算機能内蔵型サンプルホールドアンプ
１０４２ 初段Ａ／Ｄ変換ステージ
２０１１ ラダー抵抗
Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２ ＤＡＣ減算機能内蔵型サンプルホールドアンプのキャパシタ
【発明の属する技術分野】
この発明は、Ａ／Ｄ変換器のビット精度を向上する技術に関し、特に、デジタルスチルカメラのアナログ撮像信号をデジタル変換する半導体集積回路に適用して有用な技術に関する。
【０００２】
【従来の技術】
以前より、小ビットのＡ／Ｄ変換ステージを複数段縦続接続してなりこれらの各ステージをパイプライン動作させることで所定ビット数のディジタル信号を得るパイプライン方式のＡ／Ｄ変換器が開発されている。このようなＡ／Ｄ変換器については、例えば、文献Ａ“A10-b20-Msamples/s Analog-to-Digital Converter,”IEEE J.Solid-State Circuits,vol.27,1992、文献Ｂ“A55-mW,10-bit,40Msample/s Nyquist Rate CMOS ADC,”IEEE 1999CICC,Analog Devices,Inc.、および、特開平１０−１７８３４５号などに開示されている。
【０００３】
文献Ａに開示されているＡ／Ｄ変換器は、図１１に示すように、パイプライン動作する９段のＡ／Ｄ変換ステージ６を有するもので、各Ａ／Ｄ変換ステージ６は入力アナログ信号を３レベルで示される１．５ｂｉｔのデジタル信号に変換するサブＡＤＣ回路２と、このデジタル信号をアナログ信号に変換するサブＤＡＣ回路３と、入力アナログ信号から上記サブＤＡＣ回路３のアナログ信号を減算して残差信号を抽出する減算回路４と、この残差信号を２倍に増幅して保持するサンプル・ホールド増幅器５とから構成される。この構成により、入力アナログ信号は各Ａ／Ｄ変換ステージ６を通過するごとに上位１．５ビットずつデジタル信号に変換されていき、９段のＡ／Ｄ変換ステージ６を経て１０ビットのデジタル信号が得られる。
【０００４】
また、文献Ｂに開示されているＡ／Ｄ変換器は、図１２に示すように、初段のＡ／Ｄ変換ステージ６１に、３ビットタイプのサブＡＤＣ回路２１とサブＤＡＣ回路３１とを使用するとともに、それに応じて残差信号を増幅するサンプルホールドアンプ５１を４倍のアンプにしたものである。このような回路によれば、文献Ａのものより少ないＡ／Ｄ変換ステージで同一ビットのデジタル信号を得ることができるとともに、後続するＡ／Ｄ変換ステージの段数が減るため、初段のサンプルホールドアンプ５１の要求精度が緩和されるという利点がある。
【０００５】
また、特開平１０−１７８３４５号に開示のＡ／Ｄ変換器は、図１３に示すように、前段ステージ１０４１のサブＡＤＣ回路１００１により変換された１．５ビットのデジタル信号を、次段のステージ１０４のサブＤＡＣ回路１０１においてアナログ信号に変換するとともに、この復元アナログ信号を前段ステージ１０４から入力されるアナログ信号から減算して残差信号を得るように構成したものである。サブＡＤＣ回路１００は後段の減算回路１０２で得られる残差信号に対応するデジタル信号を先回りして生成しなければならないので、リファレンス選択回路により参照電圧を選択してＡ／Ｄ変換するように構成されている。
【０００６】
図１１や図１２のＡ／Ｄ変換器では、各Ａ／Ｄ変換ステージのクリティカルパスが、サブＡＤＣ回路２−サブＤＡＣ回路３−減算回路４−サンプルホールドアンプ５と連なる信号パスであるのに対して、この図１３のタイプでは、２段以降のＡ／Ｄ変換ステージのクリティカルパスが、サブＤＡＣ回路１０１−減算回路１０２−サンプルホールドアンプ５と連なる信号パス、もしくは、リファレンス選択回路−サブＡＤＣ回路１００と連なる信号パスとなるので、１ステージにかかる処理時間が短くなる。それゆえＡ／Ｄ変換器を高速で動作させることが出来るという利点を有する。
【０００７】
【発明が解決しようとする課題】
近年、デジタル技術の進展にともない様々なアナログ−デジタル機器に用いられているＡ／Ｄ変換器についても、例えば１０ビット精度から１２ビット精度へとビット精度の向上が図られている。
【０００８】
図１１や図１３に示すＡ／Ｄ変換器においてビット精度を上げるには、そのＡ／Ｄ変換ステージの段数を増やせばよいが、ステージ段数を増やすと回路の占有面積が大きくなり、また、ステージ段数が増加しただけ消費電力が増加するという問題が生じる。また、初段ステージのサンプルホールドアンプには、後続のＡ／Ｄ変換ステージでデジタル変換するビット数分の精度が要求されるが、ステージ段数を増加させると、それに伴い、サンプルホールドアンプの精度を上げなければならず、精度を上げるために増幅回路に流れる電流が多くなり消費電力が増すという問題が生じる。
【０００９】
図１２に示すＡ／Ｄ変換器は、初段ステージでＡ／Ｄ変換するビット数を３ビットと多ビット化することで、ステージ段数を増やさずにビット精度を上げられるとともに、ステージ段数が増加しないことから初段ステージのサンプルホールドアンプの要求精度も緩和されるという利点がある。
【００１０】
しかしながら、図１２のＡ／Ｄ変換器では、初段ステージを多ビット化することで初段ステージのＤＡＣ回路も同様に多ビット化しなければならないという問題がある。初段ステージのサブＤＡＣ回路３１や減算回路４には、Ａ／Ｄ変換器のトータルのビット精度と同等の精度、例えば１２ビットのＡ／Ｄ変換器では１２ビット精度が要求されるが、このような高精度の出力はラダー抵抗による電圧分割から出力を得るラダー抵抗型のＤＡＣ回路では抵抗素子の製造ばらつきのため１２ビット精度は実現困難である。
【００１１】
そのため、１２ビット精度を得るには、複数のコンデンサに一旦電荷を溜めた後、所望数のコンデンサの電圧を乗算して出力電圧を得るキャパシタ乗算型のＤＡＣ回路を用いることになる。キャパシタ乗算型のＤＡＣ回路において、精度を決定するものは、コンデンサの比精度であり、多ビット化するほど、必要なコンデンサの個数も増え、より高い比精度が要求される。
【００１２】
従って、初段ステージのＤＡＣ回路を多ビット化すると、該ＤＡＣ回路に必要なコンデンサの個数が増え（例えば３ビットで差動信号であれば１６個以上）、さらに、これらの比精度を上げるためには大容量のコンデンサを用いなければならず、占有面積の増大、さらにはアンプの負荷容量が増すことからアンプの消費電力も著しく増加するという問題を発生させる。
【００１３】
この発明の目的は、チップ占有面積や消費電力の増加を抑制しつつビット精度の向上を図れるＡ／Ｄ変換器を提供することにある。
【００１４】
この発明の他の目的は、チップ面積や消費電力の増加を抑制しつつ高いビット精度でアナログ信号をデジタル信号に変換可能な半導体集積回路を提供することにある。
【００１５】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１７】
すなわち、小ビットのＡ／Ｄ変換ステージを複数段縦続接続してなり、変換前のアナログ信号を上記複数段のＡ／Ｄ変換ステージに通すことで所定ビット数のディジタル信号を得るパイプライン方式のＡ／Ｄ変換器において、２段目以降のＡ／Ｄ変換ステージは、前段ステージから入力されるアナログ信号をｎビットのデジタル信号に変換して後段ステージに出力するサブＡ／Ｄ変換回路と、前段ステージから入力されるｎビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記前段ステージから入力されるアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅し且つ保持して後段ステージに出力する増幅回路と、前段ステージから入力されるデジタル信号に応じて上記サブＡ／Ｄ変換回路の比較用の参照電圧を選択するリファレンス選択回路とを有するとともに、上記サブＡ／Ｄ変換回路の出力を当該ステージで得られたデジタル信号とするように構成され、初段のＡ／Ｄ変換ステージは、上記変換前のアナログ信号を（ｍ＋ｎ）ビットのデジタル信号に変換するとともに下位ｎビットのデジタル信号が後段ステージに出力されるサブＡ／Ｄ変換回路と、該サブＡ／Ｄ変換回路で変換された上位ｍビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記変換前のアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅するとともに保持して後段ステージに出力する増幅回路とを有するとともに、上記サブＡ／Ｄ変換回路の（ｍ＋ｎ）ビットのデジタル信号を当該ステージで得られたデジタル信号とするように構成したものである。
【００１８】
ここで、上記手段の動作原理について、図１４に例示した回路構成に基づき簡単に説明する。図１４（ａ）は図１３に示した従来のＡ／Ｄ変換器の初段〜３段目のＡ／Ｄ変換ステージの構成図、（ｂ）は本発明に係るＡ／Ｄ変換器の初段と２段目のＡ／Ｄ変換ステージの構成図である。
【００１９】
同図に示すように、本発明に係るＡ／Ｄ変換器においては、２段目以降のＡ／Ｄ変換ステージ（１０４）は、図１４（ａ）の２段目以降のＡ／Ｄ変換ステージ（１０４Ａ，１０４Ｂ）と同様の構成となる。また、本発明に係る初段目のＡ／Ｄ変換ステージ（１０４２）は、図１４（ａ）の初段目と２段目のＡ／Ｄ変換ステージ（１０４１，１０４Ａ）を１段に統合した構成となる。つまり、上記手段によれば、図１４（ａ）の従来例と同様の動作原理でＡ／Ｄ変換を行うことが出来る。なお、動作原理の詳細については実施の形態で説明する。
【００２０】
さらに、本発明に係る上記手段によれば、初段ステージのサブＡ／Ｄ変換回路が、後段ステージより多くのビット数（例えば、２倍のビット数（ｎ×２））のＡ／Ｄ変換をするので、その分所定ビットのＡ／Ｄ変換を少ないステージで得ることができるとともに、ステージの段数が減るため、初段の増幅回路の要求精度が緩和される。
【００２１】
さらに、初段ステージのサブＤ／Ａ変換回路はｍビットで済むため、サブＤ／Ａ変換回路として高い精度を得るためにキャパシタ乗算型のＤＡＣ回路を用いた場合でも、（ｍ＋ｎ）ビットのものと比較してコンデンサの必要数が少なくなる。そして、その分、コンデンサに要求される比精度も低くなる。従って、（ｍ＋ｎ）ビットのものと比較して個数も少なく、容量も小さなコンデンサを用いて、高い精度が得られることから、コンデンサによるチップ占有面積の増加やそれに伴う消費電力の増加を低く抑えることが出来る。
【００２２】
望ましくは、上記サブＤ／Ａ変換回路は、供給された２個の基準電圧とこれら基準電圧の短絡電圧の中から入力デジタル信号に対応した出力電圧を選択する１．５ビット用のＤ／Ａ変換回路であり、上記サブＤ／Ａ変換回路、減算回路、および増幅回路は、サンプル時に入力アナログ信号に比例した電荷をキャパシタに蓄え、ホールド時に上記サブＤ／Ａ変換回路の上記出力電圧に比例した電荷をキャパシタから引き抜くとともに、このキャパシタにより生成された電圧をアンプにより出力保持するように構成すると良い。
【００２３】
このようにサブＤ／Ａ変換回路を１．５ビット用とし、サブＤ／Ａ変換回路、減算回路、およびサンプルホールド動作する増幅回路とをキャパシタを用いて一体的な構成とすることで、高い精度のまま、回路規模を小さく消費電力を低く抑えることが出来る。
【００２４】
また望ましくは、上記初段のＡ／Ｄ変換ステージに設けられるサブＡ／Ｄ変換回路は、１対の基準電圧を抵抗分割してなる複数の参照電圧と入力アナログ信号とをそれぞれ比較する８個の電圧比較回路を有する３ビットのＡ／Ｄ変換回路であるとともに、上記抵抗分割の比が、［抵抗分割比 ＝ ３：２：１：１：２：１：１：２：３］になるように構成すると良い。詳細は実施の形態で説明するが、これにより、Ａ／Ｄ変換器から最終的に得られるデジタル信号を、ビット数に合わせて等分割された電圧レベルで量子化することができる。
【００２５】
さらに望ましくは、各Ａ／Ｄ変換ステージに入力されるアナログ信号は完全差動信号であると好ましい。
【００２６】
また、上記のようなＡ／Ｄ変換器は、固体撮像素子から読み出したアナログ撮像信号をデジタル信号に変換する回路として半導体集積回路の中に形成するのに適している。このような半導体集積回路によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度でアナログ信号をデジタル信号に変換可能である。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明の好適な実施例であるＡ／Ｄ変換器を示す構成図である。
【００２８】
この実施例のＡ／Ｄ変換器は、縦続接続された複数段のＡ／Ｄ変換ステージ１０４２，１０４，…，１０４，１０５と、これらの各Ａ／Ｄ変換ステージ１０４２，１０４…，１０５から入力される小ビットのデジタル信号をエンコード及びデジタル補正してｍビットのデジタル信号を生成するエンコーダ＆デジタル補正回路１０７と、変換前の入力アナログ信号Ｖｉｎを一時的に保持するサンプルホールドアンプ（ＳＨＡ）１と、各回路に動作タイミングを与えるクロック生成回路１０８などから構成される。
【００２９】
なお、上記サンプルホールドアンプ１は変換前の入力アナログ信号Ｖｉｎが所定の入力タイミングに安定して入力される保証があれば不要なものとなる。また、この実施例においては、アナログ信号として完全差動信号が用いられている。
【００３０】
初段のＡ／Ｄ変換ステージ１０４２は、３ビットのサブＡＤＣ回路１００２と、１．５ビットのサブＤＡＣ回路１０１と、減算回路１０２と、２倍のサンプルホールド増幅回路１０３などから構成される。サブＡＤＣ回路１００２は、入力アナログ信号を３ビットのデジタル信号に変換してエンコーダ＆デジタル補正回路１０７に出力するとともに、３ビットのデジタル信号のうち入力アナログ信号の電圧を３レベルで表した上位１．５ビットを同一ステージ１０４２のサブＤＡＣ回路１０１に、下位１．５ビットを後段ステージ１０４に出力する。
【００３１】
サブＤＡＣ回路１０１は、入力された１．５ビットデジタル信号をそれに応じたアナログ信号に変換して減算回路１０２に出力する。減算回路１０２は変換前の入力アナログ信号からサブＤＡＣ回路１０１で復元されたアナログ信号を減算して残差信号を抽出する。サンプルホールド増幅回路１０３はこの残差信号を保持して後段ステージに出力する。
【００３２】
２段目からｊ段目までの各Ａ／Ｄ変換ステージ１０４は、それぞれ同一のものであり、１．５ビットのサブＡＤＣ回路１００と、リファレンス選択回路１００ａと、１．５ビットのサブＤＡＣ回路１０１と、減算回路１０２と、２倍のサンプルホールド増幅回路１０３などから構成される。リファレンス選択回路１００ａは、前段ステージからの１．５ビットデジタル信号に応じて２つの参照電圧を選択してサブＡＤＣ回路１００に供給する。サブＡＤＣ回路１００は、前段ステージから入力されたアナログ信号を、供給された参照電圧と比較して１．５ビットのデジタル信号に変換し、エンコーダ＆デジタル補正回路１０７並びに後段ステージへ出力する。サブＤＡＣ回路１０１は前段ステージから入力されたデジタル信号を所定レベルのアナログ信号に変換する。差分回路１０２やサンプルホールド増幅回路１０３は初段ステージのものと同一のものである。
【００３３】
最終段のＡ／Ｄ変換ステージ１０５は、前段ステージから入力されるアナログ信号を参照電圧と比較してＮビットのデジタル信号に変換するサブＡＤＣ回路１０６と、前段ステージから入力されたデジタル信号に応じた参照電圧を選択しサブＡＤＣ回路１０６に供給するリファレンス選択回路１０６ａとから構成される。
【００３４】
初段から最終段の１つ手前までのＡ／Ｄ変換ステージ１０４２，１０４，１０４…では３ビットや１．５ビットの量子化を扱っているため、最終段の１つ手前のステージの量子化ステップの各電圧レベルは上限電圧と下限電圧を２ｉで等間隔したものになっていない。そのため、この最終段のＡ／Ｄ変換ステージ１０５では、量子化ステップを、上限電圧と下限電圧を２ｍで等間隔した電圧レベルに補填するように行われる。また、この最終段のビット数は大きく設定することで、最終的なビット精度を変えずに前段のステージ数を減らすことが出来るので、ステージ数減少の効果と、サブＡＤＣ１０６やリファレンス選択回路１０６ａの回路規模や消費電力の増大との兼ね合いを考慮して最適なビット数に設定すると良い。
【００３５】
次に、上記Ａ／Ｄ変換器の動作原理について詳細に説明する。図１４には、この動作原理を説明するための図を示す。同図（ａ）には特開平１０−１７８３４５号に開示のＡ／Ｄ変換器の１，２，３段目のＡ／Ｄ変換ステージの構成例を、（ｂ）にはこの実施例の１，２段目のＡ／Ｄ変換ステージを示している。
【００３６】
先ず、基本的なパイプライン方式のＡ／Ｄ変換器においては、入力アナログ信号を小ビットのデジタル信号に変換する小ビットＡ／Ｄ変換処理と、この小ビットデジタル信号を再びアナログ信号に復元して元の入力アナログ信号から減算する残差信号の抽出処理とが、基本処理とされる。そして、抽出した残差信号を後段ステージの入力アナログ信号として出力し、上記小ビットＡ／Ｄ変換と残差信号の抽出処理とを繰り返すことで、所定ビットのデジタル信号が得られるようになっている。図１１や図１２に示す従来例では、これら小ビットＡ／Ｄ変換処理と残差信号の抽出処理とを同一ステージで行っている。
【００３７】
図１４（ａ）に示す従来例のＡ／Ｄ変換器では、上記小ビットＡ／Ｄ変換処理と残差信号の抽出処理とを連続する２つのステージにまたがって行っている。すなわち、初段ステージ１０４１のサブＡＤＣ回路１００１と２段目ステージ１０４ＡのサブＤＡＣ回路１０１Ａ、並びに、２段目ステージ１０４ＡのサブＡＤＣ回路１００Ａと３段目ステージ１０４ＢのサブＤＡＣ回路１０１Ｂとが、それぞれ組みになって、小ビットのＡ／Ｄ変換と残差信号を得るためのＤ／Ａ変換とを行っている。
【００３８】
１つ目の組では、１．５ビットにＡ／Ｄ変換される元の入力アナログ信号Ｖｉｎ１と、１．５ビットに変換された後サブＤＡＣ回路１０１Ａで復元されたアナログ信号Ｖｄ１とが減算回路１０２Ａに入力されるので、この減算により入力アナログ信号Ｖｉｎ１から１．５ビット変換分を差し引いた残差信号Ｖｓ１を得ることが出来る。
【００３９】
２つ目の組では、さらに１．５ビット変換し、その変換分を差し引いた残差信号Ｖｓ２、すなわち、変換前の入力アナログ信号Ｖｉｎ１から見れば１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２を得る必要がある。そして、減算回路１０２Ｂの正極端子には先に１．５ビット変換分が差し引かれた残差信号Ｖｓ１の増幅信号が入力される。しかし、減算回路１０２Ｂの負極端子には、１つ目の組で残差がとられる前のアナログ信号Ｖｉｎ２（＝Ｖｉｎ１）をＡ／Ｄ、Ｄ／Ａ変換したアナログ信号Ｖｄ２が入力される。従って、なんら工夫がないと１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２は得られない。
【００４０】
そこで、リファレンス選択回路１００ａにより、次のような処理が行われる。すなわち、前段ステージ１０４１から入力されるデジタル信号に基づき、アナログ信号Ｖｉｎ２の上位１．５ビット分の電圧レベルを特定するとともに、特定した１．５ビットの電圧レベルをさらに１．５ビットに分割した２レベルの参照電圧をサブＡＤＣ回路１００Ａに供給する。そして、この参照電圧を用いてＡ／Ｄ変換することで、サブＡＤＣ回路１００Ａでは入力アナログ信号Ｖｉｎ２に対して１．５ビット×１．５ビットのＡ／Ｄ変換がなされる。すなわち、サブＡＤＣ回路１００Ａからは、入力アナログ信号Ｖｉｎ２を３ビットにＡ／Ｄ変換したうちの下位１．５ビットの信号が出力される。
【００４１】
そして、その信号を次ステージのサブＤＡＣ回路１０１Ｂにてアナログ信号に復元するので、入力アナログ信号Ｖｉｎ２を１．５ビット×１．５ビットのＡ／Ｄ変換から下位１．５ビット分を復元したアナログ信号Ｖｄ２が減算回路１０２Ｂに入力される。従って、減算回路１０２Ｂにより入力アナログ信号Ｖｉｎ２から１．５ビット×１．５ビットの変換分を差し引いた残差信号Ｖｓ２が得られる。
【００４２】
上記の処理により、図１４（ａ）のＡ／Ｄ変換器においても、基本的なパイプライン方式のＡ／Ｄ変換器と同様に、パイプライン動作でＡ／Ｄ変換処理が実現されるようになっている。
【００４３】
本実施例のＡ／Ｄ変換器は、図１４（ａ）に示す従来例のＡ／Ｄ変換器の初段ステージ１０４１と２段目ステージ１０４Ａとを１段のステージに統合し、図１４（ｂ）に示す本実施例の初段ステージ１０４２としたものである。詳細には、図１４（ｂ）の初段ステージ１０４１のサブＡＤＣ回路１００１と、２段目ステージ１０４Ａのリファレンス選択回路１００ａとサブＡＤＣ回路１００Ａとを、図１４（ｂ）の本実施例の３ビットサブＡＤＣ回路１００２に統合したものである。
【００４４】
上記のように、１段のステージに統合したことで、図１４（ａ）の初段ステージと２段目ステージの処理は同一サイクルに行われることになるため、図１４（ａ）のサンプルホールドアンプ１０３１は不要となる。また、図１４（ｂ）の３ビットサブＡＤＣ回路１００２から後段ステージに出力されるデジタル信号は３ビット信号のうち下位１．５ビットの信号であり、図１４（ａ）のサブＡＤＣ回路１００Ａから出力される１．５ビットの信号と同一になっている。
【００４５】
以上のことから、本実施例のＡ／Ｄ変換器は、図１４（ａ）のＡ／Ｄ変換器の初段ステージと２段目ステージ１０４Ａとが同一サイクルで行われる点を除き、あとは図１４（ａ）と同様の動作原理でパイプライン方式のＡ／Ｄ変換処理が行われることがわかる。
【００４６】
図２には、図１のサブＤＡＣ回路、減算回路、およびサンプルホールド増幅回路を一体的に構成したＤＡＣ減算機能内蔵型のサンプルホールドアンプの説明図を示す。同図（ａ）はその回路構成図、（ｂ）はその動作を示すタイムチャートである。
【００４７】
この実施例では、サブＤＡＣ回路１０１、減算回路１０２、およびサンプルホールド増幅回路１０３は一体構成になっている。図２において、ＶｉＴ，ＶｉＢは正負の入力アナログ信号、Ｖｏｐ，Ｖｏｎは正負の出力アナログ信号、ＶＲＴ，ＶＲＢはＤ／Ａ変換に用いられる正負の基準電圧、Ｖｃｍは差動信号のコモンモード電圧、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は減算とサンプル・ホールドを行うためのコンデンサ、２０４は完全差動演算増幅器、φs0，φs1，φs2は１．５ビットの入力デジタル信号の３レベルに対応した入力パルス（いずれか１つが“１”、その他は“０”となる）、φsはサンプリングパルス、φhはホールドパルスを示す。各パルスφs0，φs1，φs2，φs，φhはクロック生成回路８から供給されるクロック信号にそれぞれ同期している。
【００４８】
上記構成において、サンプリングパルスφsが供給されるスイッチと各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２とにより、入力アナログ信号ＶｉＴ，ＶｉＢのサンプリング動作が行われる。一方、入力パルスφs0，φs1，φs2が供給されるスイッチと、ホールドパルスφｈが供給されるスイッチと、各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２と、完全差動増幅アンプ２０４とで、Ｄ／Ａ変換、減算、増幅ホールドの動作が行われる。ホールドパルスφhはサンプリングパルスφsの逆相になっており、ホールドパルスφhとスイッチ入力パルスφs0，φs1，φn1とは同相となっている。
【００４９】
ホールドパルスφhが“１”になると、入力パルスφs0，φs1，φs2の選択により入力デジタル信号に応じた３レベルの電圧（基準電圧ＶＲＴ，ＶＲＢとその中間電圧）の何れかがコンデンサＣｐ１，Ｃｎ１の一端にそれぞれ印加され、先にサンプルされた入力アナログ信号ＶｉＴ，ＶｉＢから上記３レベルの電圧の何れかに比例した電圧が減算される。同時に、完全差動アンプ２０４の出力端子がコンデンサＣｐ２、Ｃｎ２の一端に接続されるので、上記減算された電圧が完全差動アンプ２０４により増幅され且つホールドされる。各コンデンサは、出力アナログ信号Ｖｏｐ，Ｖｏｎが入力アナログ信号ＶｉＴ，ＶｉＢに対して２倍に増幅されるようにコンデンサＣｐ１とＣｐ２、コンデンサＣｎ１とＣｎ２がそれぞれ同容量になっている。
【００５０】
このようなＤＡＣ減算機能内蔵型のサンプルホールドアンプは、各コンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２に対するスイッチングにより動作が行われるので、スイッチドキャパシタ方式のアンプと呼ばれている。
【００５１】
図３には、上記ＤＡＣ減算機能内蔵型サンプルホールドアンプの入出力特性を表したグラフ図を示す。同図において、横軸は入力アナログ信号の差ΔＶｉｎ、縦軸は出力信号の差ΔＶｏを示している。
【００５２】
上記のＤＡＣ減算機能内蔵型のサンプルホールドアンプの入出力特性は、入力デジタル信号により示される３レベルのうち、最小レベルが入力されたときにφs0＝１、φs1＝０、φs2＝０となって直線（Ｊ）になり、中間レベルが入力されたときにφs0＝０、φs1＝１、φs2＝０となって直線（Ｋ）になり、最大レベルが入力されたときにφs0＝０、φs1＝０、φs2＝１となって直線（Ｌ）になる。入力アナログ信号の範囲は、入力デジタル信号と関連するので、φs0＝１、φs1＝０、φs2＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φs0＝０、φs1＝１、φs2＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜ΔＶＲ／４、φs0＝０、φs1＝０、φs2＝１の場合にΔＶｉｎ＜ΔＶＲ／４となる。
【００５３】
それゆえ、出力アナログ信号ΔＶｏは、入力アナログ信号ΔＶｉｎを２倍に増幅し、且つ、入力デジタル信号に応じてΔＶＲ，０，−ΔＶＲの電圧を加えたものになっており、出力アナログ信号ΔＶｏの中間電位は入力デジタル信号に応じて変化するものとなる。
【００５４】
図４には、初段のＡ／Ｄ変換ステージに設けられた３ｂｉｔサブＡＤＣ回路の構成例を示す。
【００５５】
この図において、Ｖｉｐ，Ｖｉｎは正負の入力アナログ信号、ＶＲＴ，ＶＲＢは正負の基準電圧、２０１１は比較用の参照電圧を生成するラダー抵抗、１２ａ〜１２ｄは参照電圧と入力アナログ信号を比較する差動型の比較器、１３０は比較器１２ａ〜１２ｄの出力信号に基づき上位１．５ビットの信号と下位１．５ビットの信号とを出力するエンコーダである。
【００５６】
この実施例では、入力アナログ信号は差動信号なので、基準電圧ＶＲＴ，ＶＲＢを正負の向きで分割した参照電圧が比較器１２の正相側に、負から正の向きで分割した参照電圧が比較器１２の負相側に供給される。比較器１２では、供給された１対の参照電圧の差分と入力アナログ信号ΔＶｉｎとを比較してその比較結果の信号をエンコーダ１３０に出力する。詳細には、供給参照電圧を大小でみた順に３番目と６番目の比較器１２ａ，１２ａの比較結果により３ビットの信号のうち上位１．５ビットの信号が決定され、この上位１．５ビットの比較結果と他の比較器１２ｂ〜１２ｄの比較結果とにより下位１．５ビットの信号が決定される。
【００５７】
上記ラダー抵抗２０１１は、その抵抗分割比が３：２：１：１：２：１：１：２：３に設定されている。ここで、この分割比について説明する。
【００５８】
Ａ／Ｄ変換器から最終的に得たいデジタル信号はビット単位の信号であるのだから、入力アナログ信号と比較すべき参照電圧は上限下限の電圧を２ｎに等分割した電圧の何れかにする必要がある。１．５ビットの信号すなわち３レベルを表す信号は、上限下限の電圧を３分割した２つの参照電圧との比較により得られるが、参照電圧を上限下限の電圧を３等分したのでは、最終的に望まれる２ｎに等分割した参照電圧からは外れてしまう。そこで、３レベルを表す場合には、従来から上限下限の電圧を３：２：３に分割した参照電圧が使用される。この参照電圧は上限下限の電圧を８（＝２３）等分した参照電圧と重なる。
【００５９】
初段ステージのサブＡＤＣ回路１００２では、３ビットのＡ／Ｄ変換が行われるが、変換後には上位１．５ビットと下位１．５ビットの信号に分けて使用されるため、単に上限下限の電圧を８（＝２３）に等分割した参照電圧と比較をしたのでは上位下位１．５ビットに分割できない。そこで、上記の３：２：１：１：２：１：１：２：３の分割比を用いている。この分割比によれば、上位１．５ビットの信号を導出する比較器１２ａ，１２ａへ供給される参照電圧は、基準電圧ＶＲＴ，ＶＲＢを３：２：３に分割した参照電圧となる。
【００６０】
また、下位１．５ビットの信号を導出する比較器１２ｂ，１２ｂに供給される参照電圧は、正の基準電圧ＶＲＴから正負の基準電圧の中間電圧ＶＲ０までを３：２：３に分割した参照電圧となる。また、比較器１２ｃ，１２ｃに供給される参照電圧は電圧ＶＲ１，ＶＲ２を３：２：３に分割した参照電圧に、比較器１２ｄ，１２ｄに供給される参照電圧は中間電圧ＶＲ０から負の基準電圧ＶＲＢまでを３：２：３に分割した参照電圧となる。ここで、上記電圧ＶＲ１，ＶＲ２は、これらの電位差が基準電圧ＶＲＴ，ＶＲＢの電位差の１／２で、中間の電位が基準電圧の中間電圧ＶＲ０と等しくなるものである。
【００６１】
すなわち、下位１．５ビットの信号を導出するための比較器には、入力アナログ信号と比較する電圧範囲として、電圧幅が基準電圧ＶＲＴ，ＶＲＢの１／２で上位１．５ビットの結果に応じて最大レベル、中間レベル、最小レベルの３範囲が設定され、それらの電圧範囲を３：２：３に分割した参照電圧が供給されるようになっている。それにより、上位と下位の１．５ビットの信号は、ともに所定の電圧範囲を３：２：３で分割した電圧レベルを表す信号となり、１．５ビット変換パイプライン方式のＡ／Ｄ変換動作が得られることになる。
【００６２】
図５には、２段目以降のＡ／Ｄ変換ステージに設けられた１．５ｂｉｔサブＡＤＣ回路の構成例を示す。なお、この図においては、ラダー抵抗２０１の分割比は図示されていない。
【００６３】
この図において、ＶＲＴ，ＶＲＢは正負の基準電圧、Ｖｉｐ，Ｖｉｎは前段ステージから入力される正負のアナログ信号、φs0，φs1，φs2は前段ステージから入力される１．５ビットのデジタル信号の３レベルに対応した入力パルス、２０１は基準電圧から電圧比較用の参照電圧を生成するラダー抵抗、２０２は入力パルスφs0，φs1，φs2に応じて電圧比較に使う参照電圧を選択するスイッチ群、１２は電圧比較器、１３は電圧比較器１２，１２からの信号に基づき１．５ビットの信号を出力するエンコーダである。これらのうち、ラダー抵抗２０１とスイッチ群２０２とが、図１のリファレンス選択回路１００ａを構成している。
【００６４】
ラダー抵抗２０１は、図４の比較器１２ｂ，１２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１２ｄにそれぞれ提供されているものと同じ参照電圧を生成する。スイッチ群２０２は前段ステージから入力される１．５ビットデジタル信号に応じて、図５において上段２組のスイッチ、中段２組のスイッチ、または下段２組のスイッチの何れかをオン状態にする。これにより、電圧比較器１２，１２は、前段ステージから入力される１．５ビットの信号に応じて、図４の比較器１２ｂ，１２ｂ、比較器１２ｃ，１２ｃ、比較器１２ｄ，１２ｄの何れかと同様の電圧比較が行われる。
【００６５】
図６には、図４と図５のサブＡＤＣ回路中に設けられた電圧比較器の説明図を示す。同図（ａ）はその回路構成図の一例、（ｂ）はその動作を示すタイムチャートである。図７は、この電圧比較器にリファレンス発生回路を付加したものである。
【００６６】
この実施例の電圧比較器１２，１２ａ〜１２ｄは、チョッパ型と呼ばれる方式の比較器であり、入力アナログ信号Ｖｉｐ，Ｖｉｎをサンプリングするための制御パルスφｉｎが供給されるスイッチと、参照電圧Ｖｒｔ０〜Ｖｒｔ２の何れかを供給するスイッチ群２０２と、初期条件を設定するためのオートゼロパルスφａｚが供給されるスイッチの３種類のスイッチと、入力アナログ信号Ｖｉｐ，Ｖｉｎと基準電圧の差電圧を蓄えるコンデンサＣｉａ，Ｃｉｂと、差電圧の正負を判定する完全差動増幅器２０５と、その出力を増幅し且つラッチするラッチアンプ２０６とから構成される。
【００６７】
この比較器によれば、オートゼロ時に、制御パルスφｉｎとオートゼロパルスφａｚが“１”となって、コンデンサＣｉａ，Ｃｉｂの一端に入力アナログ信号Ｖｉｐ，Ｖｉｎが印加される一方、完全差動増幅器２０５は負帰還となるように入出力間が短絡されて完全差動増幅器２０５の入力端子が所定電圧にバイアスされる。
【００６８】
次いで、比較時には、制御パルスφｉｎとオートゼロパルスφａｚが“０”となると同時に、リファレンス選択スイッチ２０２の入力デジタル信号に応じたスイッチがオン状態になる。それにより、コンデンサＣｉａ，Ｃｉｂの一端に参照電圧が印加され、他端に入力アナログ信号Ｖｉｐ，Ｖｉｎとの差電圧が発生される。そして、この差電圧に基づき完全差動増幅器２０５が正負を判定し、この判定結果がラッチアンプ２０６により増幅され且つラッチされてエンコーダ１３に出力される。
【００６９】
図８には、本発明を１０ビットのＡ／Ｄ変換器に適用した実施例を、図９には、その動作を説明するタイムチャートを示す。
【００７０】
図８のＡ／Ｄ変換器は、上述のＡ／Ｄ変換器を７段のパイプラインステージにより、１０ビットのＡ／Ｄ変換を行うように構成したものである。初段ステージは３ビットのサブＡＤＣ回路１００２とＤＡＣ減算機能内蔵型のサンプルホールドアンプ１０１１から構成される。２〜６段目のステージは１．５ビットのサブＡＤＣ回路１００とＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１からそれぞれ構成される。また、最終段ステージは特に制限されないが３ビットのサブＡＤＣ回路１０６により構成している。
【００７１】
図９に示すように、このようなＡ／Ｄ変換器によれば、初段ステージにおいては、サブＡＤＣ回路１００２は、参照電圧と入力アナログ信号との比較動作と、デジタル信号の出力と、を変換クロックに同期させて交互に繰返す。同時に、ＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１は、入力アナログ信号のサンプル動作と、残差信号を求め２倍に増幅する動作とを、変換クロックに同期させて交互に繰返す。
【００７２】
２〜６段目のステージにおいては、サブＡＤＣ回路１００は、前段から入力されるアナログ信号（残差信号）と参照電圧との比較動作と、デジタル信号の出力とを変換クロックに同期させて交互に繰返す。同時に、ＤＡＣ減算機能内蔵型サンプルホールドアンプ１０１１は、入力アナログ信号のサンプル動作と、残差信号を求め２倍に増幅する動作とを、変換クロックに同期させて交互に繰返す。
【００７３】
７段目のステージのサブＡＤＣ回路１０６は、前段から入力されるアナログ信号（残差信号）と参照電圧との比較動作と、デジタル信号の出力とを変換クロックに同期させて交互に繰返す。
【００７４】
更に、各ステージは前段ステージに対して変換クロックの位相を１８０°ずらして動作する。そして、このようなパイプライン動作により入力されるアナログ信号を順次小ビットのデジタル信号に変換して、最終的に１０ビットのデジタル信号を得ることが出来る。
【００７５】
以上のように、この実施例のＡ／Ｄ変換器によれば、初段ステージのサブＡ／Ｄ変換回路１００２が、後段ステージの２倍の３ビットのＡ／Ｄ変換をするので、同一ビットのデジタル信号を少ないＡ／Ｄ変換ステージで得ることができるとともに、後続ステージの段数が減るため、初段のサンプルホールド増幅回路１０３の要求精度が緩和される。
【００７６】
さらに、初段ステージのサブＡ／Ｄ変換回路１００２が３ビットであるのに対して、初段ステージのサブＤ／Ａ変換回路１０１は１．５ビットで済むため、高い精度を得るためにキャパシタ乗算型のＤＡＣ回路を用いても、３ビットで且つ差動のＤＡＣ回路ではコンデンサが１６個以上必要なのに対して、コンデンサの数を著しく低く抑えられる。また、個数が少なくて済む分、コンデンサに要求される比精度も低くなる。従って、３ビットのものと比較して個数が少なく容量も小さなコンデンサで高い精度のＤ／Ａ変換を行える。それゆえ、精度を高くしても、コンデンサによるチップ占有面積の増加やそれによる消費電力の増加を低く抑えることが出来る。
【００７７】
また、サブＤ／Ａ変換回路１０１を１．５ビット用とすることで、サブＤ／Ａ変換回路１０１、減算回路１０２、およびサンプルホールド増幅回路１０３をスイッチドキャパシタ方式により一体的な構成としたので、高い精度のまま、回路規模を比較的小さく消費電力を低く抑えることが出来る。
【００７８】
図１０は、上記Ａ／Ｄ変換器をデジタルスチルカメラに適用した一例を示すブロック構成図である。
【００７９】
この図において、５１０はＣＣＤ（Charge Coupled Device）などの撮像素子、５２０は撮像素子５１０からのアナログ信号をＡ／D変換するＡＤ変換用ＬＳＩ、５３０はＡＤ変換用ＬＳＩ５２０から出力される画像データを受けてデータ処理を行なうＤＳＰ（ディジタル・シグナル・プロセッサ）である。この実施例のデジタルスチルカメラでは、ＤＳＰ５３０で画像処理された画像データは外部のＤＡ変換回路５６０へ出力されてアナログ信号に変換され、これがフィルタ５７０を通してディスプレイ５８０に供給されて表示されるように構成されている。
【００８０】
上記ＡＤ変換用ＬＳＩ５２０は、撮像素子５１０から出力され入力端子ＩＮに入力されたアナログ映像信号をサンプリングする相関二重サンプリング回路（ＣＤＳ）５２１と、サンプリングされた信号を増幅する利得可変なプログラマブルゲインアンプ（ＰＧＡ）５２２と、増幅されたアナログ信号をディジタル信号に変換する上記実施例のＡＤ変換器（ＡＤＣ）５２３と、変換されデジタル信号を出力端子ＯＵＴよりチップ外部へ出力する出力バッファ５２５とから構成される。
【００８１】
また、上記ＤＳＰ５３０は、ＡＤ変換用ＬＳＩ５２０から出力されデジタルデータに対して例えば色補正や画像合成などの画像処理を行なう画像処理回路５３２と、復号された画像データを圧縮して外部のメモリ５５０に格納したりメモリ５５０から読み出された画像データを伸長したりする圧縮／伸長回路５３３などにより構成されている。
【００８２】
上記のようなＡＤ変換用ＬＳＩ５２０によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度で且つ高速にアナログ信号をデジタル信号に変換可能であり、電池で動作する携帯型のデジタルスチルカメラに適用する場合に特に有用である。
【００８３】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
例えば、実施例では、初段に３ビットのサブＡＤＣ回路を、２段目以降に１．５ビットのサブＡＤＣ回路を適用したが、初段を２ビットで２段目以降を１ビットとしたり、初段を４ビットで２段目以降を２ビットとすることも出来る。また、サブＤＡＣ回路と減算回路とサンプルホールド増幅回路とをキャパシタのスイッチ制御により一体構成としたが、別構成としても良い。
【００８５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるデジタルスチルカメラのＡＤ変換用ＬＳＩについて説明したがこの発明はそれに限定されるものでなく、ＡＤ変換を連続的に高速に行う集積回路に広く利用することができる。
【００８６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００８７】
すなわち、本発明に従うと、初段ステージのＡ／Ｄ変換ビット数を（ｍ＋ｎ）ビットと後続ステージより大きくできるので、その分、Ａ／Ｄ変換ステージの段数が減って、初段の増幅回路の要求精度を緩和することが出来る。さらに、初段ステージのサブＤ／Ａ変換回路はｍビットで済むため、チップ占有面積の増加やそれによる消費電力の増加を低く抑えることが出来るという効果がある。
【００８８】
また、サブＤ／Ａ変換回路、減算回路、およびサンプルホールド動作する増幅回路とをキャパシタを用いて一体的な構成とすることで、高い精度のまま、回路規模を比較的小さく消費電力を低く抑えることが出来るという効果がある。
【００８９】
また、本発明に係る半導体集積回路によれば、チップ面積や消費電力の増加を抑制しつつ高いビット精度で且つ高速にアナログ信号をデジタル信号に変換可能であるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のＡ／Ｄ変換器を示す構成図である。
【図２】図１のサブＤＡＣ回路、減算回路、およびサンプルホールド増幅回路の一体的な構成例を説明するための図で、（ａ）はその回路構成図、（ｂ）はその動作を示すタイムチャートである。
【図３】図２の回路の入出力特性を表したグラフ図である。
【図４】初段のＡ／Ｄ変換ステージに設けられた３ｂｉｔサブＡＤＣ回路の一例を示す回路構成図である。
【図５】２段目以降のＡ／Ｄ変換ステージに設けられた１．５ｂｉｔサブＡＤＣ回路の一例を示す回路構成図である。
【図６】実施例のサブＡＤＣ回路中に設けられた電圧比較器を説明するための図で、（ａ）はその一例の回路構成図、（ｂ）はその動作を示すタイムチャートである。
【図７】図６の電圧比較器とリファレンス発生回路の一例とを示す回路構成図である。
【図８】本発明を適用して好適な１０ビットのＡ／Ｄ変換器の実施例を示す構成図である。
【図９】図８のＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図１０】本発明に係るＡ／Ｄ変換器を適用したデジタルスチルカメラの構成例を示すブロック図である。
【図１１】パイプライン方式のＡ／Ｄ変換器の第１従来例を示す構成図である。
【図１２】パイプライン方式のＡ／Ｄ変換器の第２従来例を示す構成図である。
【図１３】パイプライン方式のＡ／Ｄ変換器の第３従来例を示す構成図である。
【図１４】本発明に係るＡ／Ｄ変換器と第３従来例との構成を比較する図である。
【符号の説明】
１２ 電圧比較器
１３ エンコーダ
１２ａ〜１２ｄ 電圧比較器
１００ サブＡＤＣ回路
１００ａ リファレンス選択回路
１０１ サブＤＡＣ回路
１０２ 減算回路
１０３ サンプルホールド増幅回路
１０４ ２段目以降のＡ／Ｄ変換ステージ
１０７ エンコーダ＆デジタル補正回路
１０８ クロック生成回路
１３０ エンコーダ
２０１ ラダー抵抗
２０２ スイッチ群
２０４ 完全差動アンプ
５２０ ＡＤ変換用ＬＳＩ
１００２ 初段ステージのサブＡＤＣ回路
１０１１ ＤＡＣ減算機能内蔵型サンプルホールドアンプ
１０４２ 初段Ａ／Ｄ変換ステージ
２０１１ ラダー抵抗
Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２ ＤＡＣ減算機能内蔵型サンプルホールドアンプのキャパシタ
Claims (5)
- 小ビットのＡ／Ｄ変換ステージを複数段縦続接続してなり、変換前のアナログ信号を上記複数段のＡ／Ｄ変換ステージに通すことで所定ビット数のディジタル信号を得るパイプライン方式のＡ／Ｄ変換器において、
２段目以降のＡ／Ｄ変換ステージは、前段ステージから入力されるアナログ信号をｎビットのデジタル信号に変換して後段ステージに出力するサブＡ／Ｄ変換回路と、前段ステージから入力されるｎビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記前段ステージから入力されるアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅し且つ保持して後段ステージに出力する増幅回路と、前段ステージから入力されるデジタル信号に応じて上記サブＡ／Ｄ変換回路の比較用の参照電圧を選択するリファレンス選択回路とを有するとともに、上記サブＡ／Ｄ変換回路の出力を当該ステージで得られたデジタル信号とするように構成され、
初段のＡ／Ｄ変換ステージは、上記変換前のアナログ信号を（ｍ＋ｎ）ビットのデジタル信号に変換するとともに下位ｎビットのデジタル信号を後段ステージに出力するサブＡ／Ｄ変換回路と、該サブＡ／Ｄ変換回路で変換された上位ｍビットのデジタル信号をアナログ信号に変換するサブＤ／Ａ変換回路と、上記変換前のアナログ信号と上記サブＤ／Ａ変換回路からのアナログ信号の差をとる減算回路と、該減算回路の差信号を所定倍に増幅するとともに保持して後段ステージに出力する増幅回路とを有するとともに、上記サブＡ／Ｄ変換回路の（ｍ＋ｎ）ビットのデジタル信号を当該ステージで得られたデジタル信号とするように構成されていることを特徴とするＡ／Ｄ変換器。 - 上記サブＤ／Ａ変換回路は、供給された２個の基準電圧とこれら基準電圧の短絡電圧の中から入力デジタル信号に対応した出力電圧を選択する１．５ビット用のＤ／Ａ変換回路であり、
上記サブＤ／Ａ変換回路、減算回路、および増幅回路は、サンプル時に入力アナログ信号に比例した電荷をキャパシタに蓄え、ホールド時に上記サブＤ／Ａ変換回路の上記出力電圧に比例した電荷をキャパシタから引き抜くとともに、このキャパシタにより生成された電圧をアンプにより出力保持するように構成されていることを特徴とする請求項１記載のＡ／Ｄ変換器。 - 各Ａ／Ｄ変換ステージに入力されるアナログ信号は完全差動信号であることを特徴とする請求項１又は２に記載のＡ／Ｄ変換器。
- 上記初段のＡ／Ｄ変換ステージに設けられるサブＡ／Ｄ変換回路は、１対の基準電圧を抵抗分割してなる複数の参照電圧と入力アナログ信号とをそれぞれ比較する８個の電圧比較回路を有する３ビットのＡ／Ｄ変換回路であるとともに、上記抵抗分割の比が
抵抗分割比 ＝ ３：２：１：１：２：１：１：２：３
に構成されていることを特徴とする請求項１又は２に記載のＡ／Ｄ変換器。 - 固体撮像素子から読み出したアナログの撮像信号をデジタル信号に変換する回路として請求項１〜４の何れかに記載のＡ／Ｄ変換器が設けられていることを特徴とする半導体集積回路。
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