JP4157083B2 - オンチップ半列並列パイプラインアナログ‐デジタル変換器を具えるイメージセンサ - Google Patents

Description

本発明は、一般に撮像装置（イメージャ）、特にはオンチップ半列並列（セミコラムパラレル）パイプラインアナログ‐デジタル変換器を具えるイメージセンサに関するものである。

ＣＭＯＳイメージャ回路は画素の焦点面を具えており、各画素は基板上に設けたホトセンサ、例えば、ホトゲート、光導電体又はホトダイオードを有し、基板内で光により発生される電荷を蓄積するようになっている。各画素は、基板上又は基板内に形成された電荷検出領域を有し、この電荷検出領域は読み出し回路の一部である出力トランジスタのゲートに接続されている。この電荷検出領域はフローティング拡散領域として構成することができる。あるイメージャ回路では、各画素は、電荷をホトセンサから電荷検出領域へ転送するトランジスタのような少なくとも１つの電子装置と、電荷転送前に電荷検出領域を、予め決定した電荷レベルにリセットする１つの装置、代表的にはトランジスタとを有しうる。

ＣＭＯＳイメージャにおいては、画素の能動素子が、
（１）フォトン−電荷変換と、
（２）画像電荷の蓄積と、
（３）電荷検出領域への電荷の転送前における、この電荷検出領域の既知の状態へのリセットと、
（４）電荷増幅を伴う電荷検出領域への電荷の転送と、
（５）読み出しのための画素の選択と、
（６）画素電荷を表す信号の増幅及び出力と
の必要機能を実行する。光電荷は、電荷蓄積領域から電荷検出領域へ移動させる際に増幅することができる。電荷検出領域における電荷を代表的にはソースホロワ出力トランジスタによって画素出力電圧に変換する。

上述した種類のＣＭＯＳイメージャは、例えば、マイクロン・テクノロジー・インコーポレイテッド（Micron Technology Incorporated）に譲渡された米国特許第 6,140,630号、米国特許第 6,376,868号、米国特許第 6,310,366号、米国特許第 6,326,652号、米国特許第 6,204,524号、米国特許第 6,333,205号に記載されているように、一般に知られている。これらの米国特許は参考のために導入したものである。
米国特許第６，１４０，６３０号 米国特許第６，３７６，８６８号 米国特許第６，３１０，３６６号 米国特許第６，３２６，６５２号 米国特許第６，２０４，５２４号 米国特許第６，３３３，２０５号

４つのトランジスタより成る代表的なＣＭＯＳ画素１０を図１に示す。この画素１０はホトセンサ１２（例えばホトダイオード、ホトゲート等）と、転送トランジスタ１４と、フローティング拡散領域ＦＤと、リセットトランジスタ１６と、ソースホロワトランジスタ１８と、行選択トランジスタ２０とを有する。ホトセンサ１２は、転送トランジスタ１４が転送ゲート制御信号ＴＸにより駆動された際に、この転送トランジスタ１４によりフローティング拡散領域ＦＤに接続される。

前記のリセットトランジスタ１６は、フローティング拡散領域ＦＤと、アレイ画素供給電圧Ｖaa_pixの回路点との間に接続されている。リセット制御信号ＲＳＴは、当該技術分野で既知のように、リセットトランジスタ１６を駆動し、フローティング拡散領域ＦＤをアレイ画素供給電圧Ｖaa_pixのレベルにリセットする。

ソースホロワトランジスタ１８は、フローティング拡散領域ＦＤに接続されたゲートを有し、アレイ画素供給電圧Ｖaa_pixの回路点と行選択トランジスタ２０との間に接続されている。ソースホロワトランジスタ１８はフローティング拡散領域ＦＤに移された電荷を出力電圧信号Ｖout に変換する。行選択トランジスタ２０は、行選択信号ＳＥＬにより、ソースホロワトランジスタ１８を画素アレイの列ライン２２に選択的に接続し、このソースホロワトランジスタ１８の出力電圧信号Ｖout をこの列ライン２２に出力するように制御しうる。

図２は、複数の行及び列に編成された多数の画素１０を含む画素アレイ５６を具える代表的な撮像装置５０を示す。この撮像装置５０は、行デコーダ５２と、行ドライバ５４と、行オペレーション及びＡＤＣ（アナログ‐デジタル変換器）コントローラ５８と、複数のアナログ‐デジタル変換器６０₁ 、６０₂ 、…、６０_n （これらを集合的にアナログ‐デジタル変換器６０と称する）と、スタティックランダムアクセスメモリ（ＳＲＡＭ）／読取コントローラ６６と、複数個のサンプル‐ホールド（Ｓ／Ｈ）兼増幅器回路７２₁ 、７２₂ 、…、７２_n （これらを集合的にＳ／Ｈ回路７２と称する）と、２つのメモリバンク６２及び６４と、センス増幅器回路６８と、列デコーダ７０とをも具えている。

Ｓ／Ｈ回路７２はアレイ５６の列ライン２２に接続されている。アナログ‐デジタル変換器６０はＳ／Ｈ回路７２に接続され、これは一般に列並列構成（コラムパラレルアーキテクチャ）として知られている。すなわち、図示の撮像装置５０では、アレイ５６の各列、すなわち、各列ライン２２は各アナログ‐デジタル変換器６０にそれぞれ接続され、これらのアナログ‐デジタル変換器は並列に動作してアレイ５６から（Ｓ／Ｈ回路７２を経て）入力されるアナログ信号をデジタル信号に変換する。

撮像装置５０は、行オペレーション及びＡＤＣコントローラ５８が行ドライバ５４及びアナログ‐デジタル変換器６０を制御することにより制御される。行オペレーション及びＡＤＣコントローラ５８は更に、サンプル制御信号Sampleを第１メモリバンク６２（説明上ＳＲＡＭ装置とも称する）へ供給する。第２のコントローラ、すなわち／読取コントローラ６６も、（シフト制御信号Shift により）第２メモリバンク６４（同じく説明上ＳＲＡＭ装置とも称する）を制御するとともに、列デコーダ７０を制御することにより撮像装置５０を制御する。

動作に当たっては、行ドライバ５４が行デコーダ５４に応答して行ラインを選択的に駆動する。Ｓ／Ｈ回路７２には、選択された画素に対して画素リセット信号Ｖrst と画素イメージ信号Ｖsig とが入力される。各画素に対して差分信号（Ｖrsg −Ｖsig ）がＳ／Ｈ回路７２内の差動増幅器により発生され、アナログ‐デジタル変換器６０によりデジタル化される。各列からのデータのデジタル化は並列に行われる。デジタル化された信号は（サンプル制御信号Sampleの発生時に）第１メモリバンク６２内に記憶され、次いで（シフト制御信号Shift の発生時に）第２メモリバンク６４にシフトされる。センス増幅器回路６８は第２メモリバンク６４から記憶されているデジタルデータを検知し、デジタル情報を出力してイメージプロセッサ（図示せず）により処理できるようにする。

上述したように、図示の撮像装置５０のアナログ‐デジタル変換器６０は列並列構成に応じて接続されている。これに対し、ある撮像装置は直列構成を用いて接続されたアナログ‐デジタル変換器を有し、この場合１つのアナログ‐デジタル変換器を用いて全ての列からのアナログイメージャ信号を変換している。変換は、直列的に一時に１つの列当り行われる。

列並列構成には直列構成に比べて幾つかの利点がある。最も代表的には、列並列構成は直列構成よりも電力を消費せず、しかも直列構成に匹敵する又はそれよりも低い（すなわち、良好な）雑音性能を達成する。このことは、以下の比較から明らかとなりうる。

撮像装置が、Ｎ_H ×Ｎ_V 個の画素を具えるアレイを有し、ＦＲフレーム／秒（すなわち、フレーム時間Ｔ_frame ＝１／ＲＦ）で動作するものと仮定する。以下の式で、別段の指示がない限り、下付き文字“Ｓ”は、直列構成と関連する変数に対して用い、下付き文字“ＣＰ”は、列並列構成と関連する変数に対して用いるものである。説明を簡単にする目的で、直列アナログ‐デジタル変換器の電力消費量を、

として表す。ここで、Ｖ_AAは電源電圧であり、Ｉ_AAはＶ_AAから流れる平均電流である。この場合、変換レートは、

として近似しうる。ここで、Ｔ_frame はフレーム時間である。

列並列アナログ‐デジタル変換器の電力消費量及び変換レートは次式（３）及び（４）としてそれぞれ表すことができる。

式（２）及び（４）から、必要とする周波数帯域幅の比は、

として表すことができる。

同一のアナログ‐デジタル変換器を列並列構成に対して用いるものと仮定すると、電力消費量の比は後に記載するように導き出すことができる。ＡＤＣ（アナログ‐デジタル変換器）におけるアナログ回路の帯域幅は、

により与えられる。ここで、ｇ_m は増幅器の“実効”相互コンダクタンスであり、Ｃはその“実効”負荷キャパシタンスである。ＭＯＳトランジスタの相互コンダクタンスｇ_m は

に比例する、すなわち、

が成立する為、電力消費量の比
は、

により表すことができる。

この式（７）は、式（５）及び（６）を導入することにより、

として表すことができる。従って、列並列構成における電力消費量は直列構成の電力消費量よりも少なくなる。

増幅器の熱雑音ｎ_amp は、次式（９）で示してあるように、Δｆ／ｇ_m に比例する。

周波数帯域幅Δｆが式（６）により与えられる場合には、式（９）は

となる。

サンプル‐ホールド処理と関連するｋＴＣ雑音は、式（１０）により示されるのと同じ関係を有する。従って、列並列構成と直列構成との双方でキャパシタンス値が同じである場合、列並列構成におけるランダム雑音は直列構成における雑音と同じになると予想される。Ｃ_CP＜Ｃ_S となる可能性はあるが、直列構成では雑音が混入する傾向にある。その理由は、列回路と直列ＡＤＣとの間の距離が、直列構成においては、著しく長くなる為である。

従って、列並列構成は、（直列構成に比べて）低電力、低雑音のデジタル出力ＣＭＯＳ撮像装置を提供する。

図２から明らかなように、通常の列並列アナログ‐デジタル構成では、１つのアナログ‐デジタル変換器６０が画素アレイ５６の１つの列に供せられている、すなわち接続されている。しかし、アナログ‐デジタル変換器６０は、しばしば、画素アレイ５６の１つよりも多い列に供せられる、すなわち接続される。列並列構成は直列構成よりも優れた動作的な利点を提供するが、幾つかの欠点も有している。例えば、撮像装置の、列ピッチ又はその数倍に対するアナログ‐デジタル変換器のレイアウトを実施するのが益々困難となっている。その理由は、画素の寸法が３μｍよりも小さくなっている為である。列並列構成をこれらの装置に用いることができるが、この列並列構成は、各アナログ‐デジタル変換器に対し長くて細いレイアウトを必要とする。すなわち、これは極めて大きな面積を要するものであり、高価で不所望なものとなる。

可能性のある他の欠点は、通常のシングルスロープ（ＳＳ）式アナログ‐デジタル変換器の変換速度に関するものである。すなわち、シングルスロープ式アナログ‐デジタル変換器の変換速度は、画素数が多く（例えば、２Ｍよりも多い画素）、アナログ‐デジタル変換分解能が高い（例えば、１２ビットよりも多い）及び／又はビデオフレームレートが大きい（例えば、１秒当りのフレーム数（ｆｐｓ）が６０よりも大きい）イメージセンサにとっては充分な速度ではない。

前述したように、１つよりも多い列を列並列構成のアナログ‐デジタル変換器に接続することができる。複数の列が１つの逐次近似（ＳＡ）式アナログ‐デジタル変換器又は１つのシングルスロープ式アナログ‐デジタル変換器を共有するように列並列構成を設定した状態では、アナログ‐デジタル変換が図３に示すように幾分連続的に行われる。図３は、４列が同じアナログ‐デジタル変換器を共有する状態を示している。第１の期間８０中、例えば、撮像装置５０の水平ブランキング期間（Ｈ‐ＢＬ）中、読み出している行ＲＯＷ_iの４つの列からの画素出力が、適切な列のＳ／Ｈ回路７２中でサンプリングされる。次に、次の期間８２中、例えば、撮像装置５０の水平走査期間（Ｈ‐ＳＣＡＮ）中、ＲＯＷ_i信号のアナログ‐デジタル変換が行われ、その間に前の行ＲＯＷ_i-1で発生されたデジタルデータが読み出される。

図３は、ＲＯＷ_iの４つの列がＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2及びＡＤＣ_3中にそれぞれ変換される状態を示す。図３に示すように、変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3は順次に行われる。第３の期間８４中は、次の行ＲＯＷ_i+1から４つの列が読み出される。この行ＲＯＷ_i+1からの信号は、行ＲＯＷ_iからの変換された信号が図示の第４の期間８６中に出力されている間に変換される。従って、列並列構成が用いられているが、多くの変換が依然として直列的に行われており、これは望ましいことではない。

従って、現在の列並列アナログ‐デジタル変換器構成には、画素寸法を小さくし（例えば、３μｍよりも小さくし）、画素数を多くし（例えば、２Ｍ画素よりも多くし）、ＡＤＣ分解能を大きくし（例えば、１２ビットよりも大きくし）、ビデオフレームレートを大きく（例えば、６０ｆｐｓよりも大きく）したデジタル出力イメージセンサを達成するのが困難であるという欠点がある。従って、画素寸法が小さく（例えば、３μｍよりも小さく）、画素数が多く（例えば、２Ｍ画素よりも多く）、ＡＤＣ分解能が大きく（例えば、１２ビットよりも大きく）、ビデオフレームレートが大きい（例えば、６０ｆｐｓよりも大きい）撮像装置、例えば、ＣＭＯＳ撮像装置に対して用いるのに適したアナログ‐デジタル変換器構成の必要性及び要望がある。

本発明は、画素寸法が小さく（例えば、３μｍよりも小さく）、画素数が多く（例えば、２Ｍ画素よりも多く）、ＡＤＣ分解能が大きく（例えば、１２ビットよりも大きく）、ビデオフレームレートが大きい（例えば、６０ｆｐｓよりも大きい）撮像装置、例えば、ＣＭＯＳ撮像装置に対して用いるのに適したアナログ‐デジタル変換器構成を提供する。

上述した及びその他の特徴及び利点は、本発明の種々の代表的な例において撮像装置を半列並列パイプラインアナログ‐デジタル変換器構成とすることにより、達成される。半列並列パイプラインアナログ‐デジタル変換器構成は、複数の列出力ラインが１つのアナログ‐デジタル変換器を共有するようにするものである。アナログ‐デジタル変換はパイプライン的に行われて変換時間を減少させ、これにより行時間を短くするとともにフレームレート及びデータスループットを増大させる。この変換器構成によれば、アナログ‐デジタル変換器のピッチをも増大させ、これにより高性能で高分解能のアナログ‐デジタル変換器を用いうるようにする。このような半列並列パイプライン構成によれば、代表的な直列構成及び列並列構成の欠点を回避しうる。

本発明の前述した及びその他の利点及び特徴は、添付図面を参照した以下の代表的な実施例の詳細な説明から一層明らかとなるであろう。
図４は、本発明の代表的な実施例に応じて構成した半列並列パイプラインアナログ‐デジタル変換器を動作させる第１の方法を示す代表的なタイミング図である。以下に詳細に説明するように、本発明は（図２及び３につき説明した）通常の逐次近似式ＡＤＣ又はシングルスロープ式ＡＤＣの代わりにパイプラインアナログ‐デジタル変換器を用いる。本発明により実行する各アナログ‐デジタル変換自体はパイプライン化される。更に、図６〜９につき以下に詳細に説明するように、１つの画素アレイからの複数の列が１つのアナログ‐デジタル変換器を共有する。従って、本発明は半列並列パイプラインアナログ‐デジタル変換器構成を利用するものである。

この第１の動作方法は、各アナログ‐デジタル変換器を４つの列が共有する代表的な構成を用いて説明するものである。更に、例示にすぎないが、各アナログ‐デジタル変換器の分解能は５ビットである。

第１の期間９０中、例えば水平ブランキング期間（Ｈ‐ＢＬ）中、現在の行ＲＯＷ_iの４つの列からの画素出力が適切な列のサンプル‐ホールド回路中でサンプリングされる。次の期間９２中、例えば水平走査期間（Ｈ‐ＳＣＡＮ）中は、前の行ＲＯＷ_i-1に対し発生されたデジタルデータが読み出されている間に、行ＲＯＷ_iの信号に関するアナログ‐デジタル変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3が実行される。

図４に示すように、（図３に示す列並列構成の動作中に実行される変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3と相違して）変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3がパイプライン化される。第３の期間９４では、次の行ＲＯＷ_i+1からの４つの行がサンプル‐ホールド処理される。行ＲＯＷ_i+1からの信号は、行ＲＯＷ_iからの変換された信号が図示の第４の期間９６中に出力されている間に変換される。

第１の代表的な動作方法では、アナログ‐デジタル変換及びデータ読み出し処理（例えば、期間９２及び９６）がサンプル‐ホールド期間（例えば、期間９０及び９４）中に行われない。これにより、サンプル‐ホールド処理されるアナログ信号に対し雑音混合される可能性を排除する。

本発明の半列並列構成によれば、アナログ‐デジタル変換器のピッチが列ピッチの数倍となり、従って、本発明は高性能で高分解能のパイプラインアナログ‐デジタル変換器を用いうるようになる。更に、１つのアナログ‐デジタル変換器の変換時間ｔ_ADC 及び全体の変換時間ｔ_ROW の計算は以下の通りである。

ここで、ｔ_STAGE は、パイプラインアナログ‐デジタル変換の１段当り必要とする時間であり、ｔ_S/H は、サンプル‐ホールド処理に必要とする時間であり、Ｎ_bit は、アナログ‐デジタル変換のビット数であり、Ｎ_col は、アナログ‐デジタル変換器を共有する列数である。

図３に示す従来の列並列構成に対する行時間は以下の通りに計算しうる。

ここで、Ｎ_col ＝Ｎ_col ′、ｔ_S/H ＝ｔ_S/H ′及び

であると仮定すると、この本発明の第１の動作方法によれば、図３に示す従来の列並列構成に比べ、行時間が短くなり、フレームレート及びデータスループットが高くなる。

図５は、本発明の代表的な実施例に応じて構成した半列並列パイプラインアナログ‐デジタル変換器を動作させる第２の方法を示す代表的なタイミング図である。この第２の動作方法では、パイプライン化したアナログ‐デジタル変換及びデジタルデータ読み出しがサンプル‐ホールド処理中に行われてデータスループットを更に高める。

この第２の動作方法を、各アナログ‐デジタル変換器が４つの列により共有される代表的な構成を用いて以下に説明する。更に、例示にすぎないが、各アナログ‐デジタル変換器の分解能は５ビットである。

第１のＳ／Ｈ期間１００中に、現在の行ＲＯＷ_iの４つの列からの画素出力が、適切な列のサンプル‐ホールド回路内でサンプリングされる。このＳ／Ｈ期間１００は、前の行ＲＯＷ_i-1からの信号のパイプライン化されたアナログ‐デジタル変換期間をも含んでいる。このＳ／Ｈ期間１００は、更に前の行ＲＯＷ_i-2のデータ読み出し処理期間をも含んでいる。次の期間１０２では、ＲＯＷ_iからの信号に関し、アナログ‐デジタル変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3が開始され、その間に行ＲＯＷ_i-1に対し発生されたデジタルデータの読み出しが開始される。アナログ‐デジタル変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3はパイプライン化される。次のＳ／Ｈ期間１０４では、次の行ＲＯＷ_i+1からの４つの列が読み出される。更に、行ＲＯＷ_iに対するアナログ‐デジタル変換ＡＤＣ_0、ＡＤＣ_1、ＡＤＣ_2、ＡＤＣ_3が終了され、その間に行ＲＯＷ_i-1の読み出しが終了される。行ＲＯＷ_i+1からの信号の変換は、行ＲＯＷ_iからの変換された信号が図示の第４の期間１０６（Ｈ‐ＳＣＡＮ期間に相当）中に出力し始めている間に開始される。

本発明のこの第２の動作方法では、サンプル‐ホールド処理を前の行のデータの変換中（例えば、図示のＳ／Ｈ期間１０４中）に行いうる。従って、この第２の動作方法に対する行時間は、

として表される。データ読み出しレートは、データ読み出し期間が行時間よりも短くなるように選択する。

式（１５）と式（１３）とを比較するに、

である場合には、本発明のこの第２の動作方法によると、図３に示す従来の列並列アナログ‐デジタル変換器構成の動作よりも行時間が短くなり、従って、フレームレート及びデータスループットが高くなる。

式（１５）と、式（１３）においてＮ_col ′＝１を用いる従来の列並列ＡＤＣ構成とを比較するに、

である場合には、本発明のこの第２の動作方法によると、列当り１つのＡＤＣを用いる従来の列並列ＡＤＣ構成の場合に比べて、行時間が短くなり、従って、フレームレート及びデータスループットが高くなる。

図６は、本発明の代表的な実施例に応じて構成した半列並列パイプラインアナログ‐デジタル変換器を有する撮像装置２００を示す。この撮像装置２００は、（上述した）図４及び５に示す第１又は第２の動作方法に応じて動作させうる。この撮像装置２００は、複数の行及び列に編成された画素アレイ２０２を有する。画素アレイ２０２からの列ライン２０３は、Ｓ／Ｈ（サンプル‐ホールド）及びＰＧＡ（プログラマブル利得増幅器）アレイ回路２０４にそれぞれ結合されている。ここでは、詳細な説明は省略するが、ＦＰＮ（固定パターン雑音）の抑圧は通常、Ｓ／Ｈ及びＰＧＡアレイ回路２０４で行われる。

予め決定した個数の列Ｎ_col に接続された各組のＳ／Ｈ及びＰＧＡアレイ回路２０４からの出力は、第１スイッチ２４０₁ 、２４０₂ 、２４０₃ 、…、２４０_n （これらをまとめて第１スイッチ２４０と称する）をそれぞれ経てパイプラインアナログ‐デジタル変換器２２０₁ 、２２０₂ 、２２０₃ 、…、２２０_n （これらをまとめてアナログ‐デジタル変換器２２０と称する）にそれぞれ供給される。アナログ‐デジタル変換器２２０₁ 、２２０₂ 、２２０₃ 、…、２２０_n のデジタル出力は、第２スイッチ２４２₁ 、２４２₂ 、２４２₃ 、…、２４２_n （これらをまとめて第２スイッチ２４２と称する）をそれぞれ経て、第１メモリバンク２０６に送られる。第１メモリバンク２０６が満たされると、変換されたデジタルデータが第３の組のスイッチ２４４を経て第２メモリバンク２０８に送られる。記憶されたデジタルデータＤＯＵＴ＜Ｎ_b −１：０＞は、（例えば、図４に示す）次のＨ‐ＳＣＡＮ期間中に列スキャナ２１０による制御の下で第４の組のスイッチ２４６を経て第２メモリバンク２０８から読み出される。図６におけるＮ_b は出力されるビット数を表していることに注意すべきである。

図７は、本発明の代表的な実施例に応じて構成したパイプラインアナログ‐デジタル変換器２２０を示す。このアナログ‐デジタル変換器２２０は、文献IEEE Press，1995の第６章（１４０〜１４３頁）の論文“Principles of Data Conversion System Design”（B. Razavi 氏著）に記載されたもののようなパイプラインアナログ‐デジタル変換器である。この文献は参考のために導入したものである。このアナログ‐デジタル変換器２２０はｎ段２２２₀ 、…、２２２_j 、…、２２２_n-1 を有する。各段はサンプル‐ホールド増幅器（ＳＨＡ）２３０と、ｋビットアナログ‐デジタル変換器２３２と、ｋビットデジタル‐アナログ変換器（ＤＡＣ）２３４と、減算器２３６と、増幅器２３８とを有する。アナログ‐デジタル変換器２２０を実際に構成するには、これらの機能を２つ以上、単一の回路で組み合わせることができることに注意すべきである。

アナログ‐デジタル変換器２２０は以下のように動作する。第１段（例えば段２２２₀ ）はアナログ入力ＩＮＰＵＴを（ＳＨＡ２３０を用いて）サンプル‐ホールド処理し、ホールド処理した入力のｋビットデジタル評価値を（ＡＤＣ２３２を用いて）生ぜしめ、このデジタル評価値を（ＤＡＣ２３４を用いて）アナログ値に変換し、その結果を前記ホールド処理した入力から（減算器２３６を用いて）減算し、この図示の構成ではこの差値を（増幅器２３８を用いて）例えば２の累乗倍に増幅する。パイプラインの次の段は、増幅したこの差値をサンプリングし、第１段が次の入力サンプルの処理を開始している間にこの第１段と同じ手順の処理を実行する。各段がサンプル‐ホールド機能を有している為、アナログデータは保存され、異なる段が異なるサンプルを同時に処理しうるようにする。従って、アナログ‐デジタル変換器２２０の変換レートは１段のみ、通常は前端の段（例えば、段２２２₀ ）の速度に依存する。

図８は、図６の撮像装置２００をより詳細に示す図である。従来の例と同様に、図示の撮像装置２００では、１つの５ビットアナログ‐デジタル変換器２２０を４つの列が共用している。このアナログ‐デジタル変換器２２０は５段２２２₀ 、２２２₁ 、２２２₂ 、２２２₃ 、２２２₄ を有する。図示の実施例では、１つのＡＤＣ段２２２₀ 、２２２₁ 、２２２₂ 、２２２₃ 、２２２₄ が１ビットを処理する（すなわち、図７では、ｋ＝１である）。

図８の実施例は、サンプル‐ホールド制御信号φ_S/H により制御されるサンプル‐ホールドスイッチ２５０が画素アレイ２０２とＳ／Ｈ及びＰＧＡアレイ回路２０４との間に設けられていることを示している。第１スイッチ２４０は複数の第１制御信号φ₀ 、φ₁ 、φ₂ 、φ₃ により制御される。第１スイッチ２４０とＡＤＣ２２０のそれぞれの段との間に接続された複数のＡＤＣスイッチ２５２₀ 、２５２₁ 、２５２₂ 、２５２₃ 、２５２₄ を閉成するのにアナログ‐デジタル変換制御信号φ_ADC が用いられる。第２スイッチ２４２は複数の第２制御信号φ_s0、φ_s1、φ_s2、φ_s3、φ_s4、φ_s5、φ_s6、φ_s7により制御される。第１制御信号φ₀ 、φ₁ 、φ₂ 、φ₃ と、アナログ‐デジタル変換制御信号φ_ADC と、複数の第２制御信号φ_s0、φ_s1、φ_s2、φ_s3、φ_s4、φ_s5、φ_s6、φ_s7とは、（図２に示す）行オペレーション及びＡＤＣコントローラ５８のような制御器により発生される。

第３スイッチ２４４は複数の第３制御信号φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} 、φ_{shift_3} により制御される。これら複数の第３制御信号φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} 、φ_{shift_3} は（図２に示す）ＳＲＡＭ／読取コントローラ６６のような制御器により発生させることができる。第４スイッチ２４６は、スキャナ２１０により発生される第４制御信号φ_H,i により制御される。

動作中、第１制御信号φ₀ 及びアナログ‐デジタル変換制御信号φ_ADC が高レベルに保持されていると、アナログ‐デジタル変換器２２０の段０、すなわち、段２２２₀ がｉ番目のサンプル‐ホールド回路２０４からアナログ信号を受ける。第２制御信号φ_s0が高レベルにあると、段０からのデジタル出力がスイッチ２４２を経て第１メモリバンク２０６に供給される。第１制御信号φ₁ 及びアナログ‐デジタル変換制御信号φ_ADC が高レベルに保持されていると、アナログ‐デジタル変換器２２０の段０が（ｉ＋１）番目のサンプル‐ホールド回路２０４からアナログ信号を受ける。この動作は、ＡＤＣ２２０の最終段からのデジタル出力が終了されるまで繰り返される。

図９は、図４に示した第１の動作方法に応じた図８の撮像装置２００の動作を示す代表的なタイミング図である。図示の例では、複数の第３制御信号φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} 、φ_{shift_3} を同じとする（このことは、データが第１メモリバンク２０６から第２メモリバンク２０８に同時にシフトされることを意味する）。従って、図９には符号φ_shift を用いて１つのみの第３制御信号を示す。

図９には３つの期間２７０、２７２及び２７４が示されている。第１の期間２７０は、Ｈ‐ＢＬに相当し、第２の期間２７２は、水平走査期間（Ｈ‐ＳＣＡＮ）に相当し、第３の期間２７４は、行時間に相当する。第１の期間２７０中には、現在の行ＲＯＷ_iからのデータがサンプル‐ホールド処理される（すなわち、φ_S/H が有効化される）。第２の期間２７２中では、行ＲＯＷ_iの信号がアナログ‐デジタル変換器内に入力され（すなわち、φ₀ 、…、φ₃ 及びφ_ADC が有効化され）且つデジタルデータに変換されて第１メモリバンク２０６内に出力されている（すなわち、φ_s0、…、φ_s7が有効化されている）間に、行ＲＯＷ_i-1のデータが第２メモリバンク２０８から読み出される（すなわち、φ_H,0 、…、φ_H,i+3 が順次に有効化される）。行期間２７４は、第１メモリバンク２０６内に記憶された行ＲＯＷ_iのデータが第２メモリバンク２０６内にシフトされる（すなわち、φ_shift が発生される）時を決定する。

Ｈ‐ＳＣＡＮ期間２７２は、全体のアナログ‐デジタル変換期間により決定する必要があることに注意すべきである。従って、データ読み出し周波数及びデータ読み出し形態の双方又はいずれか一方を、データ読み出し期間がアナログ‐デジタル変換期間よりも短くなるように適切に選択する必要がある。

図１０は、図５に示した第２の動作方法に応じた図８の撮像装置２００の動作を示す代表的なタイミング図である。図示の例では、複数の第３制御信号φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} 、φ_{shift_3} は同じではない（このことは、第１メモリバンク２０６から第２メモリバンク２０８にシフトされるデータは同時にシフトされないことを意味する）。従って、複数の第３制御信号φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} 、φ_{shift_3} を個別に示してある。

図１０には５つの期間２８０、２８２、２８４、２８６、２８８が示されている。第１の期間２８０では、前に読み出され且つ変換された行ＲＯＷ_i-2からの記憶されたデジタルデータが撮像装置２００から読み出される（すなわち、φ_H,0 、…、φ_H,i+3 が順次に有効化される）。これと同じ期間２８０中に、新たな行ＲＯＷ_iがサンプル‐ホールド処理される（すなわち、φ_S/H が有効化される）。行ＲＯＷ_i-1の信号のアナログ‐デジタル変換も行われ（すなわち、φ₃ 及びφ_ADC が有効化され）、これらの変換されたデジタル信号が第１メモリバンク２０６内に順次に記憶される（すなわち、φ_s2、…、φ_s7が有効化される）。第１メモリバンク２０６からの幾つかの記憶されたデータが第２メモリバンク２０８内にシフトされる（すなわち、φ_{shift_0} 、φ_{shift_1} 、φ_{shift_2} が有効化される）。この期間中にＲＯＷ_iデータの幾つかを変換することもできる（すなわち、φ₀ 、φ₁ 、φ₂ 及びφ_ADC を有効化しうる）。

図示の第２の期間２８２はＨ‐ＢＬに相当する。この期間中は、アナログ‐デジタル変換と、変換されたデータの記憶と、前に記憶されたデジタルデータのシフトとが継続される。第３の期間２８４及び第４の期間２８６は、（出力される行と、サンプリング及び変換される行とを除いて）第１の期間２８０及び第２の期間２８２にそれぞれ類似するものである。最後の期間２８８は、（図５につき詳細に前述した）本発明の第２の動作方法と関連する行時間に相当する。

本発明は、Ｎ_col ＝４及びＮ_bit ＝５を有する撮像装置につき説明したものであることに注意すべきである。これは、説明を簡単にするのみのためである。このようにせずに、共有する列数をより多く（すなわち、Ｎ_col をより大きく）するとともに、分解能をより高く（すなわち、Ｎ_bit をより大きく）した撮像装置を形成するのに本発明を用いることができることに注意すべきである。１つの所望の実施例では、撮像装置２００がＡＤＣ当り１２個の共有列（すなわち、Ｎ_col ＝１２）及び１４ビットの分解能（すなわち、Ｎ_bit ＝１４）を有するようにする。

本発明のこの半列並列アナログ‐デジタル変換器構成によれば、必要とする周波数帯域幅の比は、

となる。

式（８）は次式（１９）のように書き直すことができる。

例えば、Ｎ_H ＝２０５２及びＮ_col ＝１２（すなわち、アナログ‐デジタル変換器の個数が１７１）の場合、半列並列アナログ‐デジタル変換器構成と直列アナログ‐デジタル変換器構成との間の電力消費量の比は０．０７よりも小さくなる（その理由は、ほとんどの場合Ｃ_S-CP＜Ｃ_S であるためである）。

本発明による半列並列ＡＤＣ構成は、画素数を多くするか、画素寸法を小さくするか、フレームレートを大きくするか、又はこれらの任意の組合せを必要とするデジタル出力ＣＭＯＳイメージセンサに適している。

図１１は、システム３００、すなわち、（図６及び８に示す撮像装置２００のような）本発明の撮像装置２００を含めるように構成した代表的なプロセッサシステムを示す。このプロセッサシステム３００は、イメージセンサ装置を有しうるデジタル回路を有するシステムの代表的なものである。このようなシステムには、制限なく、コンピュータシステム、カメラシステム、スキャナ、マシンビジョン、ビークルナビゲーション、テレビジョン電話、監視システム、オートフォーカスシステム、スタートラッカシステム、動き検出システム、画像安定化システム及びデータ圧縮システムを含めることができる。

システム３００、例えばカメラシステムは、一般にマイクロプロセッサのような中央処理ユニット（ＣＰＵ）３０２を有し、このＣＰＵはバス３０４を介して入出力（Ｉ／Ｏ）装置３０６と通信を行う。撮像装置２００もバス３０４を介してＣＰＵ３０２と通信を行う。プロセッサシステム３００はランダムアクセスメモリ（ＲＡＭ）３１０をも有し、且つフラッシュメモリのような取り外し可能なメモリ３１５を有することができ、これもバス３０４を介してＣＰＵ３０２と通信を行うことができる。撮像装置２００は、ＣＰＵ、デジタル信号プロセッサ又はマイクロプロセッサのようなプロセッサと組み合わせることができ、このプロセッサは単一の集積回路上に又はこのプロセッサとは異なるチップ上に記憶装置を有しても有さなくてもよい。

本発明はＣＭＯＳ撮像装置に用いるものとして説明したが、半列並列構成及びその動作方法は、ＣＣＤ撮像装置のような他の撮像装置にも適用しうることに注意すべきである。

本発明の他の実施例には、図６及び８に示すような本発明の撮像装置２００を製造する方法を含むことに注意すべきである。例えば、代表的な一例では、撮像装置を製造する方法は、複数の行及び列に編成した画素のアレイを形成する工程と、複数のサンプル‐ホールド回路を形成し、各サンプル‐ホールド回路が前記アレイの列にそれぞれ電気接続されるとともにそれぞれの列からのアナログ信号をサンプル‐ホールド処理するようにする工程と、複数のパイプラインアナログ‐デジタル変換器を形成し、各パイプラインアナログ‐デジタル変換器がそれぞれのサンプル‐ホールド回路に電気接続されるとともにそれぞれのサンプル‐ホールド回路からのホールド処理されたアナログ信号をデジタル信号に変換するようにする工程とを有する。

上述した処理及び装置は、用いることのできる好適な方法及び製造しうる代表的な装置を示すものである。上述した説明及び図面は本発明の目的、特徴及び利点を達成する実施例を表わすものである。しかし、本発明は上述した図示の実施例に厳格に制限されることを意図するものではない。現在では予測不可能であるが、本発明の精神及び特許請求の範囲の開示に含まれる本発明のいかなる変形も本発明の一部とみなすべきである。

従来の撮像装置の画素を示す回路線図である。 従来の撮像装置を示すブロック線図である。 ４つの列が１つのアナログ‐デジタル変換器を共有している列並列アナログ‐デジタル変換器構成に対するタイミング図である。 本発明の代表的な実施例により構成した半列並列パイプラインアナログ‐デジタル変換器の第１の動作方法を示す代表的なタイミング図である。 本発明の代表的な実施例により構成した半列並列パイプラインアナログ‐デジタル変換器の第２の動作方法を示す代表的なタイミング図である。 本発明の代表的な実施例により構成した半列並列パイプラインアナログ‐デジタル変換器構成を有する撮像装置を示すブロック線図である。 本発明の代表的な実施例により構成したパイプラインアナログ‐デジタル変換器を示すブロック線図である。 図６の撮像装置をより詳細に示す説明図である。 図４に示す第１の動作方法により図８の撮像装置を動作させる際の代表的なタイミング図である。 図５に示す第２の動作方法により図８の撮像装置を動作させる際の代表的なタイミング図である。 本発明の実施例により構成した少なくとも１つの撮像装置を導入するプロセッサシステムを示すブロック線図である。

Claims (40)

1. 複数の行及び列に編成した画素のアレイと、
   複数のサンプル‐ホールド回路であって、各サンプル‐ホールド回路が前記アレイの列にそれぞれ電気接続されてそれぞれの列からのアナログ信号をサンプル‐ホールド処理するようにしてある当該サンプル‐ホールド回路と、
   複数のパイプラインアナログ‐デジタル変換器であって、各パイプラインアナログ‐デジタル変換器が複数のサンプル‐ホールド回路にそれぞれ電気接続されてこれら複数のサンプル‐ホールド回路からのホールド処理されたアナログ信号をデジタル信号に変換するようにしてある当該パイプラインアナログ‐デジタル変換器と
   を具えている撮像装置であって、
   各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、これらパイプライン段の個数は、当該パイプラインアナログ‐デジタル変換器が接続されるサンプル‐ホールド回路の個数に等しくした撮像装置。
2. 請求項１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が１つよりも多い複数のサンプル‐ホールド回路に接続されている撮像装置。
3. 請求項１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が１２個のサンプル‐ホールド回路に接続されている撮像装置。
4. 請求項１に記載の撮像装置において、この撮像装置が更に、
   前記パイプラインアナログ‐デジタル変換器に接続されてこれらパイプラインアナログ‐デジタル変換器の全てからのデジタルデータを記憶する第１のメモリバンクと、
   この第１のメモリバンクに接続され、この第１のメモリバンクからの記憶されたデジタルデータが入力されてこれを記憶する第２のメモリバンクと、
   この第２のメモリバンクに接続され、この第２のメモリバンクを制御してこれに記憶されたデジタルデータを出力する列スキャナと
   を具える撮像装置。
5. 請求項４に記載の撮像装置において、この撮像装置が更に、
   前記サンプル‐ホールド回路と前記パイプラインアナログ‐デジタル変換器との間に接続された第１の組のスイッチと、
   前記パイプラインアナログ‐デジタル変換器と前記第１のメモリバンクとの間に接続された第２の組のスイッチと、
   前記第１のメモリバンクと前記第２のメモリバンクとの間に接続された第３の組のスイッチと、前記第２のメモリバンクと前記列スキャナとの間に接続された第４の組のスイッチと
   を具える撮像装置。
6. 請求項５に記載の撮像装置において、この撮像装置が更に、
   前記第１、第２、第３及び第４の組のスイッチの動作を制御して、アナログ‐デジタル変換及びデータ読み出し処理が行われた際にサンプル‐ホールド処理を行わないようにする少なくとも１つのコントローラ
   を具える撮像装置。
7. 請求項５に記載の撮像装置において、この撮像装置が更に、
   前記第１、第２、第３及び第４の組のスイッチの動作を制御して、サンプル‐ホールド処理と、アナログ‐デジタル変換処理と、データ読み出し処理とが同じ期間中に行われるようにする少なくとも１つのコントローラ
   を具える撮像装置。
8. 請求項１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、各パイプライン段が、
   アナログ信号を入力してサンプル‐ホールド処理するように接続したパイプライン段サンプル‐ホールド回路と、
   このパイプライン段サンプル‐ホールド回路からのアナログ信号を受け、これらアナログ信号からｋビットのデジタルデータを生ぜしめるように接続されたｋビットアナログ‐デジタル変換器回路と、
   このｋビットアナログ‐デジタル変換器回路からのｋビットのデジタルデータを受け、このｋビットのデジタルデータからアナログ信号を生ぜしめるｋビットデジタル‐アナログ変換器回路と、
   このｋビットデジタル‐アナログ変換器回路からのアナログ信号とパイプライン段サンプル‐ホールド回路からのアナログ信号とを受け、その差出力を発生させる減算器と、
   この差出力を増幅する増幅器と
   を具える撮像装置。
9. 請求項８に記載の撮像装置において、ｋビットが複数のデジタル‐アナログ変換器のデジタル分解能である撮像装置。
10. 請求項１に記載の撮像装置において、前記アレイがＣＭＯＳ撮像装置の画素を有している撮像装置。
11. 複数の行及び列に編成した画素のアレイと、
    複数のサンプル‐ホールド回路であって、各サンプル‐ホールド回路が前記アレイの列にそれぞれ電気接続されてそれぞれの列からのアナログ信号をサンプル‐ホールド処理するようにしてある当該サンプル‐ホールド回路と、
    複数のパイプラインアナログ‐デジタル変換器であって、各パイプラインアナログ‐デジタル変換器が複数のサンプル‐ホールド回路に半列並列的に電気接続されてこれら複数のサンプル‐ホールド回路からのホールド処理されたアナログ信号をデジタル信号に変換するようにしてある当該パイプラインアナログ‐デジタル変換器と
    を具えている撮像装置であって、
    各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、これらパイプライン段の個数は、当該パイプラインアナログ‐デジタル変換器が接続されるサンプル‐ホールド回路の個数に等しくした撮像装置。
12. 請求項１１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が１つよりも多い複数のサンプル‐ホールド回路に接続されている撮像装置。
13. 請求項１１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が１２個のサンプル‐ホールド回路に接続されている撮像装置。
14. 請求項１１に記載の撮像装置において、この撮像装置が更に、
    前記パイプラインアナログ‐デジタル変換器に接続されてこれらパイプラインアナログ‐デジタル変換器の全てからのデジタルデータを記憶する第１のメモリバンクと、
    この第１のメモリバンクに接続され、この第１のメモリバンクからの記憶されたデジタルデータが入力されてこれを記憶する第２のメモリバンクと、
    この第２のメモリバンクに接続され、この第２のメモリバンクを制御してこれに記憶されたデジタルデータを出力する列スキャナと
    を具える撮像装置。
15. 請求項１４に記載の撮像装置において、この撮像装置が更に、
    前記サンプル‐ホールド回路と前記パイプラインアナログ‐デジタル変換器との間に接続された第１の組のスイッチと、
    前記パイプラインアナログ‐デジタル変換器と前記第１のメモリバンクとの間に接続された第２の組のスイッチと、
    前記第１のメモリバンクと前記第２のメモリバンクとの間に接続された第３の組のスイッチと、
    前記第２のメモリバンクと前記列スキャナとの間に接続された第４の組のスイッチと
    を具える撮像装置。
16. 請求項１５に記載の撮像装置において、この撮像装置が更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、アナログ‐デジタル変換及びデータ読み出し処理が行われた際にサンプル‐ホールド処理を行わないようにする少なくとも１つのコントローラ
    を具える撮像装置。
17. 請求項１５に記載の撮像装置において、この撮像装置が更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、サンプル‐ホールド処理と、アナログ‐デジタル変換処理と、データ読み出し処理とが同じ期間中に行われるようにする少なくとも１つのコントローラ
    を具える撮像装置。
18. 請求項１１に記載の撮像装置において、各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、各パイプライン段が、
    アナログ信号を入力してサンプル‐ホールド処理するように接続したパイプライン段サンプル‐ホールド回路と、
    このパイプライン段サンプル‐ホールド回路からのアナログ信号を受け、これらアナログ信号からｋビットのデジタルデータを生ぜしめるように接続されたｋビットアナログ‐デジタル変換器回路と、
    このｋビットアナログ‐デジタル変換器回路からのｋビットのデジタルデータを受け、このｋビットのデジタルデータからアナログ信号を生ぜしめるｋビットデジタル‐アナログ変換器回路と、
    このｋビットデジタル‐アナログ変換器回路からのアナログ信号とパイプライン段サンプル‐ホールド回路からのアナログ信号とを受け、その差出力を発生させる減算器と、
    この差出力を増幅する増幅器と
    を具える撮像装置。
19. 請求項１８に記載の撮像装置において、ｋビットが複数のデジタル‐アナログ変換器のデジタル分解能である撮像装置。
20. 請求項１１に記載の撮像装置において、前記アレイがＣＭＯＳ撮像装置の画素を有している撮像装置。
21. プロセッサと、このプロセッサに接続された撮像装置とを具えるプロセッサシステムであって、前記撮像装置が、
    複数の行及び列に編成した画素のアレイと、
    複数のサンプル‐ホールド回路であって、各サンプル‐ホールド回路が前記アレイの列にそれぞれ電気接続されてそれぞれの列からのアナログ信号をサンプル‐ホールド処理するようにしてある当該サンプル‐ホールド回路と、
    複数のパイプラインアナログ‐デジタル変換器であって、各パイプラインアナログ‐デジタル変換器が複数のサンプル‐ホールド回路にそれぞれ電気接続されてこれら複数のサンプル‐ホールド回路からのホールド処理されたアナログ信号をデジタル信号に変換するようにしてある当該パイプラインアナログ‐デジタル変換器と
    を具えているプロセッサシステムであって、
    各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、これらパイプライン段の個数は、当該パイプラインアナログ‐デジタル変換器が接続されるサンプル‐ホールド回路の個数に等しくしたプロセッサシステム。
22. 請求項２１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が１つよりも多い複数のサンプル‐ホールド回路に接続されているプロセッサシステム。
23. 請求項２１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が１２個のサンプル‐ホールド回路に接続されているプロセッサシステム。
24. 請求項２１に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記パイプラインアナログ‐デジタル変換器に接続されてこれらパイプラインアナログ‐デジタル変換器の全てからのデジタルデータを記憶する第１のメモリバンクと、
    この第１のメモリバンクに接続され、この第１のメモリバンクからの記憶されたデジタルデータが入力されてこれを記憶する第２のメモリバンクと、
    この第２のメモリバンクに接続され、この第２のメモリバンクを制御してこれに記憶されたデジタルデータを出力する列スキャナと
    を具えるプロセッサシステム。
25. 請求項２４に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記サンプル‐ホールド回路と前記パイプラインアナログ‐デジタル変換器との間に接続された第１の組のスイッチと、
    前記パイプラインアナログ‐デジタル変換器と前記第１のメモリバンクとの間に接続された第２の組のスイッチと、
    前記第１のメモリバンクと前記第２のメモリバンクとの間に接続された第３の組のスイッチと、
    前記第２のメモリバンクと前記列スキャナとの間に接続された第４の組のスイッチと
    を具えるプロセッサシステム。
26. 請求項２５に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、アナログ‐デジタル変換及びデータ読み出し処理が行われた際にサンプル‐ホールド処理を行わないようにする少なくとも１つのコントローラ
    を具えるプロセッサシステム。
27. 請求項２５に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、サンプル‐ホールド処理と、アナログ‐デジタル変換処理と、データ読み出し処理とが同じ期間中に行われるようにする少なくとも１つのコントローラ
    を具えるプロセッサシステム。
28. 請求項２１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、各パイプライン段が、
    アナログ信号を入力してサンプル‐ホールド処理するように接続したパイプライン段サンプル‐ホールド回路と、
    このパイプライン段サンプル‐ホールド回路からのアナログ信号を受け、これらアナログ信号からｋビットのデジタルデータを生ぜしめるように接続されたｋビットアナログ‐デジタル変換器回路と、
    このｋビットアナログ‐デジタル変換器回路からのｋビットのデジタルデータを受け、このｋビットのデジタルデータからアナログ信号を生ぜしめるｋビットデジタル‐アナログ変換器回路と、
    このｋビットデジタル‐アナログ変換器回路からのアナログ信号とパイプライン段サンプル‐ホールド回路からのアナログ信号とを受け、その差出力を発生させる減算器と、
    この差出力を増幅する増幅器と
    を具えるプロセッサシステム。
29. 請求項２８に記載のプロセッサシステムにおいて、ｋビットが複数のデジタル‐アナログ変換器のデジタル分解能であるプロセッサシステム。
30. 請求項２１に記載のプロセッサシステムにおいて、前記アレイがＣＭＯＳ撮像装置の画素を有しているプロセッサシステム。
31. プロセッサと、このプロセッサに接続された撮像装置とを具えるプロセッサシステムであって、前記撮像装置が、
    複数の行及び列に編成した画素のアレイと、
    複数のサンプル‐ホールド回路であって、各サンプル‐ホールド回路が前記アレイの列にそれぞれ電気接続されてそれぞれの列からのアナログ信号をサンプル‐ホールド処理するようにしてある当該サンプル‐ホールド回路と、
    複数のパイプラインアナログ‐デジタル変換器であって、各パイプラインアナログ‐デジタル変換器が複数のサンプル‐ホールド回路に半列並列的に電気接続されてこれら複数のサンプル‐ホールド回路からのホールド処理されたアナログ信号をデジタル信号に変換するようにしてある当該パイプラインアナログ‐デジタル変換器と
    を具えているプロセッサシステムであって、
    各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、これらパイプライン段の個数は、当該パイプラインアナログ‐デジタル変換器が接続されるサンプル‐ホールド回路の個数に等しくしたプロセッサシステム。
32. 請求項３１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が１つよりも多い複数のサンプル‐ホールド回路に接続されているプロセッサシステム。
33. 請求項３１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が１２個のサンプル‐ホールド回路に接続されているプロセッサシステム。
34. 請求項３１に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記パイプラインアナログ‐デジタル変換器に接続されてこれらパイプラインアナログ‐デジタル変換器の全てからのデジタルデータを記憶する第１のメモリバンクと、
    この第１のメモリバンクに接続され、この第１のメモリバンクからの記憶されたデジタルデータが入力されてこれを記憶する第２のメモリバンクと、
    この第２のメモリバンクに接続され、この第２のメモリバンクを制御してこれに記憶されたデジタルデータを出力する列スキャナと
    を具えるプロセッサシステム。
35. 請求項３４に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記サンプル‐ホールド回路と前記パイプラインアナログ‐デジタル変換器との間に接続された第１の組のスイッチと、
    前記パイプラインアナログ‐デジタル変換器と前記第１のメモリバンクとの間に接続された第２の組のスイッチと、
    前記第１のメモリバンクと前記第２のメモリバンクとの間に接続された第３の組のスイッチと、
    前記第２のメモリバンクと前記列スキャナとの間に接続された第４の組のスイッチと
    を具えるプロセッサシステム。
36. 請求項３５に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、アナログ‐デジタル変換及びデータ読み出し処理が行われた際にサンプル‐ホールド処理を行わないようにする少なくとも１つのコントローラ
    を具えるプロセッサシステム。
37. 請求項３５に記載のプロセッサシステムにおいて、このプロセッサシステムが更に、
    前記第１、第２、第３及び第４の組のスイッチの動作を制御して、サンプル‐ホールド処理と、アナログ‐デジタル変換処理と、データ読み出し処理とが同じ期間中に行われるようにする少なくとも１つのコントローラ
    を具えるプロセッサシステム。
38. 請求項３１に記載のプロセッサシステムにおいて、各パイプラインアナログ‐デジタル変換器が複数のパイプライン段を有し、各パイプライン段が、
    アナログ信号を入力してサンプル‐ホールド処理するように接続したパイプライン段サンプル‐ホールド回路と、
    このパイプライン段サンプル‐ホールド回路からのアナログ信号を受け、これらアナログ信号からｋビットのデジタルデータを生ぜしめるように接続されたｋビットアナログ‐デジタル変換器回路と、
    このｋビットアナログ‐デジタル変換器回路からのｋビットのデジタルデータを受け、このｋビットのデジタルデータからアナログ信号を生ぜしめるｋビットデジタル‐アナログ変換器回路と、
    このｋビットデジタル‐アナログ変換器回路からのアナログ信号とパイプライン段サンプル‐ホールド回路からのアナログ信号とを受け、その差出力を発生させる減算器と、
    この差出力を増幅する増幅器と
    を具えるプロセッサシステム。
39. 請求項３８に記載のプロセッサシステムにおいて、ｋビットが複数のデジタル‐アナログ変換器のデジタル分解能であるプロセッサシステム。
40. 請求項３１に記載のプロセッサシステムにおいて、前記アレイがＣＭＯＳ撮像装置の画素を有しているプロセッサシステム。

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