JP2010004439A - 固体撮像装置 - Google Patents
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Abstract
【課題】ラッチ回路のレイアウトサイズを小さくし、カラムADC回路のレイアウトサイズを小さくする。
【解決手段】カラムADC回路は、画素アレイの各列に対応して設けられ、垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を上位ブロック及び下位ブロックの2つのブロックに分けて順次にAD変換する。そして、カラムADC回路のラッチ回路40を、上位ブロックと下位ブロックとのうちビット数が大きい方のブロックのデジタルデータが格納可能な記憶容量のラッチ回路で構成する。
【選択図】図2
【解決手段】カラムADC回路は、画素アレイの各列に対応して設けられ、垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を上位ブロック及び下位ブロックの2つのブロックに分けて順次にAD変換する。そして、カラムADC回路のラッチ回路40を、上位ブロックと下位ブロックとのうちビット数が大きい方のブロックのデジタルデータが格納可能な記憶容量のラッチ回路で構成する。
【選択図】図2
Description
本発明は、列並列型AD変換方式の固体撮像装置に関するものである。
近年、列並列型AD変換方式のCMOSイメージセンサによる固体撮像装置が広く普及している。この固体撮像装置は、例えば、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、画素アレイの各列に対応して設けられ、画素アレイから画素信号を読み出してAD変換するカラムADC回路とを備えている。そして、カラムADC回路として、画素信号を2つのブロックに分けてAD変換する2回積分型のADC回路を採用する固体撮像装置が知られている(特許文献1)。
図8は、従来の固体撮像装置に採用されるカラムADC回路の1列分の回路図を示している。図8に示すカラムADC回路は、シングルスロープ積分型のカラムADC回路であり、画素アレイからの画素信号が入力される上段から順に、GCA(Gain Control Amp)部100、コンパレータ部200、ロジック回路300、ラッチ回路400、及びスイッチ500を備えている。
GCA部100は、画素アレイから出力された画素信号に対して、CDS(Correlated Double Sampling:相関2重サンプリング)処理を行いながら増幅し、画像信号からノイズ信号を除去する。
コンパレータ部200は、2段のコンパレータを備え、GCA部100から出力された画素信号をランプ信号(以下、Rampと称する。)と比較する。ここで、Rampは、時間が経過するにつれて16段階で段階的に減少する。
そして、コンパレータ部200は、GCA部100から出力された画素信号とRampとを比較し、Rampのレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。
ロジック回路300は、画素信号とRampとの比較によりコンパレータ部200の出力信号が反転されたとき、COMPOUT=L(ローレベル)にしてラッチ回路400に出力する。
カウンタ700は、カラムADC回路の外に設けられた4ビットのカウンタから構成され、Rampがコンパレータ部200に入力されたとき、カウント動作を開始する。また、ラッチ回路400は、COMPOUT=Lとなったとき、カウンタ700の現在のカウント値をラッチする4ビットのラッチ回路である。これにより、ラッチ回路400は、AD変換された画素信号のデジタルデータをラッチする。
水平走査回路600は、画素信号のAD変換が終了すると、各列を順次選択するための列選択信号をスイッチ500に出力して、スイッチ500をオンさせて、ラッチ回路400にラッチされたデジタルデータを水平信号線に出力させる。
図9は、図8に示すカラムADC回路のタイミングチャートを示している。このタイミングチャートは、ある1水平走査期間(1H Period)において、画素アレイの第i行目の画素信号に対する処理が示されている。
また、図9に示すvpixelはGCA部100に入力される画素信号を示し、φPRSTはGCA部100のスイッチをオン/オフする信号を示し、φS1はコンパレータ部200の前段のコンパレータのスイッチをオン/オフする信号を示し、φS2はコンパレータ部200の後段のコンパレータのスイッチをオン/オフする信号を示し、φSHはGCA部100とコンパレータ部200との間に接続されたスイッチをオン/オフする信号を示し、φCKはロジック回路300の1段目のNANDゲートに入力される信号を示し、Counterはカウンタ700のカウント値を示し、Horizontal Shift Resister Start Pulseは1水平走査期間の開始を示す水平同期信号を示し、DATAOUTはラッチ回路400から出力されるデジタルデータを示している。
図9に示すように、1水平走査期間において、以下の処理(1),(2)の2つの処理が実行され、また、処理(1),(2)と並行して以下の処理(3)が実行される。
処理(1):Pixel readout(i行目):第i行目の画素信号を読み出し、CDS処理を行い、画素信号からノイズ信号を除去する。
処理(2):A/D conversion(i行目):第i行目の画素信号のAD変換を行う。
処理(3):Column readout(i−1行目):AD変換された第i−1行目の画素信号を出力する。
処理(1):Pixel readout(i行目):第i行目の画素信号を読み出し、CDS処理を行い、画素信号からノイズ信号を除去する。
処理(2):A/D conversion(i行目):第i行目の画素信号のAD変換を行う。
処理(3):Column readout(i−1行目):AD変換された第i−1行目の画素信号を出力する。
図8に示すラッチ回路400は2段構成となっているため、上記処理(1)、(2)と、処理(3)とを並行して行うことができる。すなわち第i行目の画像信号をAD変換しながら、第i−1行目の画素信号のデジタルデータを読み出すことができる。
処理(2)の期間のタイミングTM1において、Rampのレベルが画素信号のレベルを下回ったとき、COMPOUT=Lとなる。そして、COMPOUT=LとなったときのCounterのカウント値が「0011」であるため、ラッチ回路400は「0011」をラッチする。
そして、次の1水平走査期間において、ラッチ回路400にラッチされた「0011」が、水平信号線に出力される。
図10は、図8に示す3列分のカラムADC回路のレイアウトサイズを示した模式図である。なお、図10において、ラッチ回路400のビット数は10ビットであるとする。また、領域R1〜R3は、それぞれ、GCA部100、コンパレータ部200/ロジック回路300、及びラッチ回路400のレイアウトサイズを示し、長辺が垂直方向のレイアウトサイズを示し、短辺が水平方向のレイアウトサイズを示している。図10に示すように、ラッチ回路400は、垂直方向のレイアウトサイズが500μmと最も大きくなっている。カラムADC回路のレイアウトサイズはレイアウトピッチや回路構成にも依存するが、ラッチ回路400がカラムADC回路の大部分を占めていることが分かる。
特開2002−232291号公報
ところで、カラムADC回路を搭載したCMOSイメージセンサは、アナログ読み出しのイメージセンサに比べて垂直方向のレイアウトサイズが大きいため、垂直方向のレイアウトサイズを小さくすることが課題となっている。特に、カラムADC回路は、図10に示すように、ラッチ回路400が大部分を占めているため、ラッチ回路400のレイアウトサイズを小さくすれば、効果的にカラムADC回路のレイアウトサイズを小さくすることができる。
本発明の目的は、ラッチ回路のレイアウトサイズを小さくし、カラムADC回路のレイアウトサイズを小さくすることができる固体撮像装置を提供することである。
(1)本発明の固体撮像装置は、列並列型AD変換方式の固体撮像装置であって、所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、前記画素アレイの各行をサイクリックに選択する垂直走査回路と、前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を複数のブロックに分けて順次にAD変換するカラムADC回路とを備え、前記カラムADC回路は、AD変換したデジタルデータを格納するラッチ回路を備え、前記ラッチ回路は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有することを特徴とする。
この構成によれば、カラムADC回路により読み出された画素信号は、複数のブロックに分けられて、順次にAD変換されている。そのため、ラッチ回路は、複数のブロックのうちビット数が最大のブロックのデジタルデータが格納可能なビット数のラッチ回路で構成することが可能となる。よって、画素信号を複数のブロックに分けずにAD変換する従来のカラムADC回路に場合に比べて、ラッチ回路のレイアウトサイズを小さくすることが可能となり、カラムADC回路のレイアウトサイズを小さくすることができる。
(2)前記画素信号を最上位ビットから最下位ビットに向けて上位ブロックと下位ブロックとの2つのブロックに分けて順次にAD変換する2回積分型のAD変換回路により構成されていることが好ましい。
この構成によれば、カラムADC回路は、2回積分型のAD変換回路により構成されているため、画素信号が上位及び下位ブロックの2つのブロックに分けてAD変換される。よって、ラッチ回路のレイアウトサイズを小さくすることができる。
(3)前記カラムADC回路は、前記上位ブロックをAD変換するための上位ランプ信号と前記下位ブロックをAD変換するための下位ランプ信号とが入力され、前記上位ランプ信号及び前記下位ランプ信号と前記画素信号とを順次に比較するコンパレータ部と、前記コンパレータ部が前記上位ランプ信号と前記画素信号とを比較する上位AD変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する上位ロジック回路と、前記コンパレータ部が前記下位ランプ信号と前記画素信号とを比較する下位AD変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する下位ロジック回路と、前記上位AD変換期間において、前記上位ロジック回路と前記ラッチ回路とを接続し、前記下位AD変換期間において、前記下位ロジック回路と前記ラッチ回路とを接続する第1のスイッチ部とを備えることが好ましい。
この構成によれば、第1のスイッチ部が設けられているため、上位AD変換期間においては上位ロジック回路とラッチ回路とを接続し、下位AD変換期間においては下位ロジック回路とラッチ回路とを接続することが可能となり、上位ブロックのAD変換と下位ブロックのAD変換とを精度良く行うことができる。
(4)前記上位ブロックをAD変換するために前記ラッチ回路にカウント値を出力する上位カウンタと、前記下位ブロックをAD変換するために前記ラッチ回路にカウント値を出力する下位カウンタとを備え、前記カラムADC回路は、前記上位AD変換期間において、前記上位カウンタと前記ラッチ回路とを接続し、前記下位AD変換期間において、前記下位カウンタと前記ラッチ回路とを接続する第2のスイッチ部とを備えることが好ましい。
この構成によれば、第2のスイッチ部が設けられているため、上位AD変換期間において、上位カウンタとラッチ回路とを接続し、下位AD変換期間において、下位カウンタとラッチ回路とを接続することが可能となり、上位ブロックのAD変換と下位ブロックのAD変換とを精度良く行うことができる。
(5)前記ラッチ回路は、第1及び第2のラッチ要素を備え、前記第1のラッチ要素は、前記上位及び下位AD変換期間が終了する毎に、ラッチしたデジタルデータを前記第2のラッチ要素に転送し、前記第2のラッチ要素は、前記下位AD変換期間において、前記上位ブロックのデジタルデータを出力し、前記下位AD変換期間の終了後、前記下位ブロックのデジタルデータを出力することが好ましい。
この構成によれば、ラッチ回路は第1のラッチ要素と第2のラッチ要素とを備えているため、下位AD変換期間において、下位ブロックのAD変換と、上位ブロックのデジタルデータの出力とをオーバーラップして実行することが可能となり、1水平走査期間を短くすることがでる。
(6)前記カラムADC回路は、画素信号をビット数が同一の複数のブロックに分けてAD変換することが好ましい。
この構成によれば、上位ブロックと下位ブロックとのビット数を同一にしたため、空き容量が生じないようにラッチ回路を使用することが可能となり、ラッチ回路を効率良く使用することができる。
本発明によれば、ラッチ回路のレイアウトサイズを小さくすることが可能となり、カラムADC回路のレイアウトサイズを小さくすることができる。
(実施の形態1)
図1は、本発明の実施の形態1による固体撮像装置の全体構成図である。図1に示すように固体撮像装置は、列並列型AD変換方式のCMOSイメージセンサによる固体撮像装置であって、画素アレイ1、垂直走査回路2、カラムADC回路(ADC)3、水平走査回路4、制御部5、画像処理部6、及び画像メモリ7を備えている。
図1は、本発明の実施の形態1による固体撮像装置の全体構成図である。図1に示すように固体撮像装置は、列並列型AD変換方式のCMOSイメージセンサによる固体撮像装置であって、画素アレイ1、垂直走査回路2、カラムADC回路(ADC)3、水平走査回路4、制御部5、画像処理部6、及び画像メモリ7を備えている。
画素アレイ1は、複数の画素が8行×8列でマトリックス状に配列されている。なお、8行×8列は一例であり、M(Mは2以上の正の整数)行×N(Nは2以上の正の整数)列に配列してもよい。
垂直走査回路2は、例えば、シフトレジスタを含み、画素アレイ1の第1行目〜第8行目の各行に対応する8本の画素制御線HL1を介して画素アレイ1と接続されている。そして、垂直走査回路2は、垂直同期信号VDに同期して、第1行目〜第8行目の画素制御線HL1をサイクリックに選択することで、画素アレイ1を垂直走査する。
カラムADC回路3は、画素アレイ1の各列に対応して8個設けられている。各カラムADC回路3は、画素アレイ1の第1列目〜第8列目の各列に対応する8本の垂直信号線VL1を介して画素アレイ1と接続され、垂直走査回路2の垂直走査により選択された行において、対応する列の画素から画素信号を読み出し、CDS処理及びAD変換を施す。
本実施の形態では、カラムADC回路3は、読み出した画素信号を上位ブロックと下位ブロックとの2つのブロックに分け、1水平走査期間内において、2つのブロックを順次にAD変換する2回積分型のAD変換回路により構成されている。
水平走査回路4は、シフトレジスタを備え、水平同期信号HDに同期して列選択信号を出力することで、1水平走査期間において、第1列目〜第8列目のカラムADC回路3をサイクリックに選択してカラムADC回路3を水平走査し、カラムADC回路3が保持する第1列目〜第8列目のデジタルデータを順次に出力させる。
制御部5は、CPU(中央演算処理装置)、ROM(リードオンリーメモリ)、及びRAM(ランダムアクセスメモリ)等かなるマイコンから構成され、固体撮像装置全体制御を司る。
画像処理部6は、各カラムADC回路3から出力されたデジタルデータからなる画像データに種々の画像処理を施す。画像メモリ7は、ハードディスク等の記憶装置から構成され、画像処理部6により所定の画像処理が行われた画像データを記憶する。
図2は、カラムADC回路3の回路図を示している。図2において、カラムADC回路3に示されるφPRST,φSH,φS1,φS2,φCK1,φCK2,XφPRST,φEN1,φEN2は制御信号を示し、それぞれ、制御部5から出力される。また、Ramp1及びRamp2は、上位ランプ信号、及び下位ランプ信号を示し、それぞれ制御部5から出力される。
カラムADC回路3は、GCA(Gain Control Amp)部10、コンパレータ部20、ロジック回路30、ラッチ回路40、及びスイッチSW81,スイッチSW82(第1のスイッチ部の一例)を備えている。
GCA部10は、画素アレイ1から出力された画素信号に対して、CDS処理を行いながら増幅処理を行い、画素信号からノイズ信号を除去する。
具体的にはGCA部10は、GCAアンプ11と、GCAアンプ11の−端子に接続されたコンデンサC1と、GCAアンプ11の出力端子と−端子との間に接続されたコンデンサC2と、コンデンサC2に並列接続されたスイッチSW11とを備えている。
ここで、コンデンサC1,C2の容量比で定められるゲインにより画素信号は増幅される。また、コンデンサC2は、スイッチSW11のオン/オフによりリセットされる。スイッチSW11はφPRSTによって、オン/オフされる。
コンパレータ部20は、2段のコンパレータ21及び22を備え、GCA部10から出力された画素信号をRamp1,Ramp2と順次に比較する。本実施の形態では、画素信号は、上位2ビットの上位ブロックと下位2ビットの下位ブロックとの2つのブロックに分けてAD変換される。そのため、Ramp1は上位ブロックをAD変換するために、4(=22)段階で段階的に減少するランプ信号が採用され、Ramp2は下位ブロックをAD変換するために、4(=22)段階で段階的に増大するランプ信号が採用される。
そして、コンパレータ部20は、GCA部10から出力された画素信号の上位ブロックをAD変換するために、当該画素信号とRamp1とを比較し、Ramp1のレベルが画素信号のレベルを下回ったとき、出力信号を反転させる。
また、コンパレータ部20は、Ramp1と画素信号との比較が終了すると、GCA部10から出力された画素信号の下位ブロックをAD変換するために、当該画素信号とRamp2とを比較し、Ramp2のレベルが当該画素信号のレベルを上回ったとき、出力信号を反転させる。
具体的には、コンパレータ部20は、コンパレータ21の−端子に接続されたコンデンサC3と、コンデンサC3とGCAアンプ11との間に接続されたスイッチSW21と、コンパレータ21の+端子に接続されたスイッチSW22と、コンパレータ21の+端子に接続され、Ramp2が入力されるコンデンサC4と、一端がコンパレータ21の+端子に接続され、他端が接地されたたコンデンサC5と、コンパレータ21の−端子と出力端子との間に接続されたスイッチSW23と、コンパレータ21とコンパレータ22との間に接続されたコンデンサC6と、コンパレータ22の入力端子と出力端子との間に接続されたスイッチSW24とを備えている。
コンパレータ21は、差動コンパレータにより構成され、+端子に入力されるRamp1又はRamp2と画素信号とを比較する。コンパレータ22は、シングルエンドコンパレータにより構成され、コンパレータ21からの出力信号を所定の値と比較する。
スイッチSW21,SW23,SW24は、φSH,φS1,φS2に従って、オン/オフする。また、スイッチSW22は、ロジック回路30から出力されるCOMPOUT1に従って、オン/オフする。
ロジック回路30は、上位ロジック回路31と下位ロジック回路32とを備える。上位ロジック回路31は、コンパレータ部20が上位ランプ信号と画素信号とを比較する上位AD変換期間において、コンパレータ部20の出力信号をラッチ回路40に出力する。すなわち、上位ロジック回路31は、画素信号とRamp1との比較によりコンパレータ22からの出力信号が反転されたとき、COMPOUT1=Lとし、ラッチ回路40に上位カウンタ61の現在のカウント値をラッチさせる。これにより、上位ブロックのデジタルデータが得られる。
下位ロジック回路32は、コンパレータ部20が下位ランプ信号と画素信号とを比較する下位AD変換期間において、コンパレータ部20の出力信号をラッチ回路40に出力する。すなわち、下位ロジック回路32は、下位AD変換期間において、画素信号とRamp2との比較によりコンパレータ22からの出力信号が反転されたとき、COMPOUT2=Lとし、ラッチ回路40に出力し、ラッチ回路40に下位カウンタ62の現在のカウント値をラッチさせる。これにより下位ブロックのデジタルデータが得られる。
具体的には、上位ロジック回路31は、一方の入力端子がコンパレータ22に接続され、他方の入力端子にφCK1が入力されるNANDゲート311と、NANDゲート311とラッチ回路40との間に接続されたR−Sフリップフロップ312とを備える。
また、下位ロジック回路32は、一方の入力端子がNOTゲート323を介してコンパレータ22に接続され、他方の入力端子にφCK2が入力されるNANDゲート321と、NANDゲート321とラッチ回路40との間に接続されたR−Sフリップフロップ322とを備えている。
スイッチSW81は、φEN1に従ってオン/オフし、上位AD変換期間において、上位ロジック回路31とラッチ回路40とを接続する。スイッチSW82は、φEN2に従ってオン/オフし、下位AD変換期間において、下位ロジック回路32とラッチ回路40とを接続する。
ラッチ回路40は、AD変換された画素信号の上位ブロックのデジタルデータと下位ブロックのデジタルデータとを順次にラッチする。ここで、ラッチ回路40は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有している。
本実施の形態では、上位ブロック及び下位ブロックは共に2ビットであるため、ラッチ回路40は2ビットの記憶容量を有している。すなわち、本実施の形態では、カラムADC回路3は、画素信号を上位ブロックと下位ブロックとに分けて順次にAD変換しているため、ラッチ回路40は、1度に4ビットのデジタルデータを格納する必要がなくなり、ラッチ回路40を2ビットのラッチ回路により構成することができる。
スイッチSW91は、φEN1に従ってオン/オフし、上位AD変換期間において、上位カウンタ61とラッチ回路40とを接続する。ここで、スイッチSW91は、上位カウンタ61の第1番目のビットをカウントする回路とラッチ回路40の第1番目のビットを格納する回路とを接続するためのスイッチと、上位カウンタ61の第2番目のビットをカウントする回路とラッチ回路40の第2番目のビットを格納する回路とを接続するためのスイッチとを備えている。
スイッチSW92は、φEN2に従ってオン/オフし、下位AD変換期間において、下位カウンタ62とラッチ回路40とを接続する。ここで、スイッチSW92は、下位カウンタ62の第1番目のビットをカウントする回路とラッチ回路40の第1番目のビットを格納する回路とを接続するためのスイッチと、下位カウンタ62の第2番目のビットをカウントする回路とラッチ回路40の第2番目のビットを格納する回路とを接続するためのスイッチとを備えている。
スイッチ70は、水平信号線L1とラッチ回路40との間に接続され、水平走査回路4から出力される列選択信号に従ってオン/オフする。
上位カウンタ61は、カラムADC回路3の外に設けられた2ビットのカウンタから構成され、画素信号の上位ブロックをAD変換するためにカウント動作を行い、カウント値を、スイッチSW91を介してラッチ回路40に出力する。下位カウンタ62は、カラムADC回路3の外に設けられた2ビットのカウンタから構成され、画素信号の下位ブロックをAD変換するためにカウンタ動作を行い、カウント値を、スイッチSW92を介してラッチ回路40に出力する。
図3は、図2に示すカラムADC回路3のタイミングチャートを示している。図3に示すタイミングチャートにおいては、画素アレイ1の第i(i=1〜8)行目の画素信号を読み出す1水平走査期間の動作が示されている。なお、i=8の場合、第i+1行目は第1行目を示す。また、i=1の場合、第i−1行目は第8行目を示す。
1水平走査期間は、期間T1〜T5の5つの期間に分けられる。期間T1においては、第i行目の画素信号を画素アレイ1から読み出す処理(1)が実行される。
具体的には、画素アレイ1からノイズ信号、画素信号が順次読み出され、GCA部10によりCDS処理が行われ、画素信号からノイズ信号が除去される。
また、φPRST=H/Lにより、スイッチSW11がオン/オフされ、コンデンサC2がリセットされる。また、φS1=H/L,φS2=H/Lにより、スイッチSW23,SW24がオン/オフされ、コンパレータ部20がリセットされる。
期間T2においては、第i行目の画素信号の上位ブロックをAD変換する処理(2)が実行される。すなわち、期間T2は、上位AD変換期間である。
具体的には、まず、φSH=L(ローレベル)により、スイッチSW21がオフされ、コンデンサC3によりノイズ信号の除去された画素信号がサンプルホールドされる。このとき、制御部5は、Ramp1の出力を開始する。また、このとき、COMPOUT1=Hであるため、スイッチSW22がオンされており、Ramp1は、スイッチSW22を介してコンパレータ21に入力される。また、このとき、上位カウンタ61はカウント動作を開始する。
そして、コンパレータ21により画素信号とRamp1とのレベルが比較され、Ramp1のレベルが画素信号のレベルを下回ると(タイミングTM1)、コンパレータ21は出力信号を反転させる。コンパレータ21により反転された出力信号は、コンデンサC6、コンパレータ22を介してロジック回路30に入力される。このとき、φEN1=H、φEN2=Lであり、スイッチSW81がオンされ、スイッチSW82がオフされているため、上位ロジック回路31よりCOMPOUT1=Lが出力され、ラッチ回路40により上位カウンタ61の現在のカウント値「01」がラッチされ、かつ、スイッチSW22がオフされる。
期間T3においては、第i行目の上位ブロックのデジタルデータを水平信号線L1に出力する処理(4)が実行される。この場合、制御部5は、期間T2が終了すると、HSR=Hにする。これにより、水平走査回路4は、列選択信号を出力してスイッチ70をオンする。そして、ラッチ回路40は、第i行目の上位ブロックのデジタルデータを水平信号線L1に出力する。
期間T4においては、第i行目の画素信号の下位ブロックをAD変換する処理(3)が実行される。すなわち、期間T4は、下位AD変換期間である。
具体的には、期間T3が終了すると、制御部5は、Ramp2の出力を開始する。そして、コンパレータ21によりRamp2とコンデンサC3により保持された画素信号とが比較され、Ramp2のレベルが画素信号のレベルを上回ると(タイミングTM2)、コンパレータ21は、出力信号を反転させる。このとき、φEN1=L、φEN2=Hであり、スイッチSW82がオンされ、スイッチSW81がオフされているため、下位ロジック回路32よりCOMPOUT2=Lが出力される。これにより、ラッチ回路40により、下位カウンタ62の現在のカウント値「10」がラッチされる。なお、下位カウンタ62が「00」ではなく「11」からカウント動作を開始しているのは、Ramp2のレベルが経時的に増大するからである。
期間T5においては、下位ブロックのデジタルデータを水平信号線L1に出力する処理(4)が実行される。この場合、制御部5は、期間T4が終了すると、HSR=Hにする。これにより、水平走査回路4は、列選択信号を出力してスイッチ70をオンする。そして、ラッチ回路40は、第i行目の下位ブロックのデジタルデータを水平信号線L1に出力する。
図4は、コンパレータ部20の処理を説明するグラフである。図4において、縦軸は電圧を示し、横軸は時間を示している。
期間T2において、φSH=Lとなると、コンパレータ21は、Ramp1が入力される。そして、Ramp1のレベルが、コンデンサC3により保持された画素信号のレベルを下回ると、コンパレータ21は出力信号を反転させる。これにより、COMPOUT1=Lとなり、ラッチ回路40に上位カウンタ61によるカウント値がラッチされる。このとき、コンパレータ21の出力信号が反転したときのRamp1の電圧V1がコンデンサC5に保持される。以上により第i行目の画素信号の上位ブロックのAD変換が終了する。
期間T4が開始されると、コンパレータ21は、Ramp2が入力される。そして、Ramp2のレベルがコンデンサC3に保持された画素信号のレベルを上回ると、コンパレータ21は出力信号を反転させる。この場合、コンデンサC5に電圧V1が保持されているため、Ramp2の初期の電圧はV1となる。また、コンデンサC4,C5の容量比によって、Ramp2の1段の電圧値がRamp1の1段の電圧値の1/4とされる。そのため、Ramp2を用いることで、少ないクロック数でありながら、画素信号を高い分解能によりAD変換することができる。
図5は、図2に示すカラムADC回路の3列分のレイアウトサイズを示した模式図である。なお、図5において、カラムADC回路は、画素信号を5ビットの上位ブロックと5ビットの下位ブロックとに分けて、上位ブロックと下位ブロックとを順次にAD変換するものとする。したがって、ラッチ回路400は5ビットの記憶容量で足りる。また、領域R1〜R3は、それぞれ、GCA部10、コンパレータ部20/ロジック回路30、及びラッチ回路40のレイアウトサイズを示し、長辺が垂直方向のレイアウトサイズを示し、短辺が水平方向のレイアウトサイズを示している。図5に示すように、ラッチ回路40の垂直方向のレイアウトサイズは、250μmとなっており、図10に示す従来のカラムADC回路に比べて、同じ10ビットの分解能を有していながら、ラッチ回路40の垂直方向のレイアウトサイズが250μmも小さくなっていることが分かる。
このように、本実施の形態による固体撮像装置によれば、カラムADC回路3により読み出された画素信号は、上位ブロックと下位ブロックとの2つのブロックに分けられて、順次にAD変換されている。そのため、ラッチ回路40は、2ビットのラッチ回路で構成することが可能となる。よって、画素信号を複数のブロックに分けずにAD変換する従来のカラムADC回路に場合に比べて、ラッチ回路40のレイアウトサイズを小さくすることが可能となり、カラムADC回路3のレイアウトサイズを小さくすることができる。
(実施の形態2)
次に、本発明の実施の形態2による固体撮像装置について説明する。実施の形態2による固体撮像装置は、第i行目の下位ブロックのAD変換と、第i行目の上位ブロックのデジタルデータの出力とをオーバーラップして実行することを特徴とする。
次に、本発明の実施の形態2による固体撮像装置について説明する。実施の形態2による固体撮像装置は、第i行目の下位ブロックのAD変換と、第i行目の上位ブロックのデジタルデータの出力とをオーバーラップして実行することを特徴とする。
なお、本実施の形態において、実施の形態1と同一のものは同一の符号を用いて説明を省略する。
図6は、実施の形態2によるラッチ回路の回路図を示している。図6(a)は、一般的なラッチ回路を示し、図6(b)は本実施の形態によるラッチ回路を示している。なお、図6(a)、(b)に示すラッチ回路の記憶容量は、説明の便宜上、1ビットとする。
図6(a)に示すラッチ回路は、Comparator出力と、Counter出力と、論理が反転されたComparator出力とが入力される。ここで、コンパレータ出力は、図3に示すCOMPOUT1又はCOMPOUT2に対応し、Counter出力は、上位カウンタ61のカウント値又は下位カウンタ62のカウント値に対応している。
Comparator出力は初期状態においてH(ハイレベル)で、画素信号とランプ信号との比較によって、ある時刻からL(ローレベル)になる信号である。Counter出力はランプ信号の開始と同時にカウント動作が開始されるカウンタ信号である。
Comparator出力がHからLになると、Counter出力がラッチ回路内の2つのインバータにラッチされる。全列のAD変換が終了すると、水平走査回路4から列選択信号が出力され、ラッチされているデジタルデータが読み出される。水平走査回路4から列選択信号が出力され、出力側のトランジスタが選択されると、ラッチされているデジタルデータが水平信号線L1に出力される。
図7(b)に示すラッチ回路は、1段目のラッチ要素41と2段目のラッチ要素42との2段構成のラッチ回路になっている。ラッチ要素41とラッチ要素42とは、トランジスタTr1を介して接続されている。ラッチ要素41は、上位及び下位AD変換期間が終了する毎に、φPT=Hにして、トランジスタTr1をオンにして、ラッチしたデジタルデータをラッチ要素42に転送する。
ラッチ要素42は下位AD変換期間において、ラッチ要素41から転送された上位ブロックのデジタルデータを水平信号線L1に出力する。そして、ラッチ要素41は、下位AD変換期間の終了後、下位ブロックのデジタルデータを水平信号線L1に出力する。
このように、2段構成のラッチ回路を用いると、デジタルデータをラッチ要素42に転送した後は、ラッチ要素41が空く。そのため、第i行目の上位ブロックのデジタルデータを出力する処理と、第i行目の画素信号の下位ブロックをAD変換する処理とをオーバーラップして実行することができる。
図7は、図6(b)に示す2段構成のラッチ回路をラッチ回路40に適用したときのカラムADC回路3のタイミングチャートを示している。
動作は図3とほぼ同一であるが、期間T3において、第i行目の画素信号の下位ブロックをAD変換する処理(3)と、第i行目の画素信号の上位ブロックのデジタルデータを出力する処理(4)とがオーバーラップして実行されている点が相違する。
具体的には、上位ブロックをAD変換する期間T2が終了し、期間T3が開始されると、ラッチ要素41は、φPT=Hとされ、トランジスタTr1がオンされ、ラッチした上位ブロックのデジタルデータをラッチ要素42に転送する。
一方、ラッチ要素42は、期間T3において、ラッチ要素41から転送された上位ブロックのデジタルデータを水平信号線L1に出力する処理(4)を実行する。
期間T3が終了し、期間T4が開始されると、φPT=Hとされ、トランジスタTr1がオンされ、第i行目の下位ブロックのデジタルデータがラッチ要素41からラッチ要素42に転送される。そして、ラッチ要素42は、期間T4において、第i行目の下位ブロックのデジタルデータを水平信号線L1に出力する。
このように、本実施の形態による固体撮像装置によれば、第i行目の下位ブロックのAD変換と、第i行目の上位ブロックのデジタルデータの出力とがオーバーラップして実行されるため、1水平走査期間を短くすることができ、フレームレートを上げることができる。
なお、実施の形態1,2では、カラムADC回路3を2回積分型のAD変換回路により構成したが、本発明はこれに限定されず、他のAD変換回路を採用してもよい。この場合、上位ブロックを逐次比較型のAD変換回路を採用し、下位ブロックを積分型のAD変換回路を採用することが好ましい。
また、実施の形態1,2では、上位ブロックと下位ブロックとの2つのブロックに分けてAD変換を行ったが、これに限定されず、3個以上のブロックに分けてAD変換を行ってもよい。
この場合、1水平走査期間において、各ブロックのAD変換を順次に実行すればよい。また、この場合、3個以上のブロックのうち、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有するラッチ回路40を採用すればよい。
また、実施の形態1,2において、上位ブロックを2ビット、下位ブロックを2ビットとしたが、これに限定されず、上位ブロックを4ビット、下位ブロックを10ビットというように、上位ブロックと下位ブロックとのビット数を2ビット以外としてもよい。この場合、上位ブロックと下位ブロックとのうち、ビット数が大きい方のブロックのデジタルデータが格納可能な記憶容量を有するラッチ回路40を採用すればよい。また、上位ブロックと下位ブロックとのビット数を同一とすれば、ラッチ回路40に空き容量が生じず、ラッチ回路40を効率良く使用することができる。
1 画素アレイ
2 垂直走査回路
3 カラムADC回路
4 水平走査回路
5 制御部
6 画像処理部
7 画像メモリ
10 GCA部
20 コンパレータ部
30 ロジック回路
31 上位ロジック回路
32 下位ロジック回路
40 ラッチ回路
61 上位カウンタ
62 下位カウンタ
2 垂直走査回路
3 カラムADC回路
4 水平走査回路
5 制御部
6 画像処理部
7 画像メモリ
10 GCA部
20 コンパレータ部
30 ロジック回路
31 上位ロジック回路
32 下位ロジック回路
40 ラッチ回路
61 上位カウンタ
62 下位カウンタ
Claims (6)
- 列並列型AD変換方式の固体撮像装置であって、
所定行×所定列のマトリックス状に配列された複数の画素から構成される画素アレイと、
前記画素アレイの各行をサイクリックに選択する垂直走査回路と、
前記画素アレイの各列に対応して設けられ、前記垂直走査回路により選択された行の画素信号を読み出し、読み出した画素信号を複数のブロックに分けて順次にAD変換するカラムADC回路とを備え、
前記カラムADC回路は、AD変換したデジタルデータを格納するラッチ回路を備え、
前記ラッチ回路は、ビット数が最大のブロックのデジタルデータが格納可能な記憶容量を有することを特徴とする固体撮像装置。 - 前記画素信号を最上位ビットから最下位ビットに向けて上位ブロックと下位ブロックとの2つのブロックに分けて順次にAD変換する2回積分型のAD変換回路により構成されていることを特徴とする請求項1記載の固体撮像装置。
- 前記カラムADC回路は、
前記上位ブロックをAD変換するための上位ランプ信号と前記下位ブロックをAD変換するための下位ランプ信号とが入力され、前記上位ランプ信号及び前記下位ランプ信号と前記画素信号とを順次に比較するコンパレータ部と、
前記コンパレータ部が前記上位ランプ信号と前記画素信号とを比較する上位AD変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する上位ロジック回路と、
前記コンパレータ部が前記下位ランプ信号と前記画素信号とを比較する下位AD変換期間において、前記コンパレータ部の出力信号を前記ラッチ回路に出力する下位ロジック回路と、
前記上位AD変換期間において、前記上位ロジック回路と前記ラッチ回路とを接続し、前記下位AD変換期間において、前記下位ロジック回路と前記ラッチ回路とを接続する第1のスイッチ部とを備えることを特徴とする請求項2記載の固体撮像装置。 - 前記上位ブロックをAD変換するために前記ラッチ回路にカウント値を出力する上位カウンタと、
前記下位ブロックをAD変換するために前記ラッチ回路にカウント値を出力する下位カウンタとを備え、
前記カラムADC回路は、前記上位AD変換期間において、前記上位カウンタと前記ラッチ回路とを接続し、前記下位AD変換期間において、前記下位カウンタと前記ラッチ回路とを接続する第2のスイッチ部とを備えることを特徴とする請求項3記載の固体撮像装置。 - 前記ラッチ回路は、第1及び第2のラッチ要素を備え、
前記第1のラッチ要素は、前記上位及び下位AD変換期間が終了する毎に、ラッチしたデジタルデータを前記第2のラッチ要素に転送し、
前記第2のラッチ要素は、前記下位AD変換期間において、前記上位ブロックのデジタルデータを出力し、前記下位AD変換期間の終了後、前記下位ブロックのデジタルデータを出力することを特徴とする請求項3又は4記載の固体撮像装置。 - 前記カラムADC回路は、画素信号をビット数が同一の複数のブロックに分けてAD変換することを特徴とする請求項1〜5のいずれかに記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008163006A JP2010004439A (ja) | 2008-06-23 | 2008-06-23 | 固体撮像装置 |
Applications Claiming Priority (1)
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JP2008163006A JP2010004439A (ja) | 2008-06-23 | 2008-06-23 | 固体撮像装置 |
Publications (1)
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JP2010004439A true JP2010004439A (ja) | 2010-01-07 |
Family
ID=41585733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008163006A Pending JP2010004439A (ja) | 2008-06-23 | 2008-06-23 | 固体撮像装置 |
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JP (1) | JP2010004439A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011229102A (ja) * | 2010-04-23 | 2011-11-10 | Konica Minolta Opto Inc | 撮像装置および撮像装置の温度特性補正方法 |
US8963760B2 (en) | 2012-01-23 | 2015-02-24 | Tohoku University | Analog-to-digital converter and solid-state imaging device |
US9537501B2 (en) | 2013-12-09 | 2017-01-03 | Samsung Electronics Co., Ltd. | Image sensor including heterogeneous analog to digital convertor with different noise characteristics |
-
2008
- 2008-06-23 JP JP2008163006A patent/JP2010004439A/ja active Pending
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