JP5263268B2 - 逐次比較型ａ／ｄ変換器および固体撮像装置 - Google Patents

Description

本発明は、逐次比較型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器の制御方法、固体撮像装置および撮像装置に関する。

Ａ／Ｄ変換器の一種として、逐次比較型Ａ／Ｄ変換器がある。逐次比較型Ａ／Ｄ変換器は、一つの比較器で大小比較を何度も繰り返して実行する。より具体的には、先ず、最大振幅（フルスケール；ＦＳ）の１／２の電圧と入力電圧とを比較する。このときの比較結果は、デジタル値の最上位のビット（ＭＳＢ；Most Significant Bit）に対応する。

続いて、最上位ビットの値に応じてさらに半分の（１／４）ＦＳだけ高いまたは低い、ＦＳ／４または３ＦＳ／４の電圧と入力電圧とを再び比較する。このときの比較結果がその次のビットの値になる。以降、同様の手順を繰り返すことで、Ｎ回のステップでＡ／Ｄ変換処理を完了する。

この種の逐次比較型Ａ／Ｄ変換器において、変換時間の短縮を図る技術として、前ｉ回（ｉ≧２）のＡ／Ｄ変換の結果から、ｉ回とも同じであった上位ビットを検出し、固定して今回の逐次比較に適用する技術が知られている（例えば、特許文献１参照）。

特開２００６−１０８８９３号公報

ところで、逐次比較型Ａ／Ｄ変換器において、オーバーサンプリングによって加算平均をとることで、入力信号に含まれるノイズ成分を低減できる。ここに、オーバーサンプリングとは、Ｎ回のステップで完了するＡ／Ｄ変換処理を複数回実行することで、複数のデジタルデータを得ることを言う。また、加算平均とは、オーバーサンプリングによって得た複数のデータを足し合わせて平均化することを言う。ｎ個のデータを足し合わせることで、信号成分がｎ倍、ノイズ成分が√ｎ倍になる。そして、その平均をとることでＳ／Ｎを向上できる。

ここで、逐次比較型Ａ／Ｄ変換器において、ＮビットのＡ／Ｄ変換とＭ回のオーバーサンプリングを行う場合の通常のＡ／Ｄ変換動作について考える。一例として、１０ビット（Ｎ＝１０）のＡ／Ｄ変換で４回（Ｍ＝４）のオーバーサンプリングを行う場合には、図１３に示すように、先ず、１サイクル（周期Ｔ）当たり１ビットのＡ／Ｄ変換処理を１０サイクル行う。引き続いて、初回と同じ１０ビット分１０サイクルのＡ／Ｄ変換処理を３回行うことで、４回のオーバーサンプリングとなる。

このように、従来の一般的な逐次比較型Ａ／Ｄ変換器は、ＮビットのＡ／Ｄ変換処理にＮ回の比較を行う必要があることから、入力信号のオーバーサンプリングをＭ回行う場合に、Ｎ×Ｍ回の比較動作が必要になるためにＡ／Ｄ変換の変換時間が長くなる。一方、特許文献１記載の変換時間を短縮する技術は、オーバーサンプリングによる加算平均を想定していない。すなわち、特許文献１記載の変換時間を短縮する技術をそのまま、オーバーサンプリングによる加算平均に適用したとしても、オーバーサンプリングを行う場合の処理にかかる時間、ひいてはＡ／Ｄ変換の変換時間を短縮することはできない。

そこで、本発明は、オーバーサンプリングを行う場合の処理にかかる時間、ひいてはＡ／Ｄ変換の変換時間を短縮することが可能な逐次比較型Ａ／Ｄ変換器、逐次比較型Ａ／Ｄ変換器の制御方法、固体撮像装置および撮像装置を提供することを目的とする。

本発明によれば、電圧レベルが変化するアナログの参照信号を生成する参照信号生成部と、サンプルホールドされることなく入力される直流のアナログ入力信号を前記参照信号と比較する動作を前記電圧レベルが変化するたびに行う比較器と、前記比較器の各比較結果に基づいて、記憶されたＮビットのデジタル値が変化することにより、前記直流のアナログ入力信号がＡ／Ｄ変換されたＮビットのデジタルデータを発生させる記憶回路と、前記参照信号生成部を制御して前記Ｎビットのデジタル値に適合した電圧レベルに前記参照信号を変化させる制御部と、を有し、前記制御部は、前記Ａ／Ｄ変換を前記直流のアナログ入力信号に対し複数回実行させるオーバーサンプリングを実行し、当該オーバーサンプリングに際し、１回目のＡ／Ｄ変換では前記アナログ入力信号をＡ／Ｄ変換して前記Ｎビットのデジタル値を得、２回目以降のＡ／Ｄ変換では１回目のＡ／Ｄ変換で得たＮビットのデジタル値の上位ｎビットを固定し、（Ｎ−ｎ）ビット以下の下位ビットからＡ／Ｄ変換が開始されるように、前記参照信号生成部から出力される前記参照信号の電圧レベルを制御し、前記２回目以降のＡ／Ｄ変換が開始される前記下位ビットのビット数は、前記直流のアナログ入力信号に重畳されるノイズレベルと１［ＬＳＢ］の大きさとによって一定値に規定される、逐次比較型Ａ／Ｄ変換器が提供される。
また本発明によれば、上記逐次比較型Ａ／Ｄ変換器を用いた固体撮像装置が提供される。

上記構成逐次比較型Ａ／Ｄ変換器において、Ａ／Ｄ変換処理を複数回実行するオーバーサンプリングを行う際に、最初のＡ／Ｄ変換処理ではアナログ信号についてＮビットのデジタル値を求める。このときのＡ／Ｄ変換処理は、Ｎ回のステップでＡ／Ｄ変換を行う通常のＡ／Ｄ変換処理である。そして、２回目以降のＡ／Ｄ変換処理によってオーバーサンプリングが行われる。このとき、１回目のＡ／Ｄ変換処理の際に入力されるアナログ信号と２回目以降のＡ／Ｄ変換処理の際に入力されるアナログ信号との間の相関が高ければ、上位側のｎビットのデジタル値が変化しないことになる。

この点に着目し、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずに固定とし、下位ビットである（Ｎ−ｎ）ビットからＡ／Ｄ変換を開始する。ここで、１回目と２回目以降のＡ／Ｄ変換処理の際に入力されるアナログ信号間の相関が高ければ高いほど、デジタル値が変化しない上位側のビット数ｎが増えることから、Ａ／Ｄ変換を開始するビットがより下位側のビットになる。

このように、２回目以降のＡ／Ｄ変換処理では、（Ｎ−ｎ）ビット以下の下位ビット、即ちビットの途中からＡ／Ｄ変換を開始することで、最上位ビットからＡ／Ｄ変換を開始するビットの１ビット前までの処理が不要となり、その分の処理時間をカットできる。このカットできる１回の処理時間をＴcutとし、オーバーサンプリングの回数をＭ回とすると、オーバーサンプリング処理全体でカットできる処理時間がＴcut×（Ｍ−１）となる。すなわち、オーバーサンプリングをＭ回行う場合の処理にかかる時間を、本制御方法を採らない場合に比べてＴcut×（Ｍ−１）の時間だけ短縮できる。

本発明によれば、オーバーサンプリングを行う際に、２回目以降のＡ／Ｄ変換処理では上位ｎビットを固定することで、当該ｎビットについてＡ／Ｄ変換を行わない分だけ処理にかかる時間を短縮できるために、Ａ／Ｄ変換の変換時間を短縮することができる。

本発明の一実施形態に係る逐次比較型Ａ／Ｄ変換器のシステム構成を示すブロック図である。 参照信号発生部の構成の一例を示す回路図である。 ６４個の単位容量Ｃの中から１５個の単位容量Ｃをランダムに選択するＭＯＤＥ例を示す図である。 単位容量選択回路の構成の一例を示すブロック図である。 セルの内部構成の一例を示す回路図である。 論理回路の構成の一例を示す回路図である。 本実施形態に係る逐次比較型Ａ／Ｄ変換器における戻り値が２ビットである場合の処理シーケンスを示す図である。 ３ビットの戻り値を持つＡ／Ｄ変換器の動作波形を示す波形図である。 入力信号がＦＳ／２近傍で誤判定を起こした際の冗長構成でない場合（Ａ）の参照電圧の推移と、冗長構成の場合（Ｂ）の参照電圧の推移とを示す波形図である。 本発明が適用されるＣＭＯＳイメージセンサの構成例を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 本発明に係る撮像装置の構成の一例を示すブロック図である。 通常の逐次比較型Ａ／Ｄ変換器の処理シーケンスを示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

［システム構成］
図１は、本発明の一実施形態に係る逐次比較型Ａ／Ｄ変換器のシステム構成を示すブロック図である。図１に示すように、本実施形態に係る逐次比較型Ａ／Ｄ変換器１０は、比較器１１、データメモリ１２、参照信号生成部１３、制御部１４およびデータ変換器１５を有する構成となっている。

比較器１１は、入力信号であるアナログ信号と参照信号生成部１３から与えられる参照信号とを逐次比較する。データメモリ１２はラッチ回路としての機能を持ち、比較器１１の比較結果を記憶する。参照信号生成部１３は、例えばＤ／Ａ変換器によって構成され、制御部１４による制御の下に、比較器１１においてアナログ信号と逐次比較する参照信号を生成する。この参照信号生成部１３の詳細については後述する。

制御部１４は、データメモリ１２に記憶されている比較器１１の比較結果に基づいて、参照信号を生成する参照信号生成部１３の制御を行うとともに、外部からの指令の下に、オーバーサンプリングの制御を行う。この制御部１４の詳細については後述する。データメモリ１２には、比較器１１による逐次比較の結果として最終的に、Ｎビットのデジタルデータが記憶される。データ変換器１５は、データメモリ１２に記憶されたＡ／Ｄ変換後のデジタルデータを出力する前に、冗長→非冗長の変換と、オーバーサンプリングの回数から補正演算とを行って最終的なＮビットのデジタル信号として出力する。

続いて、参照信号生成部１３および制御部１４の詳細について説明する。最初に、参照信号生成部１３について説明する。

（参照信号発生部）
参照信号生成部１３では、当該参照信号生成部１３を構成するＤ／Ａ変換器の特性のバラツキによる誤差が発生する。この誤差は、ノイズとして参照信号に乗る。Ｄ／Ａ変換器の特性のバラツキについては、次のような手法を採ることによって抑制できる。

例えば、Ｄ／Ａ変換器を構成する１［ＬＳＢ(Least Significant Bit)］に対応する素子を分解能分だけ用意し、Ａ／Ｄ変換を行う毎に（擬似）ランダムに素子を選択するダイナミックエレメントマッチング手法を採る。このダイナミックエレメントマッチング手法を採ることで、オーバーサンプリングによって誤差が平均化されて抑制される。

ダイナミックエレメントマッチング手法の例としては、参照信号が電流の場合は例えば下記参考文献１があり、参照信号が電圧の場合は例えば下記参考文献２がある。

［参考文献１］ T. Miki, et. al,“An 80-MHz 8bit CMOS D/A Converter,”IEEE Journal of Solid-State Circuits, vol sc-21, No6, Dec. 1986.
［参考文献２］ G.I.Radolv, et. al,“A Binary-To-Thermometer Decoder with built-in redundancy for improved DAC yield,”Circuits and Systems, ISCAS2006, Proc.

図１に示すように、参照信号生成部１３は、参照信号発生器１３１、１次デコーダとしての温度計コード変換器１３２および２次デコーダとしての参照信号発生制御回路１３３を有する構成となっている。以下に、この参照信号生成部１３の具体的な構成について説明する。

以下では、参照信号が電圧の場合を例に挙げて、参照信号生成部１３の具体的な実施例について説明する。

参照信号を電圧とした場合、参照信号発生器１３１は複数個の単位容量Ｃによって構成される。具体的には、図２に示すように、複数個の単位容量Ｃの各一端が共通に接続されており、各他端にはスイッチＳＷによって正側参照電圧Ｖｒｅｆｐと負側参照電圧Ｖｒｅｆｎとが選択的に印加されるようになっている。

単位容量ＣおよびスイッチＳＷを含むセル２１は、分解能分だけ２次元アレイ状に配置される。ここで、一例として、単位容量Ｃの数を６４個とし、当該６４個の単位容量Ｃの中から１５個の単位容量Ｃをランダムに選択する場合を考える。その選択のＭＯＤＥとしては、図３に示すように、６４個の単位容量Ｃの中から下側の１５個を選択するＭＯＤＥ（Ａ）や、右側の１５個を選択するＭＯＤＥ（Ｂ）等が考えられる。図３（Ａ），（Ｂ）において、ハッチングで示した部分が選択された単位容量（セル）を示している。以下では、図３（Ａ）のＭＯＤＥをＭｏｄｅ１と呼び、図３（Ｂ）のＭＯＤＥをＭｏｄｅ２と呼ぶこととする。

図４は、単位容量Ｃの数が６４個の場合の単位容量選択回路の構成の一例を示すブロック図である。

図４において、単位容量ＣおよびスイッチＳＷを含むセル２１が２次元アレイ状に配置されて容量アレイ部２２を構成している。この容量アレイ部２２は、図１の参照信号発生器１３１に相当する。容量アレイ部２２の周囲には、Ｘデコーダ２３およびＹデコーダ２４が配置されている。Ｘデコーダ２３およびＹデコーダ２４は、バイナリコードから温度計コードに１次変換する１次デコーダである。すなわち、Ｘデコーダ２３およびＹデコーダ２４は、図１の温度計コード変換器１３２に相当する。

図５に、単位容量ＣおよびスイッチＳＷを含むセル２１の構成の一例を示す。図５に示すように、セル２１は、単位容量ＣおよびスイッチＳＷに加えて、論理回路２５とインバータ２６とを有する構成となっている。論理回路２５は、後述するように、２次デコーダとしての機能を持っている。すなわち、論理回路２５は、図１の参照信号発生制御回路１３３に相当する。

論理回路２５には、Ｘデコーダ２３からデコード結果Ｘ_j ，Ｘａ_j+1 が入力され、Ｙデコーダ２４からデコード結果Ｙ_i ，Ｙａ_i+1 が入力される。論理回路２５の出力は、直接スイッチＳＷに供給されるとともに、インバータ２６で反転されてスイッチＳＷに供給される。

図６に、論理回路２５の構成の一例を示す。図６に示すように、論理回路２５は、ＯＲ回路２５１およびＡＮＤ回路２５２によって構成されている。Ｍｏｄｅ１（Ａ）では、ＯＲ回路２５１でデコード結果Ｘ_j ，Ｙ_i+1 の論理和がとられる。そして、ＡＮＤ回路２５２でＯＲ回路２５１の論理和結果とデコード結果Ｙ_i との論理積がとられる。その結果、Ｍｏｄｅ１（Ａ）では、Ｙａ＝Ｙ、Ｘａ＝０がＡＮＤ回路２５２の論理積結果として得られる。

一方、Ｍｏｄｅ２（Ｂ）では、ＯＲ回路２５１でデコード結果Ｘ_j+1 ，Ｙ_i の論理和がとられる。そして、ＡＮＤ回路２５２でＯＲ回路２５１の論理和結果とデコード結果Ｘ_j との論理積がとられる。その結果、Ｍｏｄｅ１（Ｂ）では、Ｙａ＝０、Ｘａ＝ＸがＡＮＤ回路２５２の論理積結果として得られる。

上述したことから明らかなように、単位容量Ｃを選択する単位容量選択回路は、１次デコーダである温度計コード変換器１３２と、２次デコーダである参照信号発生制御回路１３３とによって構成されている。

続いて、上記構成の単位容量選択回路の動作について説明する。ここでは、一例として、容量アレイ部２２のセル数を６４個としていることから、セル２１を選択するための信号として６ビットの信号が用いられる。

先ず、セル２１を選択するために、上位３ＭＳＢ、下位３ＬＳＢがＸデコーダ２３およびＹデコーダ２４に入力される。この入力された上位３ＭＳＢ、下位３ＬＳＢの信号は、Ｘデコーダ２３およびＹデコーダ２４でそれぞれ３ビットのバイナリコードから８ビットの温度計コードに変換（１次変換）されて容量アレイ部２２に入力される。ここで、Ｘデコーダ２３にＬＳＢが入力され、Ｙデコーダ２４にＭＳＢが入力される場合はＭｏｄｅ１になり、Ｘデコーダ２３にＭＳＢが入力され、Ｙデコーダ２４にＬＳＢが入力される場合はＭｏｄｅ２になる（図３参照）。

一例として、入力信号として１５［ＬＳＢ］が入力され、６４個の単位容量Ｃから１５個を選択する場合、Ｙ方向上位３ビットには００１、Ｘ方向下位３ビットには１１１が入力される。このとき、ＭＯＤＥはＭＯＤＥ１になる。ＭＯＤＥ１では先ず、Ｙデコーダ２４により上位は００００００１１（００１）に変換され、下位は０１１１１１１１（１１１）に変換される。この場合、選択される単位容量Ｃは、図３（Ａ）に示すように、２次元アレイ状に配置された６４個の単位容量Ｃの下側の１５個となる。

一方、ＭＯＤＥ２の場合は、上位が００００００１１に変換され、下位は０１１１１１１１に変換される。このＭＯＤＥ２場合、選択される単位容量Ｃは、図３（Ｂ）に示すように、２次元アレイ状に配置された６４個の単位容量Ｃの右側の１５個となる。このＭＯＤＥ１、ＭＯＤＥ２での出力信号を加算平均（オーバーサンプル）することにより、単位容量Ｃの容量値のバラツキによる誤差が補正可能となる。

なお、本例では、ＭＯＤＥ１，ＭＯＤＥ２の２種類のＭＯＤＥの場合を例に挙げて説明したが、ＭＯＤＥとしては２種類に限られるものではなく、回路構成に変更を加えることで任意の種類の容量選択パターンとして設計可能であり、セル数も６４個に限られるものではない．

（制御部）
続いて、制御部１４について説明する。図１に示すように、制御部１４は、演算器１４１、容量制御用メモリ１４２および冗長データＲＡＭ１４３を有する構成となっている。

演算器１４１は、データメモリ１２に格納されている比較器１１の比較結果と、冗長データＲＡＭ１４３から与えられる冗長データとから、次の参照信号用のビット列を算出する。容量制御用メモリ１４２は、演算器１４１の演算結果、即ち参照信号用のビット列を記憶する。先述した温度計コード変換器１３２は、容量制御用メモリ１４２に記憶された演算器１４１の演算結果を温度計コードに変換することになる。冗長データＲＡＭ１４３は、外部から書込み可能な冗長データを記憶しておく。

（サンプル／ホールド回路について）
図１から明らかなように、本実施形態に係る逐次比較型Ａ／Ｄ変換器１０では、比較器１１の入力信号の端子側にサンプル／ホールド回路を持たないことを特徴の一つとしている。

通常、逐次比較型Ａ／Ｄ変換器は、入力信号の端子側に必ずサンプル／ホールド回路を持っている。この理由は、逐次比較型Ａ／Ｄ変換器では、Ａ／Ｄ変換中に入力信号の信号レベルが変動すると、正確なＡ／Ｄ変換処理を行うことができないからである。

これに対して、本実施形態に係る逐次比較型Ａ／Ｄ変換器１０は、比較器１１の入力信号の端子側にサンプル／ホールド回路を持たず、入力信号のサンプル／ホールドを行わずに逐次比較を行う。サンプル／ホールドを行わないので、比較途中に入力信号が変化するとそれが誤差となる懸念がある。

しかしながら、逐次比較型Ａ／Ｄ変換器１０の動作速度が入力信号の変化速度と比較して十分に（所定速度以上）速い場合や、入力信号がＡ／Ｄ変換処理の終了まで直流である場合、サンプル／ホールドを行わなくても高精度にＡ／Ｄ変換を行うことが可能となる。これらの場合の入力信号としては、直流信号を長時間出力する直流電源の電圧や、外部制御により任意の時間に亘って直流信号を出力させることが可能な固体撮像装置の画素出力信号などが挙げられる。

このように、サンプル／ホールド回路を持たないことで、容量Ｃで構成されるサンプル／ホールド回路を持つ通常のＡ／Ｄ変換器に比較して、容量ＣのｋＴ／Ｃノイズが入力信号に重畳しない利点がある。また、サンプル／ホールド回路に使用される容量Ｃが大きな面積を占めるために、サンプル／ホールド回路が不要となることで、逐次比較型Ａ／Ｄ変換器１０の縮小化および回路構成の簡略化を図ることができる。

（オーバーサンプリング動作）
続いて、上記構成の本実施形態に係る逐次比較型Ａ／Ｄ変換器１０で実行されるオーバーサンプリング動作について説明する。ここでは、オーバーサンプリングの回数をＭ回として説明する。

最初に、一般的な逐次比較型Ａ／Ｄ変換器について説明する。一般的な逐次比較型Ａ／Ｄ変換器では、参照信号生成部１３は参照信号として、最大振幅（フルスケール；ＦＳ）の１／２の電圧を出力し、次いで、さらに半分の（１／４）ＦＳだけ高いまたは低いＦＳ／４または３ＦＳ／４を出力する。続いて、さらに半分の（１／８）ＦＳだけ高いまたは低い、さらに半分の（１／１６）ＦＳだけ高いまたは低い、……、という具合に参照信号を発生して逐次比較を行う。そして、オーバーサンプリング動作では、Ｎ回のステップで完了するＡ／Ｄ変換処理を複数回実行することによって複数のデジタルデータを得る。

これに対して、本実施形態に係る逐次比較型Ａ／Ｄ変換器１０では、短時間オーバーサンプリング動作を実現するために、次のような制御を行う。すなわち、最初（１回目）のＡ／Ｄ変換処理では、入力されるアナログ信号について逐次比較によってＮビットのデジタル値を求める。このときのＡ／Ｄ変処理は、Ｎ回のステップでＡ／Ｄ変換を行う、上述した通常の逐次比較によるＡ／Ｄ変換処理である。

そして、２回目以降のＡ／Ｄ変換処理によってオーバーサンプリングを行う。このとき、１回目のＡ／Ｄ変換処理の際に入力されるアナログ信号と２回目以降のＡ／Ｄ変換処理の際に入力されるアナログ信号との間の相関が高ければ（即ち、アナログ信号に変化が無ければ）、上位側のｎビットのデジタル値が変化しないことになる。この点に着目し、２回目以降のＡ／Ｄ変換処理、即ちオーバーサンプリング処理では、ビットの途中からＡ／Ｄ変換を開始するようにする。

具体的には、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットからＡ／Ｄ変換を開始する。すなわち、（Ｎ−ｎ）ビット以下の下位ビットのＡ／Ｄ変換をＭ回繰り返すことによってオーバーサンプリング動作を行う。ここで、１回目と２回目以降のＡ／Ｄ変換処理の際に入力されるアナログ信号間の相関が高ければ高いほど、デジタル値が変化しない上位側のビット数ｎが増えることから、Ａ／Ｄ変換を開始するビットがより下位側のビットになる。

このように、２回目以降のＡ／Ｄ変換処理、即ちオーバーサンプリング処理では、ビットの途中からＡ／Ｄ変換を開始することで、最上位ビットからＡ／Ｄ変換を開始するビットの１ビット前までの処理が不要となるため、その分の処理時間をカットできる。このカットできる１回の処理時間をＴcutとすると、オーバーサンプリング処理全体でカットできる処理時間がＴcut×（Ｍ−１）となる。すなわち、オーバーサンプリングをＭ回行う場合の処理にかかる時間を、本制御方法を採らない場合に比べてＴcut×（Ｍ−１）の時間だけ短縮できる。その結果、Ａ／Ｄ変換の変換時間を短縮できる。

一例として、図７に、下位ビットへの戻り値が２ビット（２つ前）である場合のタイミングチャートを示す。ここで、下位ビットへの戻り値が２ビットということは、２ＬＳＢ分戻って２回目以降のＡ／Ｄ変換処理を実行するということである。オーバーサンプリングされた信号を積分（加算平均）することで、入力信号に含まれるランダムノイズ等のノイズ成分を抑制できるためにＳ／Ｎの向上を図ることができる。

１０ビット（Ｎ＝１０）のＡ／Ｄ変換の場合を例に採ると、通常１０クロック（１０回のステップ／サイクル）で逐次比較による１回のＡ／Ｄ変換処理が終了する。本実施形態に係るＡ／Ｄ変換では、１回目のＡ／Ｄ変換処理については１０クロックに相当する処理時間がかかるものの、２回目以降のＡ／Ｄ変換処理については１回につき２クロック程度に相当する処理時間で済む。したがって、オーバーサンプリングによって４回の加算平均をとる場合に変換時間が、従来のＡ／Ｄ変換では４０Ｔであるのに対して、本実施形態に係るＡ／Ｄ変換では１６Ｔとなり、時間比として０．４に短縮できる。

因みに、１２ビットのＡ／Ｄ変換の場合には、４回の加算平均をとる際の変換時間が、従来のＡ／Ｄ変換では４８Ｔであるのに対して、本実施形態に係るＡ／Ｄ変換では１８Ｔとなり、時間比として０．３７５に短縮できる。１４ビットのＡ／Ｄ変換の場合には、４回の加算平均をとる際の変換時間が、従来のＡ／Ｄ変換では５６Ｔであるのに対して、本実施形態に係るＡ／Ｄ変換では２０Ｔとなり、時間比として０．３５７に短縮できる。

ここで、下位ビットへの戻り値の大きさは入力信号に重畳されているノイズレベルと１［ＬＳＢ］の大きさによって規定される。ランダムノイズが正規分布をすると仮定し、標準偏差をσ_ｒとすると、戻り値としては６σ_ｒ以上のＬＳＢ値の戻りであれば良い。例えば１ＬＳＢ＝σ_ｒとすると６ＬＳＢ以上の戻り値であればよいので３ビット分（８ＬＳＢ）の戻りであればよい。

一例として、図８に、３ビットの戻り値を持つＡ／Ｄ変換器の動作波形を示す。当然ながら、このノイズレベルσは搭載する半導体の性能に左右される。なお、図８において、判定閾値は、参照信号生成部１３で生成され、比較器１１の比較基準となる参照信号に相当する。

ところで、逐次比較型Ａ／Ｄ変換器は、入力信号が逐次比較の判定閾値（判定レベル）の近傍に存在していた場合、ノイズなどの外乱の影響によって誤判定を起こす。このような誤判定を抑制するために、本実施形態に係る逐次比較型Ａ／Ｄ変換器１０では、容量アレイからなる参照信号発生器１３１に冗長性を持たせる手法を採っている。

具体的には、制御部１４による制御の下に、誤判定が起こった後の判定閾値を所定値だけ広げる（例えば、所定値だけ持ち上げる）ことで、参照信号発生器１３１に冗長性を持たせる。このように、参照信号発生器１３１に冗長性を持たせることで、誤判定に対する耐性を上げることができる。

図９に、入力信号がＦＳ／２近傍で誤判定を起こした際の冗長構成でない場合（Ａ）の参照電圧の推移と、冗長構成の場合（Ｂ）の参照電圧の推移とを示す。ここでは、最大振幅ＦＳが６４ＬＳＢ、冗長度が１２．７％の場合を例に挙げている。

冗長構成をとらない場合（Ａ）のＡ／Ｄ変換の際の比較の判定閾値は、ＦＳ／２，ＦＳ／４，ＦＳ／８，…の大きさで変化してゆく。この場合、例えば最初の入力信号が外乱などの影響を受けて比較器が誤判定したとすると、誤判定が起こった以降のＡ／Ｄ変換ではエラーデータとなり、信号が回復することはない。

一方、冗長構成をとった場合（Ｂ）のＡ／Ｄ変換の際の比較の判定閾値は、ＦＳ／２，ＦＳ／４＋Ｒｅｄ１，（ＦＳ／４＋Ｒｅｄ１）／２＋Ｒｅｄ２，…となる。ここで、Ｒｅｄ１，Ｒｅｄ２，…は、判定閾値を持ち上げる際の値（所定値）である。冗長構成をとらない場合（Ａ）のものと比較すると、Ａ／Ｄ変換の最初や途中の信号が外乱などの影響を受けて比較器が誤判定を起こしたとしても、冗長構成をとることで、次の判定以降の比較器の出力からデータのリカバリーを可能とする。

なお、上記実施形態では、オーバーサンプリングを行う場合に、２回以降のＡ／Ｄ変換処理の全てで上位ｎビットを固定するとしたが、これは好ましい例であってこれに限られるものではない。すなわち、２回以降の少なくとも１回のＡ／Ｄ変換処理で上位ｎビットを固定するようにしても、本制御方法を採らない場合に比べてＡ／Ｄ変換の変換時間を短縮することができる。

また、上記実施形態では、比較器１１の入力信号の端子側にサンプル／ホールド回路を持たない構成を前提としたが、本発明は、サンプル／ホールド回路を持たない構成の逐次比較型Ａ／Ｄ変換器への適用に限られるものではない。すなわち、サンプル／ホールド回路を持つ構成の逐次比較型Ａ／Ｄ変換器にも適用可能である。ただし、先述したように、サンプル／ホールド回路を持たない構成を採ることで、容量ＣのｋＴ／Ｃノイズが入力信号に重畳しないとともに、回路構成の簡略化が図れる利点がある。

［固体撮像装置］
図１０は、本発明が適用される固体撮像装置、例えばＣＭＯＳイメージセンサの構成例を示すシステム構成図である。

図１０に示すように、本適用例に係るＣＭＯＳイメージセンサ５０は、光電変換素子を含む単位画素（以下、単に「画素」と記述する場合もある）６０が行列状に２次元配置されてなる画素アレイ部５１とその周辺回路とを有する構成となっている。

画素アレイ部５１の周辺回路は、例えば、垂直走査回路５２、カラム回路５３、水平走査回路５４および出力回路５５などからなり、例えば画素アレイ部５１と同じチップ（半導体基板）上に集積されている。

画素アレイ部５１の行列状の画素配列に対して、画素列ごとに垂直信号線５１１が配線され、画素行ごとに駆動制御線、例えば転送制御線５１２、リセット制御線５１３および選択制御線５１４が配線されている（図１１参照）。

垂直走査回路５２は、シフトレジスタやアドレスデコーダ等によって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路５２は、読出し走査系と掃出し走査系とを有する構成となっている。読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。

一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行して当該読出し行の単位画素の
光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間
（露光時間）となる。

垂直走査回路５２によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線５１１の各々を通してカラム回路５３に供給される。カラム回路５３は、画素アレイ部５１の画素列ごとに、選択行の各画素６０から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換器を有する信号読出し回路部である。このＡ／Ｄ変換器として、先述した実施形態に係る逐次比較型Ａ／Ｄ変換器を用いることができる。

カラム回路５３は、Ａ／Ｄ変換機能の他に、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング)処理等の各種の信号処理機能を持つ場合もある。ここで、ＣＤＳ処理は、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズを低減するノイズ低減処理である。

なお、ここでは、カラム回路５３を画素アレイ部５１の画素配列の単位列ごとに設けるとしたが、複数列ごとに１つずつ設けて、複数列間で１つのカラム回路５３を時分割にて使用する構成を採ることも可能である。

水平走査回路５４は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部５１の画素列ごとに設けられたカラム回路５３を、水平選択パルスφＨ１〜φＨｎを順次出力することによって順番に選択する。この水平走査回路５４による選択走査により、カラム回路５３でデジタル化された画素信号が水平信号線５６に順番に読み出される。

出力回路５５は、水平信号線５６によって伝送される画素信号に対して種々の信号処理を行う。一例として、出力回路５５では、黒レベル調整、列ばらつき補正、色関係処理などの信号処理が行われる。また、バッファリング処理だけが行われる場合もある。

垂直走査回路５２、カラム回路５３、水平走査回路５４および出力回路５５等の動作の基準となるタイミング信号や制御信号は、図示せぬタイミング制御回路（タイミングジェネレータ）で生成される。

（画素回路）
図１１は、単位画素６０の回路構成の一例を示す回路図である。図１１に示すように、本回路例に係る単位画素６０は、光電変換素子、例えばフォトダイオード６１と、例えば転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４および選択トランジスタ６５の４つのトランジスタとを有する構成となっている。

ここでは、４つのトランジスタ６２〜６５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ６２、リセットトランジスタ６３、増幅トランジスタ６４および選択トランジスタ６５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

フォトダイオード６１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード６１のカソード電極は、転送トランジスタ６２を介して増幅トランジスタ６４のゲート電極と電気的に接続されている。増幅トランジスタ６４のゲート電極と電気的に繋がったノード６６をＦＤ（フローティングディフュージョン）部と呼ぶ。

転送トランジスタ６２は、フォトダイオード６１のカソード電極とＦＤ部６６との間に接続されている。転送トランジスタ６２のゲート電極には、高レベル（例えば、ＶＤＤレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスＴＲＧが転送制御線５１２を介して与えられる。これにより、転送トランジスタ６２はオン状態となり、フォトダイオード６１で光電変換された光電荷をＦＤ部６６に転送する。

リセットトランジスタ６３は、ドレイン電極が画素電源ＶＤＤに、ソース電極がＦＤ部６６にそれぞれ接続されている。リセットトランジスタ６３のゲート電極には、ＨｉｇｈアクティブのリセットパルスＲＳＴがリセット制御線５１３を介して与えられる。これにより、リセットトランジスタ６３はオン状態となり、フォトダイオード６１からＦＤ部６６への信号電荷の転送に先立って、ＦＤ部６６の電荷を画素電源ＶＤＤに捨てることによって当該ＦＤ部６６をリセットする。

増幅トランジスタ６４は、ゲート電極がＦＤ部６６に、ドレイン電極が画素電源ＶＤＤにそれぞれ接続されている。そして、増幅トランジスタ６４は、リセットトランジスタ６３によってリセットされた後のＦＤ部６６の電位をリセット信号（リセットレベル）Ｖｒｅｓｅｔとして出力する。増幅トランジスタ６４はさらに、転送トランジスタ６２によって信号電荷を転送した後のＦＤ部６６の電位を光蓄積信号（信号レベル）Ｖｓｉｇとして出力する。

選択トランジスタ６５は、例えば、ドレイン電極が増幅トランジスタ６４のソース電極に、ソース電極が垂直信号線５１１にそれぞれ接続されている。選択トランジスタ６５のゲート電極には、Ｈｉｇｈアクティブの選択パルスＳＥＬが選択制御線５１４を介して与えられる。これにより、選択トランジスタ６５はオン状態となり、単位画素６０を選択状態として増幅トランジスタ６４から出力される信号を垂直信号線５１１に中継する。

なお、選択トランジスタ６５については、画素電源ＶＤＤと増幅トランジスタ６４のドレインとの間に接続した回路構成を採ることも可能である。

また、単位画素６０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ６４と選択トランジスタ６５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

上述したように、カラム回路５３にＡ／Ｄ変換器を持つＣＭＯＳイメージセンサ５０において、Ａ／Ｄ変換器として逐次比較型Ａ／Ｄ変換器を用い、オーバーサンプリングによって画素出力の加算平均をとることでＳ／Ｎを向上できる。すなわち、画素出力はＦＤ部にサンプルされている電荷信号のため、ほぼ直流で変動がないことから相関が高く、この加算平均をとることで、画素信号に含まれるノイズ成分を低減できるためにＳ／Ｎを向上できる。しかも、先述した実施形態に係る逐次比較型Ａ／Ｄ変換器を用いることで、Ａ／Ｄ変換の変換時間を短縮できるために、信号処理の高速化を図ることができる。

なお、上記適用例では、カラム回路５３がＡ／Ｄ変換器を有する構成のＣＭＯＳイメー
ジセンサ５０を例に挙げたが、出力回路５５がＡ／Ｄ変換器を有する構成のＣＭＯＳイメージセンサであっても良い。また、ＣＭＯＳイメージセンサのチップ外にＡ／Ｄ変換器を設けた構成を採ることも可能である。

また、上記適用例では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、Ａ／Ｄ変換器を有する固体撮像装置全般に対して適用可能である。

さらに、本発明は、画素アレイ部の各画素を行単位で順に走査して選択行の各画素から信号を読み出す固体撮像装置に限らず、画素単位で任意の画素を選択して、当該選択画素から画素単位で信号を読み出すＸ−Ｙアドレス型の固体撮像装置にも適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

また、本発明は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやビデオカメラ等のカメラシステムや、携帯電話機などの撮像機能を有する電子機器のことを言う。なお、電子機器に搭載される上記モジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１２は、本発明に係る撮像装置の構成の一例を示すブロック図である。図１２に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理回路であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態に係る逐次比較型Ａ／Ｄ変換器を有するＣＭＯＳイメージセンサが用いられる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ
（Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

１０…逐次比較型Ａ／Ｄ変換器、１１…比較器、１２…データメモリ、１３…参照信号生成部、１４…制御部、１５…データ変換器、２１…セル、２２…容量アレイ部、２３…Ｘデコーダ、２４…Ｙデコーダ、５０…ＣＭＯＳイメージセンサ、５１…画素アレイ部、５２…垂直走査回路、５３…カラム回路、５４…水平走査回路、５５…出力回路、６０…単位画素、６１…フォトダイオード、６２…転送トランジスタ、６３…リセットトランジスタ、６４…増幅トランジスタ、６５…選択トランジスタ、１３１…参照信号発生器、１３２…温度計コード変換器（１次デコーダ）、１３３…参照信号発生制御回路（２次デコーダ）、１４１…演算器、１４２…容量制御用メモリ、１４３…冗長データＲＡＭ

Claims (7)

1. 電圧レベルが変化するアナログの参照信号を生成する参照信号生成部と、
   サンプルホールドされることなく入力される直流のアナログ入力信号を前記参照信号と比較する動作を前記電圧レベルが変化するたびに行う比較器と、
   前記比較器の各比較結果に基づいて、記憶されたＮビットのデジタル値が変化することにより、前記直流のアナログ入力信号がＡ／Ｄ変換されたＮビットのデジタルデータを発生させる記憶回路と、
   前記参照信号生成部を制御して前記Ｎビットのデジタル値に適合した電圧レベルに前記参照信号を変化させる制御部と、
   を有し、
   前記制御部は、
   前記Ａ／Ｄ変換を前記直流のアナログ入力信号に対し複数回実行させるオーバーサンプリングを実行し、
   当該オーバーサンプリングに際し、１回目のＡ／Ｄ変換では前記アナログ入力信号をＡ／Ｄ変換して前記Ｎビットのデジタル値を得、２回目以降のＡ／Ｄ変換では１回目のＡ／Ｄ変換で得たＮビットのデジタル値の上位ｎビットを固定し、（Ｎ−ｎ）ビット以下の下位ビットからＡ／Ｄ変換が開始されるように、前記参照信号生成部から出力される前記参照信号の電圧レベルを制御し、
   前記２回目以降のＡ／Ｄ変換が開始される前記下位ビットのビット数は、前記直流のアナログ入力信号に重畳されるノイズレベルと１［ＬＳＢ］の大きさとによって一定値に規定される、
   逐次比較型Ａ／Ｄ変換器。
2. 前記参照信号生成部は、
   １［ＬＳＢ］の大きさに対応する単位静電容量が分解能分だけ２次元アレイ状に配置された静電容量アレイ部と、
   前記オーバーサンプリングの際に前記Ａ／Ｄ変換を行うごとに、出力信号が加算平均される前記単位静電容量をランダムに選択する選択回路と
   を有する、
   請求項１に記載の逐次比較型Ａ／Ｄ変換器。
3. 前記参照信号生成部は、
   １［ＬＳＢ］の大きさに対応する単位静電容量が分解能分だけ２次元アレイ状に配置された静電容量アレイ部と、
   Ａ／Ｄ変換を行うごとに前記単位静電容量をランダムに選択する選択回路と
   を有する、
   請求項１に記載の逐次比較型Ａ／Ｄ変換器。
4. 前記制御部は、前記比較器で誤判定が起こってもＡ／Ｄ変換が可能なように、当該比較器に与える前記参照信号の電圧レベルが与える判定閾値を、前記Ｎビットのデジタル値に適合した判定閾値よりも広くする冗長性を前記参照信号生成部にもたせる構成になっている、
   請求項１〜３の何れか一項に記載の逐次比較型Ａ／Ｄ変換器。
5. 前記制御部は、前記記憶回路が記憶している前記Ｎビットのデジタル値と冗長データにより、前記冗長性を持たせるための参照信号用のビット列を生成し、当該ビット列を前記参照信号生成部に出力する
   請求項４に記載の逐次比較型Ａ／Ｄ変換器。
6. 光電変換素子を含む画素から出力される直流のアナログ入力信号をデジタル信号に変換する逐次比較型Ａ／Ｄ変換器を有し、
   前記逐次比較型Ａ／Ｄ変換器は、
   電圧レベルが変化するアナログの参照信号を生成する参照信号生成部と、
   サンプルホールドされることなく入力される前記直流のアナログ入力信号を前記参照信号と比較する動作を前記電圧レベルが変化するたびに行う比較器と、
   前記比較器の各比較結果に基づいて、記憶されたＮビットのデジタル値が変化することにより、前記直流のアナログ入力信号がＡ／Ｄ変換されたＮビットのデジタルデータを発生させる記憶回路と、
   前記参照信号生成部を制御して前記Ｎビットのデジタル値に適合した電圧レベルに前記参照信号を変化させる制御部と、
   を有し、
   前記制御部は、
   前記Ａ／Ｄ変換を前記直流のアナログ入力信号に対し複数回実行させるオーバーサンプリングを実行し、
   当該オーバーサンプリングに際し、１回目のＡ／Ｄ変換では前記アナログ入力信号をＡ／Ｄ変換して前記Ｎビットのデジタル値を得、２回目以降のＡ／Ｄ変換では１回目のＡ／Ｄ変換で得たＮビットのデジタル値の上位ｎビットを固定し、（Ｎ−ｎ）ビット以下の下位ビットからＡ／Ｄ変換が開始されるように、前記参照信号生成部から出力される前記参照信号の電圧レベルを制御し、
   前記２回目以降のＡ／Ｄ変換が開始される前記下位ビットのビット数は、前記直流のアナログ入力信号に重畳されるノイズレベルと１［ＬＳＢ］の大きさとによって一定値に規定される、
   固体撮像装置。
7. 前記画素は、
   前記光電変換素子と、
   前記光電変換素子で発生した信号電荷を蓄積する蓄積部と、
   前記蓄積部の信号電荷を、前記逐次比較型Ａ／Ｄ変換器が接続される信号線に前記直流のアナログ入力信号として出力する出力部と、
   を有する請求項６に記載の固体撮像装置。

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